JPH08305633A - 分散メモリ型マルチプロセッサのキャッシュ制御システム - Google Patents

Abstract

(57)【要約】 【目的】 要素プロセッサ間転送処理とオーバーラップ
して他のメモリアクセスを実行することで要素プロセッ
サ間転送処理を見えなくし、かつ、ソフトウェアベース
のキャッシュ制御の欠点である無駄なキャッシュ無効化
を回避する。 【構成】 分散メモリ型マルチプロセッサの各要素プロ
セッサ１０が、各エントリ毎にデータの属性を示す属性
情報を設定する属性フィールド２１１有するキャッシュ
メモリを備え、要素プロセッサ間データ転送によってメ
モリ１４に対して書き込みが行われたアドレスを送出す
る要素プロセッサ間データ転送制御部１５と、その書込
みアドレスと一致するキャッシュメモリのエントリの属
性フィールドに属性情報を設定するキャッシュ制御部１
２と、要素プロセッサ間のデータ転送処理中に、メモリ
に対するアクセス命令を実行し、データ転送処理後に、
属性フィールドに属性情報を設定したキャッシュメモリ
のエントリを無効化する無効命令を実行する命令制御部
１１を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、分散メモリ型マルチプ
ロセッサのキャッシュ制御システムに関し、特に、要素
プロセッサ間のデータ転送処理とオーバーラップして別
のメモリアクセス処理の実行を可能とする分散メモリ型
マルチプロセッサのキャッシュ制御システムに関する。

【０００２】

【従来の技術】キャッシュ一致制御は、マルチプロセッ
サの方式技術において重要な問題の１つである。一般に
考えられている方式には、スヌープキャッシュ方式、デ
ィレクトリ方式、ソフトウェアベースの方式等が提案さ
れている。このうち、スヌープキャッシュ方式は、多く
のマルチプロセッサ方式の情報処理装置において採用さ
れている。また、ディレクトリ方式もＳＣ１（スケーラ
ブル・コヒーレント・インターフェース）等にも採用さ
れ、将来的には広く普及すると考えられている。しか
し、両方式には一長一短があり、一部のアプリケーショ
ン・プログラムについていえば性能面に、あるいは製品
のコスト面で問題がある。

【０００３】ソフトウェア・ベースの方式については、
限られた容量のキャッシュを効率よく利用することがで
きないという欠点があるものの、キャッシュ一致制御の
ための要素プロセッサ間通信が少ないことから性能向上
に寄与すると共に、通信パスが存在せず、かつディレク
トリのような高価な記憶素子を必要としないことからコ
スト的にも非常に有利である。しかし、このソフトウェ
ア・ベースのキャッシュ一致制御方式では、キャッシュ
に存在するデータが有効か否かを確実に判断することが
できないという欠点がある。

【０００４】一方、分散メモリ型マルチプロセッサは、
近年、そのスケーラビリティ、ピーク性能の高さから一
部で商用化されるなど、１ＴＦＬＯＰＳ（テラフロップ
ス）の性能を実現する可能性があることから非常に注目
されている。しかし、分散メモリ型マルチプロセッサに
おいて高性能を達成するための大きな障害は、要素プロ
セッサ間通信性能が上がらないことである。

【０００５】また、今日提供されている情報処理装置の
うちには、拡張記憶装置が搭載されているものが多数あ
り、大容量メモリへの需要は今後も大きくなると考えら
れている。しかし、それに伴って、拡張記憶装置に対す
るデータ転送頻度も高くなることから、システム性能に
与える影響も大き〈なる傾向にあり、その速度向上が望
まれている。ただし、現状のマルチプロセッサにおける
キャッシュ一致制御に関しては、十分な考慮が払われて
いないのが実情である。これに関しては、例えば、拡張
記憶装置からの読み出しデータを主記憶装置に移動させ
る領域とそれ以外の処理で使用される記憶領域をソフト
ウェアが区別する方式、あるいは主記憶装置に書き込ま
れたデータ領域でキャッシュされているデータをデータ
転送中に無効化するといった方式が一般的に採用されて
いる。

【０００６】

【発明が解決しようとする課題】上述した従来の分散メ
モリ型マルチプロセッサにおいて採用されているソフト
ウェアによるキャッシュ一致制御では、キャッシュに存
在するデータが有効か否かの判断が正確に行えないとい
う問題があった。このことが、限られた容量のキャッシ
ュメモリを有効に活用することができず、実行性能を低
下させる大きな要因の１つとなっている。

【０００７】また、従来の分散メモリ型マルチプロセッ
サにおいては、要素プロセッサ間のデータ転送速度が低
いことが、性能向上を実現するうえで大きな障害となっ
ている。近年、プロセッサのめざましい性能向上がある
ものの、マルチプロセッサ化による性能向上の追求は今
後も続けられると思われる。しかし、ＣＰＵの速度向上
に反してＣＰＵを接続するパスの通信性能は桁違いに遅
く、実プログラムで要素プロセッサ間のデータ転送を含
む場合、ＣＰＵがいくら高速でも実効性能は向上しな
い。このことが、分散メモリ型マルチプロセッサの普及
を妨げる大きな要因となっている。

【０００８】また、従来の方法では、拡張記憶装置から
主記憶装置へデータを転送する際に、記憶領域の管理を
ソフトウェアで行う必要があると共に、データ転送処理
中においてはそれとは無関係の処理をオーバーラップし
て実行出来ないという問題があり、このことが、実行性
能を低下させる要因となっている。

【０００９】本発明は、上記従来の欠点を解消し、性能
向上を妨げる最大の要因である要素プロセッサ間転送処
理とオーバーラップして他のメモリアクセスを実行する
ことで要素プロセッサ間転送処理を見えなくする機会を
多くし、かつ、ソフトウェアベースのキャッシュ制御の
欠点である無駄なキャッシュ無効化を回避することので
きる分散メモリ型マルチプロセッサのキャッシュ制御シ
ステムを提供することを目的とする。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
め、本発明は、ＣＰＵとメモリを組み合わせた要素プロ
セッサを複数互いに接続してなり、前記要素プロセッサ
間のデータ転送機能を有する分散メモリ型マルチプロセ
ッサにおいて、前記要素プロセッサが、固定長のブロッ
クデータを格納する複数のエントリからなり、かつ前記
各エントリ毎にデータの属性を示す属性情報を設定する
属性フィールドを備えるキャッシュメモリと、前記要素
プロセッサ間データ転送を行なうと共に、前記要素プロ
セッサが備える前記メモリに対してデータの書き込みが
行われる場合に、書き込みが行われたアドレスを前記キ
ャッシュメモリに送出する要素プロセッサ間データ転送
制御手段と、前記要素プロセッサ間データ転送制御手段
からの前記書込みアドレスと一致する前記キャッシュメ
モリのエントリの前記属性フィールドに前記属性情報を
設定するキャッシュ制御手段と、前記要素プロセッサ間
のデータ転送処理中に、前記メモリに対するアクセス命
令を実行し、前記要素プロセッサ間のデータ転送処理後
に、前記属性フィールドに前記属性情報を設定した前記
キャッシュメモリのエントリを無効化する無効命令を実
行する命令実行手段を備える構成としている。

【００１１】また、他の態様では、前記命令実行手段
は、前記要素プロセッサ間のデータ転送の起動を指示す
る命令と前記データ転送の終了を待ち合わせる命令の間
で、前記データ転送中に実行可能なアクセス命令を実行
する構成としている。

【００１２】さらに他の態様では、前記命令実行手段
は、前記要素プロセッサ間のデータ転送中に、キャッシ
ュミスを起こした前記アクセス命令の実行を前記データ
転送終了まで延期させる構成としている。

【００１３】また、好ましい他の態様では、前記キャッ
シュ制御手段は、前記要素プロセッサ間データ転送制御
手段からの前記書込みアドレスと前記キャッシュメモリ
のアドレスを比較するアドレス比較手段と、前記アドレ
ス比較手段からのアドレス一致信号に基づいて前記キャ
ッシュメモリのエントリの前記属性フィールドに前記属
性情報を設定する設定手段を備える。

【００１４】さらに、好ましい態様では、前記命令実行
手段は、前記要素プロセッサ間のデータ転送中であるこ
とを前記キャッシュ制御手段に通知し、前記キャッシュ
制御手段は、前記要素プロセッサ間データ転送制御手段
からの前記書込みアドレスと前記キャッシュメモリのア
ドレスを比較するアドレス比較手段と、前記アドレス比
較手段からのアドレス一致信号と前記命令実行手段から
のデータ転送中の通知に基づいて前記キャッシュメモリ
のエントリの前記属性フィールドに前記属性情報を設定
する設定手段と、前記命令実行手段からの無効命令に基
づいて前記属性フィールドに前記属性情報を設定した前
記キャッシュメモリのエントリを無効化する手段を備え
る。

【００１５】

【作 用】本発明によれば、要素プロセッサ間のデータ
転送処理中に更新されるデータであってキャッシュメモ
リにキャッシュされているデータに対してマークを設定
し、要素プロセッサ間のデータ転送中に実行される処理
においてキャッシュメモリをアクセス可能とし、要素プ
ロセッサ間のデータ転送後にマークされているキャッシ
ェデータのみを無効化することによって、要素プロセッ
サ間のデータ転送処理による性能低下を防ぐと共に、無
駄なキャッシュ無効化を回避する。すなわち、要素プロ
セッサ間データ転送起動命令と要素プロセッサ間データ
転送終了待ち命令で、要素プロセッサ間データ転送前に
実行することが決定している処理を挟み込み、要素プロ
セッサ間データ転送時間中にその挟み込んだ処理を実行
することにより、要素プロセッサが何も処理することが
無いアイドル状態の時間を削減する。

【００１６】

【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。図１は、本発明によるキャッシュ制
御方式を適用した分散メモリ型マルチプロセッサの第１
実施例の構成を示すブロック図である。

【００１７】図１においては、分散メモリ型マルチプロ
セッサを構成する複数の要素プロセッサのうちの一つの
要素プロセッサの構成を示している。他の要素プロセッ
サについても同様の構成となっている。

【００１８】本実施例の要素プロセッサ１０は、命令制
御部１１、キャッシュ制御部１２、メモリアクセス制御
部１３、ローカルメモリ１４、要素プロセッサ間データ
転送制御部１５を備えて構成される。ここで、要素プロ
セッサ間データ転送制御部１５は、自身のローカルメモ
リ１４とデータ転送相手である他の要素プロセッサのロ
ーカルメモリ２０との間でデータ転送を制御する。

【００１９】本実施例の特徴は、要素プロセッサ間のデ
ータ転送処理中に更新されるデータであってキャッシュ
メモリにキャッシュされているデータに対してマークを
設定し、要素プロセッサ間のデータ転送中に実行される
処理においてキャッシュメモリをアクセス可能とし、要
素プロセッサ間のデータ転送後にマークされているキャ
ッシェデータのみを無効化することによって、要素プロ
セッサ間のデータ転送処理による性能低下を防ぐと共
に、無駄なキャッシュ無効化を回避することにある。

【００２０】このような特徴を実現するためには、ある
程度のプログラムのチューニングが必要となるが、ここ
で必要とされている技術は、従来の最適化コンパイラ技
術程度で十分可能である。すなわち、要素プロセッサ間
データ転送の性能低下を他の処理で隠すために、要素プ
ロセッサ間のデータ転送処理の起動を前もってかけてお
き、要素プロセッサ間データ転送起動命令と要素プロセ
ッサ間データ転送終了待ち命令で、要素プロセッサ間デ
ータ転送前に実行することが決定している処理を挟み込
み、要素プロセッサ間データ転送時間中にその挟み込ん
だ処理を実行することにより、要素プロセッサが何も処
理することが無いアイドル状態の時間を削減する構成と
する。

【００２１】要素プロセッサ間データ転送起動命令と要
素プロセッサ間データ転送終了待ち命令に挟まれた処理
ブロックにおいてキャッシュミスを起こさない限り、要
素プロセッサ間データ転送と上記処理ブロックによるア
クセス処理を並行して実行することができる。もし、上
記処理ブロックにおける処理でキャッシュミスを起こし
た場合は、メモリアクセス制御部１３によって、その命
令のアクセスはホールドされる。

【００２２】要素プロセッサ間データ転送処理中は、ロ
ーカルメモリ１４に対して書き込みが行われるアドレス
が登録されているキャッシュメモリのエントリ内の付随
情報にマークを設定するが、このマークされたキャッシ
ュデータは要素プロセッサ間データ転送処理中のメモリ
アクセス命令のみが使用可能なデータであり、要素プロ
セッサ間データ転送終了後は無効化が必要である。ここ
で、要素プロセッサ間データ転送終了待ち命令とは、要
素プロセッサ間データ転送終了まで動作が保証されない
処理を延期させるための命令である。この命令によっ
て、要素プロセッサ間データ転送と並行実行可能ブロッ
クの後の処理の正当性が保証される。

【００２３】図１の実施例において、命令制御部１１
は、命令をデコードし、信号線１０２を介してキャッシ
ュ制御部１２に対してアクセス指示を送る。また、要素
プロセッサ間のデータ転送処理を行なう場合は、メモリ
制御部１１が、メモリアクセス制御部１３と要素プロセ
ッサ間データ転送制御部１５に対して信号線１０３、１
０５を介して転送起動を通知する。

【００２４】さらに、命令制御部１１には、要素プロセ
ッサ間データ転送制御部１６から信号線１１２を介して
送られる通知によって要素プロセッサ間データ転送起動
から転送終了までの期間を認識する機構が設けられ、命
令制御部１１は、その状態をキャッシュ制御部１２に対
して信号線１０４を介して通知する。

【００２５】キャッシュ制御部１２は、命令実行制御部
１１からのメモリアクセス命令の処理を行い、もしキャ
ッシュミスが発生した場合は、メモリアクセス制御部１
３に対して信号線１１０によって指示する。また、要素
プロセッサ間データ転送処理中は、要素プロセッサ間デ
ータ転送制御部１５からキャッシュ制御部１２に対し
て、同一要素プロセッサ１０内のローカルメモリ１４に
対する書き込みが行われるアドレスが信号線１１５によ
って通知され、それがキャッシュメモリ内に保持されて
いる場合、そのエントリにマークが設定される。さら
に、命令制御部１１からの指示によってキャッシュ無効
化命令が発行された場合、マークされたエントリのみを
無効化する処理が行なわれる。

【００２６】メモリアクセス制御部１３は、信号線１１
０を介してキャッシュ制御部１２からキャッシュミスの
際のキャッシュデータ要求が通知された場合、同一要素
プロセッサ内のローカルメモリ１４に対して、信号線１
１１を介して要求されたデータのアクセスを行う。ま
た、要素プロセッサ間データ転送処理中である場合は、
キャッシュミス時のキャッシュデータ要求を要素プロセ
ッサ間データ転送処理が終了するまで保留する。その
時、要素プロセッサ間データ転送処理の開始は信号線１
０３によって、終了は信号線１１３によってメモリアク
セス制御部１３に通知される。

【００２７】要素プロセッサ間データ転送制御部１５
は、命令制御部１１から信号線１０５を介して送られる
起動指示を受取ることにより、信号線１２０，１２１を
介して要素プロセッサ間、すなわち自身のローカルメモ
リ１５と他の要素プロセッサのローカルメモリ２０間に
おけるデータ転送の処理を実行する。その時、要素プロ
セッサ間データ転送制御部１５は、同一要素プロセッサ
内のローカルメモリ１４に対してデータの書き込みを行
う場合、信号線１１５を介して書込みを行なうデータの
アドレスをキャッシュ制御部１２に送出する。要素プロ
セッサ間データ転送処理が終了した場合は、信号線１１
２，１１３を介して命令制御部１１とメモリアクセス制
御部１３に転送終了が通知される。

【００２８】図２は、本実施例の特徴であるキャッシュ
制御部１２の構成例を示すブロック図である。図２にお
いては、キャッシュ制御部１２は、４ウェイのキャッシ
ュメモリのアクセス制御を行なう構成としている。な
お、図２においては、４つのアドレスアレイのうち、一
つの構成のみを示し、他のアドレスアレイの詳細につい
ては全く同一の構成であるため省略している。

【００２９】図２において、２０１は命令制御部１１か
らのアクセス指示によって送られるアドレスまたは要素
プロセッサ間データ転送制御部１６から信号線１１５を
介して送られるアドレス２５１が格納されるキャッシュ
ブロック・アドレスレジスタであり、２０２はキャッシ
ュブロック・アドレスレジスタ２０１に格納されている
アドレスの上位アドレスの値を１サイクル毎にインクリ
メントするカウンタである。

【００３０】２１０はアドレスアレイ、２１１は要素プ
ロセッサ間データ転送制御部１６から送られるアドレス
が属するエントリがキャッシュメモリ内に存在するかど
うかを示す属性情報を設定する属性フィールド、２１２
はキャッシュメモリのデータが有効かどうかを示す有効
ビットである。

【００３１】また、２１３は命令制御部１１で実行され
る要素プロセッサ間のデータ転送起動命令に伴って送ら
れるデータ転送命令信号２６０とキャッシュ無効化命令
に伴って送られるキャッシュクリア信号２６１のインバ
ータ２１５の出力との論理積をとるＡＮＤ回路、２１４
はキャッシュクリア信号２６１と属性フィールド２１１
の値との否定的論理積をとるＮＡＮＤ回路である。属性
フィールド２１１には、ＡＮＤ回路２１３の出力である
論理値“１”または“０”が属性情報として設定され
る。また、有効ビット２１２には、ＮＡＮＤ回路２１４
の出力である論理値“１”または“０”が設定される。
属性フィールド２１１の値は、“１”の時に無効化対象
であることを示している。また、有効ビット２１２の値
は、“１”の時に有効であることを示している。

【００３２】２１６はキャッシュブロック・アドレスレ
ジスタ２０１の下位アドレス２５２とアドレスアレイ２
１０のアドレスを比較するアドレス比較器、２１７はア
ドレス比較器２１６の出力と有効ビット２１２との論理
積をとるＡＮＤ回路、２１８はデータ転送命令信号２６
０とＡＮＤ回路２１７の出力との論理積をとるＡＮＤ回
路、２１９はキャッシュクリア信号２６１と属性フィー
ルド２１１の値との論理積をとるＡＮＤ回路、２２０は
ＡＮＤ回路２１８，２１９の出力の論理和をとるＯＲ回
路である。ＯＲ回路２２０の出力によってアドレスアレ
イ２１０の書込み指示ＷＥのタイミングが設定される。

【００３３】ここで、図２を参照して要素プロセッサ間
データ転送時とキャッシュ無効化命令時の動作について
説明する。まず、要素プロセッサ間データ転送時の動作
について説明する。

【００３４】要素プロセッサ間データ転送時には、要素
プロセッサ間データ転送制御部１６から信号線１１５を
介してローカルメモリ１５に対するデータの書込みアド
レス２５１が送られ、命令制御部１１からその有効タイ
ミングを示す転送命令信号２６０が送られてくる。アド
レス２５１は、キャッシュブロック・アドレスレジスタ
２０１に格納される。転送命令信号２６０は、ＡＮＤ回
路２１３に入力する。この時、要素プロセッサ間データ
転送時にはキャッシュクリア信号２６１が論理値“０”
であるので、ＡＮＤ回路２１３の出力が論理値“１”と
なる。

【００３５】この時、キャッシュブロック・アドレスレ
ジスタ２０１の下位アドレス２５２とアドレスアレイ２
１０のアドレスとがアドレス比較器２１６によって比較
されることにより、要素プロセッサ間データ転送処理に
よって転送されたデータのアドレスがキャッシュメモリ
内に存在するかを判別する。

【００３６】要素プロセッサ間データ転送処理によって
転送されたデータのアドレスがキャッシュメモリ内に存
在する場合、アドレス比較器２１６からアドレス一致を
示す“１”がＡＮＤ回路２１７に出力される。ここで、
ＡＮＤ回路２１７の他方の入力には、キャッシュブロッ
ク・アドレスレジスタ２０１の上位アドレス２５３で指
定されるアドレスに対応するアドレスアレイ２１０の有
効ビット２１２が入力している。従って、有効ビット２
１２が有効を示す“１”であれば、ＡＮＤ回路２１７か
ら論理値“１”が出力される。

【００３７】そして、転送命令信号２６０とＡＮＤ回路
２１７の出力を入力するＡＮＤ回路２１８の出力が論理
値“１”となるので、アドレスアレイ２１０の書込み指
示ＷＥがライトイネーブル状態となる。これにより、キ
ャッシュブロック・アドレスレジスタ２０１の上位アド
レス２５３で指定されるアドレスに対応するアドレスア
レイ２１０の属性フィールド２１１にＡＮＤ回路２１３
の出力“１”がキャッシュ無効化対象を示すマークとし
てセットされる。以下、同様にして要素プロセッサ間デ
ータ転送制御部１６から送られるデータの書込みアドレ
ス２５１の全てについて上記処理を行なう。これによ
り、要素プロセッサ間のデータ転送においてローカルメ
モリに書き込まれるデータであって、キャッシュされて
いるデータについてアドレスアレイ２１０の属性フィー
ルド２１１にマーク“１”が設定される。

【００３８】次に、キャッシュ無効化命令時の動作につ
いて図３のフローチャートを参照して説明する。まず、
命令制御部１１において要素プロセッサ間のデータ転送
終了待ち命令が実行された後、すなわち要素プロセッサ
間データ転送が終了した後に、命令制御部１１において
キャッシュ無効化命令が実行され、それによってキャッ
シュクリア信号２６１が送られる。この時、キャッシュ
無効化命令によってキャッシュブロック・アドレスレジ
スタ２０１の上位アドレスに全て“０”がセットされ
る。

【００３９】キャッシュ無効化命令が実行されると、ま
ず、アドレスアレイ２１０の先頭アドレスから順に、有
効ビット２１２が有効“１”であるかどうかを判別する
（ステップ３０１）。ここで、有効ビット２１２が有効
でなければ、キャッシュブロック・アドレスレジスタ２
０１の上位アドレスを１サイクル毎にカウンタ２０２２
でインクリメントし（ステップ３０５）、アドレスアレ
イ２１０の全てのアドレスをアクセスするまで、ステッ
プ３０１からの処理を繰り返す（ステップ３０６）。

【００４０】ステップ３０１で、有効ビット２１２が有
効であれば、属性フィールド２１１がキャッシュ無効化
対象となっているか、すなわちマーク“１”がセットさ
れているかが判別され（ステップ３０２）、キャッシュ
無効化対象となっていれば、上位アドレス２５３に対応
するアドレスアレイ２１０の有効ビット２１２がリセッ
トされる（ステップ３０３）。この判別は、図２におい
て、キャッシュクリア信号２６１と属性フィールド２１
１の値を入力するＮＡＮＤ回路２１４によって行なわれ
る。すなわち、ここでは、キャッシュクリア信号２６１
が“１”なので、属性フィールド２１１の値が“１”で
あれば、ＮＡＮＤ回路２１４から“０”が出力されると
共に、同様に、キャッシュクリア信号２６１と属性フィ
ールド２１１の値を入力するＡＮＤ回路２１９から
“１”が出力されアドレスアレイ２１０の書込み指示Ｗ
Ｅがライトイネーブル状態となる。よって、上位アドレ
ス２５３に対応するアドレスアレイ２１０の有効ビット
２１２に“０”が設定されて有効ビット２１２のリセッ
トが行なわれる。

【００４１】同時に、ＡＮＤ回路２１３には、転送命令
信号２６０の“０”とキャッシュクリア信号２６１の反
転値“０”が入力されるため、ＡＮＤ回路２１３から
“０”が出力されているので、上位アドレス２５３に対
応するアドレスアレイ２１０の属性フィールド２１１に
“０”が設定される（ステップ３０４）。

【００４２】この動作をアドレスアレイの全エントリに
ついて行う（ステップ３０６）。これによって、要素プ
ロセッサ間データ転送時にマークされた部分のキャッシ
ュメモリの内容が無効化される。従って、データ転送時
にローカルメモリ１４に書き込まれたデータについて
は、キャッシュメモリの内容が無効化されるので、デー
タの正当性が補償される。

【００４３】図４は、本発明による効果があるプログラ
ムの内容例について説明した図である。図４において、
まず、要素プロセッサ間データ転送処理を起動する命令
が実行され、要素プロセッサ間データ転送制御部１５
が起動する。

【００４４】次に、要素プロセッサ間データ転送処理の
実行中に実行すべきプログラム処理ブロックが存在す
る。このプログラム処理ブロックの中にローカルメモ
リ１４からデータを読み込むロード命令が存在しても、
キャッシュにヒットしていれば、その時実行中の要素プ
ロセッサ間データ転送処理によってキャッシング処理が
不正となることはない。その後、要素プロセッサ間デー
タ転送処理待ち命令とキャッシュ無効化命令が実行
される。

【００４５】キャッシュ無効化命令では、プログラム
処理ブロックを実行している際に、要素プロセッサ間
データ転送処理によってローカルメモリ１４に対して書
き込みが発生したキャッシュメモリのエントリに対して
のみ上述したような無効化を行うことによって、プログ
ラム処理ブロックの後のプログラム処理ブロックに
対しても処理の正当性を補償することができる。

【００４６】図５は、図４のプログラムの動作シーケン
スについて説明した図である。要素プロセッサ間データ
転送起動命令とプログラム処理ブロックまではスム
ーズに実行されるが、要素プロセッサ間データ転送待ち
命令を実行する場合、要素プロセッサ間データ転送処
理が終了するまでその命令の実行指示が延期される。こ
のことで、要素プロセッサ間データ転送起動処理／転送
処理と先行するプログラム処理をオーバーラップさせる
ことができるため、分散メモリ型並列処理での性能向上
の大きな障害となる要素プロセッサ間要素プロセッサ間
データ転送処理を隠蔽することができ処理効率の向上が
実現する。

【００４７】図６は、要素プロセッサ間データ転送処理
と並行して実行されるプログラム処理単位の中にキャ
ッシュミスを発生するメモリアクセス命令が存在する場
合の処理について示したものである。キャッシュミスを
起こすデータロード命令（ＬＤ命令）−３が存在する
こと以外は、図４のプログラムと同様である。

【００４８】図７は、図６のプログラムの動作シーケン
スについて説明した図である。キャッシュミスを起こし
たＬＤ命令−３については、要素プロセッサ間データ
転送処理が終了するまでローカルメモリ１４へのアクセ
ス指示がメモリアクセス制御部１３でホールドされ、こ
れによって不正動作を回避する。

【００４９】図８は、本発明によるキャッシュ制御方式
を適用した分散メモリ型マルチプロセッサの第２実施例
の構成を示すブロック図である。この第２の実施例で
は、主記憶装置８１と拡張記憶装置８２間におけるデー
タ転送を行なう分散メモリ型マルチプロセッサを示して
いる。図１の第１実施例と比較して分かるように、転送
元のメモリが他の要素プロセッサのローカルメモリ２０
であるか、拡張記憶装置８２であるかの違いだけであ
り、その他の構成及び動作については第１の実施例と全
く同一であるので、図１と共通の符号を付して詳細な説
明を省略する。キャッシュ制御部１２についても図２の
構成と同じである。以上好ましい実施例をあげて本発明
を説明したが、本発明は必ずしも上記実施例に限定され
るものではない。

【００５０】

【発明の効果】以上説明したように、本発明の分散メモ
リ型マルチプロセッサのキャッシュ制御システムによれ
ば、性能向上を妨げる最大の要因である要素プロセッサ
間転送処理とオーバーラップして別のメモリアクセス処
理を実行するようにしたので、要素プロセッサ間のデー
タ転送処理を隠蔽することができ、かつ、従来のソフト
ウェアベースのキャッシュ制御の欠点である無駄なキャ
ッシュ無効化を回避することができる。これにより、分
散メモリ型マルチプロセッサにおける性能の向上を実現
することができる。

【００５１】また、要素プロセッサ間のデータ転送終了
後に、キャッシュメモリのうち属性情報を設定したエン
トリのみを無効化するため、データ転送終了後の処理に
おいても処理の正当性を補償することができる。

【図面の簡単な説明】

【図１】 本発明によるキャッシュ制御方式を適用した
分散メモリ型マルチプロセッサの第１実施例の構成を示
すブロック図である。

【図２】 本実施例の特徴であるキャッシュ制御部の構
成例を示すブロック図である。

【図３】 キャッシュ制御部におけるキャッシュ無効化
命令時の動作を説明するフローチャートである。

【図４】 本発明による効果があるプログラムの内容例
について説明した図である。

【図５】 図４に示すプログラムの動作シーケンスにつ
いて説明した図である。

【図６】 要素プロセッサ間データ転送処理と並行して
実行されるプログラム処理の中にキャッシュミスを発生
するメモリアクセス命令が存在する場合のプログラムの
内容例を説明した図である。

【図７】 図６に示すプログラムの動作シーケンスにつ
いて説明した図である。

【図８】 本発明によるキャッシュ制御方式を適用した
分散メモリ型マルチプロセッサの第２実施例の構成を示
すブロック図である。

【符号の説明】

１０ 要素プロセッサ １１ 命令制御部 １２ キャッシュ制御部 １３ メモリアクセス制御部 １４，２０ ローカルメモリ １５ 要素プロセッサ間データ転送制御部 ２０１ キャッシュブロック・アドレスレジスタ ２０２ カウンタ ２１０ アドレスアレイ ２１１ 属性フィールド ２１２ 有効ビット ２１３，２１７，２１８，２１９ ＡＮＤ回路 ２１４ ＮＡＮＤ回路 ２１５ インバータ ２１６ アドレス比較器 ２２０ ＯＲ回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵとメモリを組み合わせた要素プロ
   セッサを複数互いに接続してなり、前記要素プロセッサ
   間のデータ転送機能を有する分散メモリ型マルチプロセ
   ッサにおいて、 前記要素プロセッサが、 固定長のブロックデータを格納する複数のエントリから
   なり、かつ前記各エントリ毎にデータの属性を示す属性
   情報を設定する属性フィールドを備えるキャッシュメモ
   リと、 前記要素プロセッサ間データ転送を行なうと共に、前記
   要素プロセッサが備える前記メモリに対してデータの書
   き込みが行われる場合に、書き込みが行われたアドレス
   を前記キャッシュメモリに送出する要素プロセッサ間デ
   ータ転送制御手段と、 前記要素プロセッサ間データ転送制御手段からの前記書
   込みアドレスと一致する前記キャッシュメモリのエント
   リの前記属性フィールドに前記属性情報を設定するキャ
   ッシュ制御手段と、 前記要素プロセッサ間のデータ転送処理中に、前記メモ
   リに対するアクセス命令を実行し、前記要素プロセッサ
   間のデータ転送処理後に、前記属性フィールドに前記属
   性情報を設定した前記キャッシュメモリのエントリを無
   効化する無効命令を実行する命令実行手段を備えること
   を特徴とする分散メモリ型マルチプロセッサのキャッシ
   ュ制御システム。
2. 【請求項２】 前記命令実行手段は、 前記要素プロセッサ間のデータ転送の起動を指示する命
   令と前記データ転送の終了を待ち合わせる命令の間で、
   前記データ転送中に実行可能なアクセス命令を実行する
   ことを特徴とする請求項１に記載の分散メモリ型マルチ
   プロセッサのキャッシュ制御システム。
3. 【請求項３】 前記命令実行手段は、 前記要素プロセッサ間のデータ転送中に、キャッシュミ
   スを起こした前記アクセス命令の実行を前記データ転送
   終了まで延期させることを特徴とする請求項１に記載の
   分散メモリ型マルチプロセッサのキャッシュ制御システ
   ム。
4. 【請求項４】 前記キャッシュ制御手段は、 前記要素プロセッサ間データ転送制御手段からの前記書
   込みアドレスと前記キャッシュメモリのアドレスを比較
   するアドレス比較手段と、 前記アドレス比較手段からのアドレス一致信号に基づい
   て前記キャッシュメモリのエントリの前記属性フィール
   ドに前記属性情報を設定する設定手段を備えることを特
   徴とする請求項１に記載の分散メモリ型マルチプロセッ
   サのキャッシュ制御システム。
5. 【請求項５】 前記命令実行手段は、 前記要素プロセッサ間のデータ転送中であることを前記
   キャッシュ制御手段に通知し、 前記キャッシュ制御手段は、 前記要素プロセッサ間データ転送制御手段からの前記書
   込みアドレスと前記キャッシュメモリのアドレスを比較
   するアドレス比較手段と、 前記アドレス比較手段からのアドレス一致信号と前記命
   令実行手段からのデータ転送中の通知に基づいて前記キ
   ャッシュメモリのエントリの前記属性フィールドに前記
   属性情報を設定する設定手段と、 前記命令実行手段からの無効命令に基づいて前記属性フ
   ィールドに前記属性情報を設定した前記キャッシュメモ
   リのエントリを無効化する手段を備えることを特徴とす
   る請求項１に記載の分散メモリ型マルチプロセッサのキ
   ャッシュ制御システム。