JPS6329873A - 多重処理システムの割込み制御方法 - Google Patents
多重処理システムの割込み制御方法Info
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- JPS6329873A JPS6329873A JP61172860A JP17286086A JPS6329873A JP S6329873 A JPS6329873 A JP S6329873A JP 61172860 A JP61172860 A JP 61172860A JP 17286086 A JP17286086 A JP 17286086A JP S6329873 A JPS6329873 A JP S6329873A
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- 238000000034 method Methods 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、複数の命令プロセッサを有する多重処理シス
テムの割込み制御方式に係り、％に抜共有Ｉ１０装置側
から複数レベルのＩ／Ｏ割込みを受取って、複数の命令
プロセッサの中から各Ｉ／Ｏ割込みを処理する命令プロ
セッサを選択する割込み制御方式に関する。
テムの割込み制御方式に係り、％に抜共有Ｉ１０装置側
から複数レベルのＩ／Ｏ割込みを受取って、複数の命令
プロセッサの中から各Ｉ／Ｏ割込みを処理する命令プロ
セッサを選択する割込み制御方式に関する。
従来より複数の命令プロセッサを有する多重処理システ
ムでは、Ｉ／Ｏ割込みを処理する場合、鎖側込み処理を
行う命令プロセッサは、Ｉ／Ｏ割込みを発したチャネル
に起動をかけた命令プロセッサに限らず、複数の命令プ
ロセッサから任意の命令プロセッサを選択することがで
きるようになっている。その従来例として特開Ｅ ５６
−７１１３０号「多重処理システム」に開示されている
方式がある。この従来技術では、Ｉ／Ｏ割込みを次のよ
うに処理している。すなわち、チャネルル制御装置から
のＩ１０割込要求を、−旦、システム制御装置内に保留
した後、システム制御装置は、各命令プロセッサに対し
て、割込みの受付けが可能かどうか問合せを行う。命令
プロセッサ側は、割込みの受付けが可能か否かをシステ
ム制御装置に知らせ、システム制御装置は、各命令プロ
セッサからの回答を受は取った後、最適な命令プロセッ
サを選択し、この選択された命令プロセッサに割込み処
理を実行させる。以下、第２図に示すシステム構成図に
よりさらに詳細に説明する。
ムでは、Ｉ／Ｏ割込みを処理する場合、鎖側込み処理を
行う命令プロセッサは、Ｉ／Ｏ割込みを発したチャネル
に起動をかけた命令プロセッサに限らず、複数の命令プ
ロセッサから任意の命令プロセッサを選択することがで
きるようになっている。その従来例として特開Ｅ ５６
−７１１３０号「多重処理システム」に開示されている
方式がある。この従来技術では、Ｉ／Ｏ割込みを次のよ
うに処理している。すなわち、チャネルル制御装置から
のＩ１０割込要求を、−旦、システム制御装置内に保留
した後、システム制御装置は、各命令プロセッサに対し
て、割込みの受付けが可能かどうか問合せを行う。命令
プロセッサ側は、割込みの受付けが可能か否かをシステ
ム制御装置に知らせ、システム制御装置は、各命令プロ
セッサからの回答を受は取った後、最適な命令プロセッ
サを選択し、この選択された命令プロセッサに割込み処
理を実行させる。以下、第２図に示すシステム構成図に
よりさらに詳細に説明する。
第２図は、多重処理システムの構成例であり、図におい
て、ＩＡ、ＩＢは夫々命令プロセッサ（以後ＩＰＯ１Ｉ
ＰＩと表示）、２はシステム制御装置（ＳＣ）、３は主
記憶装置（ＭＳ）、４はチャネル制御装置（ＣＨＣ）、
５は入出力制御装置（ＩＯＣ）、６は入出力装置（Ｉ／
Ｏ）、２１は待ち行列保留レジスタ、３１は各レベルＱ
０〜Ｑ７対応の割込み待ち行列である。
て、ＩＡ、ＩＢは夫々命令プロセッサ（以後ＩＰＯ１Ｉ
ＰＩと表示）、２はシステム制御装置（ＳＣ）、３は主
記憶装置（ＭＳ）、４はチャネル制御装置（ＣＨＣ）、
５は入出力制御装置（ＩＯＣ）、６は入出力装置（Ｉ／
Ｏ）、２１は待ち行列保留レジスタ、３１は各レベルＱ
０〜Ｑ７対応の割込み待ち行列である。
図示多重処理システムは、ＩＰＯ，ＩＰＩがＳＣ２を介
してＭＳ３及びＣＨＣ４を共有し、ＣＨＣ４の各チャネ
ル（ＣＨ）にｌ０Ｃ５が接続され、工ＯＣ５にそれぞれ
複数のＩ／Ｏが接続されて構成されている。ＭＳＢ内に
は、割込み待ち行列３１があり、保留中のＩ１０割込要
求を各レベル毎の待ち行列Ｑ０〜Ｑ、として記憶してお
り、また、ＳＣ２内には、ＭＳ３内の各レベルの待ち行
列が空か否かを示す割込み待ち行列保留レジスタ２１が
あり、該レジスタ２１の各ビット０〜７が待ち行列Ｑ。
してＭＳ３及びＣＨＣ４を共有し、ＣＨＣ４の各チャネ
ル（ＣＨ）にｌ０Ｃ５が接続され、工ＯＣ５にそれぞれ
複数のＩ／Ｏが接続されて構成されている。ＭＳＢ内に
は、割込み待ち行列３１があり、保留中のＩ１０割込要
求を各レベル毎の待ち行列Ｑ０〜Ｑ、として記憶してお
り、また、ＳＣ２内には、ＭＳ３内の各レベルの待ち行
列が空か否かを示す割込み待ち行列保留レジスタ２１が
あり、該レジスタ２１の各ビット０〜７が待ち行列Ｑ。
−Ｑ７の空き塞りを表示している。
イマ、ＣＨＣ４力ラＩ１０割込較求カ８０２ Ｋ発せら
れると、ＳＣ２はＭＳ３内の対応するレベルの割込み待
ち行列Ｑ＋にその割込要求を登録する。
れると、ＳＣ２はＭＳ３内の対応するレベルの割込み待
ち行列Ｑ＋にその割込要求を登録する。
このとき、この割込み待ち行列Ｑ＋が空きで初めて登録
する場合はＳＣ２内の割込み待ち行列保留レジスタ２１
の対応ビットを１″とするが、すでに１個以上の割込み
要求が割込み待ち行列Ｑ１に登録されている場合は、保
留レジスタ２１の対応ビットは１″となっているので何
もしない。ＳＣ２は、割込み待ち行列保留レジスタ２１
の内容をＩＰＯ，ＩＰＩへ同時に送る。これに対し、Ｉ
ＰＯ，ＩＰＩは、それぞれ割込み可能状態にあれば、受
諾信号と割込みマスクされていない最高順位の割込み待
ち行列番号をＳＣ２へ送り、同時に自ＩＰがＷＡＩＴ状
態にあればＷＡＩＴ信号もＳＣ２へ送る。ＳＣ２は、Ｉ
ＰＯ，ＩＰＩからの応答信号に対して次の処理を行う。
する場合はＳＣ２内の割込み待ち行列保留レジスタ２１
の対応ビットを１″とするが、すでに１個以上の割込み
要求が割込み待ち行列Ｑ１に登録されている場合は、保
留レジスタ２１の対応ビットは１″となっているので何
もしない。ＳＣ２は、割込み待ち行列保留レジスタ２１
の内容をＩＰＯ，ＩＰＩへ同時に送る。これに対し、Ｉ
ＰＯ，ＩＰＩは、それぞれ割込み可能状態にあれば、受
諾信号と割込みマスクされていない最高順位の割込み待
ち行列番号をＳＣ２へ送り、同時に自ＩＰがＷＡＩＴ状
態にあればＷＡＩＴ信号もＳＣ２へ送る。ＳＣ２は、Ｉ
ＰＯ，ＩＰＩからの応答信号に対して次の処理を行う。
（１）１台のＩＰのみが受諾信号で応答し、他のＩＰが
応答しなかった場合、前者のＩＰに割込み処理を実行さ
せる。
応答しなかった場合、前者のＩＰに割込み処理を実行さ
せる。
（２）２台のＩＰが受諾信号で応答し、割込み待ち行列
のレベルが不一致であった場合、２台のＩＰＫ割込み処
理を実行させる。
のレベルが不一致であった場合、２台のＩＰＫ割込み処
理を実行させる。
（３）２台のＩＰが受諾信号で応答し、割込み待ち行列
のレベルが一致した場合、Ａ、 ２台のＩＰが共に”
１ＶＡＩＴ状態にないとき、または２台ともＷＩＩＴ状
態にあるときは、予め定められている優先順位に従って
１台のＩＰを選択し、そのＩＰに割込み処理を実行させ
、Ｂ、 １台のＩＰのみＷＡＩＴ状態にあるときは、
そのＷＡＩＴ状態にあるＩＰＫ割込み処理を実行させる
。
のレベルが一致した場合、Ａ、 ２台のＩＰが共に”
１ＶＡＩＴ状態にないとき、または２台ともＷＩＩＴ状
態にあるときは、予め定められている優先順位に従って
１台のＩＰを選択し、そのＩＰに割込み処理を実行させ
、Ｂ、 １台のＩＰのみＷＡＩＴ状態にあるときは、
そのＷＡＩＴ状態にあるＩＰＫ割込み処理を実行させる
。
このように、従来技術においては、システム性能の向上
を目的として、ＷＡＩＴ状態にあるＩＰが存在する場合
、そのＩＰを選択して４り込み処理を実行させていた。
を目的として、ＷＡＩＴ状態にあるＩＰが存在する場合
、そのＩＰを選択して４り込み処理を実行させていた。
しかし、前述した従来技術では、ＩＰがＷＡＩＴ状態に
ない場合でも、次のような場合には、ＳＣに受諾信号で
応答し、ＳＣから選択されると、割込み処理を実行して
いた。すなわち、（１）命令と命令の切れ目で、工１０
割込みより優先順位の高い割込み要因が存在しない場合
、（２）内蔵アレイプロセッサ（Ｉ Ａ Ｐ ） 命令
、Ｍｏｖｅ Ｌｏｎｇ （ＭＶ ＣＬ ）命令等の命令
処理中で、Ｉ／Ｏ割込みより優先順位の高い割込要因が
存在せず、割込みの受付けを可能とする命令実行中であ
る場合、である。なお、Ｍ Ｖ ＣＬ命令はＪＩＳの第
２アドレスから第１アドレスへ指定された長さのデータ
を転送する命令である。また、ＩＡＰ命令は、独立した
アレイプロセッサではなく、ＩＰ内部でベクトル演算を
行う命令であり、第王、第２および第３オペランドの３
つのオペランドが存在する場合があり、その場合、第２
．第３オペランドによる演算結果を第１オペランドにス
トアするものである。この演算は、命令で指定された回
数性われる。
ない場合でも、次のような場合には、ＳＣに受諾信号で
応答し、ＳＣから選択されると、割込み処理を実行して
いた。すなわち、（１）命令と命令の切れ目で、工１０
割込みより優先順位の高い割込み要因が存在しない場合
、（２）内蔵アレイプロセッサ（Ｉ Ａ Ｐ ） 命令
、Ｍｏｖｅ Ｌｏｎｇ （ＭＶ ＣＬ ）命令等の命令
処理中で、Ｉ／Ｏ割込みより優先順位の高い割込要因が
存在せず、割込みの受付けを可能とする命令実行中であ
る場合、である。なお、Ｍ Ｖ ＣＬ命令はＪＩＳの第
２アドレスから第１アドレスへ指定された長さのデータ
を転送する命令である。また、ＩＡＰ命令は、独立した
アレイプロセッサではなく、ＩＰ内部でベクトル演算を
行う命令であり、第王、第２および第３オペランドの３
つのオペランドが存在する場合があり、その場合、第２
．第３オペランドによる演算結果を第１オペランドにス
トアするものである。この演算は、命令で指定された回
数性われる。
前述したＩＡＰ命令、Ｍ Ｖ ＣＬ命令等は、命令処理
時間が長くなる場合があるため、ＩＰは、これらの命令
実行中罠割、込みを受付は可能としており、割込み処理
を実行した場合は、鎖側込み処理実行後、再び前記命令
の処理を続ける。これらの命令は、ＩＰ内でオペランド
の先取りを行って実行されているため、命令処理中に割
込みを受付け、割込み処理プログラムが走ると、先取り
されたオペランドが無効になる上、レジスタの５ａｖｅ
、Ｒｅ ｓ ｔ ｏ ｒ ｅが生じる。このため、前述
した従来技術では、システム全体の性能が低下するとい
う問題があった。
時間が長くなる場合があるため、ＩＰは、これらの命令
実行中罠割、込みを受付は可能としており、割込み処理
を実行した場合は、鎖側込み処理実行後、再び前記命令
の処理を続ける。これらの命令は、ＩＰ内でオペランド
の先取りを行って実行されているため、命令処理中に割
込みを受付け、割込み処理プログラムが走ると、先取り
されたオペランドが無効になる上、レジスタの５ａｖｅ
、Ｒｅ ｓ ｔ ｏ ｒ ｅが生じる。このため、前述
した従来技術では、システム全体の性能が低下するとい
う問題があった。
本発明の目的は、複数のＩＰがＳＣに接続された多重処
理システムにおいて、ＳＣが最適なＩＰを選択し、Ｉ１
０割込みを実行させることができるようにした割込み制
御方式を提供することにある。
理システムにおいて、ＳＣが最適なＩＰを選択し、Ｉ１
０割込みを実行させることができるようにした割込み制
御方式を提供することにある。
本発明によれば、前記目的は、複数のＩＰｉＪ″−８Ｃ
を介して１ＭＳ、ＣＨＣを共有する多重処理システムに
おいて、Ｉ１０割込みが発生した発会、割込み要求を保
留するレジスタと、ＳＣに接続された複数のＩＰについ
て、命令実行中にＩ１０割込みの受付けを可能とする命
令を実行中のＩＰが存在するか、命令実行中にＩ１０割
込みの受付けを可能とする命令を実行中でなく、Ｉ１０
割込み受付は可能であるＩＰが存在するかを調べ、Ｉ１
０割込みを実行させるＩＰを選択する割込み選択回路を
ＳＣ内に設けることにより達成されろ。
を介して１ＭＳ、ＣＨＣを共有する多重処理システムに
おいて、Ｉ１０割込みが発生した発会、割込み要求を保
留するレジスタと、ＳＣに接続された複数のＩＰについ
て、命令実行中にＩ１０割込みの受付けを可能とする命
令を実行中のＩＰが存在するか、命令実行中にＩ１０割
込みの受付けを可能とする命令を実行中でなく、Ｉ１０
割込み受付は可能であるＩＰが存在するかを調べ、Ｉ１
０割込みを実行させるＩＰを選択する割込み選択回路を
ＳＣ内に設けることにより達成されろ。
Ｉ１０割込み要求が発生した場合、ＳＣは、−旦この割
込み要求をレジスタにセットする。割込み選択回路は、
ＳＣに接αされた複数のＩＰの中で、ＩＡＰ命令、ＭＶ
ＣＬ命令等の命令実行中にＩ１０割込みの受付けを可能
とする命令を実行中のＩＦが存在し、他に命令実行中に
Ｉ１０割込みの受付を可能とする命令を実行中でなく、
Ｉ１０割込み受付は可能であるＩＰが存在する場合、後
者のＩＰを選択し、ＳＣは、この選択されたＩＰにＩ１
０割込み処理を実行させる。前述した場合以外の場合、
割込み選択回路は、複数のＩＰの中から最適なＩＰを選
択し、ＳＣは、この最適なＩＰｖｃ、Ｉ１０割込み処理
を実行させる。
込み要求をレジスタにセットする。割込み選択回路は、
ＳＣに接αされた複数のＩＰの中で、ＩＡＰ命令、ＭＶ
ＣＬ命令等の命令実行中にＩ１０割込みの受付けを可能
とする命令を実行中のＩＦが存在し、他に命令実行中に
Ｉ１０割込みの受付を可能とする命令を実行中でなく、
Ｉ１０割込み受付は可能であるＩＰが存在する場合、後
者のＩＰを選択し、ＳＣは、この選択されたＩＰにＩ１
０割込み処理を実行させる。前述した場合以外の場合、
割込み選択回路は、複数のＩＰの中から最適なＩＰを選
択し、ＳＣは、この最適なＩＰｖｃ、Ｉ１０割込み処理
を実行させる。
これにより、本発明によれば、ＩＰがＩＡＰ命令、ＭＶ
ＣＬ命令等の命令処理中にＩ１０割込みを受付は処理す
ることによる前記命令の実行を中断する確率が非常に低
下するため、システム全体の性能が低下することがなく
なる。
ＣＬ命令等の命令処理中にＩ１０割込みを受付は処理す
ることによる前記命令の実行を中断する確率が非常に低
下するため、システム全体の性能が低下することがなく
なる。
以下、本発明による割込み制御方式について、図示の実
施例により詳細に説明する。
施例により詳細に説明する。
第１図は、本発明の一実施例を示すブロック図であり、
特に、命令プロセッサ（ＩＰ）とシステム制御装置（Ｓ
Ｃ）とチャネル制御装置（ＣＨＣ）との接続関係、ＩＰ
、ＳＣ内の本発明に関係する部分の詳細を示すブロック
図である。第１図におイテ、ＩＡ、ＩＢ、２．４は第２
図の場合と同じであり、２１−０〜２１−７は割込み侍
ち行列保留レジスタ２１を構成するラッチ、４ｏは割込
み利足回路、４５はマイクロプログラム制御回路、おけ
割込み選択回路である。記１図に示す本発明の一災施ｎ
Ｊでは、ＩＰＯ，ＩＰＩ、ＳＣ２，ＣＨＣ４のみが示さ
れているが１本発明が適用される多重処理システム全体
の構成は、第２図に示すシステム構成と同様である。第
１図において、ＩＰＩ内の本発明に関係する部分の詳細
は、ＩＰＯと同じであるので省略してあり、また、ＩＰ
Ｏ，Ｉ）’１からの８Ｃ号ＡＯ〜ｈｉｏ、Ａｌ〜ｌ！２
１で示される１Ｊ号繊は、１′Ｑ］じ記号で示されろ１
５号線を介して、８Ｃ２内の割込み選択回路＆に接続さ
れている。
特に、命令プロセッサ（ＩＰ）とシステム制御装置（Ｓ
Ｃ）とチャネル制御装置（ＣＨＣ）との接続関係、ＩＰ
、ＳＣ内の本発明に関係する部分の詳細を示すブロック
図である。第１図におイテ、ＩＡ、ＩＢ、２．４は第２
図の場合と同じであり、２１−０〜２１−７は割込み侍
ち行列保留レジスタ２１を構成するラッチ、４ｏは割込
み利足回路、４５はマイクロプログラム制御回路、おけ
割込み選択回路である。記１図に示す本発明の一災施ｎ
Ｊでは、ＩＰＯ，ＩＰＩ、ＳＣ２，ＣＨＣ４のみが示さ
れているが１本発明が適用される多重処理システム全体
の構成は、第２図に示すシステム構成と同様である。第
１図において、ＩＰＩ内の本発明に関係する部分の詳細
は、ＩＰＯと同じであるので省略してあり、また、ＩＰ
Ｏ，Ｉ）’１からの８Ｃ号ＡＯ〜ｈｉｏ、Ａｌ〜ｌ！２
１で示される１Ｊ号繊は、１′Ｑ］じ記号で示されろ１
５号線を介して、８Ｃ２内の割込み選択回路＆に接続さ
れている。
ＳＣ２は、不発明に関係する部分として、第２図に示し
た割込み待ち行列保留レジスタ２１を構成するラッチ２
１−０〜２１−７およびＩＰＯ，ＩＰＩの状態を示す情
報を受取り最適なＩＰを選択する割込み選択回路５３を
備えて植成され、また、ＩＰＯ１ＩＰＩは、本発明に関
係する部分として、前記ＳＣ２内のラッチ２１−０〜２
１−７からの信号と自己の有する割込マスク信号を受け
、割込みの可否と割込み待ち行列信号を出力する割込み
判定回路４０および、前記８Ｃ２内の割込み選択回路お
からの信号と前記割込み判定回路４０からの信号を受け
、割込み要求時の自己の状態等を示す信号を出力するマ
イクロプログラム制御回路４５を備えて構成されている
。
た割込み待ち行列保留レジスタ２１を構成するラッチ２
１−０〜２１−７およびＩＰＯ，ＩＰＩの状態を示す情
報を受取り最適なＩＰを選択する割込み選択回路５３を
備えて植成され、また、ＩＰＯ１ＩＰＩは、本発明に関
係する部分として、前記ＳＣ２内のラッチ２１−０〜２
１−７からの信号と自己の有する割込マスク信号を受け
、割込みの可否と割込み待ち行列信号を出力する割込み
判定回路４０および、前記８Ｃ２内の割込み選択回路お
からの信号と前記割込み判定回路４０からの信号を受け
、割込み要求時の自己の状態等を示す信号を出力するマ
イクロプログラム制御回路４５を備えて構成されている
。
ＣＨＣ４からＩ／Ｏ割込み要求が発生すると、第２図で
説明した場合と同様にＭ８３内の該当レベルの待ち行列
Ｑ１にこの要求が登録され、このとき、この待ち行列Ｑ
Ｉが空きで初めて登録する場合、ＳＣ２内の割込み待ち
行列保留レジスタ２１の対応ビットであるラッチ２１−
１が１１１１１とされる。待ち行列Ｑ１にすでに１個以
上の割込み要求が登録されている場合、８０２円のレジ
スタ２１の対応ビットが′１″となっているため、この
レジスタ２１は何の変更も受けない。この割込み待ち行
列保留レジスタ２１を構成するラッチ２１−０〜２１−
７の出力は、ＩＰＯ，ＩＰＩに転送される。
説明した場合と同様にＭ８３内の該当レベルの待ち行列
Ｑ１にこの要求が登録され、このとき、この待ち行列Ｑ
Ｉが空きで初めて登録する場合、ＳＣ２内の割込み待ち
行列保留レジスタ２１の対応ビットであるラッチ２１−
１が１１１１１とされる。待ち行列Ｑ１にすでに１個以
上の割込み要求が登録されている場合、８０２円のレジ
スタ２１の対応ビットが′１″となっているため、この
レジスタ２１は何の変更も受けない。この割込み待ち行
列保留レジスタ２１を構成するラッチ２１−０〜２１−
７の出力は、ＩＰＯ，ＩＰＩに転送される。
ＩＰＯ，ＩＰＩ内の割込み判定回路４゜は、コントロー
ルレジスタ４１−Ｏ〜４１−７にセットされた待ち行列
に対応した割込みマスク、プログラム状態語（ＰＳＷ）
の一部であるＩ／Ｏ割込みマスクラッチ４２の出力と、
前記待ち行列保留レジスタ２１を構成するラッチ２１−
０〜２１−７の出力とを受取り、割込み受付は可能であ
れば、割込み判定回路４０の出力信号４３０レベルを１
１″とする。すなわち、割込み判定回路＝１０は、Ｉ／
Ｏ割込みマスクラッチ４２が′″１″であって、割込み
待ち行列２１−０〜２１−７に′１″のものがあり、そ
れ罠対応したレジスタ４１−θ〜４１−７の待ち行列に
対応した割込みマスクが′ｌ”の場合に、出力信号４３
を１”にする。割込み判定回路４０の出力信号４３が′
１″となり、後述する割込み抑止信号６３が′０″とな
っている場合、アンドゲート材の出力が１′となり、こ
のアンドゲート材の出力″１”がマイクロプログラム制
御回路４５に入力される。
ルレジスタ４１−Ｏ〜４１−７にセットされた待ち行列
に対応した割込みマスク、プログラム状態語（ＰＳＷ）
の一部であるＩ／Ｏ割込みマスクラッチ４２の出力と、
前記待ち行列保留レジスタ２１を構成するラッチ２１−
０〜２１−７の出力とを受取り、割込み受付は可能であ
れば、割込み判定回路４０の出力信号４３０レベルを１
１″とする。すなわち、割込み判定回路＝１０は、Ｉ／
Ｏ割込みマスクラッチ４２が′″１″であって、割込み
待ち行列２１−０〜２１−７に′１″のものがあり、そ
れ罠対応したレジスタ４１−θ〜４１−７の待ち行列に
対応した割込みマスクが′ｌ”の場合に、出力信号４３
を１”にする。割込み判定回路４０の出力信号４３が′
１″となり、後述する割込み抑止信号６３が′０″とな
っている場合、アンドゲート材の出力が１′となり、こ
のアンドゲート材の出力″１”がマイクロプログラム制
御回路４５に入力される。
マイクロプログラム制御回路４５は、Ｉ／Ｏ割込み受付
可能とする条件が企つと、Ｉ／Ｏ割込み処理ルーチンへ
ブレークインする。Ｉ／Ｏ割込み可能とする条件は、 （１）ＩＰがＷＡＩ’Ｉ’状態にある場合。
可能とする条件が企つと、Ｉ／Ｏ割込み処理ルーチンへ
ブレークインする。Ｉ／Ｏ割込み可能とする条件は、 （１）ＩＰがＷＡＩ’Ｉ’状態にある場合。
（２）命令と命令の切れ目で、Ｉ／Ｏ割込みより優先順
位の高い割込み要因がない場合、（３）ＩＡＰ命令、Ｍ
Ｖ ＣＬ命令等の命令処理中であるが、Ｉ／Ｏ割込み
より優先順位の高い割込み要因がなく、割込み受付は可
能な場合、等である。ＩＰＯ，ＩＰＩ内のマイクロプロ
グラム制御回路４５は、Ｉ／Ｏ割込み受付は処理ルーチ
ンへブレークインすれば、その後、受諾信号６６゜６７
をパルス信号でＳＣ２へ送る。このとき、ＩＰＯ，ＩＰ
Ｉ内のプライオリティエンコーダ４６は、割込み待ち行
列の中で、受付は可能な割込み待ち行列を選択し、その
行列番号を示す信号５４−０〜５４−２．５５−０〜５
５−２をＳＣ２に送り、さらにｐｓｗの一部である〜Ｖ
ＡＩＴラッチ４７は、ＷＡＩＴ信号あ、５７を８Ｃ２に
送る。また、ＩＰＯ，ＩＰＩ内のラッチ４８は、夫々の
ＩＰが命令処理中であることを示すもので、その出力信
号間、５９もＳＣ２に送られる。このラッチ４８は、Ｉ
ＰがＩＡＰ命令、ＭＶＣＬ命令等、命令処理中に割込み
の受付を可能とする命令の処理開始時にマイクロプログ
ラムによりセットされ、終了時にマイクロプログラムで
リセットされる。
位の高い割込み要因がない場合、（３）ＩＡＰ命令、Ｍ
Ｖ ＣＬ命令等の命令処理中であるが、Ｉ／Ｏ割込み
より優先順位の高い割込み要因がなく、割込み受付は可
能な場合、等である。ＩＰＯ，ＩＰＩ内のマイクロプロ
グラム制御回路４５は、Ｉ／Ｏ割込み受付は処理ルーチ
ンへブレークインすれば、その後、受諾信号６６゜６７
をパルス信号でＳＣ２へ送る。このとき、ＩＰＯ，ＩＰ
Ｉ内のプライオリティエンコーダ４６は、割込み待ち行
列の中で、受付は可能な割込み待ち行列を選択し、その
行列番号を示す信号５４−０〜５４−２．５５−０〜５
５−２をＳＣ２に送り、さらにｐｓｗの一部である〜Ｖ
ＡＩＴラッチ４７は、ＷＡＩＴ信号あ、５７を８Ｃ２に
送る。また、ＩＰＯ，ＩＰＩ内のラッチ４８は、夫々の
ＩＰが命令処理中であることを示すもので、その出力信
号間、５９もＳＣ２に送られる。このラッチ４８は、Ｉ
ＰがＩＡＰ命令、ＭＶＣＬ命令等、命令処理中に割込み
の受付を可能とする命令の処理開始時にマイクロプログ
ラムによりセットされ、終了時にマイクロプログラムで
リセットされる。
一方、ＳＣ２では、ＩＰＯからの受諾信号６６によって
ラッチ刃がセットされ、ｒｐｔからの受諾信号６７ Ｋ
よってラッチ５１がセットされる。これらのラッチ５０
．５１は、ＩＰＯ，ＩＰＩのどちらから受諾信号があっ
たかを記憶しておくためのものであり、ＩＰＯ，ＩＰＩ
で割込処理が完了し、その完了４ｇ号日、６５がＳ０２
に送られたとき、オアゲート５２を介してリセットされ
る。
ラッチ刃がセットされ、ｒｐｔからの受諾信号６７ Ｋ
よってラッチ５１がセットされる。これらのラッチ５０
．５１は、ＩＰＯ，ＩＰＩのどちらから受諾信号があっ
たかを記憶しておくためのものであり、ＩＰＯ，ＩＰＩ
で割込処理が完了し、その完了４ｇ号日、６５がＳ０２
に送られたとき、オアゲート５２を介してリセットされ
る。
割込み選択回路犯には、前記ラッチ犯、５１の出力信号
の他、ＩＰＯ，ＩＰＩから、割込み待ち行列番号を示す
信号ヌー０−５４−２．５５−０−５−２、ＷＡＩＴ信
号５６．５７、命令処理中を示す信号５８．５９および
受諾信号６６．６７のオアゲート印を介・した信号が入
力される。割込み選択回路＆は、このオアゲートωの出
力信号をトリガ信号として、割込みを実行するＩＰを選
択して、ＩＰＯ，ＩＰｌに対して選択信号または拒絶信
号をパルス信号で発行する。選択信号または拒絶信号は
、オアゲート６１を介してラッチ６２をセットし、割込
み抑止信号６３を発生させる。このラッチ６２かもの割
込抑止信号６３は、割込み処理中″１”となっており、
Ｉ Ｐ Ｏ。
の他、ＩＰＯ，ＩＰＩから、割込み待ち行列番号を示す
信号ヌー０−５４−２．５５−０−５−２、ＷＡＩＴ信
号５６．５７、命令処理中を示す信号５８．５９および
受諾信号６６．６７のオアゲート印を介・した信号が入
力される。割込み選択回路＆は、このオアゲートωの出
力信号をトリガ信号として、割込みを実行するＩＰを選
択して、ＩＰＯ，ＩＰｌに対して選択信号または拒絶信
号をパルス信号で発行する。選択信号または拒絶信号は
、オアゲート６１を介してラッチ６２をセットし、割込
み抑止信号６３を発生させる。このラッチ６２かもの割
込抑止信号６３は、割込み処理中″１”となっており、
Ｉ Ｐ Ｏ。
ＩＰＩから割込み完了信号図、６５が与えられたとき、
オアゲート６２を介してリセットされる。また。
オアゲート６２を介してリセットされる。また。
割込み抑止信号部は、ＩＰＯ，ＩＰＩに送られ、この信
号が１″の間、アンドゲート４４をインヒビットし、マ
イクロプログラム制御回路４５を割込み処理ルーチンへ
ブレークインさせないようにしている。
号が１″の間、アンドゲート４４をインヒビットし、マ
イクロプログラム制御回路４５を割込み処理ルーチンへ
ブレークインさせないようにしている。
割込み選択回路部は、以下の方法で割込みを実行するＩ
Ｐを選択する。
Ｐを選択する。
（１） Ｉ Ｐ Ｏ、Ｉ Ｐ １がともに受諾信号を
発行し、１台のＩＰが命令処理中を示す信号を１″とし
、他のＩＰカケＯ″とじていた場合、割込み選択回路は
、後者のＩＰを選択する。
発行し、１台のＩＰが命令処理中を示す信号を１″とし
、他のＩＰカケＯ″とじていた場合、割込み選択回路は
、後者のＩＰを選択する。
（２）上記以外の場合、システム性能の向上を目的とし
て、最適なＩＰが選択されろ。す々わち、■、１台のＩ
Ｐのみが受諾信号を発行し、他のＩＰが受諾信号を発行
しなかった場合、受諾信号を発行したＩＰが選択される
。
て、最適なＩＰが選択されろ。す々わち、■、１台のＩ
Ｐのみが受諾信号を発行し、他のＩＰが受諾信号を発行
しなかった場合、受諾信号を発行したＩＰが選択される
。
■、２台のＩＰが受諾信号を発行し、２台のＩＰの割込
み待ち行列番号が一致しなかった場合。
み待ち行列番号が一致しなかった場合。
２台のＩＰが同時に選択される。
■、２台のＩＰが受諾信号を発行し、２台のＩＰの割込
み待ち行列番号が一致した場合、次のＡ。
み待ち行列番号が一致した場合、次のＡ。
ＢによりＩＰの選択が行われる。
Ａ、 ２台のＩＰがともにＷＡＩＴ状態にない場合、
または、２台のＩＰがともにＷＡＩＴ状態にある場合、
予め定められている一方のＩＰが選択される。
または、２台のＩＰがともにＷＡＩＴ状態にある場合、
予め定められている一方のＩＰが選択される。
８．１台のＩＰのみがＷＡＩＴ状態にある場合、このＷ
ＡＩＴ状態にあるＩＰが選択されろ。
ＡＩＴ状態にあるＩＰが選択されろ。
割込み選択回路間は、前述のようにして割込みを実行す
るＩＰを選択するが、受諾係号を発行したＩＰが選択信
号を受は取ると、そのＩＰは、ＭＢ２内の割込み待ち行
列に登録されている割込要求を７エツチし、割込み処理
を実行する。また、拒絶信号を受は取ったＩＰは、何も
せずそのまま終了する。
るＩＰを選択するが、受諾係号を発行したＩＰが選択信
号を受は取ると、そのＩＰは、ＭＢ２内の割込み待ち行
列に登録されている割込要求を７エツチし、割込み処理
を実行する。また、拒絶信号を受は取ったＩＰは、何も
せずそのまま終了する。
以上説明した実施例では、２台のＩＰが８Ｃｖｃ接続さ
れているものとしたが、一般にＩＰは２台以上任意の台
数が接続されてもよい。
れているものとしたが、一般にＩＰは２台以上任意の台
数が接続されてもよい。
以上説明したように、本発明によれば、Ｉ１０割込みが
発生した場合、ＳＣに接続された複数のＩ Ｐ（’）中
で、Ｉ ＡＰ命令、Ｍ Ｖ ＣＬ 命令等、ｆ＋ｏ令災
行中にＩ１０割込み受付けを可能とする命令を実行中の
ＩＰと、命令実行中にＩ１０割込み受付けを可能とする
命令を実行中でなく、Ｉ１０割込み可能なＩＰとが存在
すれば、ＳＣは、前者のＩＰではなく、後者のＩＰを選
択して、Ｉ１０割込み処理を実行させ、前者以外の場合
にも、ＳＣは、最適なＩＰを選択して、Ｉ１０割込み処
理を実行させる。このため、Ｉ１０割込み発生時に、こ
のＩ１０割込みを処理するＩＰとして、Ｉ１０割込み受
付けを可能とする命令を実行中のＩＰが選択されろ確率
がきわめて少なくなり、本発明が適用される多重処理シ
ステム全体の処理効率を向上させ、その性能を向上する
ことができる。
発生した場合、ＳＣに接続された複数のＩ Ｐ（’）中
で、Ｉ ＡＰ命令、Ｍ Ｖ ＣＬ 命令等、ｆ＋ｏ令災
行中にＩ１０割込み受付けを可能とする命令を実行中の
ＩＰと、命令実行中にＩ１０割込み受付けを可能とする
命令を実行中でなく、Ｉ１０割込み可能なＩＰとが存在
すれば、ＳＣは、前者のＩＰではなく、後者のＩＰを選
択して、Ｉ１０割込み処理を実行させ、前者以外の場合
にも、ＳＣは、最適なＩＰを選択して、Ｉ１０割込み処
理を実行させる。このため、Ｉ１０割込み発生時に、こ
のＩ１０割込みを処理するＩＰとして、Ｉ１０割込み受
付けを可能とする命令を実行中のＩＰが選択されろ確率
がきわめて少なくなり、本発明が適用される多重処理シ
ステム全体の処理効率を向上させ、その性能を向上する
ことができる。
第１図は本発明による割込制御方式の一実施例のブロッ
ク図、第２図は多重処理システムの構成例を示す図であ
る。 ＩＡ、ＩＢ・・・・・・命令フロセッサ（ＩＰ）、２・
・・・・・システム制御装置（８Ｃ）、３・・・・・・
主記憶装置（ＭＳ）、４・・・・・・チャネル制御装置
（ＣＨｃ）、５・・・・・・入出力制御装置（ＩＯＣ）
、６・・・・・・入出力装置１１（Ｉ／Ｏ）、２１・・
・・・・割込み待ち行列保留レジスタ、２１−０〜２１
−７・・・・・・割込み待ち行列保留レジスタを構成す
るラッチ、３１・・・・・・割込み待ち行列、４０・・
・・・・割込み１４１定回代理人 弁理士 武 顕次部
（外１名）第２図
ク図、第２図は多重処理システムの構成例を示す図であ
る。 ＩＡ、ＩＢ・・・・・・命令フロセッサ（ＩＰ）、２・
・・・・・システム制御装置（８Ｃ）、３・・・・・・
主記憶装置（ＭＳ）、４・・・・・・チャネル制御装置
（ＣＨｃ）、５・・・・・・入出力制御装置（ＩＯＣ）
、６・・・・・・入出力装置１１（Ｉ／Ｏ）、２１・・
・・・・割込み待ち行列保留レジスタ、２１−０〜２１
−７・・・・・・割込み待ち行列保留レジスタを構成す
るラッチ、３１・・・・・・割込み待ち行列、４０・・
・・・・割込み１４１定回代理人 弁理士 武 顕次部
（外１名）第２図
Claims (1)
- １、複数の命令プロセッサがシステム制御装置を介して
チャネル制御装置と入出力（Ｉ／Ｏ）制御装置に接続さ
れ、更にチャネル制御装置と各命令プロセッサに共有さ
れる主記憶装置を有する多重処理システムにおいて、前
記チャネル制御装置からのＩ／Ｏ割込みを前記システム
制御装置で受取つて一旦保留し、該システム制御装置は
、前記複数の命令プロセッサ中に、命令実行中にＩ／Ｏ
割込みの受付けを可能とする命令を実行中の命令プロセ
ッサが存在し、かつ、他に、Ｉ／Ｏ割込みの受付けを可
能とする命令を実行中でなくＩ／Ｏ割込み受付け可能な
命令プロセッサが存在する場合、後者の命令プロセッサ
を選択し、前記以外の場合、複数の命令プロセッサの中
から最適なプロセッサを選択して、選択したプロセッサ
にＩ／Ｏ割込み処理を実行させることを特徴とする割込
み制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61172860A JPH07104841B2 (ja) | 1986-07-24 | 1986-07-24 | 多重処理システムの割込み制御方法 |
| US07/076,069 US4833598A (en) | 1986-07-24 | 1987-07-21 | I/O interrupt handling mechanism in a multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61172860A JPH07104841B2 (ja) | 1986-07-24 | 1986-07-24 | 多重処理システムの割込み制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6329873A true JPS6329873A (ja) | 1988-02-08 |
| JPH07104841B2 JPH07104841B2 (ja) | 1995-11-13 |
Family
ID=15949636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61172860A Expired - Lifetime JPH07104841B2 (ja) | 1986-07-24 | 1986-07-24 | 多重処理システムの割込み制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4833598A (ja) |
| JP (1) | JPH07104841B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282343A (ja) * | 1988-09-20 | 1990-03-22 | Hitachi Ltd | マルチプロセッサシステムの割込処理方式 |
| JPH02128267A (ja) * | 1988-11-09 | 1990-05-16 | Fujitsu Ltd | 共有メモリによる通信方式 |
| DE58908047D1 (de) * | 1989-04-25 | 1994-08-18 | Siemens Ag | Verfahren zur Synchronisation von Datenverarbeitungsanlagen. |
| US5261099A (en) * | 1989-08-24 | 1993-11-09 | International Business Machines Corp. | Synchronous communications scheduler allowing transient computing overloads using a request buffer |
| EP0422310A1 (en) * | 1989-10-10 | 1991-04-17 | International Business Machines Corporation | Distributed mechanism for the fast scheduling of shared objects |
| US5495615A (en) * | 1990-12-21 | 1996-02-27 | Intel Corp | Multiprocessor interrupt controller with remote reading of interrupt control registers |
| US5613128A (en) * | 1990-12-21 | 1997-03-18 | Intel Corporation | Programmable multi-processor interrupt controller system with a processor integrated local interrupt controller |
| EP0619899B1 (en) * | 1992-01-02 | 2000-07-19 | Amdahl Corporation | Software control of hardware interruptions |
| US5581770A (en) * | 1992-06-04 | 1996-12-03 | Mitsubishi Denki Kabushiki Kaisha | Floating interruption handling system and method |
| US5438677A (en) * | 1992-08-17 | 1995-08-01 | Intel Corporation | Mutual exclusion for computer system |
| EP0602858A1 (en) * | 1992-12-18 | 1994-06-22 | International Business Machines Corporation | Apparatus and method for servicing interrupts in a multiprocessor system |
| US5381541A (en) * | 1993-05-26 | 1995-01-10 | International Business Machines Corp. | Computer system having planar board with single interrupt controller and processor card with plural processors and interrupt director |
| GB2298503B (en) * | 1993-12-16 | 1998-08-12 | Intel Corp | Multiple programmable interrupt controllers in a computer system |
| US5553293A (en) * | 1994-12-09 | 1996-09-03 | International Business Machines Corporation | Interprocessor interrupt processing system |
| US5864701A (en) * | 1997-02-14 | 1999-01-26 | Integrated Device Technology, Inc. | Apparatus and method for managing interrupt delay associated with mask flag transition |
| US6189065B1 (en) * | 1998-09-28 | 2001-02-13 | International Business Machines Corporation | Method and apparatus for interrupt load balancing for powerPC processors |
| US6584511B1 (en) * | 2000-03-24 | 2003-06-24 | Unisys Corporation | Loop initialization procedure exception handling for fibre channel transmissions |
| JP4832721B2 (ja) * | 2004-02-25 | 2011-12-07 | 富士通セミコンダクター株式会社 | 半導体装置およびマイクロコントローラ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149931A (en) * | 1976-06-09 | 1977-12-13 | Fujitsu Ltd | Channel interuption control |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4271468A (en) * | 1979-11-06 | 1981-06-02 | International Business Machines Corp. | Multiprocessor mechanism for handling channel interrupts |
| JPH077379B2 (ja) * | 1983-06-22 | 1995-01-30 | 株式会社日立製作所 | 多重処理システムの割込み選択方式 |
-
1986
- 1986-07-24 JP JP61172860A patent/JPH07104841B2/ja not_active Expired - Lifetime
-
1987
- 1987-07-21 US US07/076,069 patent/US4833598A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149931A (en) * | 1976-06-09 | 1977-12-13 | Fujitsu Ltd | Channel interuption control |
Also Published As
| Publication number | Publication date |
|---|---|
| US4833598A (en) | 1989-05-23 |
| JPH07104841B2 (ja) | 1995-11-13 |
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