JPH11143771A - マイクロプロセッサ及び命令キャッシュ制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 キャッシュミスが頻発する動作モードにおい
て、命令キャッシュに対するリフィール動作を高速にし
てリアルタイム性能を向上させたマイクロプロセッサを
提供する。 【解決手段】 命令を実行するプロセッサコアと、外部
の主メモリと前記プロセッサコアとの間に接続され、前
記プロセッサコアで実行される前記命令の一部を格納す
る命令キャッシュとを有し、キャッシュミス時にはリフ
ィール動作を行うマイクロプロセッサにおいて、通常の
動作モード時に発生したキャッシュミスでは、前記リフ
ィール動作として、前記主メモリより１ライン分のデー
タを読み込み、割り込み発生時のトラップハンドラーま
たはスケジューラの動作する特権モードで発生したキャ
ッシュミスでは、前記リフィール動作として、前記主メ
モリより複数ラインのデータを読み込む構成にした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、組込み向けマイコ
ン等に搭載され、命令キャッシュを内蔵したマイクロプ
ロセッサ、及び前記命令キャッシュに対するリフィール
動作を制御する命令キャッシュ制御回路に関する。

【０００２】

【従来の技術】組み込み用途に使用されるマイコンも高
性能化が進み、従来、ワークステーションで使用されて
いたＲＩＳＣアーキテクチャを採用するものが増えてい
る。このＲＩＳＣアーキテクチャの特徴の一つとして、
キャッシュメモリを内蔵して、内部の動作サイクルを上
げて高速化を図っていることが挙げられる。

【０００３】アクセスしたい所望のデータがキャッシュ
メモリ内にある限り、高速にアクセスが終了するが、キ
ャッシュメモリ内に所望のデータが無い場合（以下、キ
ャッシュミスと呼ぶ）は、外部の主メモリをアクセスす
ることになる。

【０００４】キャッシュメモリは、そのアドレスを格納
するタグ部とデータを格納するデータ部とが対になって
存在する。一つのタグに対応するデータのサイズをライ
ンサイズと呼ぶ。図５のフローチャートに示すように、
命令キャッシュのキャッシュミス時には（ステップＳ１
０１）、１ライン分の命令データを一括して外部の主メ
モリから持ってきて（リフィール、ステップＳ１０
２）、その後に命令の実行を行う（ステップＳ１０
３）。

【０００５】この主メモリのアクセスには時間がかり、
その間、内部の命令実行はストールすることになるの
で、キャッシュミスが頻発する時はマイクロプロセッサ
の実行性能は大幅に低下する。

【０００６】組み込み用途向けのマイコンでは、従来か
らリアルタイム性能の向上が求められている。外部のイ
ベントに応じて適切な処理を行うため、その割り込み要
因に応じたタスクに素早く切り替える必要がある。マイ
コンに割り込みが発生すると、マイコンは、特殊な動作
モード（以下、特権モードと呼ぶ）に切り替わり、トラ
ップハンドラーに飛ぶ。トラップハンドラーでは、内部
状態を保存し割り込み要因の確定を行い、スケジューラ
へ移る。スケジューラでは適当なタスクを選択する。そ
して、選択されたタスクの実行を開始する。

【０００７】この割り込みの発生から適切なタスクに切
り替わる時間をタスクスイッチ時間と呼び、リアルタイ
ム性能をあらわす指標として重視されている。

【０００８】

【発明が解決しようとする課題】しかしながら、命令キ
ャッシュを内蔵した従来のマイクロプロセッサでは、次
のような問題点があった。

【０００９】タスクスイッチ時間を短縮するためには、
トラップハンドラーやスケジューラと呼ばれる処理を高
速に実行する必要があるが、命令キャッシュを内蔵した
マイコンでは、トラップハンドラーやスケジューラの処
理でキャッシュミスが頻発してしまい、これらの処理を
高速に実行することができない。これは、トラップハン
ドラーやスケジューラは、実行されてから再実行される
までの時間の隔たりが大きいのでキャッシュから追い出
されている場合が多いことによる。

【００１０】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、キャッシュミ
スが頻発する動作モードにおいて、命令キャッシュに対
するリフィール動作を高速にしてリアルタイム性能を向
上させたマイクロプロセッサを提供することである。ま
たその他の目的は、キャッシュミスが頻発する動作モー
ドにおいて、命令キャッシュに対するリフィール動作を
高速化した命令キャッシュ制御回路を提供することであ
る。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明であるマイクロプロセッサの特徴は、命
令を実行するプロセッサコアと、命令を格納する外部の
主メモリと前記プロセッサコアとの間に挿入され、前記
プロセッサコアで実行される前記命令の一部を格納する
命令キャッシュとを有し、前記命令キャッシュに対する
キャッシュミス時には前記主メモリから所望のデータを
前記命令キャッシュに読み込むリフィール動作を行うマ
イクロプロセッサにおいて、前記リフィール動作時に前
記主メモリより読み込むデータのサイズを、前記キャッ
シュミスの発生した動作モードに応じて切り換える構成
にしたことにある。

【００１２】この第１の発明によれば、例えば、キャッ
シュミスが頻発する動作モードでは、リフィール動作時
に主メモリより読み込むデータのサイズを通常の動作モ
ードよりも大きく設定することにより、一回の転送デー
タサイズが大きくなってバースト転送の効果が高めら
れ、そのリフィール動作が高速になる。

【００１３】第２の発明であるマイクロプロセッサの特
徴は、命令を実行するプロセッサコアと、命令を格納す
る外部の主メモリと前記プロセッサコアとの間に接続さ
れ、前記プロセッサコアで実行される前記命令の一部を
格納する命令キャッシュとを有し、前記命令キャッシュ
に対するキャッシュミス時には前記主メモリから所望の
データを前記命令キャッシュに読み込むリフィール動作
を行うマイクロプロセッサにおいて、通常の動作モード
時に発生したキャッシュミスでは、前記リフィール動作
として、前記主メモリより１ライン分のデータを読み込
み、割り込み発生時のトラップハンドラーまたはスケジ
ューラの動作する特権モードで発生したキャッシュミス
では、前記リフィール動作として、前記主メモリより複
数ラインのデータを読み込む構成にしたことにある。

【００１４】この第２の発明によれば、トラップハンド
ラーまたはスケジューラの動作する特権モードでは、キ
ャッシュミスが頻発するため、リフィール動作時に主メ
モリより読み込むデータのサイズを通常の動作モードよ
りも大きい複数ラインとしたので、一回の転送データサ
イズが大きくなってバースト転送の効果が高められ、そ
のリフィール動作が高速になる結果、タスクスイッチ時
間が短縮する。

【００１５】第３の発明である命令キャッシュ制御回路
の特徴は、命令を格納する外部の主メモリと前記命令を
実行するプロセッサコアとの間に接続され、前記プロセ
ッサコアで実行される命令の一部を格納する命令キャッ
シュに対し、キャッシュミス時に前記主メモリから所望
のデータを読み込むリフィール動作を制御する命令キャ
ッシュ制御回路において、通常の動作モード時に発生し
たキャッシュミスでは、前記リフィール動作として、前
記主メモリより１ライン分のデータを読み込み、割り込
み発生時のトラップハンドラーまたはスケジューラの動
作する特権モードで発生したキャッシュミスでは、前記
リフィール動作として、前記主メモリより複数ラインの
データを読み込む構成にしたことにある。

【００１６】この第３の発明によれば、第２の発明と同
様の作用を呈する。

【００１７】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の実施形態に係るマ
イクロプロセッサを搭載した組込み向けマイコンの概略
構成を示すブロック図である。

【００１８】このマイコンは、本発明のマイクロプロセ
ッサ１０を備え、このマイクロプロセッサ１０がバス１
５を介して主メモリ１６に接続されている。マイクロプ
ロセッサ１０には、命令の実行を行うプロセッサコア１
１と共に、命令キャッシュ１２とデータキャッシュ１３
とリフィールコントローラ（命令キャッシュ制御回路）
１４が内蔵されている。

【００１９】命令キャッシュ１２は、前記主メモリ１６
と前記プロセッサコア１２との間に挿入され、主メモリ
１６中の命令の一部を記憶する。また、データキャッシ
ュ１３は、プロセッサコア１１の命令実行に必要なデー
タを記憶する。そして、リフィールコントローラ１４
は、前記命令キャッシュ１２及びデータキャッシュ１３
に対して、後述する本発明の特徴を成すリフィール動作
をコントロールする機能を有する。

【００２０】アクセスには、一度使ったデータはまた直
ぐに使う傾向があるという時間的局所性と、使用したデ
ータの近くのデータも使用する確率が高いという空間的
局所性とがあり、これらを利用したものが上記の命令キ
ャッシュ１２及びデータキャッシュ１３を構成するキャ
ッシュメモリである。

【００２１】空間的局所性を利用する上で、ラインサイ
ズはある程度大きい方が良く、命令キャッシュ１２の場
合は、例えば１６バイトまたは３２バイトといったサイ
ズが用いられる。これら大きなサイズのデータをアクセ
スする場合に用いられる方式の一つにバースト転送があ
る。キャッシュミス時にリフィールするデータラインサ
イズはバス幅より大きいため、リフィール動作時にはバ
ースト転送が用いられる。主メモリ１６等を構成するＤ
ＲＡＭではページモードやニブルモードといったアクセ
スモードがあり、連続したアドレスのデータを読み出す
時は、最初のデータはある程度時間が掛かるが、後続の
データは高速にアクセスすることが可能である。バース
ト転送では、読み出すデータサイズが大きくなるほど、
その高速化の効果が高くなる。

【００２２】リフィール動作に用いられるバースト転送
の効果は、ラインサイズが大きい程高いものであるか
ら、キャッシュミスのペナルティ（プロセッサの実行性
能が低下）を低減するためには、命令キャッシュのライ
ンサイズを大きくしてデータのリフィール動作を高速に
行うことが考えられる。しかし、命令キャッシュのライ
ンサイズを単純に大きくしてしまうと、それに伴い、ア
クセスの時間的局所性の利用効率が下がり通常の処理に
おいてヒット率が下がる可能性がある。そこで、本実施
形態では、図２に示すような手法を実施する。

【００２３】図２は、本実施形態のリフィールコントロ
ーラ１４の動作を示すフローチャートである。

【００２４】命令キャッシュミスが発生した場合には
（ステップＳ１１）、プロセッサ１０の動作モードが通
常モードであるか、あるいは特権モードであるかを判別
する（ステップＳ１２）。通常モードである時は１ライ
ン分のデータをリフィールする（ステップＳ１３）。

【００２５】この通常モードでのリフィール動作を図３
のタイミングチャートに示す。例えば、３２ビットのバ
ス幅を持つシステムで、ラインサイズ１６バイトのデー
タをバースト転送モードで命令キャッシュ１２に読み込
むとする。リード信号ｒｄ（バー）を活性化し、プロセ
ッサ１０からは、３２ビットのアドレス［３１：０］と
バースト転送のバイトサイズを示すＢＳＴＳＺ［２：
０］を送出する。主メモリ１６からは、４サイクル後に
最初の４バイトデータが転送されてきて、その後は、１
サイクル毎に４バイトデータが転送される。

【００２６】動作モードが特権モードである時は、複数
（Ｎ）のラインサイズ（例えばＮ＝２とする）のリフィ
ールを一括して行う（ステップＳ１４）。この場合は、
上記図３に示した例において、２ラインサイズ３２バイ
トのデータをバースト転送モードで命令キャッシュ１２
に読み込むことになる。すなわち、リード信号ｒｄ（バ
ー）を活性化し、プロセッサ１０からは、３２ビットの
アドレス［３１：０］と、本例のバースト転送のバイト
サイズを示すＢＳＴＳＺ［２：０］とを送出する。

【００２７】そして、リフィールが終了したら命令実行
を再開する（ステップＳ１５）。

【００２８】次に、図２で示した特権モードは、割り込
み発生時のトラップハンドラーまたはスケジューラの動
作するモードであるとして、本実施形態の割り込み処理
について図４のフローチャートを用いて説明する。

【００２９】図４において、タイマや外部ユニットから
のデータ入力といった外部イベントによりマイコンに割
り込みが発生する（ステップＳ２１）。すると、マイコ
ンは、特権モードに切り替わり、所定のアドレスに格納
されているトラップハンドラーに飛ぶ。トラップハンド
ラーでは、内部状態を保存し割り込み要因の確定をし、
スケジューラへ移る。スケジューラでは、各タスクの優
先度等を勘案し適当なタスクを選択する（ステップＳ２
３）。

【００３０】このトラップハンドラーまたはスケジュー
ラの起動時に命令キャッシュミスが発生すると、上記し
た図２のフローにおいて、前記のステップＳ１１、ステ
ップＳ１２及びステップＳ１４のルートが実行され、上
述したように複数ラインが一括してバースト転送により
リフィールされることになる。

【００３１】その後、動作モードを通常のモードに移し
（ステップＳ２４）、選択されたタスクの実行を開始す
る（ステップＳ２５）。

【００３２】このように、初期キャッシュミスが頻発す
るトラップハンドラーやスケジューラが動作するモード
を特権モードと認識し、その動作モードにある時は、命
令キャッシュ１２のリフィールサイズを大きくしてバー
スト転送の効果を高める。その結果、トラップハンドラ
ーやスケジューラ起動時の命令キャッシュ１２のリフィ
ール動作が高速になり、タスクスイッチの時間を短縮す
ることができるので、マイコンのリアルタイム性能が向
上する。

【００３３】尚、本実施形態では、タスクスイッチのた
めに行う一連の処理を判定するために従来からある特権
モード／通常モードを用いている。モードの種類、設定
方法及びこれらを判定する手段は、幾つかのバリエーシ
ョンが考えられるが、それらの工夫に関しても本発明の
範疇に入ることは言うまでもない。

【００３４】

【発明の効果】以上詳細に説明したように、第１の発明
であるマイクロプロセッサによれば、リフィール動作時
に主メモリより読み込むデータのサイズを、キャッシュ
ミスの発生した動作モードに応じて切り換える構成にし
たので、例えば、キャッシュミスが頻発する動作モード
では、リフィール動作時に主メモリより読み込むデータ
のサイズを通常の動作モードよりも大きく設定すること
により、そのリフィール動作を高速に行うことが可能に
なり、リアルタイム性能が向上する。

【００３５】第２の発明であるマイクロプロセッサによ
れば、リフィール動作として、通常の動作モード時に発
生したキャッシュミスでは、主メモリより１ライン分の
データを読み込み、割り込み発生時のトラップハンドラ
ーまたはスケジューラの動作する特権モードで発生した
キャッシュミスでは、主メモリより複数ラインのデータ
を読み込むようにしたので、トラップハンドラーまたは
スケジューラの起動する命令リフィールを高速に行うこ
とが可能になり、リアルタイム性能が向上する。

【００３６】第３の発明である命令キャッシュ制御回路
によれば、リフィール動作として、通常の動作モード時
に発生したキャッシュミスでは、主メモリより１ライン
分のデータを読み込み、割り込み発生時のトラップハン
ドラーまたはスケジューラの動作する特権モードで発生
したキャッシュミスでは、主メモリより複数ラインのデ
ータを読み込むように制御するので、トラップハンドラ
ーまたはスケジューラの起動する命令リフィールを高速
に行うことが可能になる。これにより、この命令キャッ
シュ制御回路を搭載したマイコンのリアルタイム性能が
向上する。

【図面の簡単な説明】

【図１】本発明の実施形態に係るマイクロプロセッサを
搭載した組込み向けマイコンの概略構成を示すブロック
図である。

【図２】実施形態のリフィールコントローラの動作を示
すフローチャートである。

【図３】実施形態のリフィール動作を示すフローチャー
トである。

【図４】実施形態の割り込み処理を示すフローチャート
である。

【図５】従来のリフィール動作を示すフローチャートで
ある。

【符号の説明】

１０ マイクロプロセッサ １１ プロセッサコア １２ 命令キャッシュ １３ データキャッシュ １４ リフィールコントローラ １５ バス １６ 主メモリ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 命令を実行するプロセッサコアと、命令
   を格納する外部の主メモリと前記プロセッサコアとの間
   に挿入され、前記プロセッサコアで実行される前記命令
   の一部を格納する命令キャッシュとを有し、前記命令キ
   ャッシュに対するキャッシュミス時には前記主メモリか
   ら所望のデータを前記命令キャッシュに読み込むリフィ
   ール動作を行うマイクロプロセッサにおいて、 前記リフィール動作時に前記主メモリより読み込むデー
   タのサイズを、前記キャッシュミスの発生した動作モー
   ドに応じて切り換える構成にしたことを特徴とするマイ
   クロプロセッサ。
2. 【請求項２】 命令を実行するプロセッサコアと、命令
   を格納する外部の主メモリと前記プロセッサコアとの間
   に接続され、前記プロセッサコアで実行される前記命令
   の一部を格納する命令キャッシュとを有し、前記命令キ
   ャッシュに対するキャッシュミス時には前記主メモリか
   ら所望のデータを前記命令キャッシュに読み込むリフィ
   ール動作を行うマイクロプロセッサにおいて、 通常の動作モード時に発生したキャッシュミスでは、前
   記リフィール動作として、前記主メモリより１ライン分
   のデータを読み込み、割り込み発生時のトラップハンド
   ラーまたはスケジューラの動作する特権モードで発生し
   たキャッシュミスでは、前記リフィール動作として、前
   記主メモリより複数ラインのデータを読み込む構成にし
   たことを特徴とするマイクロプロセッサ。
3. 【請求項３】 命令を格納する外部の主メモリと前記命
   令を実行するプロセッサコアとの間に接続され、前記プ
   ロセッサコアで実行される命令の一部を格納する命令キ
   ャッシュに対し、キャッシュミス時に前記主メモリから
   所望のデータを読み込むリフィール動作を制御する命令
   キャッシュ制御回路において、 通常の動作モード時に発生したキャッシュミスでは、前
   記リフィール動作として、前記主メモリより１ライン分
   のデータを読み込み、割り込み発生時のトラップハンド
   ラーまたはスケジューラの動作する特権モードで発生し
   たキャッシュミスでは、前記リフィール動作として、前
   記主メモリより複数ラインのデータを読み込む構成にし
   たことを特徴とする命令キャッシュ制御回路。