JPH05165708A - メモリリード処理装置 - Google Patents
メモリリード処理装置Info
- Publication number
- JPH05165708A JPH05165708A JP35087091A JP35087091A JPH05165708A JP H05165708 A JPH05165708 A JP H05165708A JP 35087091 A JP35087091 A JP 35087091A JP 35087091 A JP35087091 A JP 35087091A JP H05165708 A JPH05165708 A JP H05165708A
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- Japan
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- address
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- memory
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- Pending
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Abstract
(57)【要約】
【目的】 メモリリード回路において、メモリの応答速
度が遅い場合でも、ＣＰＵにウェイトをかけることなく
行うことで、ＣＰＵの処理速度をメモリの能力に制限さ
れずに向上できる。 【構成】 前読込み回路３は、メモリ５からデータを前
もって読込んでおく。分岐コードチェック回路４は、前
読込みされたデータが分岐命令か否かをチェックする。
データラッチャー６は、ＣＰＵから実際に出力されるア
ドレスの次のアドレスのデータを格納する。データラッ
チャー７は、分岐命令の分岐先アドレスのデータを格納
する。アドレスコンパレータ２は、ＣＰＵからメモリへ
のアクセスアドレスに対応するデータがデータラチャー
６または７に格納されているか否かをチェックする。
度が遅い場合でも、ＣＰＵにウェイトをかけることなく
行うことで、ＣＰＵの処理速度をメモリの能力に制限さ
れずに向上できる。 【構成】 前読込み回路３は、メモリ５からデータを前
もって読込んでおく。分岐コードチェック回路４は、前
読込みされたデータが分岐命令か否かをチェックする。
データラッチャー６は、ＣＰＵから実際に出力されるア
ドレスの次のアドレスのデータを格納する。データラッ
チャー７は、分岐命令の分岐先アドレスのデータを格納
する。アドレスコンパレータ２は、ＣＰＵからメモリへ
のアクセスアドレスに対応するデータがデータラチャー
６または７に格納されているか否かをチェックする。
Description
【０００１】
【技術分野】本発明はコンピュータ等において用いられ
るメモリリード処理装置に関する。
るメモリリード処理装置に関する。
【０００２】
【従来技術】従来のメモリリード処理装置は、メモリの
応答時間が遅いためＷＡＩＴの挿入が行なわれていた。
この挿入での中央処理装置（以下ＣＰＵ）の処理速度を
著しく落とすことになる。
応答時間が遅いためＷＡＩＴの挿入が行なわれていた。
この挿入での中央処理装置（以下ＣＰＵ）の処理速度を
著しく落とすことになる。
【０００３】また、メモリの応答時間が遅いため、１回
の読込みで、次のアドレスのデータを前読込みしておく
という方法がとられていた。
の読込みで、次のアドレスのデータを前読込みしておく
という方法がとられていた。
【０００４】この方法では、分岐命令があると前読込み
しておいたデータが無意味となり、結局、メモリにアク
セス時ＣＰＵにＷＡＩＴがかかるという問題点があっ
た。
しておいたデータが無意味となり、結局、メモリにアク
セス時ＣＰＵにＷＡＩＴがかかるという問題点があっ
た。
【０００５】
【発明の目的】本発明の目的は、上述の問題点をなくし
ＣＰＵの処理速度をメモリの能力に制限されず向上でき
るようにしたメモリリード処理装置を提供することにあ
る。
ＣＰＵの処理速度をメモリの能力に制限されず向上でき
るようにしたメモリリード処理装置を提供することにあ
る。
【０００６】
【発明の構成】本発明の処理装置は、記憶手段からのデ
ータを前もって読込む前読込み手段と、この前読込み手
段で読込まれたデータが分岐命令コードか否かを判別す
る分岐コード判定手段と、この分岐コード判定手段で分
岐命令コードと判定されたときは分岐先アドレスを格納
する分岐先アドレス前読込みデータ格納手段と、前記分
岐コード判定手段で分岐命令コードと判定されないとき
は次アドレスとして前記分岐コード判定手段で判定され
たコードを格納する次アドレス前読込みデータ格納手段
と、前記記憶手段からのデータ読出し用アドレスが前記
分岐先アドレス前読込みデータ格納手段からの分岐先ア
ドレスと、前記次アドレス前読込みデータ格納手段から
の次アドレスとのどちらかと一致するかを前記前読込み
手段の前読込み動作中に判断するアドレス比較手段とを
含むことを特徴とする。
ータを前もって読込む前読込み手段と、この前読込み手
段で読込まれたデータが分岐命令コードか否かを判別す
る分岐コード判定手段と、この分岐コード判定手段で分
岐命令コードと判定されたときは分岐先アドレスを格納
する分岐先アドレス前読込みデータ格納手段と、前記分
岐コード判定手段で分岐命令コードと判定されないとき
は次アドレスとして前記分岐コード判定手段で判定され
たコードを格納する次アドレス前読込みデータ格納手段
と、前記記憶手段からのデータ読出し用アドレスが前記
分岐先アドレス前読込みデータ格納手段からの分岐先ア
ドレスと、前記次アドレス前読込みデータ格納手段から
の次アドレスとのどちらかと一致するかを前記前読込み
手段の前読込み動作中に判断するアドレス比較手段とを
含むことを特徴とする。
【０００７】
【実施例】次に本発明の一実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【０００８】図を参照すると、本発明の一実施例は、Ｗ
ＡＩＴ端子を有しメモリリードを行うＣＰＵ１、および
このＣＰＵ１のＷＡＩＴ端子に接続され、ＣＰＵ１から
の１回目のリード時のみＷＡＩＴがかかるＷＡＩＴ発生
器８を備えている。
ＡＩＴ端子を有しメモリリードを行うＣＰＵ１、および
このＣＰＵ１のＷＡＩＴ端子に接続され、ＣＰＵ１から
の１回目のリード時のみＷＡＩＴがかかるＷＡＩＴ発生
器８を備えている。
【０００９】データラッチャー６は、ＣＰＵ１が実際に
発行するアドレスの次のアドレスのデータを格納する。
また、データラッチャー７は、ＣＰＵ１がとりこんだデ
ータが分岐命令の時その分岐先アドレスのデータを格納
する。
発行するアドレスの次のアドレスのデータを格納する。
また、データラッチャー７は、ＣＰＵ１がとりこんだデ
ータが分岐命令の時その分岐先アドレスのデータを格納
する。
【００１０】アドレスコンパレータ２は、ＣＰＵ１から
のメモリアクセス時、データラッチャー６または７のい
ずれかからデータを引取るか否かを判断する。
のメモリアクセス時、データラッチャー６または７のい
ずれかからデータを引取るか否かを判断する。
【００１１】前読込み回路３は、ＣＰＵ１がデータラッ
チャー６または７からのデータを引取った時、次のアド
レスのデータを読込む。また、前読込み回路３は、分岐
コードチェック回路４のチェック処理次第で、分岐先ア
ドレスデータを再び読込む処理をする。
チャー６または７からのデータを引取った時、次のアド
レスのデータを読込む。また、前読込み回路３は、分岐
コードチェック回路４のチェック処理次第で、分岐先ア
ドレスデータを再び読込む処理をする。
【００１２】分岐コードチェック回路４は、始めに前読
込みしたデータが分岐コード命令か否かチェックし、分
岐コード命令と判定した場合、前読込み回路３を分岐先
アドレス指定で再度起動する。
込みしたデータが分岐コード命令か否かチェックし、分
岐コード命令と判定した場合、前読込み回路３を分岐先
アドレス指定で再度起動する。
【００１３】次に本発明の一実施例の動作について図面
を参照しながら詳細に説明する。
を参照しながら詳細に説明する。
【００１４】図を参照すると、ＣＰＵ１は最初前読込み
のデータがないため、メモリ５へ直接リードを行う。そ
の直接のリード動作によりデータラッチャー６および７
へ前読込みデータが保存されるため、次のリード処理か
らは、ＮＯ ＷＡＩＴで動作が行われる。
のデータがないため、メモリ５へ直接リードを行う。そ
の直接のリード動作によりデータラッチャー６および７
へ前読込みデータが保存されるため、次のリード処理か
らは、ＮＯ ＷＡＩＴで動作が行われる。
【００１５】すなわち、ＣＰＵ１から出力されたリード
信号９およびアドレス信号１０は、アドレスコンパレー
タ２により以前読込まれ、データラッチャー６および７
に格納したデータのアドレスと一致しているか否かがチ
ェックされる。もしデータラッチャー６および７からの
データのうちどちらか一方のデータと一致していると、
アドレスコンパレータ２が判定したら、一致と判定され
たデータラッチャー６または７のいずれかに対しリード
が行われる。この時、前読込み回路２は同時に起動さ
れ、メモリ５から次のデータが読出される。
信号９およびアドレス信号１０は、アドレスコンパレー
タ２により以前読込まれ、データラッチャー６および７
に格納したデータのアドレスと一致しているか否かがチ
ェックされる。もしデータラッチャー６および７からの
データのうちどちらか一方のデータと一致していると、
アドレスコンパレータ２が判定したら、一致と判定され
たデータラッチャー６または７のいずれかに対しリード
が行われる。この時、前読込み回路２は同時に起動さ
れ、メモリ５から次のデータが読出される。
【００１６】その後、分岐コードチェック回路４は、そ
のデータが分岐命令か否か判定する。分岐命令と判定さ
れた場合、その分岐アドレスのデータがメモリ５から読
出され分岐先アドレス前読込みデータラッチャー７に格
納される。分岐命令と判定されない場合は、データラッ
チャー６に格納される。
のデータが分岐命令か否か判定する。分岐命令と判定さ
れた場合、その分岐アドレスのデータがメモリ５から読
出され分岐先アドレス前読込みデータラッチャー７に格
納される。分岐命令と判定されない場合は、データラッ
チャー６に格納される。
【００１７】これらの動作により、次にＣＰＵ１からメ
モリリード動作があった場合、次のアドレスでも分岐先
アドレスでもデータラッチャー６または７から前読込み
データを出力することが可能となる。
モリリード動作があった場合、次のアドレスでも分岐先
アドレスでもデータラッチャー６または７から前読込み
データを出力することが可能となる。
【００１８】本発明の一実施例では、例えば、プログラ
ム上で条件分岐があった場合でも、次のアドレスを実行
するにしても分岐先アドレスを実行する場合でも、どち
らのプログラムデータも前読込みを行っているため対応
が可能となっている。
ム上で条件分岐があった場合でも、次のアドレスを実行
するにしても分岐先アドレスを実行する場合でも、どち
らのプログラムデータも前読込みを行っているため対応
が可能となっている。
【００１９】
【発明の効果】本発明は、メモリリードにおいてメモリ
前読込み処理をＣＰＵのアクセスした次のアドレスおよ
び分岐先アドレスに対し行うことにより、実質上ＮＯ
ＷＡＩＴで動作可能という効果を有する。
前読込み処理をＣＰＵのアクセスした次のアドレスおよ
び分岐先アドレスに対し行うことにより、実質上ＮＯ
ＷＡＩＴで動作可能という効果を有する。
【図１】本発明の一実施例を示す図である。
１ ＣＰＵ ２ アドレスコンパレータ ３ 前読込み回路 ４ 分岐コードチェック回路 ５ メモリ ６ 次アドレス前読込みデータラッチャー ７ 分岐先アドレス前読込みデータラッチャー ８ ＷＡＩＴ発生器
Claims (1)
- 【請求項１】 記憶手段からのデータを前もって読込む
前読込み手段と、この前読込み手段で読込まれたデータ
が分岐命令コードか否かを判別する分岐コード判定手段
と、この分岐コード判定手段で分岐命令コードと判定さ
れたときは分岐先アドレスを格納する分岐先アドレス前
読込みデータ格納手段と、前記分岐コード判定手段で分
岐命令コードと判定されないときは次アドレスとして前
記分岐コード判定手段で判定されたコードを格納する次
アドレス前読込みデータ格納手段と、前記記憶手段から
のデータ読出し用アドレスが前記分岐先アドレス前読込
みデータ格納手段からの分岐先アドレスと、前記次アド
レス前読込みデータ格納手段からの次アドレスとのどち
らかと一致するかを前記前読込み手段の前読込み動作中
に判断するアドレス比較手段とを含むことを特徴とする
メモリリード処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35087091A JPH05165708A (ja) | 1991-12-11 | 1991-12-11 | メモリリード処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35087091A JPH05165708A (ja) | 1991-12-11 | 1991-12-11 | メモリリード処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05165708A true JPH05165708A (ja) | 1993-07-02 |
Family
ID=18413451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35087091A Pending JPH05165708A (ja) | 1991-12-11 | 1991-12-11 | メモリリード処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05165708A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03147134A (ja) * | 1989-11-02 | 1991-06-24 | Oki Electric Ind Co Ltd | 命令シーケンス制御装置 |
-
1991
- 1991-12-11 JP JP35087091A patent/JPH05165708A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03147134A (ja) * | 1989-11-02 | 1991-06-24 | Oki Electric Ind Co Ltd | 命令シーケンス制御装置 |
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