JPH0247756A - 多重プロセツサ・システム用書込み共用キヤツシユ回路 - Google Patents

多重プロセツサ・システム用書込み共用キヤツシユ回路

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JPH0247756A
JPH0247756A JP63189562A JP18956288A JPH0247756A JP H0247756 A JPH0247756 A JP H0247756A JP 63189562 A JP63189562 A JP 63189562A JP 18956288 A JP18956288 A JP 18956288A JP H0247756 A JPH0247756 A JP H0247756A
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JP
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ram
bus
signal line
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JP63189562A
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English (en)
Inventor
Jr Thomas H Holman
トーマス・ヘンリー・ホールマン，ジユニア
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Computer X Inc
Original Assignee
Computer X Inc
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
    • G06F12/0833—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means in combination with broadcast means (e.g. for invalidation or updating)

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  • Memory System Of A Hierarchy Structure (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、−船釣にはディジタル・データ処理の領域に
関するものであり、特に、多重プロセッサ・システムの
キャッシュ・メモリの回路の改良に関する。
発明の背景 典型的にバスを基本とする多重プロセッサ・システムに
おいては、プロセッサがしばしば命令及びデータ用のメ
モリをアクセスする、必要性のため、バス帯域幅は、少
数のプロセッサによりその限度を超過する。この問題を
克服するため、キャッシュ・メモリは、各プロセッサに
組み合せられ、プロセッサとシステム・バスの間のバッ
ファとして作用する。理想的には、キャッシュ（ｃ　ａ
　ｃ　ｈｅ）は大部分のランダム・アクセス・メモリ（
ＲＡＭ）のアクセスに“ビット”し、バスは、時間の極
めて僅かの部分のみ使用されるだけである。
多重プロセッサ・システムにおけるキャッシュ・メモリ
の使用に関連する問題は、データの整合性である。ある
プロセッサが、他のプロセッサのキャッシュに通報せず
自分のキャッシュに書込む場合には、データは不一致と
なるであろう。例えば以下のようなことが考えられる。
プロセッサ“１”は、全体の（ｑｌｏｂａｌ）ＲＡＭよ
りデータ・ブロック′Ａ”を読出し、それを蓄積する（
ｃ　ａ　ｃ　ｈ　ｅ）。それから、そのプロセッサはそ
のブロックに書込み、自分のキャッシュだけを更新する
。それから、プロセッサ“２”は、全体のＲＡＭより同
じブロック＠Ａ”を読出し、それを蓄積する（ｃ　ａ　
ｃ　ｈ　ｅ）。プロセッサ″２″は、プロセッサ“１″
とは異なるＡ”キャッシュが同一のデータ・ブロックを
保持し、プロセッサの片方のみが自分のキャッシュのそ
のブロックを更新すれば、他の方法でもキャッシュは不
一致になることもある。両君すると、キャッシュ整合性
の問題が生ずる。
キャッシュ整合性の問題に対しては、従来技術による解
決策がいくつか存在する。これらの各解決策は、“書込
み”の全部または１部を全メモリにすっかり書込むこと
により問題解決を試みる。
これら全書込み（ｗｒｉｔｅ−ｔｈｒｏｕｇｈニライト
スルー）は、他のキャッシュに通知し同じブロックを無
効にするのに使用される。しかしながら、解決を試みる
方策の各々は、キャッシュ・ヒツト比及びバス利用度に
影響する１つまたはそれ以上の問題を有する。
従来技術の解決策は３種類に分類できる。即ち、（１１
ライト・スルー（全書込み）、（２）グローバル・ディ
レクトリ　（総括的辞書：ｑｌｏｂａｌ　　ｄｉｒｅｃ
ｔｏｒｙ）及び（３）ライト・インバリデート（書込み
無効）。
ライト・スルー構成は（ｓｃｈｅｍｅ）は、実現は最も
簡単であるが、しかし、その有効性はまた最小である。
この機構では全“書込み”は、キャッシュを通じ全ＲＡ
Ｍに向けられる。すべての他のキャッシュ制御器はバス
（即ちスノープ）をモニタし、いかなる６書込み”でも
それらのキャッシュでヒツトすれば、その対応エントリ
　（項目）を無効にする。その結果の“書込み”に不一
致となるデータは全て、無効とされる。かくして、整合
性問題は解決される。しかしながら、全ての“書込み”
は全（グローバル）ＲＡＭに通される故に、バス利用度
は実質的に増加する。全アクセスの約１５％は“書込み
”であり、全“書込み”はミスとしてバス上をライト・
スルーする故に、この型の機構のキャッシュの最大ヒツ
ト率は約８５％である。ヒツト率が約７５％〜８５％で
あり、バス・アクセス・タイムをキャッシュ・アクセス
・タイムの２倍と仮定すれば、この型の機構のバス利用
度は、各プロセッサにたいし約３０％より４０％であろ
う。そこで、２個より３個のプロセンサのみが、バスの
帯域幅の限度が越えられる前に、このバスを利用できる
ことになる。高バス競合のため、このライト・スルー機
構は低性能を与え、４個またはそれ以上のプロセッサを
有する多重プロセッサ・システムでは受入れられない。
グローバル・デイクレクトリ　（辞書）機構は、主メモ
リ及びメモリ制御器の各ブロックに対し余分のビットを
使用し、いくつのプロセッサが各ブロックをキャッシュ
・　（蓄積）しているかと云うことに関する情報を維持
する。この機構の主な問題は、大きい全ＲＡＭは高価な
ことである。全ＲＡＭの各３２ビツト・ブロックに対し
２個の余分のビットが必要とされ、メモリ制御器ハード
ウェアもまた要求される。これら余分の費用のため、“
ライト・スルー機構以上に性能向上があるとしても、そ
れは僅かである。。
“ライト・インバリデート”機構は、他のキャッシュに
在るかもしれないブロックを無効にするためにのみ全書
込み（ライト・スルー）する。この機構の１つの可能な
実現は、存在する同じコピーを無効にするため第１“書
込み”でライト・スルーを演することであろうがしかし
、つぎの“書込み”はキャッシュにのみ書込まれる。新
問題はこの変更で生ずる。“書込み”がキャッシュに対
してのみである時には、そのブロックは“ダーティ”に
なる（それは、キャッシュ内において全ＲＡＭ内で同じ
でない）。他のプロセッサがそのブロックを要求すれば
、保有プロセッサはＲＡＭを抑止し、そのブロック自体
を供給するか、または、要求プロセッサを停止し、全Ｒ
ＡＭにそのブロックを書込みし、それから、要求プロセ
ッサに再びブロックを要求させるようにしなければなら
ない。
このスノープ（ｓ　ｎ　ｏ　ｏ　ｐ）要求は長たらしく
、また、多くのバス・アクセスを用いるが、キャッシュ
整合性維持のために必要である。
他の１ライト・インバリデート”変形は、第１書込みが
要求される回数を減少するように発展された。例えば、
カリフォルニア大学バークレーにて開発されたルーチン
は、′所有権（ｏｗｎｅｒｓ　ｈ　ｉ　ｐ）の概念を導
入した。バークレー機構は２種の読出しく“共用読出し
”及び“所有のための読出し”）及び２種の書込み（“
無効のための書込み”及び“無効のない書込み”）を含
み、バス利用度を減少する。バークレー・ルーチンの問
題は、データが読出され専用としてキャッシュされれば
、第１“書込み”だけが除去されうるであろうと云うこ
とである。ブロックが共用さ七ケイ限り、他のキャッシ
ュの中のブロックの潜在能力を無効にするため、第１書
込みはなお要求されるであろう。さらにまた、いつデー
タが共用であるか、または、いつそれが専用であるか決
定可能な、カスタム・コンパイラが要求される。
発明の要約 本発明は、複数のキャッシュ制御器の間の連絡のため特
別のバス・ライン及び対応論理を利用する多重プロセッ
サシステムのキャッシュ回路に閏。
／お その時点でプロセッサ間に共用されない全部のライト・
スルーの除去を可能にする。
データは共用されるか、また、データは共用できるにし
ても、その時点ではないことを決定する特別のコンパイ
ラは何も要せず、書込み共用ルーチンは、まだ、データ
を“プライベート（私的専用：ｐｒｉｖａｔｅ）（又は
１オンリ（ｏｎｌｙ）”として記録することが可能であ
る。
そこで、本発明の目的は、バス・アクセスを減少し、多
方データ整合性を確保する多重プロセッサ・システムの
ための新規かつ改良されたキャッシュ回路を提供するこ
とである。
本発明の他の目的は、特別のコンパイラを必要とせずバ
ス・アクセスを減少する多重プロセッサ・システムのた
めの新規かつ改良されたキャッシュ回路を提供すること
である。
本発明のこれら及び他の目的は、添付の明細書、特許請
求の範囲及び図面を考慮すれば、当業技術者には明確と
なるであろう。
発明の概要 多重プロセッサ・システム用の“書込み共用”キャッシ
ュ回路は、システム全体のデータ整合性を維持し、シス
テムのキャッシュの間の追加バス・ラインを利用し、ま
た、キャッシュ相互間の連結を高めるための追加論理を
利用することにより、非本質的なバス・アクセスを除外
する。データが“共用”のラベルを付けられる時には、
データはシステム・バスにのみライト・スルーされる。
書込みミスは“無効にする”サイクルにてシステム・バ
ス上で一度だけ読出され、それから、それは要求するキ
ャッシュにのみ書込まれる。
好ましい実施例の説明 第１図を参照するに、ｌＯと指定された多重プロセッサ
・システムの構成図が図示される。そのシステム１０は
、システム・バス１４により一連のＣＰＵ１６に接続さ
れる全ＲＡＭ１２を持つ。
一連のＣＰＵ１６の各々は、それに関連するキャッシュ
・メモリ２２を有する。キャッシュ・メモリ２２は、共
用（ＳＨＡＲＥＤ）バス・ライン２４及びＩＮＶ（無効
にする）バス・ライン２６の両方により相互接続される
。キャッシュ・メモリ２２は、ＩＮＨＩＢＩＴ（抑止）
バス・ライン１８及びＴＣＯＭＰパスライン２０により
ＲＡＭＩ２へ接続される。
５ＨＡＲＥＤバス・ライン２４はオープン・コレクタ・
ラインであり、どのキャッシュ制御器（第２図のエレメ
ント３０）もそれを低に駆動しない時には、高にされる
。他のライト・バック機能のように各プロセッサに関連
するキャッシュ制御器は、バス上のあらゆるアクセスを
モニタ（スノーブ）する。スノープがヒツトしたら（即
ち、ある他のプロセッサが、このスノープするキャッシ
ュで有効なあるデータを要求していれば）ヒツト・キャ
ッシュ制御器は５ＨＡＲＥＤバス・ライン２４を主張す
る。要求するプロセッサは、そこで、そのデータ・ブロ
ックを“共用”とマーク（ｍａｒｋ）する。要求するプ
ロセッサがそこでそのブロックに書込むとしたら、その
ブロックの全ての他のコピーを無効にするように、それ
はライト・スルーしなければならない。しかしながら、
５ＨＡＲＥＤバス・ライン２４が読出しを主張しなけれ
ば、データは１オンリ”　（ｏ　ｎ　１　ｙ）とマーク
され、以下の“書込み”はライト・スルーされない。
“共用”の場合には、読出し及び書込みデータは、前に
説明されたライト・バック機構と同じ多くのサイクルを
必要とする。しかし“非共用”の場合には、システム１
０はシステム・バスのアクセスを１回少なく使用する。
他のキャッシュ２２がいづれも要求データ・ブロックを
含まないとすれば、要求するプロセッサは新データを１
オンリ”とマークするであろう。そこでそのプロセッサ
１６がそのブロックを書込むときは、プロセッサはライ
ト・スル−はしないものである。それは自分のキャッシ
ュにのみ書込み、他のバス・サイクルは用いないであろ
う。
上述の従来技術のシステムは、データが共用と仮定して
それを読出し、常に一度はそれをライト・スルーする。
本発明においてはシステム１０は、５ＨＡＲＥＤバス・
ライン２４に供給されるキャッシュ間連絡により、各デ
ータ・ブロックが共用が否かを知るので、“共用”デー
タに対しライト・スルーするだけである。′非共用”デ
ータのライト・スルーは、５ＨＡＲＥＤバス・ライン２
４の使用により除去される。
ＩＮＶ（無効にする）バス・ライン２６は、また、不必
要なバス・アクセスを除去する。ライン２６は、また、
オープン・コレクタであり、ライト・ミスの間使用され
る。若し、データ・プロッタへの第一アクセスが、読出
しの代りに書込みであれば、データ・ブロックはキャッ
シュ２２に書込まれる前に、全ＲＡＭ１２より読出され
なければならないだろう。書込みの大きさがブロックの
大きさより小さければ（例えば、１バイトのみ書込み）
、書込みに影響されないブロックの部分は第１に書込ま
れるべきで、そこでキャッシュ内の全ブロックは正しい
であろう。例えば、ＣＰＵｌ６が１バイトの書込を実行
しているとすれば、そのキャッシュ２２は全ブロックに
おいて第１読出しをしなければならず、それからそのバ
イトをＣＰＵ１６に書込まなければならない。そのブロ
ックがキャッシュ−誠→２２への第１読出でない場合に
は、全ブロックではなく書込みバイトのみが、キャッシ
ュ２２で有効となるであろう。
書込みミスは、実は、読出し一書込みシーケンスである
故に、それはシステム・バス１４の２サイクルを必要と
する。第１サイクルはデータの読出しに使用されるであ
ろうし、また第２サイクルは共用ブロックを無効にする
ため必要とされるであろう。システム・バス１４のこの
第２アクセスを除去するため、ＩＮＶバス・ライン２６
は使用される。ＩＮＶバス・ライン２６は、読出し一書
込みシーケンスの読出し部分の間、共用ブロックはどれ
でも全部の無効を主張する。そこで“書込み”は、要求
するキャッシュ２２のみに書込まれ、そのブロックは“
ダーティ（ｄ　ｉ　ｒ　ｔ　ｙ）”としてセットされる
。
ＴＣＯＭＰ　（転送完了）バス・ライン２０は、全部の
受信キャッシュ２２がそのデータ転送スノーブを完了し
たことを信号するため使用される。
例えば、システム１０のあらゆるキャッシュ・スノーブ
は勿論全ＲＡＭ１２は、すべてのバス・アクセスごとに
転送完了を信号するＴＣＯＭＰ信号の権利を主張しなけ
ればならない。
５ＨＡＲＥＤバス・ライン２４及びＩＮＶライン２６は
、複数のキャッシュ２２の間の調整のため使用される。
ＩＮＨＩＢＩＴ（抑止）ライン１８は、各個キャッシュ
２２及び全ＲＡＭ１２の調整に使用される。そしてＴＣ
ＯＭＰライン２０は、全受信ユニットが転送を完了した
のを信号するようにシステム中で使用される。全プロセ
ッサ１６に関係するキャッシュ制御器（例えば、第２図
の３０）は、５ＨＡＲＥＤ　（共用）、ＩＮＶ、及びＴ
ＣＯＭＰラインを駆動及び受信する論理を含み、またそ
れらはＩＮＨＩＢＩＴラインを駆動する論理を含む。Ｒ
ＡＭカード７０は、ＩＮＨＩＢＩＴライン１８を受信し
、また、ＴＣＯＭＰライン２０を駆動するための論理を
含む。ＩＮＨＩＢＩＴバス・ライン１８は、ＲＡＭカー
ド７０の応答を抑止するため使用される。ライン１８及
び２ｏの機能は、第２及び３図に関連しより詳細に以下
で説明される。
特に第２図を参照するに、バス・ライン１８．２０．２
４及び２６にインタフェースのための各ＣＰＵに関連す
る論理の構成図が図示される。この論理の３個の主ユニ
ットは第２図に見られる。
即ち、キャッシュ３２、キャッシュ制御器３０゜及びス
ノープ制御器３４である。プロセッサ、標準バス・イン
タフェース等のようなＣＰＵの他のセクションは、５業
技術者には通常知られているから第２図には図示されな
い。
キャッシュ３２のキャッシュ論理ユニットは、キャッシ
ュ・アドレスの上半部を収容するキャッシュ・タグ（ｔ
　ａ　ｇ）ＲＡＭ４０、ブロックの状態を示すブロック
あたり２ビツトを収容するキャッシュ状態ビット論理４
２及び、キャッシュ・データを収容するキャッシュ・デ
ータＲＡＭ４４を含む。アドレス・ライン３６でキャッ
シュ３２にくる全部のアドレスの“インデックス”とラ
ベルを付けられた下位部分は、キャッシュ論理ユニット
４０．４２、及び４４をアドレスする。コンパレータ（
比較器）５０は、キャッシュ・タグ・ＲＡＭ４０より供
給される入力及びアドレス・ライン３６の上位部分より
供給される他の入力を有する。若し、これらの入力が一
致すれば〔即ち、ＡＤＤＲＴＡＧ　（７ドｌｚス−タグ
）がＣＡＣＨＥＴＡＧ　（キャッシュ・タグ）に一致す
れば〕、そのアクセスはキャッシュ３２において有効で
ある。
キャッシュ制御器３０は、そのブロックに対する論理回
路４２よりキャッシュ状態ビットを調べ、適切な処置を
行なう。例えば、アクセスが“ライト−ヒツト”であり
、ブロック状態が“オンリ”であれば、キャッシュ制？
１１３０はキャッシュ３２に書込むだけである。ブロッ
ク状態が“共用”であるとすれば、キャッシュ制御器３
０はキャッシュ３２に書込まなければならず、また、シ
ステム・バス１４にライト・スルーしなければならない
。
スノープ制御器３４は、システム・バス・ライン１４の
アドレス・ストローブ・ライン（“ＡＳ”とラベルされ
る）を監視する。“ＡＳ”が権利を主張されている時に
は、それは、他のＣＰＵがシステム・バス・ラインをア
クセスしていることを意味する。全キャッシュはキャッ
シュ整合性を維持するため、バス上で調査（ｓｎｏｏｐ
）Ｌなければならないから、スノープ制御器３４は、他
のＣＰＵによるバス・アクセスのためのキャッシュを介
して“Ｂｕｓ　　Ａｄｄｒ　　（バス・アドレス）”ラ
インを走行（ｒｕｎ）させなければならない。これを実
行するため、スノープ制御器３４は、“ＣＰＵ／５ｎｏ
ｏｐ”ライン３８を低に駆動することにより、“ＣＰＵ
　　Ａｄｄｒ”ラインを使用禁止（ディスエーブル）に
し、また、“ＢｕｓＡｄｄｒ”ライン３７をアドレス・
ライン３６上でイネーブルにする。スノープ制御器３４
は、また、“スノープがバスを保有”するライン３９を
主張し、次のキャッシュ・アクセスがスノープであるこ
とをキャッシュ制御器３０に通知する。
”Ｂｕｓ　　Ａｄｄｒ　　（バス・アドレス）″３７ラ
インがＡｄｄｒ”ライン３６にだいしイネーブルにされ
た時に、キャッシュ３２は上述したようにチエツクされ
る。スノープがキャッシュ３２において“ヒツト”であ
れば、キャッシュ制御器３０はヒツト・ブロックのキャ
ッシュ状態ビット４２をチエツクし、それから再び適当
な処置を行なう。例えば、ヒツトが“読出し共用（ｒ　
ｅ　ａ　ｄｓｈａｒｅｄ）　　”であれば、キャッシュ
制御器３０は“共用（ｓｈａｒｅｄ）　　”バス・ライ
ン２４を引き出し、要求するＣＰＵはデータ項（ｉｔｅ
ｍ）を“共用”としてキャッシュ（蓄積）すべきである
とＣＰＵに通知させるようにする。若し“ヒツト”キャ
ッシュ・ブロックが“ダーティ（ｄ　ｉ　ｒ　ｔ　ｙ）
であれば、キャッシュ制御器３ｏはＩＮＨＩＢＩＴ”バ
ス・ライン１８（ＲＡＭＩ２に応答させないため）を主
張し、それから、ダーティ”データ自体を供給する。最
終的にはキャッシュ制御器３０は、“共用”としてその
ブロックをリセットするのである。
全てのスノープにたいし、キャッシュ制御器３０は、Ｔ
ＣＯＭＰバス・ライン２０を主張し、スノープを完了し
たことを信号する。（全ＲＡＭＩ２と同様に）全ての他
のキャッシュ制御器がＴＣＯＭＰを主張するまでは、要
求するＣＰＵはそのバス・サイクルを完了しないであろ
う。それがバス・マスクである場合、バス要求者（ｒｅ
ｑｕｅｓｔａｒ）５５は、キャッシュ制御器３ｏに通知
するように使用される。各ＣＰＵがバス・マスクであれ
ば、それはスノープせず、また、ＴＣＯＭＰを主張しな
い。
第３図を特に参照するに、ＲＡＭ及び関連論理７０が、
ブロック図形式で図示される。ＲＡＭ論理７０は、“Ｉ
ＮＨＩＢＩＴ”バス・ライン１８力びアドレス・デコー
ド”論理７２に含まれる点において、普通のＲＡＭ論理
とは異なる。”ＩＮＨＩＢＩＴ”が主張されれば、ＲＡ
Ｍ論理７ｏを選択のためシステム・バス１４のアドレス
が正しくデコードされても、ＲＡＭ論理７ｏは応答すべ
きではない。また、“ＩＮＨＩＢＩＴ”信号が主張され
るときは、それは、あるキャッシュ制御器が、前に他の
キャッシュに対し、′ダーティ”データを供給している
ことを意味する。システム・バス１４上で主張されてい
るこのデータは、全ＲＡＭ１２に書込まれなければなら
ず、その結果、キャッシュの共用データは全ＲＡＭ１２
において整合性を維持するであろう。この“書込み”の
完了のため、全ＲＡＭ１２は“ＴＣＯＭＰ″を防止し、
その間にシステム・バス１４上で主張されるデータを適
当なアドレスに書込む。書込みが完了され、そのデータ
・ブロックが全システムを通じ整合していると、ＲＡＭ
カード７ｏは“ＴＣＯＭＰ′を主張し、バス・サイクル
は完了する。
全ての正常バス・サイクルごとに、また、ＲＡＭ論理７
０はＴＣＯＭＰ　（正常ＤＴＡＣＫ−データ転送確認と
ともに）を主張し、転送が完了であることを通報しなけ
ればならない。
要約すれば、本発明の“書込み一共用”回路はハードウ
ェアを使用し、専用キャッシュを用いるバスを中心とす
る多重プロセッサ・システムにおいて、必須でないバス
・アクセスを全て除去する。
キャッシュ１ｉＩＪ御器の間の連絡のための特別のバス
・ラインの使用により、“書込み一共用”回路はデータ
・ブロックの共用か、または、専用がをダイナミックに
決定する。専用としてキャッシュされたデータ・ブロッ
クは、他のキャッシュの他の同じブロックを無効にする
ため特別のライト・スルーを必要としない。バス利用度
が低いだけ、高システム性能が達成され、単一バスでよ
り多くのプロセッサが使用可能である。
付録は、本発明の“書込み一共用”回路に用いるキャッ
シュ・アクセス及びスノーブ・アクセスに対する状態及
び詳細状態移行を与える。
図面の説明を通じ、多重プロセッサ・システムのための
改善されたキャッシュ回路が開示された。
これ以上の回路の変更及び改良が、５業技術者には起こ
らないであろう。それ故に、本発明は図示された特別の
形式に制限されないことを理解することが望ましいし、
さらに、添付の特許請求の範囲において、本発明の精神
及び範囲より逸脱しない全ての変更を包含することを本
発明は意図している。
付　　　録 状Ｂ： 無効 （ｉｎｖａｌｉｄ） ＲＡＭはキャッシュ中にない。
共用　−ＲＡＭはキャッシュへ読出されてお（ｓｈａｒ
ｅｄ）　　　リ、オンリ、共用、または、Ｗｎ　ノー１
−ヤツシュにおいてダーティであった。
オンリ　−ＲＡＭはキャッシュへ読出されてお（ｏｎｌ
ｙ）　　　　リ、それは唯一のキャッシュ・コピーであ
る。
ターティ　−キャッシュは書込まれており、現在（ｄｉ
ｒｔｙ）　　　　はＲＡＭコピーとことなる。
インターナル： （ｉｎｔｅｒｎａｌ） 置換え　　　　無効、オンリ、または共用−単（Ｒｅｐ
ｌａｃｅＩＩｌｅｎ　ｔ） 純にブロックを書き直す；ダー ティ−ＲＡＭにライト・バック し１、それから書き直す。
読出し無効 （Ｒｅａｄ　Ｉｎｖａｌｉｄ） ＲＡＭより全ブロック読出し、 ５ＨＡＲＥＤ主張であれば、共 用をセットし、５ＨＡＲＥＤ主 張なければ、オンリをセット。
書込み無効　　　ＲＡＭより全ブロック読出し、（Ｗｒ
ｉｔｅ　Ｉｎｖａｌｉｄ）そしてＩＮＶ主張、キャッシ
ュへ書込み、ダーティをセット。
はのこす。
オンリ書込み キャッシュへ書込み、ダーティ をセット。
ダーティ読出し　キャッシュより読出し、ダーティはの
こす。
ダーティ書込み　キャッシュへ書込み、ダーティはのこ
す。
読出し共用　　　キャッシュより読出し、共用は（Ｒｅ
ａｄ　５ｈａｒｅｄ）　　のこす。
書込み共用　　　ＲＡＭ及びキャッシュへ書込み、（Ｗ
ｒｉｔｅ　５ｈａｒｅｄ）　　オンリをセット。
オンリ続出し キャッシュより読出し、 オンリ 付　　録 キャッシュ・スノープ（Ｃａｃｈｅ　５ｎｏｏｐ）読出
し無効 （Ｒｅａｄ　Ｉｎｖａｌｉｄ） （またはミス） なにもしない 書込み無効 （Ｗｒｅｔｅ　　Ｉｎｖａｌｉｄ）　　なにもしない（
またはミス） 読出し共用　　　　５ＨＡＲＥＤ　（共用）を主張、（
Ｒｅａｄ　５ｈａｒｅｄ）　　　共用はのこす。
ＩＮＶ ＆ Ｒｅａｄ Ｓｈａｒｅｄ　Ｓ　ＨＡ　ＲＥ　Ｄ　（共用）無効をセ
ット。
を主張、 書込み共用 （Ｗｒｉｔｅ　５ｈａｒｅｄ） 無効をセット。
オンリ続出し くＲｅａｄ　ｏｎｌｙ） ＩＮＶ　＆　Ｒｅａｄ　ｏｎｌｙ オンリ書込み （Ｗｒｉｔｅ　ｏｎｌｙ） ダーティ読出し ａｌｓ。
５ＨＡＲＥＤ主張、共用にセ ット。
５ＨＡＲＥＤ主張、無効をセ ット。
可能でない ＲＡＭ抑止（ＩＮＨＩＢＩＴ 主張により）、データ及びＤ ＴＡＣＫ供給、共用をセット； データはＲＡＭへ書込まれる （そこでコピーはＲＡＭでも また有効である）。
ＩＮＶ ＆ Ｒｅａｄ ｏｎｌｙ 上と同じ、ただし無効をセラ ト。
ダーティ書込み （Ｗｒｉｔｅ　Ｄｉｒｔｙ） 不可能 ＦＩＣ！− ＲＡＭボードブロック図
【図面の簡単な説明】
第１図は、本発明を実施するシステム・レベルのブロッ
ク図である。 第２図は、第１図のシステムに関連し実現される中央処
理装置（ＣＰ　Ｕ）インタフェース論理を図示するブロ
ック図である。 第３図は、第１図のシステムに関連し実現されるＲＡＭ
を図示するブロック図である。 図において １２はＲＡＭ及びＲＡＭアレー １６はＣＰＵ ２２はキャッシュ ３０はキャッシュ制御器 ３４はスノープ制御器 ４０はキャッシュ・ダク・ＲＡＭ ４２はキャッシュ状態ビット ４４はキャッシュ・データ・ＲＡＭ ５０はコンパレータ ５５はバス要求者 ｃｐｕボードブロック呪 ノ”ＩＣ。 手 続 ？ｉ！ｉ 正　ｉＦ（方式） ％式％ １、明細書第２６頁〜第３１頁の付録の記載を削除する
。 １゜ ２゜ 事件の表示 昭和６３年特許願第１８９５６２号 発明の名称　　多重プロセッサ・システム用書込み共用
キャッシュ回路 ３゜ ４、 補正をする者 事件との関係　　特許出願人 住所　　アメリカ合衆国イリノイ州６０１９５．シャン
バーブ。 スィート・１０１ウイレイ・ロード、１２０１１名称　
　コンビエータ・エックス・ インコーポレーテソド 代表者　レヴイ・カツィール

Claims (1)

  1. 【特許請求の範囲】 １、ランダム・アクセス・メモリ（ＲＡＭ）、複数の中
    央処理装置（ＣＰＵ）、複数のキャッシュ・メモリを具
    え 前記キャッシュ・メモリの１つは、前記複数のＣＰＵの
    各々に組み合されており、前記ＲＡＭ、前記複数のＣＰ
    Ｕ及び前記複数のキャッシュ・メモリが接続されるシス
    テム・バス、前記ＲＡＭ、前記複数のＣＰＵ及び前記複
    数のキャッシュ・メモリの間に交換されるべきアドレス
    及びデータ情報をイネーブルにするシステム・バス、を
    含む多重プロセッサ・システムにおいて、前記複数のキ
    ャッシュ・メモリが接続される第１信号ライン、 前記キャッシュ・メモリの第１の１つに組合わされ、か
    つ前記システム・バスに接続され、前記第１キャッシュ
    ・メモリが前記キャッシュ・メモリの第２の１つとデー
    タを共用しているかどうか検査し、もしそうであれば、
    前記第１信号ラインに第１信号レベルを発生し、そうで
    なければ、前記第１信号ラインに第２信号レベルを発生
    する論理手段、 前記第２キャッシュ・メモリに関連し、かつ前記システ
    ム・バスに接続され、前記第１信号レベルが前記第１信
    号ラインに存在すれば前記ＲＡＭを介してデータを書込
    むように前記第２キャッシュ・メモリに関連するプロセ
    ッサをイネーブルにし、前記第２信号レベルが前記第１
    信号ラインに存在ならば、前記関連プロセッサがデータ
    を前記ＲＡＭに書込むことを抑止する論理手段、 を具備する多重プロセッサ・システムのキャッシュ・メ
    モリ回路 ２、前記複数のキャッシュ・メモリが接続される第２信
    号ライン（ＴＣＯＭＰ）を具え、前記第１キャッシュ・
    メモリに関連した前記論理手段は、前記第２信号ライン
    上に第１信号レベルを発生する手段を具え、他方、前記
    論理手段は、前記第１キャッシュ・メモリが前記第２キ
    ャッシュ・メモリとデータを共用するかどうかを決定し
    、そうでなければ、前記第２信号ライン上に第２信号レ
    ベルを発生するものであり、 前記第２キャッシュ・メモリに関連した前記論理手段は
    、前記第１信号レベルが前記第２信号ライン上に存在す
    れば、前記第２キャッシュ・メモリに関連したプロセッ
    サの動作を抑止し、前記第２信号レベルが前記第２信号
    ライン上に存在すれば、そのバス・サイクルを完了する
    ように前記関連プロセッサを可能にする手段を具える、
    前記特許請求の範囲第１項記載の多重プロセッサ・シス
    テム・キャッシュ・メモリ回路。 ３、前記複数のキャッシュ・メモリ及び前記ＲＡＭが接
    続される第２信号ライン、を具え、前記第１キャッシュ
    ・メモリに関連した前記論理手段は、前記第１キャッシ
    ュ・メモリに蓄積されたデータが、前記ＲＡＭに蓄積さ
    れたデータと異なるかどうかを決定し、若しそうなら、
    前記第２信号ライン上に第１信号レベルを発生し、そう
    でなければ、前記第２信号ライン上に第２信号レベルを
    発生する手段を具え、 前記ＲＡＭに関連し、かつ前記第２信号ラインに接続さ
    れ、前記第１信号レベルが前記第２信号レベル上に存在
    すれば、前記ＲＡＭの動作を抑止し、前記第２信号レベ
    ルが前記第２信号ライン上に存在すれば、前記ＲＡＭの
    動作を可能にする手段、を具備する前記特許請求の範囲
    第１項記載の多重プロセッサ・システムのキャッシュ・
    メモリ回路。
JP63189562A 1987-07-27 1988-07-27 多重プロセツサ・システム用書込み共用キヤツシユ回路 Pending JPH0247756A (ja)

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