JPS5930289A - 階層記憶システム - Google Patents

階層記憶システム

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JPS5930289A
JPS5930289A JP58068505A JP6850583A JPS5930289A JP S5930289 A JPS5930289 A JP S5930289A JP 58068505 A JP58068505 A JP 58068505A JP 6850583 A JP6850583 A JP 6850583A JP S5930289 A JPS5930289 A JP S5930289A
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JP
Japan
Prior art keywords
data
level
memory
port
buffer
Prior art date
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Pending
Application number
JP58068505A
Other languages
English (en)
Inventor
ラツセル・ウイリアム・ラヴアリ−
フイリツプ・ミ−ド・ライアン
ヴインセント・フランシス・ソリツト・ジユニア
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0855—Overlapped cache accessing, e.g. pipeline
    • G06F12/0859—Overlapped cache accessing, e.g. pipeline with reload from main memory

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は一般に階層記憶システム、特にバス機構の使用
に関する競合及びメモリ・サイクルに関する競合を大幅
に軽減しながらレベル間及び処理装置とのデータ転送を
可能にするために別個の、双方向データ・バス及び１つ
以上のメモリ・レベルにおいてバッファ付きの複式デー
タ・ポートを用いた階層記憶システムに関する。
〔背景技術〕
計算機のだめの階層記憶システムは典型的には単一のデ
ータ・ポートを有するメモリ・レベルから構成されてい
る。各レベルは共通のデータ・バスを経て読取り又は書
込みのだめにアクセスされる。階層の下位レベル（計算
機の処理装置に近いレベル）は一般に階層の上位レベル
と比較してより高速であるか限られたデータ容量しか持
たない。
従って最下位のレベルは例えば所定の計算機タスりを実
行するのに必要な全データの一部分しか含才ない。しか
しながら、所定の時間に最下位レベルに保持されている
データを適切に管理する事によって、多くのメモリ・ア
クセスが、そこに記憶きれているデータに対して行なわ
れるようにされる。
場合によっては、最下位レベルに存在しないデータに対
するアクセスが必要となる事がある。この時、新しく必
要とされたデータのために利用できる記憶スペースを作
るために、最下位レベルの。
古いデータの一部を「追い出す一１必要がしばしば生じ
る。新しいデータは、占いデータが追い出さｎ高位のメ
モリ・レベル；て記１郡された後で、最下位レベル１て
持って来な（τ２″Ｌニブならない。通常、メモリ・レ
ベル間で及び処理装置との間でデータ転送を行なうため
に１つのデータ・バスしか存在しないっ従って各レベル
は連続してバスに対するアクセスを競合しなければなら
ず、その結果／ステムの性能が低下し且つレベル制御装
置の設計がより複雑化する。
（上記説明の中の単一のメモリ・レベルに相当する）メ
モリ・アレイであって、複数のデータ・ポートが設けら
れそれによって同じメモリ・サイクル中に１つのアレイ
位置からデータが読取られ同じアレイ中の別の位置に書
込まれるようなものが知られている。そのような構成は
米国特許第４１２５８７７号明細書に示されているが、
記憶階層については何の言及もなされておらず、まして
そのような環境において単一のデータ・バスの使用に関
する競合がいかにして軽減され得るかという事は述べら
れていない。
米国特許第３８０６８８８号及び第４０２０４６６号明
細書は階層記憶７ステムについて開示している。前者は
レベル間に単一のデータ・バスを有し、後者はさらに、
付加又は変更のいずれかにより変化した高位レベルの一
部のデータだけを下位レベルに通信するだめの補助的デ
ータ経路を有する。一般に、第ルベルから第２レベルへ
ノデータの転送は第２レベルに関するデータ記憶が妨げ
られない時にのみ可能である。従って、いずれの特許も
同じメモリ・レベルへ及び同じメモリ・レベルから同時
にデータを転送する速度を最大・１′こするという問題
に対して解決策を与えない。
〔発明の開示〕
メモリ・バス哉構ＬＤ使用に関する競合及びメモリ・サ
イクルに関する競合を犬きく減少させるために、バッフ
ァ１寸きＯ複式ポートを有する１つ以上Ｑメそり・レベ
ル及び各レベルの各ポートに接続さ６文２つ５つ双万雫
データ・バスを備えた階層記憶７ステムが提供さＺ上る
。良好な実流レリにおいて、Ｓよ、−〇生温ケチノブの
群である各複式ポート１寸さのメモリ・レベルは別１１
○バスを経て独立；てアクセスさｎ得る。
上位Ｓ）メモ・ノ・レベルと通信するデータ・ポート（
上側のボー１）には少なくとも１つ、好壕しくけ２つの
データ・バッファが設けられる。上位レベルに追い出さ
れるか又は上位レベルから取り出される１単位のデータ
（ｄ、各バッファの幅に等しく各データ・バスよりも伺
書か広い多数のビットを含む。上記の単位データのビッ
トは全て同じチップのメモリ・セルの行から来る（又は
そこに行く）。従ってセルの行からチップ上のバッファ
にデータを移動させるだめの動作は１メモリ・サイクル
しか必要としない。所定のレベルにおいて一杯になった
バッファの内容は、そのレベルのメモリのメモリ・サイ
クルに関する競合を伴なう事なく、レベル間のメモリ・
バスを経て上位レベルへ小群の形で転送される。同様に
所定のレベルのメモリ・サイクルに関゛ゝする競合を伴
なう事なくそ）。
のレベルのバッファにレベル間メモリ・バスからデータ
が転送される。データは一杯になったバッファからメモ
リ・アレイにそのレベルの１書込サイクルで移動される
。これは同じレベルの下側のデータ・ポートを用いたデ
ータ転送とは独立的である。
〔発明を実施するだめの最良の形態９ 図面を参照すると、キャップユ・レベルＮ−１の下側デ
ータ・ポートに接続された処理装置（４］示せず）にサ
ービスを行なうだめの記憶階層の６つのメモリ・レベル
の部分が示されている。レベルＮ〜１の上側のデータ・
ポートは、ブロック図の形で詳細に示されているメモリ
・レベルＮの下側のデータ・ポートに接続されている。
レベルＮＯ構成要素のブロック図表現は一般に階層の全
ての複式ポート・メモリ・レベルに（例えばレベルＮ−
１及びＮに）あてはまる。各レベルＮ−１及びＮＱ構成
要素は同一のチップの群の各々に所在する事が好ましい
。その１つがレベルＮとして図宜に示でねている。レベ
ルＮＯ上（ｎ’、’データ・ポー１′−はメモリ・レベ
ルＮ−１の唯一のデータ・ポートｉ′で接続されている
。レベルＮをレベルＮ−１及びレベルＮ−１−１に各々
結合するために別個の）；ス１及び２が設けられている
。
バス１及び２のビット幅は各々、ｎ及びｍであり、場合
によっては互いに等しい事もある。レベルＮの内部デー
タ・バス６はビット幅Ｗであり、一般にバス２の何倍か
（例えば１６倍）の広さである。
バスろの幅Ｗはメモリ・セルのアレイ４の１行中のビッ
ト数に等しく、且つバス乙に接続された入カバソファ５
及び出カバソファ乙のビット幅に等しい。バス６、アレ
イ４並びにバッファ５及び乙の幅が等しい事は、アレイ
４０１回のサイクルの間にアレイ４の行からバッファに
又はバッファからアレイにデータを転送する事を可能に
する。レベルＮの上側ポートを経てバッファに入出力す
る事はレベルＮの下側ポートを経由するアレイ４の動作
と独立に行なわれる。
バッファ５及び６はセレクタ７及び８並ひに上側ポート
駆動器／受信器（Ｄ／Ｒ）９を経てバス２と通信する。
セレクタ７は、信号線１１上のストローブ・アドレス信
号及び信号線１２上のアトルス・クロック信号に応答し
て、ユニット９の受信器が信号線１０上の信号によって
付勢された時にバッファ５の各部分にバス２からのｍビ
ット全てをゲートする。他の動作モードでは、セレクタ
８が信号線１１のストローブ・アドレス信号及ヒ信号線
１２のアドレス・クロック信号に応答して、信号線１０
の信号によりユニット９の駆動器が付勢される時にバッ
ファ乙に記憶されているＷヒ゛ット（′）うち選択され
た部分ｍビットを・くス２に与える。セレクタ７及び８
が順次に付勢される回数は比ｗ　／　ｍに等しく、これ
はノ（ス２からのデータをバッファ５にロード又はバッ
ファ６のデータを）くス２に転送して空にするＯに必要
な回数て必る。
バッファ５及び乙の内部・くス３への実際の結合は、ア
レイ制御及びタイミング・ユニット１７の入カニこあ・
５ブる信号＠１５上の「上ｒｄ：！　／下側Ｊ（Ｕ／Ｌ
）１言号及び（言号紳１６上の「読取／書込」（Ｒ／Ｗ
）信号Ｊ）状顛を考？した信号線１ろ及び１４上つ信号
の制％ｏ下：である。仄、ち・；ノファ５は、イ言号＠
１５及び１６上の信号；てよって「上側」及び：書込暇
のモードが指定された時にノくスろに結合されるっバッ
ファ６は、信号線１５及び１６」二の信号によって口上
９＋す」及び「読取」のモードが指定さｎた時にバスろ
に結合される。ノζノファ５及び６のいず２ｔも、信号
線１５上の信号によって「下側」モードが指定される時
はノくス６に接続されない。
「下側」モードの時にノくツファ５及び６カ；内１３バ
ス３から分離される事はメモリ・し・ベルＮの上側及び
下側のデータ・ポートの同時的独立的なアクセスを可能
にする。例えばアレイ４に下側ポートを経て読取り又は
書込を行ないながら、入カッくツファ５にバス２からロ
ード又は出カッくノファ乙の内容をバス２に出力する事
ができる。
バス６は通常バス１よりもずっと広い事に注意すべきで
ある。この理由によりユニット１８のセンス・アンプま
たは書込アンプの下側ポート１駆動器／受信器１９への
結合は、信号線２０上の列群アドレス信号及び信号ＩＪ
２１１の「読取／書込」信号の制御の下に、各々ノ（ス
１のヒ゛ノド幅に等しいビット群の形で行なわれる。下
側のポートを経由するいずれの方向のアクセスもアレイ
４の１サイクルが関係する。しかし上側ポートを経由す
るアクセス毎にアレイ４の１サイクルが関与する事はな
い。下側のポートを経由する各アクセス＋″ｉ。
列群アドレス信号線２０によって識別されるＷ個のセン
ス・アンプのｎビットの部分集合に関与する。
以上の事から、メモリ・レベルＮの利用可能なサイクル
に関するメモリ・レベルＮ−１及びＮ＋１の間の競合を
減少させる事によってンステムの性能が改善されている
事がわかる。レベルＮとＮ−１との間一つ所定Ｏアクセ
ス・データ幅の場合、レベルＮ−＋−ｉとＮと（つ間で
テーク転送を完了するため：こは複数Ｏテーク転送サイ
クルが必要である。
これ（−ｉレベルＮのサイクル（てｒＫ　して両方のそ
のような転送が競合した時に重大なスループット・ペナ
ルティを与える可能性がある。レベルＮ上に第２の（上
側の）バノファイゴきテーク・ボー１を与える事は、下
位レベルのアクセスを排他的に使用する事：て賀してレ
ベルＮの下倶、データ・ボートを解放し、レベルＮアレ
イのサイクルに関する競合を減少させる。上側ボートを
助けるために、次の上位レベルと通信する時にアレイの
完全な転送幅を含むに充分な広さの１苅のバッファが設
けられるうさらに単一のサイクルでバッファを完全にロ
ード又はアンロードできるようにアレイの内部構造はバ
ッファと同じ広さにされる。
バッファ５が完全に一杯になるのを待つ事なくバッファ
５へのデータ入力の最初のｍビットが即座にバス６に利
用できるように、信号線２２のバイパス制御信号及びユ
ニット１７内の対応する論理回路を少し付加する事によ
って７ステムにレベルＮデータのバイパス機構を付加す
る事もできる。
この時センス／書込アンプ１８は減勢され、列群セレク
タ２３及び駆動器１９が付勢される。
メモリ・レベルは図面中で一般的な用語（Ｎ−１、Ｎ及
びＮ＋１）を用いて指定されているが、例えばＮ−ｊレ
ベル（ｄ処理装置に関係するレジスタ空間であり、Ｎレ
ベルはキャッシュ、そしてＮ十ルベルは主記憶であって
もよい。他の応用例では、レベルＮ−１はキヤノンユ、
レベルＮは主記憶、そしてレベルＮ＋ｉは大容量記憶装
置である。同様にその他の階層設計も可能である。
【図面の簡単な説明】
図面は本発明の良好な実施例のブロック図である。

Claims (1)

    【特許請求の範囲】
  1. 複数のメモリ・レベルを有する階層記憶システムであっ
    て、上記レベルの１つ又は複数のものは、一方のポート
    に１つ以上のデータ・ノくツファが設けられた複式デー
    タ・ポート、上記ノくツファのピット幅に等ルいビット
    幅を有するデータ記憶アレイ、上記アレイ及び上記バッ
    ファのピット幅に等しいビット幅であって上記アレイを
    上記ノくツファ及び上記複式データ・ポートの他方に接
    続する内部データ・バス、並びに上記バッファ付きのポ
    ートを上位のメモリφレベルに接続する第１の双方向デ
    ータ・バス及び上記他のポートを下位レベルに接続する
    第２の双方向データ・ノくスを有する階層記憶システム
    。
JP58068505A 1982-08-06 1983-04-20 階層記憶システム Pending JPS5930289A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/405,812 US4489381A (en) 1982-08-06 1982-08-06 Hierarchical memories having two ports at each subordinate memory level
US405812 2003-04-02

Publications (1)

Publication Number Publication Date
JPS5930289A true JPS5930289A (ja) 1984-02-17

Family

ID=23605346

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58068505A Pending JPS5930289A (ja) 1982-08-06 1983-04-20 階層記憶システム

Country Status (4)

Country Link
US (1) US4489381A (ja)
EP (1) EP0100943B1 (ja)
JP (1) JPS5930289A (ja)
DE (1) DE3381653D1 (ja)

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