JPS59158457A - デ−タ転送制御方式 - Google Patents
デ−タ転送制御方式Info
- Publication number
- JPS59158457A JPS59158457A JP58032136A JP3213683A JPS59158457A JP S59158457 A JPS59158457 A JP S59158457A JP 58032136 A JP58032136 A JP 58032136A JP 3213683 A JP3213683 A JP 3213683A JP S59158457 A JPS59158457 A JP S59158457A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- section
- transfer control
- storage cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は２つのメモリ間でデータを直接転送するデータ
転送制御方式に関する。
転送制御方式に関する。
（ｂ） 従来技術と問題点
処理システムにおいては、多種のデータを処理するとき
、アドレス系統の異なる複数のデータメモリを用いるこ
とが多い。異なるアドレス系統のメモリとは１．゛アク
セスの際、処理装置から発せられる読出／書込コマンド
が異なるものである。このような複数のメモリ、例えば
Ａ系統のメモ’ＪＭＡと、Ｂ系統のメモリＭＢとを有す
る処理システムにおいて、メモＩＪＭＡからメモリＭＢ
へ、或は逆にメモｌＪＭａからメモリＭＡへデータを転
送する必要を生じた場合、処理装置からの２種類の読出
／書込コマンドＣＡ Ｉ ＣＢを発する必要がある。更
にメモリ転送の際、メモリ（例えばＭＡ）内のデータを
順次読出したのち、これをメモ’ＪＭＢへ１１し次番地
む必要があり、このため処理装置の処理効率が低下し、
またデータ転送時間が大となる欠点があった。
、アドレス系統の異なる複数のデータメモリを用いるこ
とが多い。異なるアドレス系統のメモリとは１．゛アク
セスの際、処理装置から発せられる読出／書込コマンド
が異なるものである。このような複数のメモリ、例えば
Ａ系統のメモ’ＪＭＡと、Ｂ系統のメモリＭＢとを有す
る処理システムにおいて、メモＩＪＭＡからメモリＭＢ
へ、或は逆にメモｌＪＭａからメモリＭＡへデータを転
送する必要を生じた場合、処理装置からの２種類の読出
／書込コマンドＣＡ Ｉ ＣＢを発する必要がある。更
にメモリ転送の際、メモリ（例えばＭＡ）内のデータを
順次読出したのち、これをメモ’ＪＭＢへ１１し次番地
む必要があり、このため処理装置の処理効率が低下し、
またデータ転送時間が大となる欠点があった。
（ｃ） 発明の目的
本発明は上記の欠点を解決するためになされたもので、
メモリ間のデータ転送効率を向上伯るデータ転送制御方
式の提供を目的とする。
メモリ間のデータ転送効率を向上伯るデータ転送制御方
式の提供を目的とする。
（ｄ） 発明の構成
本発明は、複数の第１の記憶セルを有する第１のメモリ
と、ｒＪｆｌｍｌの記憶セル数と同数の第２の記憶セル
を有する第２のメモリと、処理装置とを有するシステム
において、前記５！ｇ１のメモリの第１の記憶セル内の
データを前記第２のメモリの第２の記憶セルへ転送する
ゲート回路部と、転送制御部とを備え、前記処理装置か
ら転送指令を受けた前記転送制御部は、前記ゲート回路
部を開とすると共に、転送制御信号を発し、前記第１の
メモリ内の第１の記憶セルのデータを、前記第２のメモ
リ内の第２の記憶セルに転送せしめることを特徴とする
データ転送制御方式である。以上のように本発明は、第
１及び第２のメモリ内の各記憶セル毎に、転送用のゲー
ト回路を設ける。例えば第１のメモリの１番目の記憶セ
ル（フリップフロップ）Ｆ、の出力信号を、第２のメモ
リの１番目の記憶セルへ転送するゲート回路Ｇ、を設け
る。すなわちこのようなゲート回路を各記憶セル毎に設
け、データ転送の際、該ゲート回路を一斉に開とすると
共に、第２の記憶セル（フリップフロップ）へセットパ
ルスを送出することζこより、第１のメモリ内のデータ
を、第２のメモリへ直接転送しうるように図ったもので
ある。
と、ｒＪｆｌｍｌの記憶セル数と同数の第２の記憶セル
を有する第２のメモリと、処理装置とを有するシステム
において、前記５！ｇ１のメモリの第１の記憶セル内の
データを前記第２のメモリの第２の記憶セルへ転送する
ゲート回路部と、転送制御部とを備え、前記処理装置か
ら転送指令を受けた前記転送制御部は、前記ゲート回路
部を開とすると共に、転送制御信号を発し、前記第１の
メモリ内の第１の記憶セルのデータを、前記第２のメモ
リ内の第２の記憶セルに転送せしめることを特徴とする
データ転送制御方式である。以上のように本発明は、第
１及び第２のメモリ内の各記憶セル毎に、転送用のゲー
ト回路を設ける。例えば第１のメモリの１番目の記憶セ
ル（フリップフロップ）Ｆ、の出力信号を、第２のメモ
リの１番目の記憶セルへ転送するゲート回路Ｇ、を設け
る。すなわちこのようなゲート回路を各記憶セル毎に設
け、データ転送の際、該ゲート回路を一斉に開とすると
共に、第２の記憶セル（フリップフロップ）へセットパ
ルスを送出することζこより、第１のメモリ内のデータ
を、第２のメモリへ直接転送しうるように図ったもので
ある。
（ｅ）発明の実施例
以下、本発明を図面によって説明する。図面は本発明の
一実施例を説明するブロック図である。
一実施例を説明するブロック図である。
図面におけるメモリ部ＭＡには、フリップフロップ（以
下ＦＦと呼ぶ）Ａｌ〜Ａｎがマトリックス状に配設され
、一方メモリ部ＭＢには、メモリ部ＭＡのＦＦと同数の
ＦＦＢ、〜Ｂｎが、同一のマｌ−ＩＪフックス列で、配
設されており、これらのＦＦ （Ａ。
下ＦＦと呼ぶ）Ａｌ〜Ａｎがマトリックス状に配設され
、一方メモリ部ＭＢには、メモリ部ＭＡのＦＦと同数の
ＦＦＢ、〜Ｂｎが、同一のマｌ−ＩＪフックス列で、配
設されており、これらのＦＦ （Ａ。
〜Ａｎ及びＢ、〜Ｂｎ）が、それぞれ記憶セルを構成す
るものとする。図面において、メモリ部ＭＡ（又はＭＵ
）にアクセスする場合、処理装置１は制御部２へ、例え
ば読出コマンドＣＡ（又はＣＢ）及びアドレスデータＥ
Ａ（又はＥＢ）を発する。制御部２は、アドレスデータ
ＥＡ （又はＥｎ）をアドレス選３− 挟部３（又は４）に供給すると共に、続出信号（図示し
ていない）を発することにより、続出部５（又は６）か
ら、メモリ部ＭＡ（又はＭ Ｂ ）内の個々の記憶セル
の内容を読出すことができる。またデータを書込む場合
も同様である。即ち各記憶セルには各々個別のアドレス
が割当てられている。このようなシステムにおいて、例
えばメモリ部ＭＡ内のデータＤ、〜Ｄｎを、メモリ部Ｍ
Ｂへ転送する場合、従来方式では、メモリ部ＭＡのデー
タＤ、〜Ｄｎを順次読出したのち、このデータＤＩ−Ｄ
ｎをメモリ部ＭＪＩへ順次書込む必要がある。このため
データ転送用として、メモリ毎にコマンドを発せねばな
らず、またデータ転送に時間を要する（順次読出／書込
みのため）欠点があった。
るものとする。図面において、メモリ部ＭＡ（又はＭＵ
）にアクセスする場合、処理装置１は制御部２へ、例え
ば読出コマンドＣＡ（又はＣＢ）及びアドレスデータＥ
Ａ（又はＥＢ）を発する。制御部２は、アドレスデータ
ＥＡ （又はＥｎ）をアドレス選３− 挟部３（又は４）に供給すると共に、続出信号（図示し
ていない）を発することにより、続出部５（又は６）か
ら、メモリ部ＭＡ（又はＭ Ｂ ）内の個々の記憶セル
の内容を読出すことができる。またデータを書込む場合
も同様である。即ち各記憶セルには各々個別のアドレス
が割当てられている。このようなシステムにおいて、例
えばメモリ部ＭＡ内のデータＤ、〜Ｄｎを、メモリ部Ｍ
Ｂへ転送する場合、従来方式では、メモリ部ＭＡのデー
タＤ、〜Ｄｎを順次読出したのち、このデータＤＩ−Ｄ
ｎをメモリ部ＭＪＩへ順次書込む必要がある。このため
データ転送用として、メモリ毎にコマンドを発せねばな
らず、またデータ転送に時間を要する（順次読出／書込
みのため）欠点があった。
本発明は、図示のようにメモリ部ＭＡのＦＦＡ。
と対象的に配設されたメモリ部ＭＥのＦ Ｆ Ｂ Ｉの
入力仰１に、ＡＮＤゲートｇ、を設け、その１つの入力
端子にＦＦＡ、の出力線を結び、他方の入力端子にゲー
ト制御信号Ｈを供給する。このようなゲート４− 同様に、メモリ部ＭＡのＦＦＡ、〜Ａｎには、メモリ部
ＭｎのＦＦＪ〜Ｂｎのデータｄ、〜ｄｎを転送するため
のＡＮＤゲートＧ、〜Ｇｎを設ける。この様な回路構成
において、メモリ部ＭＡにおけるＦＦＡ、〜Ａｎのデー
タＤ１〜Ｄｎをメモリ部ＭＥ（内（７）ＦＦＢ、〜Ｂｎ
）に転送する場合、処理装置１は、転送指令Ｔ及び切替
指令工、を発する。この切替指令Ｉ、により切替部７は
接点げ）に切替えられる。
入力仰１に、ＡＮＤゲートｇ、を設け、その１つの入力
端子にＦＦＡ、の出力線を結び、他方の入力端子にゲー
ト制御信号Ｈを供給する。このようなゲート４− 同様に、メモリ部ＭＡのＦＦＡ、〜Ａｎには、メモリ部
ＭｎのＦＦＪ〜Ｂｎのデータｄ、〜ｄｎを転送するため
のＡＮＤゲートＧ、〜Ｇｎを設ける。この様な回路構成
において、メモリ部ＭＡにおけるＦＦＡ、〜Ａｎのデー
タＤ１〜Ｄｎをメモリ部ＭＥ（内（７）ＦＦＢ、〜Ｂｎ
）に転送する場合、処理装置１は、転送指令Ｔ及び切替
指令工、を発する。この切替指令Ｉ、により切替部７は
接点げ）に切替えられる。
一方転送指令Ｔを受けた制御部２は、ゲート制御信号Ｈ
及びセットパルスＳを発する。ゲート制御信号Ｈは、切
替部７の接点（イ）を経てメモリ部ＭＢへ送られ、ＡＮ
Ｄゲートｇ＋〜ｇｎを、すべて開とする。またセットパ
ルスＳもＦＦＢ、〜Ｂｎに供給されるので、メモリ部Ｍ
ＡにおけるＦＦＡ、〜Ａｎ内のデ〜りり、〜Ｄｎは、Ａ
ＮＤゲーｌ” ｇ １〜ｇ ｎを経て、ＦＦＢ、〜Ｂｎ
に−★にセットされることになる。これとは逆に、メモ
リ部ＭＢ円のデータｄ。
及びセットパルスＳを発する。ゲート制御信号Ｈは、切
替部７の接点（イ）を経てメモリ部ＭＢへ送られ、ＡＮ
Ｄゲートｇ＋〜ｇｎを、すべて開とする。またセットパ
ルスＳもＦＦＢ、〜Ｂｎに供給されるので、メモリ部Ｍ
ＡにおけるＦＦＡ、〜Ａｎ内のデ〜りり、〜Ｄｎは、Ａ
ＮＤゲーｌ” ｇ １〜ｇ ｎを経て、ＦＦＢ、〜Ｂｎ
に−★にセットされることになる。これとは逆に、メモ
リ部ＭＢ円のデータｄ。
〜ｄｎをメモリ部ＭＡへ転送するときも同様であり、こ
の場合処理装置ｆ１は、転送指令Ｔ及び切替接点斡）（
ＩＩ（ＩＩに切替えられるので、制御部２からのゲート
制御信号Ｈはメモリ部ＭＡＪこ供給されることｌこなり
、ＡＮＤゲートＧ、〜Ｇｎが開となって、メモリ部Ｍｎ
内のデータｄ１〜ｄｎ （ＦＦＢ、 〜Ｂｎの出力デー
タ）が、ＦＦＡ、〜Ａｎにセット（シフトパルスＳによ
り）される。
の場合処理装置ｆ１は、転送指令Ｔ及び切替接点斡）（
ＩＩ（ＩＩに切替えられるので、制御部２からのゲート
制御信号Ｈはメモリ部ＭＡＪこ供給されることｌこなり
、ＡＮＤゲートＧ、〜Ｇｎが開となって、メモリ部Ｍｎ
内のデータｄ１〜ｄｎ （ＦＦＢ、 〜Ｂｎの出力デー
タ）が、ＦＦＡ、〜Ａｎにセット（シフトパルスＳによ
り）される。
（ｆ）発明の効果
に転送（複写）しうるので、システムの処理他車を向上
しうる利点を有する。
しうる利点を有する。
図面は本発明の一実施例を説明するブロック図であり、
図中に用いた符号は次の辿りである。 １は処理装置、２は制御部、３．４はアドレス選択部、
５，６は読出部、７は切替部、Ａ１＋Ａ１゜。 Ａｎ、 Ｂｌ ＋ Ｈ＋ｏ＋ Ｂｎはフリ・ノブ７０
ｙ フ（Ｆ” Ｆ）、ＣＡｎ Ｃｎは読出コマンド、Ｄ
ｏｓ １）＋ｏ＋ Ｄｎ、 ｄ１＋ｄｌｎ＋ｄｎはデー
タ、Ｆ、ｈ、 ＥＢはアドレスデータ、ＧｌｅＧ＋ｏ＋
Ｇｎ＋ ｇ＋ ＊ ｇｌｏ＋ ｇｎはＡＮＤゲート、
Ｈはゲート制御信号、Ｉ、、１．は切替指令、ＭＡ、Ｍ
ｌはメモリ部、Ｓはセットパルスを示す。
図中に用いた符号は次の辿りである。 １は処理装置、２は制御部、３．４はアドレス選択部、
５，６は読出部、７は切替部、Ａ１＋Ａ１゜。 Ａｎ、 Ｂｌ ＋ Ｈ＋ｏ＋ Ｂｎはフリ・ノブ７０
ｙ フ（Ｆ” Ｆ）、ＣＡｎ Ｃｎは読出コマンド、Ｄ
ｏｓ １）＋ｏ＋ Ｄｎ、 ｄ１＋ｄｌｎ＋ｄｎはデー
タ、Ｆ、ｈ、 ＥＢはアドレスデータ、ＧｌｅＧ＋ｏ＋
Ｇｎ＋ ｇ＋ ＊ ｇｌｏ＋ ｇｎはＡＮＤゲート、
Ｈはゲート制御信号、Ｉ、、１．は切替指令、ＭＡ、Ｍ
ｌはメモリ部、Ｓはセットパルスを示す。
Claims (1)
- 【特許請求の範囲】 複数の第１の記憶セルを有する第１のメモリと、と 前記第１の記憶セルの数ｌ同数の第２の記憶セルを有す
る第２のメモリと、処理装置とを備え、処理装置より各
メモリの個々の記憶セルへアクセスするシステムにおい
て、前記第１のメモリの第１の記憶セル内のデータを前
記第２のメモリの第２の記憶セルへ転送するゲート回路
部と、転送制御部とを備え、前記処理装置から転送指令
を受けた前記転送制御部は、前記ゲート回路部を開とす
ると共に、転送制御信号を発し、前記第１のメモリ内の
第１の記憶セルのデータを、前記第２のメモリ内の第２
の記憶セルに転送せしめることを特徴とするデータ転送
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032136A JPS59158457A (ja) | 1983-02-28 | 1983-02-28 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032136A JPS59158457A (ja) | 1983-02-28 | 1983-02-28 | デ−タ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59158457A true JPS59158457A (ja) | 1984-09-07 |
Family
ID=12350474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58032136A Pending JPS59158457A (ja) | 1983-02-28 | 1983-02-28 | デ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59158457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU728935B2 (en) * | 1994-12-09 | 2001-01-18 | Yoshino Kogyosho Co., Ltd. | Sprayer |
-
1983
- 1983-02-28 JP JP58032136A patent/JPS59158457A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU728935B2 (en) * | 1994-12-09 | 2001-01-18 | Yoshino Kogyosho Co., Ltd. | Sprayer |
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