KR910008517B1

KR910008517B1 - 반도체 집적회로

Info

Publication number: KR910008517B1
Application number: KR1019880015781A
Authority: KR
Inventors: 유끼오 스즈끼; 이꾸로우 마스다; 마사히로 이와무라; 신지 가도노; 아끼라 우라가미; 마사요시 요시무라; 도시아끼 마쯔바라
Original assignee: 가부시기가이샤 히다찌세이사꾸쇼; 미쓰다 가쓰시게
Priority date: 1983-01-31
Filing date: 1988-11-29
Publication date: 1991-10-18
Also published as: DE3448455C2; KR840007326A; GB2135148A; GB8619512D0; SG77488G; GB2177866A; US4879480A; HK30689A; FR2540311A1; DE3403276A1; KR910008521B1; US4983862A; DE3448427C2; DE3448435C2; HK30889A; IT8419352A1; US5512847A; US4689503A; GB8401959D0; KR900008927A

Abstract

내용 없음.

Description

반도체 집적회로

제1도는 본 발명에 앞서서 본 발명자에 의해 검토된 논리용 반도체 집적회로 IC의 블록도.

제2도는 본 발명에 앞서서 본 발명자에 의해서 검토된 입력 버퍼의 회로도.

제3도는 제2도에서 입력버퍼의 전파 지연시간의 출력용량 의존성을 표시한 도면.

제4도는 본 발명에 앞서서 본 발명자에 의해서 검토된 출력버퍼의 회로도.

제5도는 제4도에서 출력버퍼의 전파 지연시간의 출력 부하용량 의존성을 표시한 도면.

제6도는 본 발명의 실시예에 의한 논리용 반도체 집적회로의 블록도.

제7도 및 제8도는 제6도의 회로도에서 CMOS NAND게이트(211)의 회로의 예를 도시한 도면.

제9도 및 제10도는 제6도의 회로에서 CMOS NOR게이트(21ｌ)의 회로의 예를 도시한 도면.

제11도 및 제12도는 제6도의 회로의 내부 논리 블록(21)내의 CMOS R-S 플립플롭회로의 예를 도시한 도면.

제13도는 제6도의 회로의 내부 논리 블록(21)내의 CMOS게이티드 R-S 플립플롭의 회로의 예를 도시한 도면.

제14도 내지 제31도는 본 발명의 실시예에 의한 입력 버퍼(20)의 레벨 변환기(201)의 여러 가지의 회로도.

제32도 내지 제34도 및 제36도는 본 발명의 실시예에 의한 출력버퍼(22)의 레벨 변환기(221)의 여러 가지 회로도.

제35도는 제1과 제2의 전파 지연시간 t_PHL, t_PLH정의하기 위한 입출력의 파형도.

제37도는 본 발명의 실시예에 의한 논리용 반도체 집적회로의 반도체 칩 표면에서 각 회로 블럭의 배치도.

제38도는 본 발명의 실시예에 의한 논리용 반도체 집적회로의 반도체 칩의 리이드 프레임 L_F의 탭 리이드 L_T로의 접속 및 본딩 와이어의 접속 상태를 도시한 구조도.

제39도는 본 발명의 실시예에 의한 회로의 수지로 충전한 후의 완성도.

제40도는 본 발명의 실시예에 의한 회로 및 다른 회로를 프린트 기판에 내장하는 것에 의해 구성된 전자시스템의 블록도.

* 도면의 주요부분에 대한 부호의 설명

20 : TTL-CMOS레벨 변환용 입력 버퍼 21 : 내부 논리 블록

22 : CMOS-TTL레벨 변환용 출력버퍼

본 발명은 반도체 집적회로, 예를들면 입출력 레벨이 TTL레벨, 내부논리 레벨이 CMOS 레벨인 논리용 반도체 집적회로에 적용해서 유효한 기술에 관한 것이다.

제1도는 본 발명에 앞서서 본 발명자에 의해 검토된 입출력 레벨이 TTL레벨, 내부 논리레벨이 CMOS 레벨인 논리용 반도체 집적회로 IC의 블록도를 실시한다.

이와 같은 회로 IC는 TTL레벨의 입력신호 IN₁,IN₂,…IN_ｎ을 CMOS 레벨의 신호로 레벨변환을 하기 위한 입력버퍼(10), CMOS 레벨로 논리연산 동작을 실행하기 위한 내부 논리블럭(11), 이 내부 논리블럭(11)의 CMOS 레벨의 출력신호를 TTL 레벨의 출력신호로 레벨 변환하기 위한 출력버퍼(12)를 포함하고, 각 회로(10),(11),(12)는 5Ｖ의 전원전압 V_CC가 공급되고 적정하게 접지되어 있다.

입력버퍼(10)의 입력단자 IN₁,IN₂,…IN_ｎ에 공급되는 하이레벨 입력전압 V_IH１０은 2.0V이상, 로우레벨 입력전압 V_IL10은 0.8V 이하로 설정된다. 따라서 입력버퍼(10)의 입력단자 IN₁,IN₂,…IN_ｎ에 관한 입력 임계전압 Ｖ_ith10은 0.8V와 2.0V사이인 1.3∼1.5V로 설정된다.

한편, 입력버퍼(10)의 출력으로부터 얻어지는 하이레벨 출력전압 Ｖ_OH１０은 내부 논리블럭(11)의 하이레벨 입력 전압 Ｖ_iH１１과 동일하게 설정되며, 입력버퍼(10)의 출력으로부터 얻어지는 로우레벨 입력전압 Ｖ_OL10은 내부 논리블럭(11)의 로우레벨 입력전압 Ｖ_iL11과 동일하게 설정된다. 따라서, 내부 논리블럭(11)내의 CMOS 인버터를 구성하는 P 채널 MOSFET의 임계 전압을 V_TP, N채널 MOSEFT의 임게전압을 Ｖ_TN, 전원전압 V_ＣＣ로 하면 상기 전압 V_OH10, Ｖ_iH11, Ｖ_OL10, Ｖ_iL11은 각각 다음과 같이 설정된다.

V_CＣ를 5V, | V_TP|을 0.6V, V_ＴＮ을 0.6V로 설정하면, Ｖ_OH10과 Ｖ_iH１１은 4.4V이상으로 Ｖ_OL10과 V_iL１１은 0.6V이하로 설정된다.

따라서 내부 논리블럭(11)내의 CMOS 인버터의 입력 논리 임계전압 V_i+h11은 0.6V와 4.4V사이인 약 2.5V로 설정된다.

마찬가지로 내부 논리블럭(11)의 하이레벨 츨력전압 V_OH11과 출력버퍼(12)의 하이레벨 입력전압 Ｖ_iH12는 4.4V이상으로 설정되고, 내부 논리블럭(11)의 로우레벨 출력전압 Ｖ_OL11과 출력버퍼(12)의 로우레벨 입력전압 V_iL１2는 0.6V이하로 설정되며, 출력버퍼(12)의 입력 논리 임계전압 V_i+h12는 0.6V와 4.4V사이인 약 2.5V로 설정되어 있다.

출력버퍼(12)가 TTL레벨의 출력신호를 발생하도록 출력버퍼(12)의 하이레벨 출력전압 Ｖ_OH12는 2.7V이상으로, 로우레벨 출력전압 Ｖ_OH12는 0.5V이하로 설정되어 있다.

제2도는 본 발명에 앞서서 본 발명자에 의해서 검토된 하나의 입력버퍼(10)을 도시한 회로도이며, P 채널 MOSFET M_Ｐ1, M_Ｐ2, N 채널 MOSFET M_ｎ1, M_ｎ2, M_ｎ3, 저항 R_Ｐ로 구성되어 있다. 각 MOSFET의 게이트, 소오스, 드레인은 각각 기호 g,s,d로 표시되어 있다.

M_Ｐ1과 M_ｎ1로 구성된 제1단 CMOS 인버터와 M_Ｐ2와 M_ｎ2로 구성된 제2단 CMOS 인버터는 종속 접속되고, R_Ｐ와 M_ｎ3은 M_Ｐ1과 M_ｎ1의 게이트 절연막을 보호하기 위한 게이트 보호회로를 구성한다. 제2단 CMOS 인버터의 M_Ｐ2와 M_P2의 드레인에 접속된 출력용량 C_Ｓ는 실제적으로 M_Ｐ2와 M_ｎ2의 드레인용량, 입력버퍼(10)의 출력과 내부 논리블럭(11)의 입력사이의 배선 부유용량, 내부논리블럭(11)의 입력용량에 의해서 그 값이 결정된다.

각 MOSFET M_Ｐ1, M_Ｐ2, M_ｎ1, Ｍ_ｎ2, Ｍ_ｎ3의 채널폭 W와 채널길이 L의 비 W/L은 각각 27/3.5, 42/3, 126/3.5, 42/3, 15/3으로 설정되고, 저항 R_P는 2㏀으로 설정되어 있다.

제3도는 제2도의 입력버퍼(10)의 전파지연시간 t_PHL, t_PLH의 상기 출력용량 C_Ｓ의 의존성을 표시하고, 가로축은 전파 지연시간, 세로축은 출력용량 C_Ｓ를 표시하고 있다.

제35도에 도시한 것과 같이 제1전파 지연시간 t_PHL은 입력 INPUT가 50%값을 경계로 하여 변화하고 나서, 출력 OUTPUT가 하이레벨에서 로우레벨로 변화할 때 그 50%의 값을 경계로 해서 변화할때까지의 시간으로 정의되며, 제2전파 지연시간 t_PLH는 입력 INPUT가 50% 값을 경계로하여 변화하고 나서, 출력 OUTPUT가 로우레벨에서 하이레벨로 변화하는데 그 50%의 값을 경계로 해서 변화할때까지의 시간으로 정의된다. 그리고, 제35도에 있어서 tf은 하강시간, tr은 상승시간으로 정의된다.

따라서, 제3도에서 이해된 바와 같이 제2도의 입력버퍼(10)의 제1전파 지연시간 t_PHL의 출력용량 의존성 K_ＨＬ(=Δ t_PHL/ΔC_Ｓ)은 약 0.8nsec/pF, 제2전파 지연시간 t_PLH의 출력용량 의존성 K_LH(Δt_PLH/ΔC_Ｓ)는 약 1.4nsec/pF로 모두가 큰 것으로 된다.

제2도의 입력버퍼(10)에 있어서는 입력 임계전압 V_ith10을 약 1.3∼1.5V로 설정하기 위하여 제1단 CMOS 인버터의 M_Ｐ1과 M_ｎ1의 채널폭과 채널길이의 비 W/L을 매우 다르게 하고 있으며, 전파 지연시간 t_PHL, t_PLH의 출력용량 의존성 K_ＨＬ, K_LH를 작게하기 위해, 제2단 CMOS 인버터의 M_Ｐ2, M_ｎ2의 비 W/L을 모두 42/3 의 큰값으로 해서 M_Ｐ2와 M_ｎ2의 채널 콘닥턴스를 크게하고 있다.

양 출력용량 의존성 K_ＨＬ, K_LH를 적게하기 위해서는 제2단 CMOS 인버터의 M_Ｐ2와 M_ｎ2의 비 W/L을 더욱더 크게하면 좋으나, 이것은 다음의 이유에 의해 집적회로 칩표면상에서의 입력버퍼(10)의 점유면적의 많은 증대를 초래하여, 집적밀도 향상에 대한 장해로 된다.

즉 집적회로의 제조기술에 있어서 현재 미세화가 활발하게 진행되고 있으나, 현재의 자외선 노출에 의한 포토리도그래피로서 MOSFET의 채널길이 L은 3㎛가 하한치이며, MOSFET의 비 W/L을 매우 큰 수치로 하기 위해서는 그 채널폭 Ｗ을 매우 큰 수치로 하지 않으면 안되며, 최종적으로는 그 MOSFET 소자영역의 면적의 현저한 증대를 초래하기 때문이다.

한편 제4도는 본 발명에 앞서서 본 발명자에 의해서 검토된 하나의 출력버퍼(12)를 도시한 회로도이며, P채널 MOSFET M_Ｐ4，N 채널 MOSFET M_ｎ4로 구성되어 있다. 각 MOSFET의 게이트, 소오스, 드레인은 각각 기호 g,s,d로 표시되어 있다.

집적회로 IC에서 내부 논리블럭(11)의 CMOS레벨의 출력신호는 출력버퍼(12)의 Ｍ_Ｐ4와 Ｍ_ｎ4의 게이트에 인가되어 있다. 30번 단자에는 5V의 전원전압 V_ＣＣ가 공급되어 있다. 따라서, 출력버퍼(12)의 입력 논리 임계전압 Ｖ_ith12를 약 2.5V로 설정하기 위해서 M_Ｐ4와 M_ｎ4의 비 W/L은 서로 동일한 값으로 설정된다.

제4도에는 마찬가지로 TTL회로(14)가 표시되어 있고, 그 회로(14)에는 35번 단자를 거쳐서 5V의 전원전압 V_ＣＣ가 공급되어 있다. 20번 단자에서 TTL레벨의 출력버퍼(12)의 출력신호가 얻어져, 32번 단자를 거쳐서 TTL회로(14)의 멀티 이미터 트랜지스터 Q₁의 하나의 이미터에 공급되어 있다.

한편, TTL회로로써는 표준형 TTL회로, 쇼트키 TTL회로, 저전력 쇼트키 TTL회로, 어드벤스드 저전력 쇼트키 TTL회로가 발표되고 있으며, 이들의 특성은 서로가 다소 다르게 되어 있다.

또한 출력버퍼(12)의 출력은 다수의 TTL회로(14)의 입력을 동시에, 또한 병렬로 구동할 필요가 있다. 이 구동능력의 하나의 표준으로써 저전력 쇼트키 TTL회로의 20개의 입력을 병렬로 구동 가능한 것이다.

출력버퍼(12)의 출력이 로우레벨일 때 저전력 쇼트키 TTL회로의 1개의 입력으로부터 0.4ｍA의 로우레벨 입력 전류 I_ＩＬ이 출력버퍼(12)의 N채널 MOSFET M_ｎ4의 드레인 소오스 경로로 흘러간다. 따라서, 상술한 바와 같이 20개의 입력을 출력버퍼(12)가 로우레벨로 구동하기 위해서 M_ｎ4는 합계 8ｍA를 흐르게 해야한다.

한편, 출력버퍼(12)의 로우레벨 출력전압 V_OL12는 상술한 바와 같이 0.5V이하이여야만 되기 때문에 출력버퍼(12)의 MOSFET M_ｎ4의 ON저항 R_ＯＮ은 0.5V/8mA=62.5Ω정도의 적은 값으로 설정하지 않으면 안된다.

이와 같이 M_ｎ4의 ON 저항 R_ＯＮ을 적은 값으로 하기 위해서는 M_ｎ4의 비 W/L을 700/3 내지 1000/3이라는 매우 큰 값으로 하지 않으면 안된다. 한편, 상술한 바와 같이 출력버퍼(12)의 입력 논리 임계전압 V_ith12를 약 2.5Ｖ로 설정하기 위해서는 M_Ｐ4, M_ｎ4의 비 W/L을 모두 같은 값으로 할 필요가 있기 때문에 출력버퍼(12)의 Ｐ채널 MOSFET M_Ｐ4의 비 W/L도 700/3내지 1000/3이라는 매우 큰 값으로 하지 않으면 안된다.

이것은 마찬가지로 집적회로 칩 표면위에서의 출력버퍼(12)의 점유면적의 현저한 증대를 초래하고, 집적 밀도 향상에 대해서 방해될 뿐만 아니라, 다음의 이유에 의해 내부 논리블럭(11)의 스위칭 속도의 현저한 저하를 일으킨다.

즉, 출력버퍼(12)에서 2개의 MOSFET M_Ｐ4，M_ｎ4의 비 W/L을 모두 큰 값으로 하면, 2개의 MOSFET M_Ｐ4, M_ｎ4의 게이트 용량도 비례해서 큰 값으로 된다. 이들 M_Ｐ4，M_ｎ4의 게이트 용량은 내부 논리블럭(11)의 출력부하 용량으로 되기 때문에, 내부 논리블럭(11)의 출력저항과 이들 게이트 용량이 내부 논리블럭(11)의 스위칭 속도의 저하를 일으킨다.

한편, 출력버퍼(12)의 출력은 집적회로 IC의 외부 출력 단자(20번 단자)에서 출력될 뿐만 아니라, 외부배선을 거쳐서 다수의 TTL 회로(14)의 입력단자에 접속되기 때문에, 출력버퍼(12)의 출력 부하용량 C_x는 매우 큰 값으로 될때도 있다.

제5도는 제4도의 출력버퍼(12)의 출력부하용량 C_Ｘ에 대한 전파지연시간 t_PHLｔ_PLH의 의존성을 나타내며, 가로축을 전파 지연시간, 세로축은 출력 부하용량을 표시하고 있다.

따라서, 제5도에서 이해되는 것과 같이 제4도의 출력버퍼(12)의 제1전파 지연시간 t_PHL의 용량 의존성 K_HL(=Δ t_PHL/C_Ｘ)은 약 0.3nsec/pF, 제2전파 지연시간 ｔ_PLH의 용량 의존성 K_LH(=Δｔ_PLH/ΔC_Ｘ)는 약 0.17nsec/pF로 모두가 큰 것으로 된다.

따라서 본 발명이 배경기술로 된 제2도의 입력버퍼(10)의 문제점을 요약하면 다음과 같다.

입력버퍼(10)의 전파 지연시간의 출력용량 의존성을 작게하기 위해서는 입력버퍼(10)의 제2단 CMOS 인버터에서 2개의 MOSFET M_Ｐ1, M_ｎ2의 비 W/L을 크게하지 않으면 안되고 집적밀도의 향상에 대해서도 방해가 된다. 특히, 집적회로 IC가 마스터 슬라이스 방식, 또는 세미 커스텀의 게이트 어레이 방식일때에는 입력 버퍼(10)의 출력에 내부 논리블럭(11)내의 매우 많은 게이트 입력단자가 접속될 가능성이 있으며, 입력버퍼(10)의 출력용량 C_Ｓ가 매우 크게될 때 상기의 문제점은 매우 중대하게 된다.

더욱이, 입력버퍼(10)의 제1단은 CMOS 인버터 M_Ｐ1, M_ｎ1로 구성되어 있기 때문에, R_Ｐ와 M_ｎ3으로 구성된 게이트 보호회로를 접속하여 입력단자 IN₁에 인가되는 서지전압에 대한 2개의 MOSFET의 게이트 절연막의 파괴 강도는 충분하지 않다.

또한, 본 발명의 배경기술로 된 제4도의 출력버퍼(12)의 문제점을 요약하면 다음과 같다.

출력버퍼(12) 입력 논리 임계전압 Ｖ_ith12를 약 2.5V로 설정함과 동시에 출력버퍼(12)의 로우레벨 출력시의 전류 흡입능력을 높이기 위해서는 2개 MOSFET M_Ｐ4, M_ｎ4의 비 W/L을 모두 서로 동일하게, 또한 큰 값으로 하지 않으면 안되고, 집적밀도 향상에 대해서도 방해가 된다.

출력버퍼(12)의 2개의 MOSFET M_Ｐ4, M_ｎ4의 비 W/L을 크게하면 2개의 M_Ｐ4, M_ｎ4의 게이트용량도 커진다. 따라서, 내부 논리블럭의 출력저항과 이들 게이트 용량이 내부 논리블럭(11)의 스위칭 속도의 저하를 초래한다.

특히 내부 논리블럭(11)의 출력단이 출력저항이 큰 MOSFET로 구성되어 있을 때에는 그 스위칭 속도의 저하가 큰 문제로 된다.

출력버퍼(12)가 MOSFET M_Ｐ4, M_ｎ4로 구성되어 있기 때문에, 전파 지연시간의 출력 부하용량 C_Ｘ에 대한 의존성이 크다. 특히, 출력버퍼(12)의 출력에 다수의 TTL회로의 입력단자가 접속될때에는 이 문제점이 중요하게 된다.

본 발명의 목적은 CMOS레벨의 입력신호가 인가되는 것에 의해 CMOS 레벨의 출력신호를 발생하는 내부 논리 블럭, 그 내부 논리블럭을 위한 TTL-CMOS 레벨 변환과 같은 레벨 변환용 입력버퍼, CMOS-TTL 레벨 변환과 같은 레벨 변환용 출력버퍼를 갖는 반도체 집적회로 장치에 있어서, 집적 밀도의 향상을 가능하게 함과 동시에, 상기 입력버퍼 및 상기 출력버퍼의 동작 속도의 출력용량 의존성을 적게하며, 또 이러한 동작속도를 향상시키는데 있다.

본 발명의 상기와 그외의 목적과 새로운 특징은 본 발명 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.

본 발명에 있어서, 기술되는 발명중에서 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.

즉, CMOS 레벨로 동작하는 내부 논리블럭을 위한 TTL-CMOS 레벨 변환용 입력버퍼의 레벨 변환기에 있어서, 그 레벨 변환기의 출력용량의 충전, 또는 방전을 실행하는 출력 트랜지스터를 바이폴라 트랜지스터로 구성하는 것에 의해, MOSFET와 비교해서 바이폴라 트랜지스터는 작은 소자치수로도 출력저항이 작고, 전류 증폭율이 크며, 큰 충전전류, 또는 방전전류가 얻어지는 작용에 의해 입력 버퍼의 전파 지연시간 및 그 용량 의존성을 작게한다는 목적을 달성할 수가 있다.

또한, CMOS 레벨로 동작하는 내부 논리블럭을 위한 CMOS-TTL 레벨 변환용 출력버퍼의 레벨 변환기에 있어서는 레벨 변환기의 출력부하 용량의 충전 또는 방전을 실행하는 출력 트랜지스터를 바이폴라 트랜지스터로 구성하므로, MOSFET와 비교해서 바이폴라 트랜지스터는 작은 소자치수로도 출력저항이 작고 전류 증폭률이 크며, 큰 충전전류 또는 방전전류가 얻어지는 작용에 의해 입력버퍼의 전파 지연시간 및 그 용량 의존성을 작게 한다는 목적을 달성할 수가 있다.

다음에 본 발명의 실시예를 도면에 따라서 설명한다.

제6도는 본 발명의 실시예에 의한 논리용 반도체 집적회로 IC의 블록도를 도시하고, 제1도의 입력버퍼(10)의 동작과 동일한 동작을 실행하는 TTL-CMOS 레벨 변환용 입력버퍼(20), 제1도의 내부 논리블럭(11)과 마찬가지로 CMOS 레벨로 동작하는 내부 논리블럭(21), 제1도의 출력버퍼(12)의 동작과 동리한 동작을 실행하는 CMOS-TTL레벨 변환용 출력버퍼(22)를 포함하고, 각 회로(20), (21), (22)는 30번 단자를 거쳐서 5V의 전원전압 V_ＣＣ가 공급됨에 동시에 31번 단자를 거쳐서 적정하게 접지되어 있다.

입력버퍼(20)는 다수개의 TTL-CMOS 레벨변환기(201), (202),…(20ｎ)이 있고, 각 입력은 1번 단자, 2번 단자,…, 19번 단자에 각각 접속되고, 각 출력은 내부 논리블럭(21)과 회로 ＩＣ내부에서 알루미늄 배선층에 의해 접속되어 있다.

내부 논리블럭(21)은 CMOS NAND게이트(211), (212), (213), (214), CMOS NOR게이트(21(ｌ-1)), (21ｌ), 또한 필요에 따라서는 CMOS 배타적 논리합 게이트, CMOS 트랜스미션 게이트, ＣMOS 인버터 등을 포함하고 있다.

CMOS NAND 게이트(21)은, 예를들면 제7도에 도시한 것과 같이 P채널 MOSFET M₁, M_２와 N 채널 MOSFER M₃, M₄를 포함한 순 CMOS(pure CMOS)회로로 구성되어 있다. 또한 CMOS-NSND게이트(211)의 다른 예로서는 제8도에 도시한 것과 같이 NPN 트랜지스터 Q₁, Q₂, 저항 R₁, R₂를 포함한 준 CMOS(quasi-CMOS)회로로 구성될 수도 있고, 이러한 준 CMOS회로를 그 출력단이 바이폴라 트랜지스터로 Q₁, Q₂로 구성되어 있기 때문에, 출력 구동능력이 향상되어 전파 지연시간의 출력 부하용량 의존성을 작게 할 수가 있다.

또한, CMOS NOR 게이트(21ｌ)은, 예를들면 제9도에 도시한 것과 같이, P 채널 MOSFER M₁, M₂와 N 채널 MOSFET M₃, M₄를 포함한 순 CMOS 회로에 의해 구성되어 있다. 또한, CMOS NOR 게이트(21ｌ)의 다른 예로써는 제10도에 도시한 것과 같이 NPN 트랜지스터 Q₁, Q₂, 저항 R₁, R₂를 포함한 준 CMOS 회로에 의해 구성될 수도 있고, 이러한 준 CMOS 회로는 그 출력단이 바이폴라 트랜지스터 Q₁, Q₂에 의해 구성되어 있기 때문에, 출력 구동능력이 향상되고 전파 지연시간의 출력 부하용량 의존성을 작게할 수 있다.

내부 논리블록(21)에 있어서, 이들의 CMOS NAND 게이트, CMOS NOR 게이트는 마스터 슬라이스방식, 또는 세미커스텀의 어레이방식어 따라서 여러 형태로 접속된다.

예를들면 제11도에 도시한 것과 같이 2개의 CMOS NAND 게이트를 조합시키는 것에 의해, 또는 제12도에 도시한 것과 같이 2개의 CMOS NOR 게이트를 조합시키는 것에 의해, R-S플립플롭이 구성되고, 제13도에 도시한 것과 같이 4개의 CMOS NOR 게이트를 조합시키는 것에 의해 클럭신호 C에 의해 제어되는 게이티드 R-S 플립플롭이 구성된다.

이와 같이 사용자의 필요에 따라 대응하는 마스터 슬라이스 방식 또는 게이트 어레이 방식의 논리용 반도체 집적회로 IC에 있어서, 그 배선 패턴만을 변경하는 것에 의해 입력버퍼(20)의 레벨변환기(201),(202),…(20n)의 출력과 내부 논리블럭(21)의 여러가지의 게이트 또는 인버터의 입력의 사이는 여러 형태로 접속되고, 마찬가지로 내부 논리블럭(21)의 여러 가지 게이트 또는 인버터 출력과 출력버퍼(22)의 레벨 변환기(221),(222),…(22m)의 입력의 사이는 여러 가지 형태로 접속된다.

출력버퍼(22)는 다수개의 CMOS-TTL 레벨변환기(221),(222),…(22m)이 있고, 각 출력은 20번 단자, 21번 단자, …29번 단자에 접속되고 있다.

입력버퍼(20)의 레벨변환기(201),(202),…(20n)의 본질적 특징은 다음과 같다.

(1) 각 레벨 변환기(201),(202)…(20n)의 입력 임계 전압 V_ith는 TTL 로우레벨 입력전압 0.8V와 TTL 하이레벨 입력전압 2.0V사이에 설정되어 있다.

(2) 그 입력단자에 공급되는 입력신호에 응답해서 각 레벨 변환기(201),(202),…(20ｎ)의 출력용 량 C_Ｓ의 충전 또는 방전을 실행하는 출력 트랜지스터는 바이폴라 트랜지스터로 구성되어 있다.

더욱이, 입력버퍼의(20)의 레벌 변환기(201),(202)…(20n)의 바람직한 실시 형태상의 가장 적합한 특징은 다음과 같다.

(3) 상기 (2)의 출력용량 C_Ｓ의 방전을 실행하는 바이폴라 출력 트랜지스터 Q₁의 베이스와 콜렉터사이에 쇼트키 배리어 다이오드가 접속되어 있다.

(4) 레벨 변환기(201),(202),…(20n)의 입력단자에 공급되는 입력신호에 응답해서 그 출력에 의해 바이폴라 출력 트랜지스터 Q₁의 베이스를 구동하기 위한 구동트랜지스터 Q₂의 베이스와 콜렉터사이에 제2의 쇼트키 배리어 다이오드가 접속되어 있다.

(5) 각 레벨 변환기(201),(202),…(20n)의 출력용량 C_Ｓ의 충전을 실행하는 출력 트랜지스터도 바이폴라 트랜지스터 Ｑ₃으로 구성되어 있다.

(6) 고입력 임피던스 및 증폭작용을 갖는 MOS 버퍼를 거쳐서 구동 트랜지스터 Q₂의 베이스 신호를 또는 콜렉터 신호가 충전용 바이폴라 출력트랜지스터 Q₃의 베이스에 전달된다.

(7) 각 레벨 변환기(201),(202),…(20n)의 입력단자와 구동 트랜지스터 Q₂의 베이스사이에는 레벨 시프트용 쇼트키 배리어 다이오드 D₁이 접속되어있다.

(8) 각 레벨 변환기(201),(202),…(20n)의 입력단자와 구동 트랜지스터 Q₂의 베이스사이에는 PNP 이미터 플로워 트랜지스터 Q₄와 레벨 시프트용 PN 접합 다이오드 D₂가 접속되어 있다.

제14도 내지 제31도는 본 발명의 실시예에 의한 입력버퍼(20)의 레벨 변환기(201)의 여러 가지 회로도를 도시하고, 이들 전체의 레벨 변환기는 상기 (1) 및 (2)의 본질적 특징을 갖고 있다. 더욱이, 이들의 레벨 변환기는 상기 (3) 내지 (8)의 가장 적합한 특징중 적어도 1가지를 갖고 있다.

제14도의 레벨 변환기(201)에 있어서, 입력단자 IN₁은 레벨시프트용 쇼트키 배리어 다이오드 D₁의 캐소드에 접속되고, 다이오드 D₁의 애노드는 구동 트랜지스터 Q₂의 베이스에 접속되어 있다. 이 다이오드 D₁의 순방향 전압 V_Ｆ는 0.35V∼0.41V에 설정될 수 있도록 그 배리어 금속의 종류 및 배리어 면적이 정해진다. 제15도 내지 제31도의 레벨 변환기의 쇼트키 배리어 다이오드 D₁의 순방향 전압 V_Ｆ도 마찬가지로 0.35V∼0.41V에 설정되어 있다.

더욱이, 제14도에 있어서 구동 트랜지스터 Q₂와 방전용 출력 트랜지스터 Q₁은 그 후크형상의 베이스 전극신호로 표시되는 것과 같이, 그 베이스와 콜렉터 사이에 쇼트키 배리어 다이오드 D가 접속되어 있다. 이와 같이 쇼트키 배리어 다이오드가 접속된 클램프드 트랜지스터(Clamped transistor)는 잘 알려진 바와 같이 매우 작은 축적시간을 갖는다. 다음의 실시예에 있어서, 후크형상의 베이스전극 신호가 있는 트랜지스터는 이러한 클램프드 트랜지스터라는 것을 표시하고 있다. 그리고 방전용 출력 트랜지스터 Q₁의 베이스는 그 베이스 전하방전용 5㏀의 저항 R_１０을 거쳐서 접지 전위점에 접속되어 있다.

또, 제14도에 있어서 전원전압 V_ＣＣ와 쇼트키 배리어 다이오드 D₁의 애노드 사이에는 18㏀의 저항 R₁₁과 2㏀의 저항 R₁₂가 직렬 접속에 있다. 저항 R₁₁, R₁₂의 공통 접속점은 위상 반전기로써의 P 채널 MOSFET Ｍ_Ｐ10의 게이트에 접속되고, MOSFET M_Ｐ10의 드레인은 충전용 출력 트랜지스터 Q₃의 베이스에 접속되어 있다.

더욱이, 레벨 변환기(201)이 로우레벨 출력을 발생할 때에 트랜지스터 Q₃을 확실하게 "OFF" 시키기 위해서, 다이오드 D₃이 접속되어 있다. 충전용 트랜지스터 Q₃의 이미터에 있어서의 레벨 변환기(201)의 출력은 출력용량 C_Ｓ에 접속됨에 동시에 내부 논리블럭(21)의 CMOS NAND 게이트(211)의 입력에 접속되어 있다.

또, 바이폴라 트랜지스터 Q₁, Q₂，Q₃의 각 이미터 면적은 100㎛²내지 144㎛²으로 설정되며, 더욱이 이것보다 적은 면적으로 하는 것도 가능하다. 또한 MOSFET의 비 W/L은 32/3 내지 64/3의 값으로 되어 있다.

이상의 구성으로 된 제14도의 실시예에 있어서는 다음의 전파지연시간 및 그 출력용량 의존성이 있는 것이 본 발명자에 의해 확인되었다.

상기의 전파 지연시간 t_PHL, t_PLH및 출력용량 의존성 K_HL, K_LH는 제2도의 입력버퍼(10)의 특성과 비교해서 우수한 것이라는 것을 알게 된다.

더욱이, 제14도의 레벨 변환기(201)은 다음의 이유에 의해 바라는 특성을 얻을 수가 있다.

(1) 쇼트키 배리어 다이오드 D₁의 순방향 전압 V_Ｆ는 0.35 내지 0.41V로 설정되고 트랜지스터 Q₁,Q₂의 베이스 이미터 사이의 전압 V_BE1, V_BE2는 약 0.75V이기 때문에 레벨 변환기(201)의 입력 임계전압 Ｖ_ith는 다음과 같이 설정된다.

Ｖ_ith= -V_Ｆ+V_BE1+V_BE1+V_BE2

=1.09∼1.15[Ｖ]

(2) 레벨 변환기(201)의 출력용랑 C_Ｓ의 방전 또는 충전을 실행하는 출력 트랜지스터 Q₁,Q₃은 출력저항이 적은 바이폴라 트랜지스터로 구성되어 있기 때문에, 스위칭 동작속도 또는 전파 지연시간 및 그 출력용량 의존성을 작게 할 수 있다.

(3) 포화영역으로 구동되는 트랜지스터 Q₁, Q₂의 각 베이스와 각 콜렉터 사이에는 각 쇼트키 배리어 다이오드가 접속되어 있기 때문에, 2개의 트랜지스터 Q₁, Q₂가 "ON"에서 "OFF"로 스위치 동작을 할 때 그 축적시간을 작게 할 수가 있다.

(4) 저항 R₁₁, R₁₂의 공통 접속점의 전위가 상승해서 위상 반전용 MOSFET M_Ｐ10의 게이트의 입력 임피던스는 매우 높기 때문에, 상기 공통 접속점에서 M_Ｐ10의 게이트에 유입하는 전류는 대단히 적게 된다. 따라서, MOSFET M_Ｐ10이 아니고 바이폴라 트랜지스터로 위상 반전기를 구성할 때와 비교하면, 충전용 출력트랜지스터 Q_３을 "OFF"에서 "ON"으로 스위치하기 위한 동작속도가 향상된다.

제15도의 레벨 변환기(201)에 다른 PN 접합 다이오드 P₄가 추가되어 있는 점만이 제14도와 다르며, 이러한 D₄의 추가되어 있는 점만이 제14도와 다르며, 이러한 D₄의 추가에 의해 레벨 변환기의 로우레벨 출력전압을 더욱 저하할 수가 있다.

제15도의 레벨 변환기(201)에 대해서는 그 전파 지연 시간 및 그 출력용량 의존성이 본 발명자에 의해서 다음과 같이 확인되었다.

더욱이, 제15도의 레벨 변환기(201)에 있어서도 제14도일때와 같은 이유에서 바라는 특성을 얻을 수가 있다.

제16도의 레벨변환기(201)은 구동 트랜지스터 Q₂의 콜렉터 접속방법만이 제14도와 다르며, 이러한 제16도의 레벨 변환기의 전파 지연시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.

또, 제16도의 레벨 변환기(201)에 있어서도 제14도와 같은 이유에서 바라는 특성을 얻을 수가 있다.

제17도의 레벨 변환기(201)은 위상 반전용 MOSFET M_Ｐ10의 드레인과 충전용 출력 트랜지스터 Q₃의 베이스 사이에 다른 NPN 트랜지스터 Q₅가 접속되어 있는 점만이 제15도와 다르며, 이러한 제17도의 레벨변환기의 전파지연시간 및 그 출력용량 의존성은 다음과 같이 확인되었다.

제18도의 레벨 변환기(201)에 있어서는 트랜지스터 Q₁, Q₂는 쇼트키 배리어 다이오드가 부가된 클래프드 트랜지스터이며, 방전용 출력 트랜지스터 Q₁의 베이스는 베이스 저하 방전용 출력 트랜지스터 Q₁의 베이스는 베이스 전하 방전용 5㏀의 저항 R₁₀을 거쳐서 접지 전위점에 접속되어 있다. 또, 트랜지스터 Q₂의 콜렉터에는 콜렉터 전류 제한용 20㏀의 저항 R₁₃이 접속되어 있다.

전원전압 V_ＣＣ와 쇼트키 배리어 다이오드 D₁의 애노드 사이에는18㏀의 저항 R₁₁과 2㏀의 저항R₁₂가 직렬로 접속되어 있다. 양저항 R₁₁,R₁₂의 공통 접속점은 충전용 출력 트랜지스터로써의 P채널 MOSFET M_Ｐ11의 게이트에 접속되어 있다. 또한 이 M_Ｐ11의 비 W/L은 64/3이다.

이러한 제18도의 레벨 별환기(201)이 전파 지연시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.

더욱이, 제18도의 레벨 변환기(201)은 다음의 이유에 의해서 바라는 특성을 얻을 수가 있다.

(1) 제14도일때와 같이, 레벨 변환기(201)의 입력 임계전압 V_ith를 1.09 내지 1.15Ｖ로 설정할 수가 있다.

(2) 레벨 변환기(201)의 출력용량 C_Ｓ의 방전을 실행하는 출력 트랜지스터 Q₁은 출력저항이 작은 바이폴라 트랜지스터에 의해 구성되어 있기 때문에 출력용량 방전시의 스위칭 동작 속도 또는 전파 지연시간 및 그 출력용량 의존성을 작게할 수가 있다.

(3) 제14도와 같이 트랜지스터 Q₁, Q₂의 축적시간을 작게할 수가 있다.

제19도의 레벨 변환기(201)에 있어서, 트랜지스터 Q₁, Q₂는 쇼트키 배리어 다이오드가 부가된 클래프드 트랜지스터이며, 방전용 출력 트랜지스터 Q₁의 베이스는 베이스 전하 방전용 5㏀의 저항 R₁₀의 거쳐서 접지 전위점에 접속되어 있다. 트랜지스터 Q₂의 콜렉터에는 8㏀의 부하저항 R₁₅가 접속되고, 전원전압 V_ＣＣ와 쇼트키 배리어 다이오드 D₁의 애노드 사이에는 20㏀의 저항 R₁₄가 접속되어 있다. 구동 트랜지스터 Q₂의 콜렉터 신호는 충전용 출력 트랜지스터로써 N 채널 MOSFET M_ｎ12의 게이트에 접속되어 있다. 또한, 이 M_ｎ12의 비 W/L은 64/3로 설정되어 있다.

이러한 제19도의 레벨 변환기(201)의 전파지연시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.

더욱이, 제19도의 레벨 변환기(201)은 제18도와 같은 이유에 의해 바라는 특성을 얻을 수가 있다.

제20도의 레벨 변환기(201)에 있어서 트랜지스터 Q₁,Q₂는 마찬가지로 클램프드 트랜지스터이며, 방전용 출력 트랜지스터 Q₁의 베이스에는 베이스 전하 방전용 5㏀의 저항 R₁₀을 거쳐서 접지 전위점에 접속되어 있다. 트랜지스터 Q₂의 콜렉터에는 10㏀의 부하저항 R₁₆이 접속되고, 전원전압 V_ＣＣ와 쇼트키 배리어 다이오드 D₁의 애노드의 사이에는 20㏀의 저항 R₁₄가 접속되어 있다. 구동 트랜지스터 Q₂의 콜렉터 신호는 증폭용 트랜지스터로써의 N 채널 MOSFET M_ｎ13의 게이트에 인가되고, M_ｎ13의 비 W/Ｌ은 32/3로 설정되고, M_ｎ13의 드레인에는 20㏀의 부하저항 R₁₇이 접속되어 있다. M_ｎ13의 드레인 신호는 증폭용 트랜지스터로써의 P 채널 MOSFET M_Ｐ13의 게이트에 인가되고 M_Ｐ13의 비 W/L은 64/3로 설정되고, M_Ｐ13의 드레인에는 10㏀의 부하저항, 또 충전용 바이폴라 출력 트랜지스터 Ｑ₃의 베이스 전하 방전용 저항으로써의 Ｒ₁₈이 접속되어 있다.

이러한 제20도의 레벨 변환기(201)의 전파 지연시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.

더욱이, 제20도의 레벨 변환기(201)은 다음의 이유에 의해 바라는 특성을 얻을 수가 있다.

(1) 제14도와 같이, 레벨 변환기(201)이 입력 임계 전압 V_ithｈ를 1.09 내지 1.15V로 설정할 수가 있다.

(2) 제14도와 같이, 출력용량 C_Ｓ의 충방전에 있어서 스위칭 동작속도 또는 전파 지연 시간 및 그 출력용량 의존성을 작게할 수가 있다.

(3) 제14도와 같이 트랜지스터 Q_１,Q_２의 축적시간을 작게할 수가 있다.

(4) 구동 트랜지스터 Ｑ₂의 콜렉터 전위가 상승해서 충전용 출력 트랜지스터 Q₃이 "OFF"에서 "ON"으로 스위치 동작할 때, 증폭용 MOSFET인 M_ｎ13과 M_Ｐ13은 Q₂의 콜렉터 전위 변화를 증폭해서 Q₃의 베이스에 전달할 뿐만 아니라, MOSFET M_ｎ13의 게이트 입력 임피던스가 매우 큰 것에 의해 Q₂의 콜렉터로부터 Q₃의 베이스로의 큰 베이스 전류의 직접 유입을 금지하기 때문에 출력 트랜지스터 Q₃의 스위칭 속도를 향상할 수가 있다.

제21도의 레벨 변환기(201)에 있어서, Q₁,Q₂의 클램프드 트랜지스터, D₁은 레벨 시프트용 쇼트기 배리어 다이오드이고, 저항 R₁₀,R₁₄,R₁₅는 각각 5㏀,20㏀,8㏀으로 설정되어 있다. 구동 트랜지스터 Q₂의 콜렉터신호는 전압 증폭기로써 CMOS 인버터를 구성하는 P채널 MOSFET M_P14와 N채널 MOSFET M_n14의 2개의 게이트에 인가되어, 2개의 MOSFET M_Ｐ14，M_n14의 드레인 신호는 충전용 출력 트랜지스터로써의 P채널 MOSFET MP₁₁의 게이트에 인가된다. MP₁₄, Mn₁₄의 드레인 신호는 충전용 출력 트랜지스터로써의 P 채널 MOSFET M_P11의 게이트에 인가된다. Ｍ_Ｐ14,Ｍ_ｎ14,Ｍ_Ｐ11의 각각의 비 W/L은 각각 24/3, 22/3, 64/3 으로 설정되어 있다.

이러한 제21도의 레벨 변환기(201)의 전파 지연시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.

더욱이, 제21도의 각 레벨 변환기(201)은 다음의 이유에 의해 바라는 특성을 얻을 수가 있다.

(1) 제14도와 같이, 레벨 변환기(201)의 입력 임계전압 V_ith를 1.09 내지 1.15V로 설정할 수가 있다.

(2) 레벨 변환기(201)의 출력용량 C_S의 방전을 실행하는 출력 트랜지스터 Q₁은 출력저항이 작은 바이폴라 트랜란지스터로 구성되어 있기 때문에, 출력용량 방전시의 스위칭 동작 속도 또는 전파 지연시간 및 그 출력용량 의존성을 작게할 수가 있다.

(3) 제14도와 같이, 트랜지스터 Q₁,Q₂의 축적시간을 작게할 수가 있다.

제22도의 레벨 변환기(201)에 있어서, Q₁은 방전용 출력 트랜지스로로써의 클램프드 트랜지스터이며, 입력 단자 IN₁에는 레벨 시프트용 쇼트키 배리어 다이오드 D1의 캐소드가 접속되어 있다. D₁의 애노드와 Q₁의 베이스의 사이에는 레벨 시프트용 ＰＮ 접합 다이오드 D₅가 접속되고, 전원전압 V_cbD, D₁2주의 애노드사이에는 10㏀과 같은 저항값으로 정해진 저항 R₁₉,R₂₀이 직렬로 접속되고, 입력단자 IN₁과 Q₁의 베이스의 사이에는 베이스 전하 방전용 쇼트키 배리어 다이오드 D₆이 접속되어 있다.

저항 R₁₉,R₂₀의 공통 접속점은 충전용 출력 트랜지스터로써의 P 채널 MOSFET M_P11의 게이트에 접속되고, M_P11의 비 W/L은 64/3으로 설정되어 있다.

이러한 제22도의 레벨 변환기(201)의 전파 지연시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.

더욱이, 제22도의 레벨 변환기(201)은 다음의 이유에 의해 바라는 특성을 얻을 수가 있다

(1) 쇼트키 배리어 다이오드 D₁의 순방향 전압 V_Ｆ는 0.35 내지 0.41V로 설정되고, PN 접합 다이오드 D₅의 순방향 전압 V_Ｆ는 0.75V로 설정되며, 트랜지스터 Q₁의 베이스와 이미터 사이의 전압 V_BE1은 0.75V이기 때문에, 트랜지스터 Q₁이 "ON"으로 되기 위한 레벨 변환기(201)의 입력 임계전압 V_ith는 다음과 같이 설정된다.

V_ith= -V_F1+V_F5＋V_BE1

=1.09∼1.15[V]

(2) 출력용량 C_S의 방전을 실행하는 출력 트랜지스터 Q₁은 출력저항이 적은 바이폴라 트랜지스터에 의해 구성되어 있기 때문에, 스위칭 시간 또는 전파지연시간 및 그 출력용량 의존성을 적게할 수가 있다.

(3) 트랜지스터 Q₁은 클램프드 트랜지스터이기 때문에, 그 축적시간을 적게 할 수 있다.

제23도의 레벨 변환기(201)에 있어서, Q₁,Q₂는 크램프드 트랜지스터, D₁은 레벨 시프트용 쇼트키 배리어 다이오드이며, 저항 R₁₀,R₁₄,R₁₅은 각각 5㏀,20㏀,8㏀으로 설정되어 있다. 구동 트랜지스터 Q₂의 콜렉터 신호는 전압 증폭기로서 CMOS 인버터를 구성하는 P채널 MOSFET M_P14와 N채널 MOSFET M_n14의 2개의 게이트에 인가되고, 2개의 MOSFET의 드레인 출력은 스위치용 P채널 MOSFET M_P15의 게이트에 인가된다. M_P14,M_n14,M_p15의 각각의 비 W/L은 각각 24/3, 32/3, 64/3으로 설정되어 있다.

MOSFET M_p15의 드레인 출력은 충전용 출력 트랜지스터로써의 바이폴라 트랜지스터 Q₃의 베이스에 인가되어 있다.

이러한 제23도의 레벨 변환기의 전파 지연시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.

더욱이, 제23도의 레벨 변환기(201)은 다음의 이유에 의해 바라는 특성을 얻을 수가 있다.

(1) 제14도와 같이 레벨 변환기(201)의 입력 임계전압 V_ith를 1.09 내지 1.15V로 설정할 수가 있다.

(2) 제14도와 같이 출력용량 C_Ｓ의 충방전에 있어서 스위칭 동작속도 또는 전파지연속도 및 그 출력용량 의존성을 적게할 수가 있다.

(3) 제14도와 같이, 트랜지스터 Q₁,Q₂의 축적시간을 적게할 수가 있다.

(4) 구동 트랜지스터 Q₂의 콜렉터 전위가 상승해서 충전용 출력 트랜지스터 Q₃이 "OFF"에서 "ON"으로 스위치 동작을 할 때에 CMOS 인버터 M_p14,M_n14는 Q₂의 콜렉터 전위를 증폭해서 Q₃의 베이스에 전달할 뿐만 아니라, MOSFET M_p14,M_n14의 게이트 입력 임피던스가 매우 큰것에 의해 Q₂의 콜렉터 Q₃의 베이스로의 큰 베이스 전류의 직접 유입을 금지하기 위해, 출력 트랜지스터 Q_３의 스위칭 속도를 향상시킬 수가 있다.

제24도의 레벨 변환기(201)은 충전용 출력 트랜지스터 Ｑ₃의 베이스 전하 방전용 10㏀의 저항 R₁₈이 Q₃의 베이스와 이미터사이에 접속되어 있는 점만이 제23도와 다르며, 이러한 제24도의 레벨 변환기(201)에 대해서도 그 전파 지연시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.

더욱이, 제24도의 레벨 변환기(201)은 제23도와 같은 이유에 의해서 바라는 특성을 얻을 수가 있다.

제25도의 레벨 변환기(201)은 방전용 출력 트랜지스터 Q₁의 베이스 전하 방전회로의 저항 R₁₀이 1.5㏀의 저항 R₁₉, 3㏀의 저항 R₂₀, 클램프드 트랜지스터 Q₆에 의해 구성된 액티브 풀 다운(active pull-down)회로로 치환되고, 충전용 출력 트랜지스터 Q₃의 베이스 전하를 방전하기 위한 쇼트키 배리어 다이오드 D₇이 Q₃의 베이스와 Q₂의 콜렉터사이에 접속되어 있는 점만이 제24도와 다르며, 이러한 제25도에 대해서도 그 전파 지연 시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.

더욱이, 제25도의 레벨 변환기(201)은 제23도와 같은 이유에 의해 바라는 특성을 얻을 수가 있다.

제26도의 레벨 변환기(201)은 제25도의 액티브 풀다운 회로 R₁₉,R₂₀,Q₆과 같은 액티브 풀 다운 회로로 방전저항 R₁₀이 치환되어 있는 점만이 제24도와 다르며, 이러한 제26도에 대해서도 그 전파 지연 시간 및 그 출력용량이 의존성이 다음과 같이 확인되었다.

더욱이, 제26도의 레벨 변환기(201)은 제23도와 같은 이유에 의해 바라는 특성을 얻을 수가 있다.

제27도의 레벨 변환기(201) 있어서, 바이폴라 트랜지스터 Q₁,Q₂,Q₃은 각각 방전용 출력 트랜지스터, 구동 트랜지스터 및 충전용 출력 트랜지스터이며, D₁과 D₈은 각각 레벨 시프트용 쇼트키 배리어 다이오드와 PN 접합 다이오드이고, R₁₄,R₁₆,R₂₁및 R₂₂는 각각 20㏀,8㏀,10㏀ 및 10㏀의 저항이며, M_p16과 M_n16은 각각 P채널 MOSFET와 N채널 MOSFET이고, 2개의 M_p16，M_n16의 비 W/L은 모두가 32/3로 같은 값으로 설정되어 있다.

특히, M_p16,M_n16,Q₁,Q₃이 저출력 저항의 준 CMOS 인버터형의 증폭기라는 점에 특징이 있다.

이러한 제27도의 레벨 변환기(201)의 전파지연시간 및 그 출력용량 의존성은 다음과 같이 확인되었다.

더욱이. 제27도의 레벨 변환기(201)은 다음의 이유에 의해 바라는 특성을 얻을 수가 있다.

(1) 쇼트키 배리어 다이오드 D₁의 순방향 전압 V_F는 0.35 내지 0.41V, 트랜지스터 Q₂의 베이스와 이미터 사이의 전압 V_BE2는 0.75V, PN 접합 다이오드 D₈의 순방향 전압 V_F8은 0.75V로 설정되어 있기 때문에, 트랜지스터 Q₂의 ON-OFF동작에 관한 레벨 변환기(201)의 입력 임계전압 V_iTH는 다음과 같이 설정된다.

V_ith= -V_F1+V_BE2+V_F8

=1.09∼1.15[V]

(2) 출력용량 C_S의 방전 또는 충전을 실행하는 출력 트랜지스터 Q₁,Q₃은 출력저항이 적은 바이폴라트랜지스터로 구성되어 있기 때문에, 스위칭 동작 속도 또는 전파지연시간 및 그 출력용량 의존성을 적게할 수 있다.

(3) Q₁,Q₂는 클램프드 트랜지스터이기 때문에, 그 축적시간을 적게할 수가 있다.

(4) 구동 트랜지스터 Q₂의 콜렉터 전위 변화는 준 CMOS 인버터 M_p16,M_n16,Q₃,Q₁에 의해 증폭된 출력으로 전달되어 있기 때문에, 출력 파형 변화속도를 향상할 수 있다.

제28도의 레벨 변화기(201)은 트랜지스터 Q₂의 콜렉터 부하가 저항 R₁₆이 아니라 PN접합 다이오드 D₉, D₁₀과 5㏀의 저항 R₂₃으로 구성되어 있는 점만이 제27도와 다르며, 이러한 제28도의 레벨 변환기의 전파지연 시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.

더욱이, 제28도의 레벨 변환기(201)은 제27도와 같은 이유에 의해 바라는 특성을 얻을 수가 있다.

제29도의 레벨 변환기(201)은 트랜지스터 Q₃을 확실하게 "OFF"시키기 위한 PN접합 다이오드 D₃이 접속되고, 트랜지스터 Ｑ₃의 베이스 전하를 방전시키기 위한 쇼트키 배리어 다이오드 D₇이 접속되어 있는 점만이 제23도의 것과 다르며, 이러한 제29도의 레벨 변환기(201)에 대해서도 그 전파 지연시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.

더욱이, 제29도의 레벨 변환기(201)은 제23도와 같은 이유에 의해 바라는 특성을 얻을 수가 있었다.

제30도의 레벨 변환기는 제29도의 저항 R₁₄가 25㏀의 저항 R₂₄와 5㏀의 저항 R₂₅로 치환되고, 저항 R₁₅가 비 W/L이 24/3으로 설정된 P채널 MOSFET M_p１７로 치환되어 있는 점만이 제29도와 다르다.

M_p１７은 Q₂의 내부 능동 부하소자로써 동작하기 때문에, 증폭기 Q₂, M_p17의 전압 이득은 매우 큰 값으로 된다.

이러한 제30에 대해서도 전파지연 시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.

더욱이, 제30도의 레벨 변환기(201)은 제23도와 같은 이유에 의해 바라는 특성을 얻을 수가 있다.

제31도의 레벨 변환기(201)에 있어서, 트랜지스터 Q_1,Q₂는 클램프드 트랜지스터, Q₃은 충전용 출력 트랜지스터，Q_４는 PNP이미터 플로워 트랜지스터, D₁은 레벨 시프트용 쇼트키 배리어 다이오드, D₂는 레벨 시프트용 PN접합 다이오드, D₃은 트랜지스터 Q₃을 확실하게 "OFF"시키기 위한 PN 접합다이어드, D₆은 입력단자의 부의 노이즈를 클램핑하기 위한 쇼트키 배리어 다이오드이다. 저항 R₁₀,R₁₅,R₂₆은 각각 5㏀,8㏀,20㏀으로 설정되어 있다. 구동 트랜지스터 Ｑ₂의 콜렉터 신호는 전압 증폭기로써의 CMOS 인버터를 구성하는 P채널 MOSFET M_p14와 N채널 MOSFET M_n14의 2개의 게이트에 인가되어, 2개의 MOSFET의 드레인 출력은 스위치용 P채널 MOSFET M_p15의 게이트에 인가된다. Mp₁₄,Mp₁₄,Mp₁₅의 각각의 비 W/L은 각각 24/3,32/3,64/3으로 설정되어 있다. MOSEFT Mp₁₅의 드레인 출력은 충전용 출력 트랜지스터로써의 바이폴라 트랜지스터 Q₃의 베이스에 인가되어 있다.

이러한 제31도의 레벨 변한기(201)의 전파 지연 시간 및 그 출력용량 의존성이 다음과 같이 확인되었다.

더욱이, 제31도의 레벨 변환기(201)은 다음의 이유에 의해 바라는 특성을 얻을 수 있다.

(1) 쇼트키 배리어 다이오드 D₁의 순방향 전압 V_Ｆ1은 0.35내지 0.41V, PN접합 다이오드 D₂의 순방향 전압 V_Ｆ2는 약 0.7V, 트랜지스터 Q₁,Q₂,Q₄의 베이스와 이미터사이의 전압 V_BE1,V_BE3,V_BE4는 약 0.75V이기 때문에, 트랜지스터 Q₁,Q₂가 "ON"으로 되는 입력 임계 전압 V_ith는 다음과 같이 된다.

V_ith= -V_BE4+V_f2+V_BE2+V_BE1

=1.15[V]

(2) 출력 용량 C_Ｓ의 방전 또는 충전을 실행하는 출력 트랜지스터 Q₁,Q₃은 출력저항이 적은 바이폴라 트랜지스터로 구성되어 있기 때문에, 스위칭 동작 또는 전파 지연 시간 및 그 출력용량 의존성을 적게할 수가 있다.

(4) 구동 트랜지스터 Q₂의 콜렉터 전위가 상승해서 충전용 바이폴라 출력 트랜지스터 Q₃이 "OFF"에서 "ON"으로 스위칭 동작을 할 때, CMOS 인버터 M_p14,M_n14는 Q₂의 콜렉터 전위의 변화를 증폭해서 Q₃의 베이스에 전달할 뿐만 아니라, MOSFET M_p１４,M_n4의 게이트 입력 임피던스가 매우 큰 것에 의해 Q₂의 콜렉터에서 Q₃의 베이스로의 큰 베이스 전류의 직접 유입을 금지함과 동시에 M_p15의 적은 ON저항을 거쳐시 Q₃의 베이스에 베이스 전류가 공급되기 때문에, 출력 트랜지스터 Q₃의 스위칭 속도를 향상시킬 수가 있다.

제3도에는 제14도, 제19도, 제22도 및 제30도의 레벨 변환기의 전파지연시간의 출력용량 의존성이 1점쇄선으로 도시되어 있으며, 제1과 제2의 전파지연시간의 어느한쪽의 출력용량 의존성이 개선되어 있는 것을 알수 있다.

다음에 제6도의 출력버퍼(22)의 다수개의 CMOS-TTL 레벨 변환기(221),(222),…,(22m)에 의해서 설명한다. 이들의 레벨 변환기(221),(222),…(22m)의 본질적 특징은 다음과 같다.

(1) 각 레벨 변환기(221),(222),…(22ｍ)의 입력 임계전압 V_ith는 CMOS 로우 레벨 출력전압 0.6V와 하이레벨 출력전압 4.4V 사이에 설정되어 있다.

(2) 그 입력단자에 공급되는 입력신호에 응답해서 각 레벨 변환기(221),(222),…,(22m)의 출력 부하용량 C_X의 방전을 실행하는 출력 트랜지스터는 바이폴라 트랜지스터로 구성되어 있다.

더욱이, 출력 버퍼(22)의 레벨 변환기(221),(222),…,(22m)의 바람직한 실시 형태상의 가장 적합한 특징은 다음과 같다.

(3) 방전용 출력 트랜지스터 Q₁₀의 베이스를 구동하는 구동 트랜지스터 Ｑ₁₁의 베이스와 내부논리블럭(21)의 출력사이에는 고입력 임피던스 회로가 접속되어 있다.

(4) 상기(3)의 고입력 임피던스 회로는 내부논리블럭(21)의 다수개의 출력신호를 논리처리하는 기능이 있다.

(5) 방전용 출력 트랜지스터 Ｑ₁₀과 구동 트랜지스터 Q₁₁은 쇼트키 배리어 다이오드가 부착된 클램프드 트랜지스터로 구성되어 있다.

(6) 출력 부하용량 C_X를 충전하는 출력 트랜지스터 Q₁₂는 바이폴라 트랜지스터로 구성되어 있다.

(7) 제어신호에 응답해서 방전용 출력 트랜지스터 Q₁₀과 충전용 출력 트랜지스터 Q₁₂를 동시에 "OFF"하는 것에 의해 출력단자 OUT₁을 플로팅 상태로 제어하는 기능이 있다.

(8) 레벨 변환기(221),(222),…,(22m)은 오픈 콜렉터 출력형식으로 되어 있다.

제32도 내지 제34도 및 제36도는 본 발명의 실시예에 의한 출력버퍼(22)의 레벨 변환기(221)의 여러가지의 회로예를 도시하며, 이들의 모든 레벨 변환기는 상기(1) 및 (2)의 본질적 특징을 가지고 있다. 더욱이, 이들의 레벨변환기(221)는 상기(3) 내지 (8)의 가장 적합한 특징중의 적어도 1가지를 가지고 있다.

제32도의 레벨 변화기(221)에 있어서, Q₁₀은 출력부하 용량 C_X을 방전하기 위한 출력 트랜지스터, Q₁₁은 Q₁₀을 구동하기 위한 구동 트랜지스터, Q₁₂는 출력 부하용량 C_X를 충전하기 위한 트랜지스터, Q₁₃은 Q₁₁의 콜렉터 신호 변화를 Q₁₂의 베이스에 전달하기 위한 전류증폭 트랜지스터, R₃₀,R₃₁,Q₁₄는 Q₁₀의 베이스 전하를 방전하기 위한 액티브 풀 다운 회로, Q₁₅는 멀티 이미터 트랜지스터, R₃₂는 Q₁₁의 콜렉터 저항, R₃₃은 Q₁₂의 베이스 전하를 방전시키기 위한 저항, D₁₀은 Q₁₂의 베이스 전하를 방전시키기 위한 쇼트키 다이오드, R₃₄는 Q₁₂,Q₁₃의 콜렉터 전류를 제한하기 위한 저항, R₃₅는 Q₁₅베이스 저항이다.

더욱이, 내부논리블럭(21)의 P채널 MOSFET M₁,M₂와 N채널 MOSFET M₃,M₄로 구성된 CMOS NAND 게이트(211)의 출력은 멀티 이미터 트랜지스터 Q₁₅의 제1의 이미터에 인가되고, CMOS NAND 게이트(212)의 출력은 Q₁₅의 제2의 이미터에 인가되고, CMOS NAND게이트(213)의 출력은 R₁₅의제3의 이미터에 인가되고 있다. 따라서, 레벨 변환기(221)은 레벨 변환기능이 있을 뿐만 아니라. 3입력 NAND 게이트로서의 논리처리기능을 갖고 있다.

더욱이, 제32도의 레벨 변환기(221)은 다음의 이유에 의하여 바라는 특성을 얻을 수가 있다.

(1) 트랜지스터 Q₁₅의 베이스와 이미터사이의 전압 V_BE15는 약 0.75V, Q₁₅의 베이스와 콜렉터사이의 전압 V_BC는 약 0.55V, 트랜지스터 Q₁₀,Q₁₁의 베이스와 이미터사이의 전압 V_BE10, V_BE11은 각각 약 0.75V이기 때문에, 레벨 변환기(221)의 입력 임계전압 V_ith는 다음과 같이 설정된다.

V_ith= -V_BE15+V_BE15++V_BE11+V_BE10

= -0.75+0.55+0.75+0.75

= [1.3V]

(2) 레벨 변환기(221)의 출력 부하용량 C_X의 방전 또는 충전을 실행하는 출력트랜지스터 Q₁₀,Q₁₂는 출력저항이 적은 바이폴라 트랜지스터에 의해 구성되어 있기 때문에, 스위칭 동작 속도는 또한 전파 지연속도 및 그 출력용량의존성을 적게 할 수가 있다.

(3) 트랜지스터 Q₁₀,Q₁₁,Q₁₃,Q₁₄,Q₁₅는 클램프드 트랜지스터이기 때문에, 그 축적시간을 적게할 수가 있다.

(4) 멀티 이미터 트랜지스터 Q₁₅는 논리처리기능이 있기 때문에, 마스터 슬라이스 방식 또는 게이트 어레이 방식의 논리용 반도체 집적회로 IC의 설계자유도가 향상된다.

그러나, 이러한 제32도의 레벨 변환기(221)에 있어서, CMOS NAND게이트(221)의 출력이 로우레벨일때에는 저항 Q₃₅, Q₁₅의 베이스-이미터 접합을 거쳐서 전원전압 V_CC로부터 CMOS NAND 게이트(211)의 출력에 0.4mA라는 큰 전류가 언제나 흐르기 때문에, CMOS NAND게이트(211)의 N채널 MOSFET M₃, M₄의 비 W/L이 100/3의 큰 값으로 되어, ON저항 R_ON을 적은 값으로 하지 않으면 안된다.

이것은 집적회로 IC의 집적밀도의 저하를 초래할 뿐만 아니라, 두개의 MOSFET M₃, M₄의 게이트 용량도 증대하기 때문에, CMOS NAND게이트(211)의 스위칭속도가 저하된다는 문제가 본 발명자의 검토에 의해 명확하게 되었다.

제33도는 상기 문제를 해결하기 위하여 개발된 레벨 변환기(221)의 회로도이며, 제32도의 멀티 이미터 트랜지스터 Q₁₅는 다음에 설명하는 고입력 임피던스회로로 치환되어 있다.

즉, 제33도에 있어서, 이러한 고입력 임피던스회로는 PNP입력 트랜지스터 Q₁₇,Q₁₈,NPN이미터 플로워 트랜지스터 Q₁₆, 쇼트키 배리어 다이오드 D₁₁,D₁₂, 저항 R₃₆,R₃₇,R₃₈로 구성되어 있다.

더욱이, 레벨 변환기(221)은 PNP트랜지스터 Q₂₀, NPN입력 트랜지스터 Q₂₁, PN접합 다이오드 D₁₄, 저항 R₃₈로 구성됨과 동시에 출력단자 OUT T₁을 플로팅 상태로 제어하기 위한 제어회로를 포함한다.

이 제어회로 PTN트랜지스터 Q₂₀의 베이스는 내부 논리블럭(21)내의 P채널 MOSFET M₅와 N채널 MOSFET M₆으로 구성된 CMOS인버터(21)의 인에이블 신호에 EN 의해서 구동된다. 그리고, 이러한 CMOS인버터(21)의 입력에는 반전 인에이블 신호 EN가 인가되어 있다.

더욱이, 이 제어회로가 레벨 변환기(221)에 부가되어 있기 때문에, 상술의 고입력 임피던스 회로에는 더욱 PNP입력 트랜지스터 Q₁₉와 쇼트키 배리어 다이오드 D₁₃이 부가되어 있다.

따라서, 인에이블신호 EN이 로우레벨로 되는 변환기(221)의 트랜지스터 Q₁₀,Q₁₁,Q₁₂,Q₁₃이 동시에 "OFF"로 되기 때문에, 그 출력단자 OUT₁은 플로팅 상태로 된다.

한편, 인에이블 신호 EN이 하이레벨로 되면, 레벨 변환기(221)은 입력 NAND게이트로써 논리처기능도 동일하게 갖고 있기 때문에, 집적회로 IC의 설계 자유도가 향상한다.

더욱이, 쇼트키 배리어 다이오드 D₁₁,D₁₂,D₁₃순방향 전압 V_F11,V_F12,V_F12은 0.35 내지 0.41V, PNP입력 트랜지스터 Q₁₇,Q₁₈,Q₁₉의 베이스와 이미터 사이의 전압 V_BE17,V_BE18,V_BE19는 약 0.75V, NPN트랜지스터 Q₁₀,Q₁₁,Q₁₆의 베이스와 이미터 사이의 전압 V_BE10,V_BE11,V_BE16은 약 0.75V이기 때문에, 예를들면 PNP트랜지스터 Q₁₇의 베이스에 인가되는 CMOS NAND 게이트(211)의 출력 전압에 대해서 트랜지스터 Q₁₀,Q₁₁이 "ON"되는 입력 임계전압 V_ith는 다음과 같다.

V_ith= -V_BE17+V_BE16+V_BE11+V_BE10

=1.5[V]

더욱이, 출력부하용량 C_X의 방전 또는 충전을 실행하는 출력 트랜지스터 Q₁₀,Q₁₂는 출력저항이 적은 바이폴라 트랜지스터로 구성되어 있기 때문에, 스위칭 속도, 또는 전파 지연 시간 및 그 출력용량 의존성을 적게할 수가 있다. 또, 트랜지스터 Q₁₀,Q₁₁,Q₁₃,Q₁₄,Q₁₆은 크램프드 트랜지스터이기 때문에, 그 지연시간을 적게할 수가 있다.

그러나, 제33도의 레벨 변환기(221)에 있어서도 마찬가지로, CMOS NAND게이트(211)의 출력이 로우레벨일때에, 입력 트랜지스터 Q₁₇의 베이스에서 무시될 수 없는 전류가 그 게이트(211)의 출력에 흐르기 때문에, 상술한 문제가 완전하게 해결될 수 없는 것이 본 발명자에 검토에 의해 명확하게 되었다.

제34도는 이러한 문제를 대략 완전하게 해결하기 위하여 최종적으로 개발된 레벨변환기(221)을 나타낸 도면이며, 제32도의 멀티 이미터 트랜지스터 Q₁₅는 다음에 설명하는 것과 같이 MOSFET로 구성된 고입력 임피던스 회로에 의해서 치환되어 있다.

즉, 제34도에 있어서 이러한 고입력 임피던스 회로는 N 채널 MOSFET M₁₁,M₁₂,M₁₃PN접합 다이오드 D₁₄로 구성되어 있다. M₁₁,M₁₂,M₁₃의 드레인 소오스 경로는 병렬 접속되고, 각 게이트는 내부 논리블럭(21)의 CMOS NAND게이트(211),(212),(213)에 각각 접속되고, 또 이들의 드레인 소오스 경로에는 PN접합 다이오드 D₁₄가 직렬로 접속되어 있다.

또, 저항 R₃₀,R₃₁,R₃₂,R₃₃,R₃₄,R₃₅는 각각 2㏀,4㏀,10㏀,4㏀,50㏀ 내지 75㏀,16㏀으로 설정되어 있다. 트랜지스터 Q₁₀,Q₁₁,Q₁₂,Q₁₃,Q₁₄의 각 이미터 면적은 각각 672㎛²,132㎛²,363㎛²,187㎛²,242㎛²으로 설정되어 있다.

더욱이, 이러한 레벨 변환기(221)에 있어서는 그 논리 처리기능을 더욱 향상하기 위해, 구동 트랜지스터 Q₁₁과 동일한 이미터 면적이 있는 제2의 구동 트랜지스터 Q₂₀이 Q₁₁과 병렬로 접속되고, 상기 고입력 임피던스회로와 마찬가지로 N채널 MOSFET M₁₄,M₁₅,M₁₆PN접합 다이오드 D₁₅, 저항 R₃₉로 구성된 제2의 고입력 임피던스 회로를 구성하고, 그 레벨 변환기(221)을 6입력 복합 게이트회로로써의 논리처리기능을 갖고 있다.

더욱이, 이 레벨 변환기(221)에는 내부 논리블럭(21)로부터 로우레벨의 인에이블신호 EN이 공급될때에 그 출력단자 OUT₁을 플로팅상태로 제어하기 위한 제어회로가 마찬가지로 부가되어 있다. 이 제어회로는 N채널 MOSFET M₁₇, 트랜지스터 Q₂₁,Q₂₂,Q₂₃, 저항 R₄₀,R₄₁,R₄₂,R₄₃, 쇼트키 배리어 다이오드 D₁₆,D₁₇,D₁₈,D₁₉로 구성되어 있다.

더욱이, 제34도의 레벨 변환기(221)에 있어서는 6개의 MOSFET M₁₁,…,M₁₆의 각 게이트에 있어서의 입력 임계전압을 CMOS 로우레벨 출력전압 0.6.V과 CMOS 하이레벨 출력전압 4.4V사이의 중간치 2.5V에 설정하기 위하여 M₁₁,…,M₁₆의 비 W/L이 다음과 같이 설정되어 있다. 그리고, 이때 M₁₁,…,M₁₆의 임계전압 V_TH는 약 0.75V로 설정되고, PN 접합 다이오드 D₁₄의 순방향 전압 V_F14는 0.75V로 설정되며, 또, M₁₁,…,M₁₆의 채널 콘덕턴스 β₀은 60×10^-6[1/Ω]으로 설정되어 있다.

MOSFET M₁₁만이 "ON"으로 되어 있을때를 고려해서, 그 게이트 전압 V_x, 게이트와 소오소사이의 전압 V_GS, 드레인 전류 I_D, 드레인 전압 V_Y등에 대해서 계산한다. 그리고, 이때 M₁은 포화영역으로 바이어스 되어 있는 것으로 생각한다.

(1)식과 (2)식에서,

그런데, V_X가 상승하는 것에 의해 V_Y가 저하하여, 트랜지스터 Q₁₀,Q₁₁이 "OFF"로 되는 것에 대응하는 V_X가 입력 임계전압으로 생각된다.

트랜지스터 Q₁₀,Q₁₁이 "OFF"로 되는 드레인 전압 V_Y는 다음과 같이 구해진다.

(3)식과(5)식에서,

(4)식과 (6)식에서,

V_CC가 5V, V_BE11과 V_BE10이 0.75V, R₃₅가 16㏀, β₀이 60×10^-6[1/㏀], V_X가 2.5V, V_F14가 0.75V, V_TH가 0.75V의 조건을 상기(7)식에 넣으면

그렇게 해서, M₁₁,…,M₁₆의 비 W/L을 22/3으로 설정하는 것에 의해, 레벨 변환기(221)의 입력 임계전압을 2.5V로 설정할 수가 있다.

이상의 구성을 가진 제34도의 실시예에 있어서는 다음의 전파 지연시간 및 그 출력용량 의존성을 가진 것이 본 발명자에 의해 확인되었다.

제5도에는 제34도의 실시예의 레벨 변환기(221)의 전파 지연시간의 출력 부하용량 의존성이 1점쇄선으로 표시되어 있으며, 제1과 제2의 전파 지연시간 t_PHL,t_PLH의 각각의 출력용량 의존성 K_HL,K_LH가 개선되어 있는 것이 이해된다.

또, 34도의 레벨 변환기(221)은 다음의 이유에 의해 바라는 특성을 얻을 수가 있다.

(1) 상술한 것과 같이, 트랜지스터 Q₁₀,Q₁₁의 베이스 이미터 전압 V_BE10,V_BE11에 전원전압 V_CC, 저항 R₃₅, MOSFET M₁₁,…,M₁₆의 채널 콘덕턴스 β₀및 임계전압 V_TH, 다이오드 D₁₄의 순방향 전압 V_F14에 대응해서, MOSFET M₁₁,…,M₁₆의 비 W/L을 설정하는 것에 의해, 레벨 변환기(221)의 입력 입계전압을 0.6V와 4.4V사이의 2.5V로 설정할 수 있다.

(2) 출력 부하용량 C_X의 방전과 충전을 실행하는 출력 트랜지스터 Q₁₀,Q₁₁은 출력저항이 적은 바이폴라 트랜지스터로 구성되어 있기 때문에, 스위칭 동작속도 또는 전파 지연시간 및 그 출력용량 의존성을 적게할 수가 있다.

(3) 구동 트랜지스터 Q₁₁의 베이스와 내부 논리블럭(21)의 출력의 사이에는 MOSFET M₁₁로 구성된 고입력 임피던스 회로가 접속되어 있기 때문에, MOSFET M₁₁의 게이트로부터 내부 논리블럭(21)의 CMOS NAND 게이트(211)의 출력에 유입하는 전류를 무시할 수 있는 레벨까지 저감할 수가 있어, CMOS NAND 게이트(211)의 N채널 MOSFET의 비 W/L의 많은 증대를 방지할 수가 있다.

(4) 고입력 임피던스회로의 MOSFET M₁₁,M₁₂,M₁₃은 3입력 OR논리를 실행하기 때문에, 레벨 변환기(21)의 논리처리 기능이 향상된다.

(5) 2개의 구동 트랜지스터 Q₁₁,Q₂₀도 AND 논리를 실행하기 때문에, 레벨 변환기(221)의 논리처리 기능이 더욱 향상된다.

(6) 트랜지스터 Q₁₀,Q₁₁,Q₁₃,Q₁₄,Q₂₀은 클램프드 트랜지스터이기 때문에, 그 축적시간을 적게할 수가 있다.

(7) 인에이블신호 EN을 로우레벨로 하는 것에 의해 레벨 변환기(221)의 출력 트랜지스터 Q₁₀,Q₁₂가 동시에 "OFF"로 되어 출력단자 OUT₁이 플로팅 상태로 되므로, 그 출력단자 OUT₁과 도시하지 않은 다른 논리회로의 출력단자를 접속한 병렬조작을 할 때, 그 출력단자 OUT₁의 신호레벨을 내부 논리블럭(21)의 출력과 무관하게 할 수가 있다.

제36도는 본 발명의 다른 실시예에 의한 레벨 변환기(221)의 회로예이며, 그 출력단자 OUT₁은 오픈 콜렉터 출력형의 다른 TTL 레벨 논리용 반도체 집적회로 IC'의 출력단자와 공통 접속되고, 그 공통 접속점은 2㏀의 부하저항 R₁₀₀을 거쳐서 5V의 전원전압 V_CC에 접속되어 있다.

오픈 콜렉터 출력형의 TTL레벨회로장치 IC'는, 특히 한정되지 않으나 쇼트키 배리어 다이오드 D₁,D₂,D₃멀티 이미터 트랜지스터 Q₄₀, 클램프트 트랜지스터 Q₄₁내지 Q₄₄,저항 R₄₀내지 R₄₄, PN 접합 다이오드 D₄로 구성되어 있다. 그러나, 출력 트랜지스터 Q₄₃의 콜렉터는 오픈 콜렉터 출력으로써 출력단자의 43번 단자에 접속되는 한편, 회로 IC'의 내부에 있어서는 어떠한 회로소자도 전원전압 Vcc와 출력 트랜지스터 Q₄₃의 콜렉터 사이에 접속되어 있지 않다,

제36도의 레벨 변환기(221)에 있어서도, 회로 IC'의 내부에 어떠한 회로소자도 전원전압 V_CC와 출력 트랜지스터 Q₁₀의 콜렉터 사이에 접속되어 있지 않은 점을 제외하면, 제34도의 레벨 변환기(221)과 전부 동일하게 형성되어 있다.

이렇게 해서 회로 IC의 출력단자와 회로 IC'의 출력단자는 소위 와이어드 OR 회로의 형태로 접속되어 있다. 또, 인에이블 신호 EN을 로우레벨로 하는 것에 의해, 레벨 변환기(221')의 출력 트랜지스터 Q₁₀을 강제적으로 "OFF"시켜서, 출력단자 OUT₁의 레벨을 내부 논리블럭(21)의 출력과 관계없게 할 수 있다.

제37도는 본 발명의 실시예에 의한 논리용 반도체 집적회로 IC의 반도체 칩 표면에 있어서, 각 회로블럭의 배치도이다.

반도체 칩(300)의 중앙부(점선 ℓ₀으로 둘러싸여진 영역)에는 CMOS 회로 (순 CMOS 회로 또는 준 CMOS 회로)로 구성된 내부는 논리블럭(21)이 배치되고, 반도체 칩(300)의 상변부(점선 l₁로 둘러싸여진 영역)에는 제31도의 입력레벨 변환기(내부가 사선으로 된 삼각형으로 표시함) 여러개와 제34도의 출력레벨변환기(내부가 흰 삼각형으로 표시함 )여러개가 각각 교대로 배치되고, 마찬가지로 반도체 칩(300)의 우변부(점선 l₂로 둘러싸여진 영역), 하변부(점선 l₃으로 둘러싸여진 영역), 좌변부(점선 l₄로 둘러싸여진 영역)에는 각각 제31도의 입력레벨 변환기 여러개와 제34도의 출력레벨 변환기 여러개가 교대로 배치되어 있다.

상변부 l₁의 위에는 입력레벨 변환기의 갯수에 대응한 갯수의 입력용 본딩 패드(굵은 실선의 사각형으로 표시함)와 출력레벨 변환기의 개수에 대응한 갯수의 출력용 본딩 패드(가는 실선의 사각형으로 표시함)가 배치되고, 각 입력레벨 변환기의 입력부는 각 입력용 본딩 패드와 마주보고, 각 입력레벨 변환기의 출력부는 내부 논리블럭(21)과 마주보고, 각 출력레벨 변환기의 입력부는 내부 논리블럭(21)과 마주보며, 각 출력레벨 변환기의 출력부는 각 출력용 본딩 패드와 마주보고 있다.

우변부 l₂의 오른쪽의 다수개의 입력용 본딩 패드와 여러개의 출력용 본딩패드, 하변부 l₃의 아래의 여러개의 입력용 본딩 패드와 여러개의 출력용 본딩패드, 좌변부 l₄의 왼쪽의 여러개의 입력용 본딩 패드와 여러개의 출력용 본딩 패드는 상변부 l₁일때와 마찬가지로 배치되어 있다.

우변부 l₂, 하변부 l₃, 좌변부 l₄내의 입력레벨 변환기의 입출력부의 방위와 출력레벨 변환기의 입출력부의 방위는 각각 상변부 l₁일때와 마찬가지이다.

전원전압 V_CC를 공급하기 위한 전원용 본딩패드(30)은 반도체 칩(300)의 4개의 코너중 적어도 1개에 배치되고, 접지 전위점에 접속하기 위한 접지용 본딩 패드(31)은 상기 4개의 코너중 적어도 1개에 배치되어 있다.

제37도에 도시한 배치도의 반도체 칩(300)의 이면은 제38도의 금속 리이드 프레임 L_F의 탭 리이드 L_T의 표면에 물리적이며 또한 전기적으로 밀착해서 접속된다.

제38도의 리이드 프레임 L_F에 있어서, 이 리이드 프레임 L_F는 반도체 칩(300)의 우상부에 대응한 리이드 부분 L₁내지 L₁₆, 프레임 부분 L₀, 사선을 친 댐부분 L_D를 가지고 있다. 그러나, 실제는 반도체 칩의 우하부, 좌하부, 좌상부에 대응한 부분에 대해서도 이것과 마찬가지이기 때문에, 리이드 프레임 L_F는 사선을 친 댐부분에 의해서 프레임 부분 L₀, 리이드부분 L₁내지 L₆₄, 탭 리이드 L_T가 서로 연결된 구조의 금속 피가공 박판이다.

반도체 칩(300)의 뒷면이 탭 리이드 L_T의 표면에 접속된 후에, 다음의 본딩 와이어(예를들면 금선 또는 알루미늄선 등)의 배선이 행하여진다.

시판의 와이어 본당장치를 사용해서 와이어 l₅에 의해 전원용 본딩 패드(30)과 리이드 부분 L₂₄가 전기적으로 접속되고, 또 순차적으로 와이어 l₆에 의해 입력용 패드와 리이드부분 L₉가, 와이어 ℓ₇에 의해 출력용 패드와 리이드부분 L₈이 와이어 l₈에 의해 입력 패드와 리이드부분 L₇이, 와이어 l₉에 의해 출력용 패드와 리이드 부분 l₆이 와이어 l₁₀에 의해 입력용 패드와 리이드 부분 L₅가, 와이어 l₁₁에 의해 접지용 본딩 패드와 탭 리이드 L_T사이가 각각 전기적으로 접속된다.

상술한 와이어의 배선이 완료된 후의 리이드 프레임 L_T와 반도체 칩(300)은 수지 봉지용의 금형에 납입되어, 리이드 프레임 L_F의 댐부 L_D의 내측에 액체상태의 수지가 주입된다. 이러한 댐부 L_D는 그 외부에 수지가 유출되는 것을 방지한다. 이러한 수지가 고체화된 후 일체의 구조로 된 리이드 프레임 L_F, 반도체 칩(300)과 수지는 금형으로부터 꺼내지며, 또 프레스 기계등에 의해서 댐부 L_D를 제거하는 것에 의해 각 리이드부분 L₁내지 L₆₄의 사이가 전기적으로 분리되는 것이 된다.

고체화 수지의 외부에 돌출한 각 리이드 L₁내지 L₆₄는 필요에 따라 아래쪽으로 휘어져서, 제39도에 도시한 것과 같이 수지(301)로 봉하여 막은 논리용 반도체 집적회로 IC가 완성된다. 제39도에 도시한 것과 같이, 이러한 회로 IC는 반도체 칩(300)으로부터 발생하는 열을 봉지구조의 외부에 적극적으로 보내기 위한 특별한 방열 핀을 구비하고 있지 않다. 만일, 이러한 방열 핀을 설치하면, 회로 IC의 생산원가가 바람직하지 않게 증대한다.

또, 반도체 칩의 봉지 방법으로는 상술한 수지 봉지 방법 이외에 세라믹 봉지 방법과 금속 게이트를 이용하는 방법이 고려되지만, 회로 IC의 코스트의 점에서 고려하면 상술한 수지 봉지 방법이 가장 유리하다.

제37도 내지 제39도의 도면을 이용한 실시예에 의한 논리용 반도체 집적회로 IC에 있어서는 입력버퍼(20)으로써의 입력레벨 변환기(201),(202),…,(20n)의 총수가 18 내지 50, 내부 논리블럭(21)로써의 CMOS 게이트 (211),(212),…,(21l)의 총수가 200 내지 1530, 출력버퍼(30)으로써의 출력레벨 변환기(221),(222),…,(22m)의 총수가 18∼50으로 반도체 칩(300)이 대규모 반도체 집적회로 장치로 되어 있는 데도 불구하고, 다음의 이유에 의해 회로 IC를 방열 핀이 없는 구조로 할 수가 있었다.

즉, 내부논리블럭(21)으로써 각 CMOS 게이트(211),(212),…(22l)의 게이트마다 소비전력은 0.039㎽로 매우 작게 되기 때문에, 게이트수 200 내지 1530의 내부 논리블럭(21) 전체의 소비전력은 7.8 내지 59.67㎽로 매우 적다. 제31도의 실시예에 의한 입력버퍼(20)으로써의 각 입력레벨 변환기(201),(202),…,(20n)은 많은 바이폴라 트랜지스터를 포함하고 있기 때문에, 각 변환기 1개당 소비전력은 2.6㎽로 크고, 변환기수 18 내지 50의 입력버퍼(20) 전체의 소비전력은 46.8 내지 130㎽로 크다.

제 34도의 실시예에 의한 출력버퍼(20)으로써의 각 출력레벨 변환기(221)(222),…,(22m)도 많은 바이폴라 트랜지스터를 포함하고 있기 때문에 각 변환기 1개당 소비전력은 3.8㎽로 크며, 변환기수 18 내지 50의 출력버퍼(22) 전체의 소비전력은 68.4 내지 190㎽로 크다

상술한 데이터에서, 변환기수 18의 입력버퍼(20), 게이트수 200의 내부 논리블럭(21), 변환기수 18의 출력버퍼(22)의 회로 IC에 있어서도 제37도의 반도체 칩 표면의 중앙부 l₀에서는 전체의 6.4%의 열이 발생되는데 대하여 에지부 l₁,l₂,l₃,l₄에서는 총 93.6%의 열이 발생된다.

또, 변환기수 50의 입력버퍼(20), 게이트수 1530의 내부 논리블럭(21), 변환기수 50의 출력버퍼(22)의 회로IC에 있어서, 제37도의 반도체 칩 표면의 중앙부 l₀에서는 전체의 15.8%의 열이 발생되고, 각 에지부 l₁,l₂,l₃,l₄에서는 총 84.2%의 열이 발생된다.

그런데, 제37도에 도시한 것과 같이, 약간의 열을 발생하는 내부 논리블럭(21)이 칩의 중앙부 l₀에 배치되고, 대량의 열을 발생하는 입력버퍼(20)와 출력버퍼(22)가 칩의 각 에지부 l₁,l₂,l₃,l₄에 배치되기 위해, 제38도에서 각 에지부 l₁,l₂,l₃,l₄의 대량의 열을 탭 리이드 L_T와 접지용 리이드로써의 리이드부분 L₁을 거쳐서 회로 IC의 외부(특히 프린트 기판의 IC가 내장될 때, 프린트 기판의 접지선)에 꺼내질뿐만 아니라, 여러개의 본딩 와이어와 각 리이드부분 L₂,…,L₆₄를 거쳐서 회로 IC의 외부(특히, 프린프 기판에 IC가 내장될 때, 프린트 기판의 신호선과 전원선)로 꺼내질 수가 있다.

상기 실시예와는 반대로 칩의 중앙부 l₀에 대량의 열을 발생하는 입력버퍼(20)과 출력버퍼(22)를 배치하고 중앙부 l₀의 주변에 내부 논리블럭(21)을 배치할때에는 중앙부 l₀의 대량의 열이 회로 IC의 외부로 용이하게 꺼내지지 않는 것이 본 발명자에 의한 계산에서 확인되었다.

상기의 이유에 의해, 상기 실시예의 회로 IC를 방열 핀이 없는 구조로 할 수가 있었다. 또 이러한 회로 IC를 수지 봉지 구조로 하였기 때문에 IC의 코스트를 크게 저감하는 것이 가능하게 되었다.

제40도는 제37도 내지 제39도의 도면을 이용한 실시예의 논리용 반도체 집적회로 IC의 및 다른 TTL 레벨 논리용 반도체 집적회로 장치(401),(402),…,(40n),(501) 내지 (505),(600)을 프린트 기판에 내장하는 것에 의해 구성된 전자 시스템 블록이다.

제40도에 있어서, TTL 레벨의 출력을 가진 장치(401), (402), … , (40n)의 각 출력은 회로 IC의 입력 IN₁, IN₂,… , IN_n에 각각 공급되고 , 회로 IC의 출력은 TL 입력레벨의 장치 (501), …, (505)의 입력에 공급되어 있다.

더욱이, 회로 IC의 출력 OUT₁과 장치(600)의 출력이 공통 접속되는 것에 의해, 양쪽회로 IC와 (600)은 병렬조작을 실행한다.

회로 IC의 입력버퍼(20)과 출력버퍼(22)에 대량으로 발생하는 열은 프린트 기판의 접지선, 전원선, 입력신호선, 출력 신호선으로 분산시킬 수가 있다.

또, 출력버퍼(22)에 공급되는 인에이블 신호 EN을 로우레벨에 설정하면, 그 출력 OUT₁, OUT₂,…,OUT_n은 플로팅 상태로 되고, 장치(501),(502),(503)의 입력레벨은 장치(600)의 출력레벨에 의해서 설정된다.

또, 입력버퍼(20)과 장치(401),(402),…,(40n) 사이의 인터페이스로 고속도가 얻어지고, 내부 논리블럭(21)과 입력버퍼(20)사이의 인터페이스로 고속도가 얻어지며, 출력버퍼(22)와 내부 논리블럭(21) 사이의 인터페이스로 고속도가 얻어지고, 장치(501),…,(505)와 출력버퍼(20)사이의 인터페이스로도 고속도가 얻어진다.

이상의 실시예에 의하면, 다음과 같은 이유에서 바람직한 효과를 얻을 수가 있다.

(1) 입력레벨 변환기(201)의 출력용량 C_S의 충전 또는 방전을 실행하는 출력트랜지스터를 바이폴라 트랜지스터로 구성하는 것에 의해 MOSFET와 비교해서 바이폴라 트랜지스터는 작은 소자치수로도 그 출력 저항이 적고, 그 전류 증폭율이 크고, 큰 충전전류 또는 방전전류를 얻을 수 있다는 작용에 의해, 입력레벨 변환기의 전파 지연시간 및 그 출력용량 의존성을 적게 할 수가 있다.

(2) 입력레벨 변환기(201)에 있어서, 포화영역으로 구동되는 바이폴라 트랜지스터의 베이스와 콜렉터 사이에는 다수 캐리어 동작을 실행하는 쇼트키 배리어 다이오드가 접속되어 있기 때문에, 콜렉터층으로부터 베이스층 안으로의 소수 캐리어의 주입을 저감할 수 있어 바이폴라 트랜지스터의 축적시간을 적게 할 수가 있다.

(3) 바람직한 실시예에 의한 입력레벨 변화기(201)에 있어서는 고입력 임피던스 및 전압 증폭기능이 있는 MOS 버퍼를 거쳐서 구동 트랜지스터 Q₂의 베이스 신호 또는 콜렉터 신호가 충전용 바이폴라 출력 트랜지스터 Q₃의 베이스에 전달되므로, 그 MOS 버퍼의 고입력 임피던스 및 전압증폭 기능의 작용에 의해 출력 트랜지스터 Q₃의 동작속도가 향상된다.

(4) 바람직한 실시예에 의한 입력레벨 변환기(201)에 있어서는 입력단자 IN₁과 구동 트랜지스터 Q₂의 사이에는 PNP 이미터 플로워 트랜지스터 Q₄와 PN 접합 다이오드 D₂를 접속하는 것에 의해, 입력레벨 변환기(201)의 입력 임계전압을 적정하게 설정할 수 있을 뿐만 아니라, PNP 트랜지스터 Q₄의 전류 증폭작용에 의해 그 베이스에서의 입력 임피던스가 향상되기 때문에, 입력단자 IN₁에 접속되는 TTL 레벨의 신호원 출력 임피던스의 영향을 저감할 수가 있다.

(5) 출력레벨 변환기(221)의 출력부하용량 C_X의 충전 또는 방전을 실행하는 출력 트랜지스터를 바이폴라 트랜지스터로 구성하는 것에 의해, MOSFET와 비교해서 바이폴라 트랜지스터는 적은 소지 치수라도 그 출력저항이 적고 그 전류 증폭률이 크며 큰 충전전류 또는 방전전류를 얻을 수 있다는 작용에 의해, 출력레벨 변환기의 전파 지연시간 및 그 출력용량 의존성을 적게 할 수가 있다.

(6) 출력레벨 변환기(221)에 있어서 포화영역으로 구동되는 바이폴라 트랜지스터의 베이스와 콜렉터 사이에는 여러개의 캐리어 동작을 실행하는 쇼트키 배리어 다이오드가 접속되어 있기 때문에, 콜렉터층으로부터 베이스층 안으로의 소수 캐리어의 주입을 저감할 수 있어 그 축적시간을 적게 할 수가 있다.

(7) 바람직한 실시예에 의한 출력레벨 변환기(221)에 있어서, 내부 논리블럭(21)의 출력과 구동 트랜지스터 Q₁₁의 베이스 사이에는 고입력 임피던스 MOS 회로를 접속하는 것에 의해 그 MOS 회로의 MOSFET의 게이트로부터 내부 논리블럭(21)의 출력에 유입하는 전류를 무시할 수 있는 레벨까지 저감할 수가 있기 때문에, 내부 논리블럭(21)의 출력회로의 집적밀도의 저하 및 스위칭 속도의 저하를 방지할 수가 있다.

(8) 바람직한 실시예에 의한 출력레벨 변환기(221)에 있어서 고입력 임피던스 MOS 회로의 내부 논리블럭(21)의 여러개의 출력신호를 논리처리하는 기능을 갖게 하는 것에 의해, 마스터 슬라이스 방식, 또는 게이트 어레이 방식의 논리용 반도체 집적회로 IC의 설계 자유도를 향상할 수가 있다.

(9) 바람직한 실시예에 의한 출력레벨 변환기(221)에 있어서 인에이블 신호 EN에 의해서 출력단자 OUT₁을 플로팅 상태로 제어하기 위한 제어회로가 배치되어 있기 때문에, 그 출력단자 OUT₁과 다른 논리회로의 출력단자가 공통 접속되었을때에 그 공통 출력단자의 레벨을 다른 논리회로의 출력에 의해서 설정될 수가 있다.

(10) 바람직한 실시예에 의하면, 순 CMOS 회로 또는 준 CMOS 회로로 구성하는 것에 의해 그 소비전력이 저감된 내부 논리블럭(21)을 반도체 칩 표면의 중앙부에 배치하여 여러개의 바이폴라 트랜지스터를 포함하고 그 소비전력의 큰 입력레벨 변환기(201)…과 출력레벨 변환기(221)…을 반도체 칩 표면의 주변부에 배치하는 것에 의해, 열 발산이 용이하게 되었기 때문에, 논리용 반도체 집적회로 IC를 방열 핀이 없는 구조로 하고, 그 코스트를 저감할 수가 있었다.

(11) 바람직한 실시예에 의하면, 논리용 반도체 집적회로 IC를 수지 봉지 구조로 하였기 때문에 그 코스트를 저감할 수가 있었다.

(12) 한편, 입력레벨 변환기(201)의 입력단자 IN₁은 MOSFET의 게이트에 인가되는 것이 아니라, 쇼트키 배리어 다이오드 D₁의 캐소드 또는 PNP 트랜지스터 Q₄의 베이스에 인가되어 있기 때문에, 입력단자 IN₁에 인가되는 서지전압에 대한 파괴강도를 향상할 수가 있었다.

이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명하였으나, 본 발명의 상기 실시예에 한정되는 것은 아니며, 그 요지를 이탈하지 않는 범위에서 여러 가지의 변경이 가능하다는 것은 말할 필요도 없다.

예를들면, 제6도에 있어서 입력버퍼(20)의 레벨 변환기(201),(202),…,(20n)은 ECL-CMOS 레벨 변환을 실행하고, 출력버퍼(22)의 레별 변환기(221),(222),…,(22m)은 CMOS-ECL 레벨 변환을 실행하도록 구성하는 것도 가능하다. 이를 위해서, 입력버퍼(20), 내부 논리블럭(21), 출력버퍼(22)를 그라운드 레벨과 부의 전원전압 -V_EE로 동작시키면 되는 것은 말할 것도 없다. 더욱이, 마찬가지로 제6도에 있어서 입력버퍼(20)의 레벨 변환기(201),(202),…,(20n)은 I²L-CMOS 레벨 변환을 실행하고, 출력버퍼(22)의 레벨 변환기(221),(222),…,(20m)은 CMOS-I²L 레벨 변환을 실행하도록 구성하는 것도 가능하다.

더욱이, 제14도 내지 제21도, 제23도 내지 제26도, 제29도 내지 제30도의 실시예에 있어서, 제31도의 PNP 이미터 플로워 트랜지스터 Q₁₄, PN 접합 다이오드 D₂를 부가하여도 좋다.

또, MOSFET의 비 W/L의 분모 L을 30으로 하고 있는 것은 MOSFET의 채널길이 L을 3㎛로 하고 있기 때문이며, 현재 포토리도그래피의 개량에 의해 이 채널길이 L은 2㎛ ,1.5㎛, 더욱이 1㎛이하로 미세화가 진행되고, 이에 대응해서 비 W/L의 분모는 적게 될 것이다.

또, 이 미세화에 수반해서 바이폴라 트랜지스터의 소자 치수의 축소화를 진행하여, 회로내의 저항의 저항치의 변경도 일어날 것이다.

또, 봉지 수지(301)에서 다수의 리이드 L₁, …L₆₄의 꺼내는 방법도 제39도의 실시예에 한정되지 않는다. 봉지 수지(301)의 외형을 장방형이 아니라 거의 정사각형으로 하고, 전체 4번에서 다수의 리이드 L₁,…,L₆₄를 꺼내는 것이 리이드 프레임 L_T와 회로 IC의 소형화에 적절하고, 프린트 기판위에서의 내장 밀도가 향상된다.

이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 논리용 반도체 집적회로 장치에 적용할때에 대해서 설명하였으나, 이에 한정되는 것은 아니다.

예를 들면 반도체 칩위에는 입력버퍼(20), 내부 논리블럭(21), 출력버퍼(22)뿐만 아니라 필요에 따라서는 바이폴라 아날로그회로, MOS 아날로그회로, P채널 MOS논리 또는 N 채널 MOS 논리 I²L 회로, ECL 회로의 어떤것이든 반도체 칩위에 배치되는 것도 가능하다는 것은 말할 것도 없다.

Claims

입출력 단자를 가지고, 상기 입력단자에서 받은 입력 신호에 대한 스위칭 동작을 실행하며, 상기 출력단자에서 출력신호를 마련하기 위한 수단으로 이루어진 입력회로(20), 다수의 게이트회로로 이루어진 내부 논리블럭(21)에서 상기 내부 논리블럭은 상기 다수의 게이트회로(221∼21_ℓ)의 입력단자에서 받은 입력신호에 대한 논리연산을 실행하여 상기 다수의 게이트회로의 출력단자에서 논리연산에 따른 출력신호를 발생하고, 상기 입력회로의 상기 출력단자는 상기 다수의 게이트회로의 입력단자와 공통으로 접속되어 있고, 상기 입력회로에서 출력신호를 마련하기 위한 상기 수단은 상기 입력단자에서 받은 상기 입력신호에 대해서 베이스에서 응답하고 콜렉터-이미터 통로를 통해서 흐르는 전류가 상기 입력회로의 상기 출력단자에서 용량을 충전 또는 방전하는 제1의 바이폴라 출력 트랜지스터(Q₁), 베이스에서 상기 입력신호에 대한 베이스 구동신호가 공급되고 콜렉터-이미터 통로를 통해서 흐르는 전류가 상기 용량을 충전 또는 방전시키는 제2의 바이폴라 출력 트랜지스터(Q₂)로 이루어지고, 상기 제2의 바이폴라 출력 트랜지스터의 상기 콜렉터-이미터 통로는 제1의 동작전위와 제2의 동작전위에서 상기 제1의 바이폴라 출력 트랜지스터의 상기 콜렉터 -이미터 통로와 직렬로 접속되어 있고, 상기 제2의 바이폴라 트랜지스터에 의해 실행되는 상기 충전 또는 방전동작은 상기 제1의 바이폴라 트랜지스터에 의해 실행되는 충전 또는 방전동작과 반대인 내부논리 블록을 포함하며, 상기 입력회로는 또 입력이 상기 입력신호에 대해 응답하고 출력이 상기 제2의 바이폴라 출력 트랜지스터를 위한 상기 베이스 구동신호를 발생하는 CMOS 버퍼회로를 포함하고, 상기 내부 논리블럭의 상기 다수의 게이트 회로는 다수의 준 CMOS 회로(Q₁,Q₂,R₁,R₂)와 다수의 CMOS 회로(M₁∼M₄)로 이루어지고, 상기 준 CMOS 회로의 입력단은 P채널 및 N채널 MOSFET로 구성되고 상기 준 CMOS 회로의 출력단은 바이폴라 트랜지스터로 구성되며, 상기 CMOS 회로 각각은 P채널 및 N채널 MOSFET로 이루어져 있는 반도체 집적회로.
다수의 MOS 게이트회로로 이루어진 내부 논리블럭에서 상기 내부 논리블럭(21)은 상기 다수의 MOS 게이트회로(M₁∼M₄)로의 입력단자에서 받은 입력신호에 대한 논리연산을 실행하여 상기 다수의 MOS 게이트회로의 출력단자에서 논리연산에 따른 출력신호를 발생하는 내부논리블럭, 입출력 단자를 갖는 출력회로(22)에서, 상기 출력회로는 상기 출력회로의 상기 입력단자에서 받은 입력신호에 대한 스위칭 동작을 실행하고 상기 출력회로의 상기 출력단자에서 출력신호를 마련하기 위한 수단으로 이루어지고, 상기 다수의 MOS 게이트회로(M₁∼M₄)의 상기 출력단자(OUTPUT)중의 적어도 하나는 상기 출력회로의 상기 입력단자에 접속되어 있고, 상기 출력회로의 상기 출력단자는 상기 반도체 집적회로의 바깥쪽 다른 장치의 단자중의 적어도 하나에 접속되어 있고 상기 출력단자에 출력신호를 마련하기 위한 상기 수단은 상기 출력회로의 상기 입력단자에서 받은 상기 입력신호에 대하여 베이스에 응답하고 콜렉터-이미터 통로를 통해서 흐르는 전류가 상기 출력회로의 상기 출력단자에서 상기 부하용량을 충전 또는 방전하는 제1의 바이폴라 출력 트랜지스터(Q₁₀)으로 이루어지고, 상기 출력회로는 또, 상기 제1의 바이폴라 출력 트랜지스터의 베이스와 상기 내부는 논리블럭의 상기 출력단자중의 하나 사이에 접속되어 있는 MOS 회로(M₁₁∼M₁₃,M₁₄)를 포함하며, 상기 출력회로는 또, 제1의 바이폴라 출력 트랜지스터의 상기 콜렉터와 상기 베이스 사이에 접속되어 있는 쇼트키배리어 다이오드(D)을 포함하는 출력회로를 포함하는 반도체 집적회로에 있어서, 상기 내부 논리블럭의 상기 다수의 MOS 게이트 회로는 준 CMOS 회로로 구성되어 있으며, 그것의 입력단이 N채널 및 P채널 MOSFET(M₁∼M₄)로 구성되고, 그것의 출력단이 바이폴라 트랜지스터(Q₁,Q₂)로 구성된 반도체 집적회로.
다수의 MOS 게이트 회로로 이루어진 내부 논리블럭(21)에서 상기 내부 논리블럭(21)은 상기 다수의 MOS 게이트 회로의 입력단자에서 받은 입력신호에 대한 논리연산을 실행하여 상기 다수의 MOS게이트 회로의 출력단자에서 논리연산에 따른 출력신호를 발생하는 내부 논리블럭, 입출력단자를 갖는 출력회로(22)에서, 상기 출력회로는 상기 출력회로의 상기 입력단자에서 받은 입력신호에 대한 스위칭 동작을 실행하고 상기 출력회로의 상기 출력단자에서 출력신호를 마련하기 위한 수단으로 이루어지고, 상기 다수의 MOS 게이트 회로의 상기 출력단자중의 적어도 하나는 상기 출력회로의 상기 입력단자에 접속되어 있고, 상기 출력회로의 상기 출력단자는 다른 회로의 다수의 단자와 공통으로 접속되어 있고, 상기 출력회로에 출력신호를 마련하기 위한 상기 수단은 상기 출력회로의 상기 입력단자에서 받은 상기 입력신호에 대하여 베이스에서 응답하고 콜렉터-이미터 통로를 통해서 흐르는 전류가 상기 출력회로의 상기 출력단자에서 상기 부하용량을 충전 또는 방전하는 제1의 바이폴라 출력 트랜지스터(Q₁₀)으로 이루어지고, 상기 출력회로는 또, 상기 제1의 바이폴라 출력 트랜지스터의 베이스와 상기 내부 논리블럭의 상기 출력단자중의 하나사이에 접속되어 있는 MOS 회로(M₁₁∼M₁₃,D₁₄)를 포함하며, 상기 출력회로는 또, 제1의 바이폴라 출력 트랜지스터의 상기 콜렉터와 상기 베이스 사이에 접속되어 있는 쇼트키 배리어 다이오드(D)를 포함하는 출력회로를 포함하는 반도체 집적회로에 있어서, 상기 내부 논리블럭의 상기 다수의 MOS 게이트 회로는 준 CMOS 회로로 구성되어 있으며, 그것의 입력단이 P 채널 및 N 채널 MOSFET(M₁∼M₄)로 구성되고, 그것의 출력단이 바이폴라 트랜지스터(Q₁, Q₂)로 구성되고, 상기 내부 논리블럭(21)은 반도체 칩의 중앙부에 배치되며, 상기 출력회로(22)는 상기 반도체 칩의 주변에 배치되는 반도체 집적회로.
특허청구의 범위 제1항에 있어서, 상기 내부 논리블럭(21)은 또, 제1 및 제2의 게이트 회로로 결합되어 구성되는 플립플롭 회로를 포함하고, 상기 제1의 게이트 회로의 출력은 상기 제2의 게이트 회로의 입력에 접속되어 있고, 상기 제2의 게이트 회로의 출력은 상기 제1의 게이트 회로의 입력에 접속되어 있고, 상기 제1 및 제2의 게이트 회로 각각은 준 CMOS 회로로 구성되어 있고, 그것은 입력단은 P채널 및 N채널 MOSFET로 구성되며, 그것의 출력단은 바이폴라 트랜지스터로 구성된 반도체 집적회로.
특허청구의 범위 제4항에 있어서, 상기 제1 및 제2의 게이트 회로 각각은 NAND 게이트 회로인 반도체 집적회로.
특허청구의 범위 제4항에 있어서, 상기 제1 및 제2의 게이트 회로 각각은 NOR 게이트 회로(21ℓ)인 반도체 집적회로.
특허청구 의 범위 제1항에 있어서, 상기 내부 논리블럭(21)은 또, 제1 및 제2의 게이트 회로의 결합을 포함하고 상기 제1의 게이트 회로의 출력은 상기 제2의 게이트 회로의 입력과 상기 반도체 집적회로내의 다른회로의 입력에 접속되어 있고, 상기 제1의 게이트 회로는 준 CMOS 회로로 구성되고, 그것의 입력단은 P채널 및 N채널 MOSFET로 구성되고, 그것의 출력단은 바이폴라 출력 트랜지스터로 구성되며, 적어도 상기 제2의 게이트 회로의 입력단은 다른 P채널 및 N채널 MOSFET로 구성된 반도체 집적회로.
특허청구의 범위 제7항에 있어서, 상기 다른 회로는 상기 반도체 집적회로의 외부 출력 단자에서 출력신호를 발생하는 반도체 집적회로.
특허청구의 범위 제8항에 있어서, 적어도 상기 다른 회로의 출력단은 바이폴라 출력 트랜지스터로 구성된 반도체 집적회로.
다수의 입력회로에서, 상기 입력회로 각각은 입출력 단자를 가지고, 상기 입력단자에서 받은 입력신호에 대한 스위칭 동작을 실행하며, 상기 출력단자에서 출력 신호를 마련하기 위한 수단으로 이루어진 입력회로(20), 다수 게이트 회로로 이루어진 내부 논리블럭(21)에서, 상기 내부 논리블럭은 상기 다수의 게이트 회로의 입력단자에서 받은 입력신호에 대한 논리연산을 실행하여 상기 다수의 게이트 회로의 출력 단자에서 논리연산에 따라서 출력신호를 발생하고, 상기 다수의 입력회로중의 하나의 출력단자는 상기 다수의 게이트 회로의 소정의 다수의 상기 입력단자와 접속되어 있고, 상기 다수의 입력회로중의 상기 하나에서 출력신호를 마련하기 위한 상기 수단은 상기 다수의 입력단자중의 상기 하나의 상기 입력단자에서 받은 상기 입력 신호에 대해서 베이스에서 응답하고 콜렉터-이미터 통로를 통해서 흐르는 전류가 상기 다수의 입력회로중의 상기 하나의 상기 출력단자의 용량을 충전 또는 방전하는 제1의 바이폴라 출력 트랜지스터(Q₁)로 이루어지고, 상기 내부 논리블럭의 상기 다수의 게이트 회로는 준 CMOS 회로로 구성되고, 그것의 입력단은 P채널 및 N채널 MOSFET로 구성되고, 그것의 출력단은 바이폴라 트랜지스터로 구성되고, 상기 다수의 입력회로중의 상기 하나의 출력신호를 마련하기 위한 상기 수단은 또 상기 다수의 입력회로중의 상기 하나의 상기 입력단자에서 받은 상기 입력신호에 대한 베이스 구동신호가 베이스에 공급되고 콜렉터-이미터 통로를 통해서 흐르는 전류가 상기 용량을 충전 또는 방전시키는 제2의 바이폴라 출력 트랜지스터(Q₂)로 이루어지고, 상기 제2의 바이폴라 출력 트랜지스터의 상기 콜렉터-이미터 통로는 제1의 동작전위와 제2의 동작전위 사이에서 상기 제1와 바이폴라 출력 트랜지스터의 상기 콜렉터-이미터 통로와 직렬로 접속되어 있고, 상기 제2의 바이폴라 트랜지스터에 의해 실행되는 상기 충전 또는 방전동작은 상기 제1의 바이폴라 트랜지스터에 의해 실행되는 충전 또는 방전동작과 반대인 내부 논리블럭을 포함하며, 상기 다수의 입력회로중의 상기 하나는 또, 입력이 상기 입력 신호에 대해 응답하고 출력이 상기 제2의 바이폴라 출력 트랜지스터를 위한 상기 베이스 구동신호를 발생하는 CMOS 버퍼회로로 이루어지고, 상기 내부 논리블럭(21)은 반도체 칩의 중앙부에 배치되며, 상기 입력회로(20)은 상기 반도체 칩의 주변에 배치된 반도체 집적회로.
특허청구의 범위 제10항에 있어서, 상기 다수의 입력회로중의 상기 하나의 상기 출력단자와 상기 다수의 게이트 회로의 상기 소정의 다수의 입력단자사이의 배선은 소정의 마스터 슬라이스형 배열에 따라 접속되어 있는 반도체 집적회로.
특허청구의 범위 제10항에 있어서, 상기 다수의 입력회로중의 상기 하나의 상기 출력단자와 상기 다수의 게이트 회로의 상기 소정의 다수 입력단자사이의 배선은 소정의 게이트 어레이형 배열에 따라 접속되어 있는 반도체 집적회로.
입출력단자를 가지고, 상기 입력단자에서 받은 입력신호에 따라 디지털 동작을 실행하여, 상기 출력단자에서 출력신호를 마련하기 위한 수단을 포함하는 제1의 디지털 회로 다른 디지털회로에서, 그것의 입력단자는 소정의 게이트 어레이형 배열에 따른 상기 제1의 디지털회로의 상기 출력단자에 결합되고, 상기 다른 디지털회로는 상기 제1의 디지탈회로의 상기 출력단자에서 상기 출력신호에 대한 디지털 동작을 실행하는 다른 디지털회로를 포함하고, 상기 제1의 디지털회로에 상기 출력신호를 마련하기 위한 상기 수단은 제1의 바이폴라 출력 트랜지스터로 이루어지고, 그것의 베이스는 상기 제1의 디지털회로의 상기 입력단자에서 상기 입력신호에 대해서 응답하고, 상기 제1의 바이폴라 출력 트랜지스터의 콜렉터-이미터 통로를 통해서 흐르는 전류는 상기 제1의 디지털회로의 상기 출력단자의 용량을 충전 또는 방전하고, 상기 다른 디지털회로는 적어도 하나의 준 CMOS 회로와 적어도 하나의 CMOS로 이루어지고, 상기 적어도 하나의 준 CMOS 회로는 P채널 및 N채널 MOSFET로 구성된 입력단과 바이폴라 트랜지스터로 구성된 출력단으로 이루어지고, 상기 적어도 하나의 CMOS 회로는 P채널 및 N채널 MOSFET로 이루어지고, 상기 준 CMOS 및 CMOS 회로는 상기 소정의 게이트 어레이형 배열에 따라 형성되고, 상기 제1의 디지털회로는 또, 제2의 바이폴라 출력 트랜지스터를 포함하고, 그것의 베이스에는 상기 제1의 디지털회로의 상기 입력단자에서 상기 입력신호에 대한 응답으로 베이스 구동신호가 공급되고, 상기 제2의 바이폴라 출력 트랜지스터의 콜렉터-이미터 통로를 통해서 흐르는 전류는 상기 용량을 충전 또는 방전하고, 상기 제2의 바이폴라 출력 트랜지스터의 상기 콜렉터-이미터 통로는 제1의 동작전위와 제2의 동작전위 사이에서 상기 제1의 바이폴라 출력 트랜지스터의 상기 콜렉터-이미터 통로와 직렬로 접속되어 있고, 상기 제2의 바이폴라 트랜지스터에 의해 실행되는 상기 충전 또는 방전동작은 상기 제1의 바이폴라 출력 트랜지스터에 의해 실행되는 충전 또는 방전동작과 반대이고, 상기 제1의 디지털회로는 또, CMOS 버퍼회로로 이루어지고, 그것의 입력은 상기 입력신호에 응답하고, 그것의 출력은 상기 제2의 바이폴라 출력 트랜지스터를 위한 상기 베이스 구동신호를 발생하는 반도체 집적회로.
특허청구의 범위 제2항에 있어서, 상기 출력회로(22)는 상기 내부 논리블럭의 다수의 출력신호를 받기 위해 결합된 다수의 입력단자로 이루어지고, 상기 MOS 회로는 상기 제1의 바이폴라 출력 트랜지스터(Q₁₀)의 상기 베이스와 상기 내부 논리블럭의 다수의 출력단자사이에 접속되어 있으며, 상기 MOS 회로는 상기 내부 논리블럭의 상기 다수의 출력신호를 논리적으로 처리하기 위한 수단으로 이루어진 반도체 집적회로.
특허청구의 범위 제3항에 있어서, 상기 출력회로(22)는 상기 내부 논리블럭의 다수의 출력신호를 받기 위해 결합된 다수의 입력단자로 이루어지고, 상기 MOS 회로는 상기 제1의 바이폴라 출력 트랜지스터(Q₁₀)의 상기 베이스와 상기 내부 논리블럭의 다수의 출력 단자사이에 접속되어 있으며, 상기 MOS 회로는 상기 내부 논리블럭의 다수의 출력신호를 논리적으로 처리하기 위한 수단으로 이루어진 반도체 집적회로.
특허청구의 범위 제2항에 있어서, 상기 MOS 회로는 적어도 하나의 FET 트랜지스터를 포함하는 반도체 집적회로.