JPH0683049B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH0683049B2
JPH0683049B2 JP58157817A JP15781783A JPH0683049B2 JP H0683049 B2 JPH0683049 B2 JP H0683049B2 JP 58157817 A JP58157817 A JP 58157817A JP 15781783 A JP15781783 A JP 15781783A JP H0683049 B2 JPH0683049 B2 JP H0683049B2
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Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体技術さらには半導体集積回路装置に
適用して特に有効な技術に関するもので、たとえば、MI
S（金属−絶縁物−半導体）型素子で論理回路が構成さ
れる半導体集積回路装置に利用して有効な技術に関する
ものである。
〔背景技術〕
本発明者は、半導体技術、特にMIS型素子で論理回路が
構成される半導体集積回路装置の回路技術について以下
に述べるような技術を検討した。
第１図および第２図はこの発明に先立って本発明者によ
り検討されたＣ−MOS型半導体集積回路装置の一例を示
す。同図に示す半導体集積回路装置10は、内部論理回路
20と周辺バッファ回路30,40などによって構成されてい
る。各回路20,30,40はいずれもMOS型素子とくにＣ−MOS
電界効果トランジスタを用いて構成されている。
周辺バッファ回路30,40は、入力バッファ回路30と出力
バッファ回路40とがある。内部論理回路20は、それらの
バッファ回路30,40を介して入力端子パッドPinおよび出
力端子パッドPoutに接続される。周辺バッファ回路30,4
0を構成する素子は、内部論理回路20を構成する素子に
比べて、十分に大きな電流容量も持つMOS型素子が使用
される。このため、その素子のサイズも十分に大きく形
成されている。その代わり、内部論理回路を構成する素
子は非常に小さく形成され、これにより高集積密度が得
られるようになっている。
この種のＣ−MOS型半導体集積回路装置10は、電力消費
が少なく、これより発熱量も少ない。これらの理由によ
り、この種のＣ−MOS型半導体集積回路装置ではその集
積密度を高めることが比較的行ないやすい。
しかしながら、この半導体集積回路装置10の入力端子Pi
nにECLレベルの入力信号（そのハイレベルVihが−0.9
V、そのローレベルViLが−1.7V）が供給され、出力端子
PoutからECLレベルの出力信号（そのハイレベルVohが−
0.9VそのVoLが−1.7V）を取り出し、−4.5ボルトの負電
源電圧Veeが供給される。内部論理回路20を構成するＰ
チャンネルMOSFETF1,NチャンネルMOSFETF2を可能な限り
小さな素子面積で形成するためには、各チャンネルの幅
Ｗと長さＬの比W/Lは両MOSFETF1,F2についても互いに等
しくする必要があり、その結果MOSFETF1,F2により構成
されたCMOSインバータのロジックスレッシュホールドは
負電源電圧Veeの約半分の値（−2.25ボルト）となる。
従って、入力バッファ回路30は入力端子Pinの入力信号
をレベル交換した後に内部論理回路20に供給する必要が
あり、このレベル変換のためMOSFETF3,F4の比W/Lを大き
な値としなければならない。さらに入力バッファ回路30
の出力駆動能力も向上する必要があり、このためMOSFET
F3,F4のオン抵抗Ronを充分小さな値にしなければならな
い。従って入力バッファ回路30は半導体チップ表面で大
きな占有面積でしか形成されなくなる。
一方、出力バッファ回路40は出力端子Poutから所定の値
の出力電流を外部に供給する時にその出力電圧は所定の
ハイレベルVoh（−0.9V）以下にならないこと、逆に出
力端子Poutから所定の値の出力電流を内部に吸込む時そ
の出力電圧は所定のローレベルVol（−1.7V）以上にな
らないことが必要となる。このためには、出力バッファ
回路40を構成するMOSFETF5,F6のオン抵抗Ronを小さな値
とする必要があり、MOSFETF5,F6の比W/Lも同様に大きな
値に設定しなければならない。従って、出力バッファ回
路40も同様に半導体チップ表面で大きな占領面積をとる
ことになる。
また、Ｃ−MOS電界効果トランジスタのゲートは静電気
あるいはサージ電圧などによって絶縁破壊されやすい。
このため、この種のＣ−MOS型半導体集積回路装置で
は、第１図および第２図に示すように、周辺バッファ回
路とくに入力バッファ回路30と出力端子パッドPinとの
間に入力保護回路32を入れることが不可欠である。しか
し、この保護回路32は、これを形成するためにかなりの
レイアウト面積を占有するとともに、入力論理信号の立
上がりあるいは立下りを鈍らせ、これが動作速度を遅ら
せる要因のひとつとなる。
〔発明の目的〕
この発明の目的は、内部論理回路をMOS回路で構成する
とともに内部論理回路の出力信号をECLレベルの出力信
号に変換するための出力バッファ回路を小さな占有面積
で形成できるような半導体集積回路技術を提供するもの
である。
特に、Ｃ（コンプリンメンタリ）−MOSトランジスタに
よって論理回路が構成されている半導体集積回路を、EC
Lによる論理回路が構成されている半導体集積回路に接
続して使用できるようにした半導体集積回路技術を提供
するものである。
また、論理回路用Ｃ−MOS型半導体集積回路装置の動作
速度を改善して、例えばECLとともに使用しても、該ECL
の動作速度をそれほど損わなくてもすむようにした半導
体集積回路技術を提供するものである。
さらに、Ｃ−MOS型論理回路とECLの両者の利点を兼ね備
えることができるようにした半導体集積回路技術を提供
するものである。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述およ添付図面から明らかにな
るであろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、内部の論理回路を電圧駆動型のMIS型素子で
構成するとともに、周辺のバッファ回路をECLあるいは
バイポーラトランジスタを用いて構成することにより、
両者をそのまま接続して使用できるようにするととも
に、両者の利点を併せ持つことができるようにするとい
う目的を達成するものである。
〔実施例〕
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
なお、図面において同一あるいは相当する部分は同一符
号で示す。
第３図および第４図は、この発明に係る半導体集積回路
装置の一実施例を示す。
同図に示す半導体集積回路装置10は、Ｃ−MOS電界効果
トランジスタで構成された内部論理回路20と周辺バッフ
ァ回路30,40とを有する。周辺バッファ回路30,40は入力
バッファ回路30と出力バッファ回路40とがある。内部論
理回路20は、それらのバッファ回路30,40を介して入力
端子パッドPinおよび出力端子パッドPoutに接続され
る。
周辺バッファ回路30,40を構成する素子は、内部論理回
路20を構成する素子がＣ−MOS電界効果トランジスタF3,
F4であるのに対し、バイポーラトランジスタQ1,Q2,Q3,Q
4,Q5,Q6が使用されている。さらに、その周辺バッファ
回路30,40のバイポーラトランジスタは、ECLあるいECL
とレベルの互換性があるデジタル回路を構成する。その
詳細な回路構成については後述する。
また、内部論理回路20と周辺バッファ回路30,40との間
には特に限定されないが他のバッファ回路34,44が介在
させられている。これも、その詳細は後述する。
以上により、入力端子パッドPinにはECLレベルの論理信
号を入力させることができる。このECLレベルの論理入
力信号は、ECLからなる入力バッファ回路30によってＣ
−MOS型論理回路のレベルに変換された後他のバッファ
回路34を介して内部論理回路20に与えられる。
他方、他のバッファ44を介して得られた内部論理回路20
の出力信号は、一旦出力バッファ40にてECLレベルに変
換され、しかる後に出力端子パッドPoutに導出される。
この出力端子Poutに導出された出力信号は、他のECLを
直接駆動することができる。
以上のようにして、実質適にＣ−MOSトランジスタで構
成されている論理回路をバイポーラトランジスタを用い
たECLに直接接続して使用することができるようになっ
ている。つまり、ECLに対していわゆる端子の互換性
（ピン・コンパチブル）を持つことができる。
しかし、ここでさらに注目すべきことは、Ｃ−MOS型の
半導体集積回路装置をECLに接続できるということだけ
ではなく、これに伴ってＣ−MOS型半導体集積回路装置
の欠点がかなり改善されるようになっているということ
である。
先ず、入力バッファ回路30がECLで構成されていること
により、その入力回路が静電気やサージによって破壊さ
れる恐れが小さくなっている。これにより、入力保護回
路が不要となって、該入力保護回路による入力信号の立
上がりあるいは立下りの鈍化が妨げるようになり、動作
遅れの原因のひつとが解消する。これとともに、保護回
路を形成するためのレイアウト面積が節約される。
また、内部論理回路20は、これが構成するＣ−MOS電界
効果トランジスタの素子サイズが小さいので、動作速度
を高めやすい。この内部論理回路20の比較的速い動作速
度は、上記バッファ回路30,40を動作速度の速いECLある
いはECLとレベル互換性のあるデジタル回路で構成する
ことにより、そのまま半導体集積回路装置10の全体の動
作速度とすることができるようになる。つまり、周辺バ
ッファ30,40をECLあるいはECLとレベル互換性のあるデ
ジタル回路で構成することにより、Ｃ−MOS型の内部論
理回路20を開放するMOS型素子のサイズを小形化するこ
とによる動作速度の向上が、そのまま活かされるように
なる。これより、Ｃ−MOS型半導体集積回路装置といえ
ども、かなりの高速動作が可能になり、ECLとともに使
用しても、そのECLの高速特性をそれほど損わずにすむ
ようになる。従って、ECLの高速性とＣ−MOS型論理回路
の低消費電流および高集積密度化しやすいという、双方
の利点を兼ね備えた半導体集積回路装置10が得られるよ
うになる。
次に、各部の実施例について詳述する。
第５図は上記入力バッファ回路30および他のバッファ34
の一実施例を示す。
先ず、入力バッファ回路30は、１対のバイポーラトラン
ジスタQ1,Q2と定電流回路Isを用いて構成される。
各トランジスタQ1,Q2のコレクタはそれぞれ直列負荷抵
抗R1,R2を介してプラス側電源Vccに接続される。また、
各トランジスタQ1,Q2のエミッタは共通接続され、定電
流回路Isを介してマイナス側電源Veeに接続される。一
方トランジスタQ1のベースには入力端子パッドPinを介
して外部からのECLレベルの入力論理信号が与えられ
る。他方のトランジスタQ2のベースには基準電位Vbbが
印加される。
この基準電位Vbbは、ECLレベルの入力論理信号がとる高
低２値の論理レベル“H"と“L"の中間レベルに設定され
ている。これにより１対のバイポーラトランジスタQ1,Q
2は互いにエミッタ結合され、入力論理信号に応じてい
ずれか一方が導通駆動される差動対を構成する。従っ
て、トランジスタQ2のコレクタからはVcc（GND）レベル
のハイレベル出力とVcc−R2・Isのレベルのローレベル
出力が得られる。つまり、入力バッファ回路30は入力レ
ベル変換を実行するECLを構成する。このECLからなる入
力バッファ回路30の出力は、他方のトランジスタQ2のコ
レクタから取出されて上記他のバッファ34を介してＣ−
MOS型内部論理回路20に入力される。
他のバッファ34はｐチャンネルMOS電界効果トランジス
タF1とｎチャンネルMOS電界効果トランジスタF2とから
なるＣ−MOS型インバータによって構成されている。こ
のＣ−MOS型インバータは、これを構成する１対のMOS電
界効果トランジスタF1,F2の各チャンネルの幅Ｗと長さ
Ｌの比W/Lが互いに対称な場合は、その入力しきい値が
電源VccとVeeのほぼ中間のレベルになる。さらに、この
Ｃ−MOS型インバータ34の入力しきい値がVccとVcc−R2
・Isとの間にあることが極めて重要である。
第６図は上記出力バッファ回路40および他のバッファ44
の一参考例を示す。
先ず、出力バッファ回路40は、１対のバイポーラトラン
ジスタQ3,Q4と定電流回路Isを用いて構成される。
各トランジスタQ3,Q4のコレクタはそれぞれ直列負荷抵
抗R3,R4を介してプラス側電源Vccに接続される。また、
各トランジスタQ3,Q4のエミッタは共通接続され、定電
流回路Isを介してマイナス側電源Veeに接続される。一
方のトランジスタQ3のベースには、他のバッファ44を介
して内部論理回路20からのＣ−MOSレベル出力論理信号
が与えられる。他方のトランジスタQ4のベースには基準
電位Vbbが印加される。この基準電位Vbbは、このＣ−MO
Sレベルの出力論理信号がとる高低２値の論理レベル
“H"と“L"の中間レベルに設定されている。これによ
り、１対のバイポーラトランジスタQ3,Q4は互いにエミ
ッタ結合され、入力論理信号に応じていずれか一方導通
駆動される差動対を構成する。つまり、ECLを構成す
る。このECLからなる出力バッファ回路40の出力は、各
トランジスタQ3,Q4のコレクタからそれぞれ取出され、
バイポーラトランジスタQ5,Q6からなるエミッタフォロ
ワ回路を経て出力端子Poutに導出される。
トランジスタQ5のエミッタ（Pout）より得られるハイレ
ベル出力VohとローレベルVolは、 Voh＝Vcc−R3・IBQ5−VBeQ5 Vol＝Vcc−R3・Is−VBeQ5 となる。トランジスタQ6のエミッタ（Pout）より得られ
るハイレベル出力Vohとローレベル出力Volは、 Voh＝Vcc−R4・IBQ6−VBeQ6 Vol＝Vcc−R3・Is−VBeQ6 となる。このVohとVolとが−0.9Vと−1.7Vになるように
R3,R4,Is等を設定すれば良い。
かくして、出力バッファ回路40はＣ−MOSレベルの入力
信号をECLレベルの出力信号にレベル変換する。
他のバッファ44はｐチャンネルMOS電界効果トランジス
タF3とｎチャンネルMOS電界効果トランジスタF4とから
なるＣ−MOS型インバータによって構成されている。こ
のＣ−MOS型インバータは、既に述べたように、これを
構成する１対のMOS電界効果トランジスタの各チャンネ
ルの幅Ｗの長さＬの比W/Lを対称にすると、その入力し
きい値が電源VccとVeeの中間のレベルに設定されてい
る。
なお、この実施例においては、ECLの一方のトランジス
タQ3のベースとコレクタ間にショットキーバリヤダイオ
ードDSを接続することにより、該トランジスタQ3が飽和
するのを防止するようにし、これにより出力バッファ回
路40での動作速度を高めるようにしている。
第７図は上記出力バッファ回路40の別の参考例を示す。
ここでは、出力バッファ回路40が１対のMOS電光効果ト
ランジスタF5,F6を用いて構成される。
各トランジスタF5,F6のドレインはそれぞれ直列負荷抵
抗R5,R6を介してプラス側電源Vccに接続される。また、
各トランジスタF5,F6のソースは共通接続され、定電流
回路Isを介してマイナス側電源Veeに接続される。一方
のトランジスタF5のゲートには内部論理回路20からの出
力論理信号が直接与えられる。他方のトランジスタF6の
ゲートには、内部論理回路20からの出力論理信号がＣ−
MOSインバータIVによって位相反転されて与えられる。
これにより、１対のMOS電界効果トランジスタF5,E6は入
力論理信号に応じて相補的に導通駆動される差動対を構
成する。MOS電光効果トランジスタF5,F6のドレインから
は、反転および非反転の論理出力が取出される。この論
理出力はそれぞれ、エミッタフォロワ回路を構成するバ
イポーラトランジスタQ5,Q6のベースに入力される。そ
して、そこからECLレベルの出力として出力端子パッドP
outに導出される。
この場合、内部論理回路20の出力レベルと出力端子パッ
ドPoutとの間のレベル変換は、１対のMOS電光効果トラ
ンジスタF5,F6抵抗R5,R6トランジスタQ5,Q6,定電流回路
Isの部分にて行なわれる。１対のMOS電界効果トランジ
スタF5,F6の差動駆動は内部論理回路20の出力レベルで
行なわれる。すなわち、その差動出力レベルは、直列負
荷抵抗R5,R6の値と定電流回路Isの電流値を選ぶことに
よってECLレベルの出力に設定される。つまり、ここで
は出力バッファ回路40がレベル変換の機能を有してい
る。
第８図は上記出力バッファ回路40のさらに別の参考例を
示す。
ここでは、出力バッファ回路40がｐチャンネルMOS電界
効果トランジスタF5とｎチャンネルMOS電界効果トラン
ジスタF6を用いて構成される。すなわち、互いにコンプ
リメンタリな特性を持つ電界効果トランジスタを用いて
構成されている。
各トランジスタF5,F6のドレインはそれぞれ直列負荷抵
抗R5,R6を介してプラス側電源Vccに接続される。また、
各トランジスタF5,F6のソースは共通接続され、定電流
回路Isを介してマイナス側電源Veeに接続される。各ト
ランジスタF5,F6のゲートには内部論理回路20から出力
論理信号がそれぞれ直接に与えられる。これより１対の
MOS電界効果トランジスタF5,F6は入力論理信号に応じて
相補的に導通駆動される差動対を構成する。MOS電界効
果トランジスタF5,F6のドレインからは、反転および非
反転の論理出力が取出される。この論理出力はそれぞ
れ、エミッタフォロワ回路を構成するバイポーラトラン
ジスタQ5,Q6のベースに入力される。そして、そこからE
CLレベルの出力として出力端子パッドPoutに導出され
る。
この場合、内部論理回路20の出力レベルと出力端子パッ
ドPoutとの間のレベル変換は、第７図に示した実施例の
場合と同様に行なわれる。すなわち、その差動出力レベ
ルは、直列負荷抵抗R5,R6の値と定電流回路Isの電流値
を選ぶことによってECLレベルに設定される。つまり、
ここでも出力バッファ回路40はレベル変換の機能を有し
ている。他方、この実施例では、第７図に示した実施例
と異なり、互いにコンプリメンタリな特性を持つｐチャ
ンネルとｎチャンネルのMOS電界効果トランジスタを使
用したことにより、インバータで２相信号を作らずと
も、両トランジスタF5,F6を差動駆動できるようになっ
ている。これにより、両トランジスタF5,F6の駆動タイ
ミングにずれが生じるのを防止して、その差動速度を高
めることができるようになっている。
第９図は出力バッファ回路40のさらに一実施例を示す。
同図に示す出力バッファ回路40では、バイポーラトラン
ジスタQ3,Q4とMOS電界効果トランジスタF7,F8とを組合
わせた差動回路が構成されている。
先ず、バイポーラトランジスタQ3,Q4は、そのコレクタ
とプラス側電源Vccとの間に直列負荷抵抗R3,R4がそれぞ
れ接続され、またその共通エミッタとマイナス側電源Ve
eとの間に定電流回路Isが直列に挿入されている。さら
に、各トランジスタQ3,Q4は、そのコレクタとベース間
にそれぞれMOS電界効果トランジスタF7,F8のドレインと
ソースが接続されていて該電界効果トランジスタF7,F8
からベース入力電流が与えられるようになっている。
MOS電界効果トランジスタF7,F8は、そのドレインがバイ
ポーラトランジスタQ3,Q4のコレクタに、そのソースが
バイポーラトランジスタQ3,Q4のベース接続されてい
る。また、一方のMOS電界効果トランジスタF7のゲート
には内部論理回路20の論理出力が直接入力されるように
なっている。他方、今一つMOS電界効果トランジスタF8
のゲートには、内部論理回路20の論理出力をＣ−MOS型
インバータIVで位相反転してなる論理出力が入力される
ようになっている。これにより、上記２つのバイポーラ
トランジスタQ3,Q4は、内部論理回路20の出力に応じて
相補駆動される。そして、その相補駆動による出力は、
バイポーラトランジスタQ3,Q4の各コレクタからそれぞ
れに取出され、エミッタフォロワ回路を構成するバイポ
ーラトランジスタQ5,Q6を経て出力端子パッドPoutに導
出される。
以上のようにして、内部論理回路20の出力が出力バッフ
ァ回路40の介してECLレベルで外部へ導出される。
この実施例の回路におけるレベル変換は、出力バッファ
回路40がその機能を兼ねている。出力バッファ回路40の
入力しきい値レベルは内部論理回路20の出力レベルに合
わせて設定する。また、出力バッファ回路40の出力レベ
ルは、第７図に示した実施例の場合と同様に、直列負荷
抵抗R3,R4の値と定電流回路Isの電流値によってECLレベ
ルに設定することができる。また、第９図の実施例で
は、上記バイポーラトランジスタQ3,Q4の各ベース・エ
ミッタ間にそれぞれ抵抗R7,R8を並列に挿入することに
より、該バイポーラトランジスタQ3,Q4のベース入力し
きい値を調整することができる。
しかも、MOS電界効果トランジスタF7,F8がバイポーラ・
トランジスタQ3,Q4の飽和を防止するので、高速動作が
可能になる。
なお、この実施例の回路では、後述するように、出力バ
ッファ回路40に多入力論理機能を持たせることができ
る。
第10図は出力バッファ回路40のさらに別の実施例を示
す。
同図に示す出力バッファ回路20は、第９図に示した出力
バッファ回路40の多入力論理回路としての機能を持たせ
るものである。その基本的な構成については、第９図の
ものとほぼ同じである。
ただ、第９図のものと違うところは、先ず、相補駆動さ
れる一方のバイポーラトランジスタQ3のベース電流が、
ドレインおよびソースが共通接続された２つのMOS電界
効果トランジスタF71,F72から与えられるようになって
いる。さらに、他方のバイポーラトランジスタQ4側に接
続されたMOS電界効果トランジスタF8のゲートには、第
９図のインバータIVに代って、２入力否定論理和NORの
出力が与えられるようになっている。このNORはＣ−MOS
型である。
ここで、内部論理回路20から出力される２つの論理信号
A,Bは、上記２つのMOS電界効果トランジスタF71,F72の
各ゲートと上記NORの論理入力とに振分けられてそれぞ
れ入力される。内部論理回路20からの２つの論理出力A,
Bの少なくとも１つが“H"レベルになると、一方のバイ
ポーラトランジスタQ3が導通駆動される一方、バイポー
ラトランジスタQ4が非導通化される。この状態は、バイ
ポーラトランジスタQ5,Q6によるエミッタフォロワ回路
を経て出力端子パッドPoutにそれぞれ出力される。この
とき、一方の論理出力Ｘとして上記A,Bの否定論理和
＝▲▼が、また他方の論理出力Ｘとしてその論理
和Ｘ＝Ａ＋Ｂがそれぞれ出力される。すなわち、ここで
は出力バッファ回路40が２入力否定論理和としても機能
する。
このように出力バッファ回路40が多入力論理回路として
の機能を持つようになると、半導体集積回路装置10の設
計の自由度が高められ、例えばマスタースライスとも呼
ばれるゲートアレイにおいて、内部論理回路20をそのま
まにして機能の変更を行なえるといったような利点が生
じる。
また、第11図に示すように、第９図に示したような回路
は、ダーリントン接続されたバイポーラトランジスタQ7
−Q3,Q8−Q4を用いて構成することもできる。
第11図に示す出力バッファ回路40において、先ず、ダー
リントン接続されたバイポーラトランジスタQ7−Q3,Q8
−Q4は、そのコレクタとプラス側電源Vccとの間に直列
負荷抵抗R3,R4がそれぞれ接続され、またその共通エミ
ッタとマイナス側電源Veeとの間に定電流回路Isが直列
に挿入されている。
一方のダーリントントランジスタQ7−Q3には内部論理回
路20の論理出力が直接入力されるようになっている。他
方、今一つのダーリントントランジスタQ8−Q4には、内
部論理回路20の論理出力をＣ−MOS型インバータIVで位
相反転してなる論理出力が入力されるようになってい
る。これにより、２組のダーリントントランジスタQ7−
Q3,Q8−Q4は、内部論理回路20の出力に応じて相補駆動
される。そして、その相補駆動による出力は、エミッタ
フォロワ回路を構成するバイポーラトランジスタQ5,Q6
を経て出力端子パッドPoutに導出される。
以上のようにして、内部論理回路20の出力が出力バッフ
ァ回路40を介してECLレベルで外部へ導出される。
この参考例の回路の場合も、出力バッファ回路40がレベ
ル変換の機能を兼ねている。出力バッファ回路40の入力
しきい値レベルは内部論理回路20の出力レベルに合わせ
て設定する。また、出力バッファ回路40の出力レベル
は、直列負荷抵抗R3,R4の値と定電流回路Isの電流値に
よってECLレベルに設定することができる。また、上記
バイポーラトランジスタQ3,Q4の各ベース・エミッタ間
にそれぞれ抵抗R7,R8を並列に挿入することにより、該
バイポーラトランジスタQ3,Q4のベース入力しきい値を
調整することができる。なお、この三号例の回路でも、
後述するように、出力バッファ回路40に多入力論理機能
を持たせることができる。
第12図は出力バッファ回路40のさらに別の参考例を示
す。
同図に示す出力バッファ回路20は、第11図に示した出力
バッファ回路40に多入力論理回路として機能を持たせた
ものである。その基本的な構成については、第11図のも
のとほぼ同じである。
ただ、第11図のものと違うところは、先ず、相補駆動さ
れる一方のバイポーラトランジスタQ3のベース側には、
２つの互いに並列接続されたバイポーラトランジスタQ7
1,Q72がダーリントン接続されている。さらに、他方の
バイポーラトランジスタQ4側にダーリントン接続された
バイポーラトランジスタQ8のベースには、第11図のイン
バータIVに代わって、２入力否定論理和NORの出力が与
えられるようになっている。このNORはＣ−MOS型であ
る。
ここで、内部論理回路20から出力される２つの論理信号
A,Bは、上記２組のダーリントントランジスタQ71/Q72−
Q3,Q8−Q4の各ベース入力と上記NORの論理入力とに振分
けられてそれぞれに入力される。
内部論理回路20から２つの論理出力A,Bの少なくとも１
つが“H"レベルになると、一方のバイポーラトランジス
タQ3が導通駆動される一方、他方のバイポーラトランジ
スタQ4が非導通化される。この状態は、バイポーラトラ
ンジスタQ5,Q6によるエミッタフォロワ回路を経て出力
端子パッドPoutにそれぞれ出力される。このとき、一方
の論理出力として上記A,Bの否定論理和Ｘ＝▲
▼が、また他方の論理出力XHとしてその論理和Ｘ＝Ａ＋
Ｂがそれぞれ出力される。すなわち、ここでも出力バッ
ファ回路40が２入力否定論理和として機能する。
第13図はこの発明の実施例による論理用半導体集積回路
装置10の半導体チップ100の表面における各回路ブロッ
クのレイアウト状態の一例を示す。
半導体チップ100の中央部には、Ｃ−MOS回路によって構
成された内部論理回路20を構成するためのブロック領域
a1が割当てられている。また、半導体チップ100の周辺
部には、入力バッファ回路30および出力バッファ回路40
を形成するためのブロック領域a2が割当てられている。
さらに、周辺ブロック領域a2の外側には、多数の入力端
子パッドPinおよび出力端子パッドPoutが形成されてい
る。
入力バッファ回路30と出力バッファ回路40は周辺ブロッ
ク領域a2内にて１つず交互に配列されている。また、各
バッファ回路30,40と端子パッドPin,Poutとは個々に対
をなすべく対応して配設されている。入力端子パッドPi
nおよび出力端子パッドPoutはそれぞれボンディングパ
ットとして使用される。さらに、上記半導体チップ100
には、電源Vccを供給するためのボンディングパッド10
2、および設置（GND）用ボンディングパッド104がそれ
ぞれチップ100の角部を利用して設けられている。
上記半導体チップ100は、第14図に示すように、その裏
面が金属リードフレームLFのタブリードLTの表面に物理
的かつ電気的に密着して接続される。
リードフレームLFは、金属薄膜を所定形状に打抜き加工
することにより形成され、タブリードLT,リード部分L1
〜L64,枠部分L0,斜線を付したダム部分LDなどを一体に
連結した形で有する。
上記端子パッドPin,Poutおよび電源用ボンディングパッ
ド102は、それぞれ金線などからなるボンディングワイ
ヤＷによって、リード部分L1〜L64と接続される。同様
に、上記接地用ボンディングパッド104はタブリードLT
に接続される。
ワイヤＷの配線が完了した後の半導体チップ100とリー
ドフレームLFは、樹脂封止用の金型に装填される。そし
て、リードフレームLFのダム部分LDの内側に液状の封止
が注入されることにより、樹脂モールドが行なわれる。
このとき、上記ダム部分LDはその外部に樹脂が流出する
ことを阻止する。
モールド用樹脂が固化したならば、金型から取出し、上
記ダム部分LDを切除して各リード部分L1〜L64を互いに
電気的に分離する。
この後、各リード部分L1〜L64を下側に折曲げることに
より、第15図に示すような外観構造の半導体集積回路装
置ICが得られる。
この場合、樹脂封止された半導体チップ100はその周辺
バッファ回路30,40がECLの入力レベルあるいはECLの出
力レベルを持ち、外部から見た電気的特性はECLのそれ
と全く同じである。従って、そのままECLと接続してデ
ジタル回路システムを組むことができる。ただ、その内
部の論理回路20は、前述したようにＣ−MOS型回路によ
って構成されているため、集積密度が高めやすくなって
いる。
これとともに、低消費電力化され、これにより内部論理
回路がECLで構成された半導体集積回路装置に比べる
と、その内部の発熱量が大幅に少なくなっている。従っ
て、そのパッケージ構造も、特別なヒートシングを使用
することなく簡単に構成されている。
さらに、周辺バッファ30,40が少なくとも外部と接続さ
れる側にバイポーラトランジスタを用いて構成されるこ
とにより、MOS型の論理用半導体集積回路装置では不可
欠であった入力保護回路が省略できる。さらにまた、論
理信号の入出力がECLの低インピーダンスでもって高速
に行なわれることにより、Ｃ−MOSからなる内部論理回
路20の動作速度が損われることなく外部に現われるよう
になる。これらにより、Ｃ−MOS型論理回路とECLの両方
の利点を兼ね備えた半導体集積回路装置が可能になる。
上記内部論理回路20の機能としては、比較的高集積密度
が要求される回路機能、例えばRAM（ランダムアクセス
・メモリ），ゲートアレイなどが特に適している。
〔効果〕
（１） 内部の論理回路をMOSで構成する一方、周辺の
バッファ回路をバイポーラトランジスタを用いて構成す
ることにより、MOSで構成され論理回路機能をそのままE
CLとともに使用することができるという効果が得られ
る。
（２） 内部の論理回路をＣ−MOSで構成する一方、周
辺のバッファ回路をバイポーラトランジスタによるECL
あるいはECLとレベル互換性のあるバイポーラ型デジタ
ル回路を用いて構成することにより、Ｃ−MOSによって
論理回路が構成されている半導体集積回路装置とECLに
よる論理回路が構成されている半導体集積回路装置とを
そのまま接続して使用することができるという効果が得
られる。
（３） 内部の論理回路をＣ−MOSで構成する一方、周
辺のバッファ回路をバイポーラトランジスタによるECL
あるいはECLとレベル互換性のあるバイポーラ型デジタ
ル回路を用いて構成することにより、低消費電力化と動
作速度の向上とが共に達成できるようになるという効果
が得られる。
（４） 内部の論理回路をＣ−MOSで構成する一方、周
辺のバッファ回路をバイポーラトランジスタによるECL
あるいはECLとレベル互換性のあるバイポーラ型デジタ
ル回路を用いて構成することにより、集積密度の高い等
価ECL型の論理用半導体集積回路が構成されるという効
果が得られる。
（５） 内部の論理回路をＣ−MOSで構成する一方、周
辺のバッファ回路をバイポーラトランジスタによるECL
あるいはECLとレベル互換性のあるバイポーラ型デジタ
ル回路を用いて構成することにより、高集積密度でもっ
て発熱量の少ない等価ECL型論理用半導体集積回路が構
成されるという効果が得られる。
（６） 内部の論理回路をＣ−MOSで構成する一方、周
辺のバッファ回路をバイポーラトランジスタによるECL
あるいはECLとレベル互換性のあるバイポーラ型デジタ
ル回路を用いて構成することにより、保護回路が不要に
なるという効果が得られる。
（７） 内部の論理回路をＣ−MOSで構成する一方、周
辺のバッファ回路をバイポーラトランジスタによるECL
あるいはECLとレベル互換性のあるバイポーラ型デジタ
ル回路を用いて構成することにより、内部のＣ−MOS型
論理回路の動作速度が損われずに外部に現われるという
効果が得られる。
上記（１）〜（７）により、さらにＣ−MOS型半導体集
積回路装置とECLの両者の利点を兼ね備えた論理用半導
体集積回路装置が得られるという相乗効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記バイポ
ーラトランジスタQ1〜Q8はショットキーバリヤダイオー
ド付のものであってもよい。また、内部論理回路20は、
Ｃ−MOS以外に、例えばnMOSあるいはpMOSで構成された
ものであってもよい。
〔利用分野〕
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である論理用Ｃ−MOS型半
導体集積回路装置の周辺インターフェイスに関する技術
に適用した場合について説明したが、それに限定される
ものではなく、例えば、内部論理回路が内部的にMIS型
素子で構成される論理用半導体集積回路装置における回
路技術などにも適用できる。少なくともMIS型素子を用
いて構成される論理回路の入出力をECLレベルで入出力
する条件のものには適用できる。
【図面の簡単な説明】
第１図はこの発明に先だって本発明者により検討された
Ｃ−MOS型論理用半導体集積回路装置の一例を示すブロ
ック図、 第２図は第１図の一部を拡大して示す回路図、 第３図はこの発明に係る論理用半導体集積回路装置の一
実施例を示すブロック図、 第４図は第３図の一部を拡大して示す回路図、 第５図はこの発明に係る論理用半導体集積回路装置の入
力バッファ回路付近の一実施例を示す回路図、 第６図はこの発明に係る論理用半導体集積回路装置の出
力バッファ回路付近の一参考例を示す回路図、 第７図はこの発明に係る論理用半導体集積回路装置の出
力バッファ回路付近の別の参考例を示す回路図、 第８図はこの発明に係る論理用半導体集積回路装置の出
力バッファ回路付近のさらに別の参考例を示す回路図、 第９図はこの発明に係る論理用半導体集積回路装置の出
力バッファ回路付近のさらに一実施例を示す回路図、 第10図はこの発明に係る論理用半導体集積回路装置の出
力バッファ回路に多入力論理機能を持たせた場合の実施
例を示す回路図、 第11図はこの発明に係る論理用半導体集積回路装置の出
力バッファ回路付近のさらに別の参考例を示す回路図、 第12図はこの発明に係る論理用半導体集積回路装置の出
力バッファ回路に多入力論理機能を持たせた場合の別の
参考例を示す回路図、 第13図はこの発明に係る論理用半導体集積回路装置が形
成された半導体チップの一例を示す平面図、 第14図はこの発明に係る論理用半導体集積回路装置が形
成された半導体チップがリードフレームに接続される状
態の一例を示す平面図、 第15図はパッケージに納められた状態を示す斜視図であ
る。 10……論理用半導体集積回路装置、20……Ｃ（コンプリ
メンタリ）−MOS型内部論理回路、30……入力バッファ
回路、32……入力保護回路、Cin……Ｃ−MOS電界効果ト
ランジスタのゲート入力容量、34……レベル変換回路、
40……出力バッファ回路、44……レベル変換回路、Pin
……入力端子パッド、Pout……出力端子パッド、Vcc…
…プラス側電源、Vee……マイナス側電源、Vbb……基準
電位、Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q71,Q72,Q8……バイポー
ラトランジスタ、F1,F2,F3,F4,F5,F6,F7,F71,F8……MOS
電界効果トランジスタ、R1,R2,R3,R4,R5,R6,R7,R8……
抵抗、Is……定電流回路、IV……インバータ、NOR……
否定論理和、A,B……論理入力、,X……論理出力、100
……半導体チップ、LF……リードフレーム。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】Ｃ−MOS電界効果トランジスタからなる内
    部論理回路を有する半導体集積回路装置において、上記
    内部論理回路と入力端子パッドとの間には、入力端子パ
    ッドより入力されたECLレベルの信号を内部論理回路に
    適したレベルの信号に変換して供給する入力バッファ回
    路が接続され、また上記内部論理回路と出力端子パッド
    との間には、互いにエミッタが共通接続された一対のバ
    イポーラ・トランジスタとその共通エミッタ側に接続さ
    れた定電流回路と上記バイポーラ・トランジスタのベー
    ス・コレクタ間に接続された信号入力用MOS電界効果ト
    ランジスタとからなる電流スイッチ回路と、上記バイポ
    ーラ・トランジスタのコレクタ電圧を受けるエミッタフ
    ォロワ型バイポーラ・トランジスタとからなる出力バッ
    ファ回路が接続され、上記内部論理回路から出力された
    Ｃ−MOSレベルの信号を上記出力バッファ回路によってE
    CLレベルの信号に変換して出力するようにされてなるこ
    とを特徴とする半導体集積回路装置。
  2. 【請求項２】上記一対のバイポーラ・トランジスタのう
    ち一方のベース・コレクタ間には複数個の信号入力用MO
    S電界効果トランジスタが互いに並列接続されていると
    ともに、上記一対のバイポーラ・トランジスタのうち他
    方のベース・コレクタ間に接続されたMOS電界効果トラ
    ンジスタのゲート端子には上記複数の信号入力の論理を
    とった信号が入力されるようにされてなることを特徴と
    する特許請求の範囲第１項記載の半導体集積回路装置。
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