JPS6051325A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 72
- 239000000872 buffer Substances 0.000 claims abstract description 100
- 230000005669 field effect Effects 0.000 claims description 34
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 241001125929 Trisopterus luscus Species 0.000 abstract description 21
- 238000001378 electrochemiluminescence detection Methods 0.000 abstract 6
- 230000002093 peripheral effect Effects 0.000 description 24
- 238000010586 diagram Methods 0.000 description 13
- 230000000295 complement effect Effects 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 11
- 230000010354 integration Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- 238000004898 kneading Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000002195 synergetic effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/0554—External layer
- H01L2224/0555—Shape
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体技術さらには半導体集積回路装置に
適用して特に有効な技術に関するもので、たとえば、Ｍ
Ｉ８ （金属−絶縁物一半導体）型素子で論理回路が構
成される半導体集積回路装置に利用して有効な技術に関
するものである。
適用して特に有効な技術に関するもので、たとえば、Ｍ
Ｉ８ （金属−絶縁物一半導体）型素子で論理回路が構
成される半導体集積回路装置に利用して有効な技術に関
するものである。
本発明者は、半導体技術、特に、ＭＩＳ型素子で論理回
路が構成される半導体集積回路装置の回路技術について
以下に述べるような技術を検討した。
路が構成される半導体集積回路装置の回路技術について
以下に述べるような技術を検討した。
第１図および第２図はこの発明に先立って本発明者によ
り検討さハたＣ−ＭＯ８型半導体集積回路装置の一例を
示す。同図に示す半導体集積回路装ｆ１０は、内部論理
回路２０と周辺バッファ回路３０．４０などによって構
成さハている。各回°路２０，３０．４０はいずれもＭ
Ｏ８型素子とくにＣ−Ｍｏ５ｔ界効果トランジスタを用
いて構成さｈている。
り検討さハたＣ−ＭＯ８型半導体集積回路装置の一例を
示す。同図に示す半導体集積回路装ｆ１０は、内部論理
回路２０と周辺バッファ回路３０．４０などによって構
成さハている。各回°路２０，３０．４０はいずれもＭ
Ｏ８型素子とくにＣ−Ｍｏ５ｔ界効果トランジスタを用
いて構成さｈている。
周辺バッファ回路３０．４０は、入力バッファ回路３０
と出力バッファ回路４０とがある。内部論理回路２０は
、それらのバッファ回路３０ 、４０を介して入力端子
パッドＰｉｎおよび出力端子パッドＰｏｕｔ に接続さ
れる。周辺バッファ回路３０゜４０を構成する素子は、
内部論理回路２０を構成する素子に比べて、十分に大き
な電流容量も持つＭＯ８型素子が使用される。このため
、その素子のサイズ本十分に大きく形成されている。そ
の代わり、内部論理回路を構成する素子は非常に小さく
形成され、これにより高集積密度が得られるようになっ
ている。
と出力バッファ回路４０とがある。内部論理回路２０は
、それらのバッファ回路３０ 、４０を介して入力端子
パッドＰｉｎおよび出力端子パッドＰｏｕｔ に接続さ
れる。周辺バッファ回路３０゜４０を構成する素子は、
内部論理回路２０を構成する素子に比べて、十分に大き
な電流容量も持つＭＯ８型素子が使用される。このため
、その素子のサイズ本十分に大きく形成されている。そ
の代わり、内部論理回路を構成する素子は非常に小さく
形成され、これにより高集積密度が得られるようになっ
ている。
この種のＣ−′ＭＯ８型半導体集積回路装雪１０は、電
力消費が少なく、こねより発熱量も少ない。
力消費が少なく、こねより発熱量も少ない。
これらの理由により、この種のＣ−ＭＯＢ型半導体集積
回路装置ではその集積密度を高めることが比較釣行ない
やすい。
回路装置ではその集積密度を高めることが比較釣行ない
やすい。
しかしながら、この半導体集積回路装置１０の入力端子
ＰｉｎにＥＣＬレベルの入力信号（そのハイレベルＶｉ
ｈが−０，９■、そのローレベルＶｉＬが−１，７Ｖ）
が供給さ引、出力端子ｐｏｕｔからＥＣＩ。
ＰｉｎにＥＣＬレベルの入力信号（そのハイレベルＶｉ
ｈが−０，９■、そのローレベルＶｉＬが−１，７Ｖ）
が供給さ引、出力端子ｐｏｕｔからＥＣＩ。
レベルの出力信号（そのハイレベルｖＯｈが〜０，９■
そのＶＯＬが−１，７Ｖ）を取り出し、−４，５ボルト
の負電源電圧■ｅｅが供給される。内部論理回路２０を
構成するＰチャンネルＭＯ８ＦＢＴＦＩ 。
そのＶＯＬが−１，７Ｖ）を取り出し、−４，５ボルト
の負電源電圧■ｅｅが供給される。内部論理回路２０を
構成するＰチャンネルＭＯ８ＦＢＴＦＩ 。
ＮチャンネルＭＯ８ＦＥＴＦ２を可能な限り小さな素子
面積で形成するためには、各チャンネルの幅Ｗと長さＬ
の比Ｗ／Ｌは両ＭＯ８ＦＥＴＦ１ 。
面積で形成するためには、各チャンネルの幅Ｗと長さＬ
の比Ｗ／Ｌは両ＭＯ８ＦＥＴＦ１ 。
Ｆ２についても互いに等しくする必要があり、その結果
ＭＯ８ＦＥＴＦ１ 、Ｆ２により構成されたＣＭＯＳイ
ンバータのロジックスレッシュホールドは負電源電圧■
ｅｅの約半分の値（−２，２５ボルト）となる。
ＭＯ８ＦＥＴＦ１ 、Ｆ２により構成されたＣＭＯＳイ
ンバータのロジックスレッシュホールドは負電源電圧■
ｅｅの約半分の値（−２，２５ボルト）となる。
従って１人力″ソファ回路３０は入力端子Ｐｉｎの入力
信号をレベル交換した後に内部論理回路２０に供給する
必要があり、このレベル変換のためＭＯ８ＦＥＴＦ３
、Ｆ４の比Ｗ／Ｌを大きな値としなけｈばならない。さ
らに入力バッファ回路３０の出力駆動能力も向上する必
要があり、このためＭＯ８ＦＥＴＦ３ 、Ｆ４のオン抵
抗ＲＯｎを充分小さな値にしなければならない。従って
入力バッファ回路３０は半導体チップ表面で大きな占有
面積でしか形成されなくなる。
信号をレベル交換した後に内部論理回路２０に供給する
必要があり、このレベル変換のためＭＯ８ＦＥＴＦ３
、Ｆ４の比Ｗ／Ｌを大きな値としなけｈばならない。さ
らに入力バッファ回路３０の出力駆動能力も向上する必
要があり、このためＭＯ８ＦＥＴＦ３ 、Ｆ４のオン抵
抗ＲＯｎを充分小さな値にしなければならない。従って
入力バッファ回路３０は半導体チップ表面で大きな占有
面積でしか形成されなくなる。
一方、出力バッファ回路４０は出力端子ｐｏｕｔから所
定の値の出力＊Ｒを外部に供給する時にその出力電圧は
所定のハイレベル■ｏｈ （−０，９Ｖ）以下にならな
いこと、逆に出力端子Ｐｏｕｔから所定の値の出力電流
を内部に吸込む時その田力電圧は所定のローレベルＶｏ
ｌ （−１，７Ｖ）以上にならないことが必要となる。
定の値の出力＊Ｒを外部に供給する時にその出力電圧は
所定のハイレベル■ｏｈ （−０，９Ｖ）以下にならな
いこと、逆に出力端子Ｐｏｕｔから所定の値の出力電流
を内部に吸込む時その田力電圧は所定のローレベルＶｏ
ｌ （−１，７Ｖ）以上にならないことが必要となる。
このためには、出力バッファ回路４０を構成するＭＯ８
ＦＥＴＦ５ 、Ｆ６のオン抵抗Ｒｏｎを小さな値とする
必要があり、Ｍ０８ＦＥＴＦ５ 、Ｆ６の比Ｗ／Ｌも同
様に大きな値に設足しなければならない。従って、出力
バッファ回路４０も同様に半導体チップ表面で大きな占
領面積をとることになる。
ＦＥＴＦ５ 、Ｆ６のオン抵抗Ｒｏｎを小さな値とする
必要があり、Ｍ０８ＦＥＴＦ５ 、Ｆ６の比Ｗ／Ｌも同
様に大きな値に設足しなければならない。従って、出力
バッファ回路４０も同様に半導体チップ表面で大きな占
領面積をとることになる。
また、Ｃ−ＭＯ８電界効果トランジスタのケートは静電
気あるいはサージ電圧などによって絶縁破壊さねやすい
。このため、この種のＣ−ＭＯ８型半導体集積回路装置
では、第１図および第２図に示すように、周辺バッファ
回路とくに入力バッファ回路３０と入力端子パッドＰｉ
ｎとの間に入力保護回路３２を大引ることが不可欠であ
る。しかし、この保護回路３２け、こわを形成するため
にかなりのレイアウト面積を占有するとともに、入力論
理信号の立上がりあるいは立下りを鈍らせ、これが動作
速度を遅らせる要因のひとつとなる。
気あるいはサージ電圧などによって絶縁破壊さねやすい
。このため、この種のＣ−ＭＯ８型半導体集積回路装置
では、第１図および第２図に示すように、周辺バッファ
回路とくに入力バッファ回路３０と入力端子パッドＰｉ
ｎとの間に入力保護回路３２を大引ることが不可欠であ
る。しかし、この保護回路３２け、こわを形成するため
にかなりのレイアウト面積を占有するとともに、入力論
理信号の立上がりあるいは立下りを鈍らせ、これが動作
速度を遅らせる要因のひとつとなる。
この発明の目的は、内部論理回路をＭＯ８回路で構成す
るとともに内部論理回路の出力信号をＥＣＬレベルの出
力信号に変換するための出力バッファ回路を小さな占有
面積で形成できるような半導体集積回路技術を提供する
ものである。
るとともに内部論理回路の出力信号をＥＣＬレベルの出
力信号に変換するための出力バッファ回路を小さな占有
面積で形成できるような半導体集積回路技術を提供する
ものである。
特に、Ｃ（コンプリメンタリ）−ＭＯ８トランジスタに
よって論理回路が構成されている半導体集積回路を、Ｅ
ＣＬによる論理回路が構成さねている半導体集積回路
に接続して使用できるようにした半導体集積回路技術を
提供するものである。
よって論理回路が構成されている半導体集積回路を、Ｅ
ＣＬによる論理回路が構成さねている半導体集積回路
に接続して使用できるようにした半導体集積回路技術を
提供するものである。
また、論理回路用Ｃ−ＭＯ８型半導体集積回路装置の動
作速度を改善して、例えばＥＣＬとともに使用しても、
該ＥＣＬの動作速度をそれほど損わなくてもすむように
した半導体集積回路技術を提供するものでおる。
作速度を改善して、例えばＥＣＬとともに使用しても、
該ＥＣＬの動作速度をそれほど損わなくてもすむように
した半導体集積回路技術を提供するものでおる。
さらに、Ｃ−ＭＯ８型論理回路とＥＣＬの両者の利点を
兼ね備えることができるようにした半導体集積回路技術
を提供するものである。
兼ね備えることができるようにした半導体集積回路技術
を提供するものである。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すわば、下記のとおりである。
を簡単に説明すわば、下記のとおりである。
すなわち、内部の論理回路を電圧駆動型の？１１４ＩＳ
型素子で構成するとともに、周辺のバッファ回路をＥＣ
ＩＩるいはバイポーラトランジスタを用いて構成するこ
とにより、両者をそのまま接続して使用できるようにす
るとともに、両者の利点を併せ持つことができるように
するという目的を達成するものである。
型素子で構成するとともに、周辺のバッファ回路をＥＣ
ＩＩるいはバイポーラトランジスタを用いて構成するこ
とにより、両者をそのまま接続して使用できるようにす
るとともに、両者の利点を併せ持つことができるように
するという目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一あるいは相当する部分は同一符
号で示す。
号で示す。
第３図および４図は、この発明に係る半導体集積回路装
置の一実施例を示す。
置の一実施例を示す。
同図に示す半導体集積回路装置１０は、Ｃ−Ｎ０８１１
ｒ界効果トランジスタで構成された内部論理回路２０と
周辺バッファ回路３０．４０とを有する。周辺バッファ
回路３０．４０は入力バッファ回路３０と出力バッファ
回路４０とがある。内部論理回路２０は、そわらのバッ
ファ回路３０ 、４０を介して入力端子パッドＰｉｎお
よび出力端子パッドＰｏｕｔに接続される。
ｒ界効果トランジスタで構成された内部論理回路２０と
周辺バッファ回路３０．４０とを有する。周辺バッファ
回路３０．４０は入力バッファ回路３０と出力バッファ
回路４０とがある。内部論理回路２０は、そわらのバッ
ファ回路３０ 、４０を介して入力端子パッドＰｉｎお
よび出力端子パッドＰｏｕｔに接続される。
周辺バッファ回路３０．４０を構成する素子は、内部論
理回路２０を構成する素子がＣ−Ｍ ＯＳ ！。
理回路２０を構成する素子がＣ−Ｍ ＯＳ ！。
弁効果トランジスタＦ３ 、Ｆ４であるのに対し、バイ
ポーラトランジスタＱｌ 、Ｑ２ 、 Ｑ３ 、Ｑ４゜
Ｑ５ 、Ｑ６が使用されている。さらに、その周辺バッ
ファ回路３０．４０のバイポーラトランジスタは、ＥＣ
ＬＩるいはＥＣＬとレベルの互換性があるデジタル回路
を構成する。その詳細な回路構成については後述する。
ポーラトランジスタＱｌ 、Ｑ２ 、 Ｑ３ 、Ｑ４゜
Ｑ５ 、Ｑ６が使用されている。さらに、その周辺バッ
ファ回路３０．４０のバイポーラトランジスタは、ＥＣ
ＬＩるいはＥＣＬとレベルの互換性があるデジタル回路
を構成する。その詳細な回路構成については後述する。
また、内部論理回路２０と周辺バッファ回路３０．４０
との間には特に限定さねないが他のバッファ回路３４．
４４が介在させられている。これも、その詳細は後述す
る。
との間には特に限定さねないが他のバッファ回路３４．
４４が介在させられている。これも、その詳細は後述す
る。
以上により、入力端子パッドＰｉｎにはＥＣＬレベルの
論理信号を入力させることができる。このＥＣＬレベル
の論理入力信号は、ＥＣＬからなる入力バッファ回路３
０によってＣ−ＭＯ８温論理回路のレベルに変換さねた
後他のバッファ回路３４を介して内部論理回路２０に与
えられる。
論理信号を入力させることができる。このＥＣＬレベル
の論理入力信号は、ＥＣＬからなる入力バッファ回路３
０によってＣ−ＭＯ８温論理回路のレベルに変換さねた
後他のバッファ回路３４を介して内部論理回路２０に与
えられる。
他方、他のバッファ４４を介して得られた内部論理回路
２０の出力信号は、一旦出力バッファ４０にてＥＣＬレ
ベルに変換さｈ、しかる後に出力端子バッドＰｏｕｔに
導出される。この出力端子ｐｏｕｔに導出さ引た出力信
号は、他のＥＣＬを直接駆動することができる。
２０の出力信号は、一旦出力バッファ４０にてＥＣＬレ
ベルに変換さｈ、しかる後に出力端子バッドＰｏｕｔに
導出される。この出力端子ｐｏｕｔに導出さ引た出力信
号は、他のＥＣＬを直接駆動することができる。
以上のようにして、実質的にＣ−１１４ＯＳトランジス
タで構成さｈている論理回路をバイポーラトランジスタ
を用いたＥＣＬに直接接続して使用することができるよ
うになっている。つまり、ＥＣＬに対していわゆる端子
の互換性（ピン・コンパチブル）を持つことができる。
タで構成さｈている論理回路をバイポーラトランジスタ
を用いたＥＣＬに直接接続して使用することができるよ
うになっている。つまり、ＥＣＬに対していわゆる端子
の互換性（ピン・コンパチブル）を持つことができる。
しかし、ここでさらに注目すべきことは、Ｃ−ＭＯＳ型
の半導体集積回路装置をＥＣＬＫ接続できるパいうこと
だけではなく、これに伴ってＣ−ＭＯ８型半導体集積回
路装置の欠点がかなり改善されるようになっているとい
うことである。
の半導体集積回路装置をＥＣＬＫ接続できるパいうこと
だけではなく、これに伴ってＣ−ＭＯ８型半導体集積回
路装置の欠点がかなり改善されるようになっているとい
うことである。
先ず、入力バッファ回路３０がＥＣＬで構成されている
ことにより、その入力回路が静電気やサージによって破
壊される恐わが小さくなっている。
ことにより、その入力回路が静電気やサージによって破
壊される恐わが小さくなっている。
これにより、入力保護回路が不要となって、該入力保護
回路による入力信号の立上がりあるいは立下りの鈍化が
防げるようになり、動作遅ねの原因のひとつが解消する
。こわとともに、保護回路を形成するためのレイアウト
面積が節約される。
回路による入力信号の立上がりあるいは立下りの鈍化が
防げるようになり、動作遅ねの原因のひとつが解消する
。こわとともに、保護回路を形成するためのレイアウト
面積が節約される。
また、内部論理回路２０は、これを構成するＣ−ＭＯ８
電界効果トランジスタの素子サイズが小さいので、動作
速度を高めやすい。この内部論理回路２０の比較的速い
動作速度は、上記バッファ回路３０．４０を動作速度の
速いＢＣＬあるいはＥＣＬとレベル互換性のあるデジタ
ル回路で構成することにより、そのまま半導体集積回路
装置１０の全体の動作速度とすることができるようにな
る。つまり、周辺バッファ回路３０．４０をＥＣＬある
ＩＡはＥＣＬとレベル互換性のあるデジタル回路で構成
することにより、Ｃ−ＭＯＳ型の内部論理回路２０を構
成するＭＯ８型素子のサイズを小形化することによる動
作速度の向上が、そのまま活かされるようになる。これ
より、Ｃ−ＭＯ８型半導体集積回路装置といえども、が
なりの高速動作が可能になり、ＥＣＬとともに使用して
も、そのＢＣＬの高速特性をそれほど損わずにすむよう
になる。従って、ＥＣＬの高速性とＣ−ＭＯ８型論理回
路の低消費電流および高集積密度化しやすいという、双
方の利点を兼ね備えた半導体集積回路装置１０が得ら引
るようになる。
電界効果トランジスタの素子サイズが小さいので、動作
速度を高めやすい。この内部論理回路２０の比較的速い
動作速度は、上記バッファ回路３０．４０を動作速度の
速いＢＣＬあるいはＥＣＬとレベル互換性のあるデジタ
ル回路で構成することにより、そのまま半導体集積回路
装置１０の全体の動作速度とすることができるようにな
る。つまり、周辺バッファ回路３０．４０をＥＣＬある
ＩＡはＥＣＬとレベル互換性のあるデジタル回路で構成
することにより、Ｃ−ＭＯＳ型の内部論理回路２０を構
成するＭＯ８型素子のサイズを小形化することによる動
作速度の向上が、そのまま活かされるようになる。これ
より、Ｃ−ＭＯ８型半導体集積回路装置といえども、が
なりの高速動作が可能になり、ＥＣＬとともに使用して
も、そのＢＣＬの高速特性をそれほど損わずにすむよう
になる。従って、ＥＣＬの高速性とＣ−ＭＯ８型論理回
路の低消費電流および高集積密度化しやすいという、双
方の利点を兼ね備えた半導体集積回路装置１０が得ら引
るようになる。
次に、各部の実施例について詳述する。
第５図は上記入力バッファ回路３０および他のバッファ
３４の一実施例を示す。
３４の一実施例を示す。
先ず、入力バッファ回路３０は、１対のバイポーラトラ
ンジスタＱｌ、Ｑ２と定電流回路Ｉｓを用いて構成され
る。
ンジスタＱｌ、Ｑ２と定電流回路Ｉｓを用いて構成され
る。
各トランジスタＱｌ、Ｑ２のコレクタはそれぞわ直列負
荷抵抗Ｒ１，Ｒ，２を介してプラス側電源ＶＣＣに接続
される。また、各トランジスタＱｌ。
荷抵抗Ｒ１，Ｒ，２を介してプラス側電源ＶＣＣに接続
される。また、各トランジスタＱｌ。
Ｑ２のエミッタは共通接続され、定電流回路Ｉｓを介し
てマイナス側電源■ｅｅに接続さｈる。一方トランジス
タＱ１のベースには入力端子パッドＰｉｎを介して外部
からのＥＣＬレベルの入力論理信号が与えられる。他方
のトランジスタＱ２のペースには基準電位ｖｂｂが印加
される。
てマイナス側電源■ｅｅに接続さｈる。一方トランジス
タＱ１のベースには入力端子パッドＰｉｎを介して外部
からのＥＣＬレベルの入力論理信号が与えられる。他方
のトランジスタＱ２のペースには基準電位ｖｂｂが印加
される。
この基準電位ｖｂｂは、ＥｃＬレベルの入力論理信号が
とる高低２値の論理レベル″Ｈ”と“Ｌ”の中間レベル
に設定されている。これにより１対のバイポーラトラン
ジスタＱｌ、Ｑ２は互いにエミッタ結合され、入力論理
信号に応じていずわ−か一方が導通駆動さｈる差動対を
構成する。従って、トランジスタＱ２のコレクタからは
Ｖｃｃ （ＧＮＤ）レベルのハイレベル出力とＶＣＣ−
Ｒ２・■Ｓのレベルのローレベル出力が得られる。つま
り、入力バッファ回ｗｒ３０は入力レベル変換を実行す
るＥＣＬを構成する。このＥＣＬからなる入カパッ７ア
回路３０の出力は、他方のトランジスタＱ２のコレクタ
から取出されて上記他のバッファ３４を介してＣ−ＭＯ
８型内部論理回路２ｏに入力される。
とる高低２値の論理レベル″Ｈ”と“Ｌ”の中間レベル
に設定されている。これにより１対のバイポーラトラン
ジスタＱｌ、Ｑ２は互いにエミッタ結合され、入力論理
信号に応じていずわ−か一方が導通駆動さｈる差動対を
構成する。従って、トランジスタＱ２のコレクタからは
Ｖｃｃ （ＧＮＤ）レベルのハイレベル出力とＶＣＣ−
Ｒ２・■Ｓのレベルのローレベル出力が得られる。つま
り、入力バッファ回ｗｒ３０は入力レベル変換を実行す
るＥＣＬを構成する。このＥＣＬからなる入カパッ７ア
回路３０の出力は、他方のトランジスタＱ２のコレクタ
から取出されて上記他のバッファ３４を介してＣ−ＭＯ
８型内部論理回路２ｏに入力される。
他のバッファ３４はｐチャンネルＮＯｓｌｌ界効果トラ
ンジスタＦ１とｎチャンネルＭｏ５ｔ界効果トランジス
タＦ２とからなるＣ−ＭＯ８型インバータによって構成
されている。このＣ−ＭＯ８型インバータは、これを構
成する１対のＭＯ８電界効果トランジスタＦｌ、Ｆ２の
各チャンネルの幅Ｗと長さＬの比Ｗ／Ｌが互いに対称な
場合は、その入力しきい値が電源ＶＣＣとｖｅｅのほぼ
中間のレベルになる。さらに、このＣ−ＭＯ８型インバ
ータ３４の入力しきい値がｖｃｃとＶＣＣ−Ｒ２−Ｉｓ
との間にあることが極めて重要である。
ンジスタＦ１とｎチャンネルＭｏ５ｔ界効果トランジス
タＦ２とからなるＣ−ＭＯ８型インバータによって構成
されている。このＣ−ＭＯ８型インバータは、これを構
成する１対のＭＯ８電界効果トランジスタＦｌ、Ｆ２の
各チャンネルの幅Ｗと長さＬの比Ｗ／Ｌが互いに対称な
場合は、その入力しきい値が電源ＶＣＣとｖｅｅのほぼ
中間のレベルになる。さらに、このＣ−ＭＯ８型インバ
ータ３４の入力しきい値がｖｃｃとＶＣＣ−Ｒ２−Ｉｓ
との間にあることが極めて重要である。
第６図は上記出力７７７７回路４ｏおよび他のバッファ
４４の一実施例を示す。
４４の一実施例を示す。
先ず、出力バッファ回路４ｏは、１対のバイポーラトラ
ンジスタＱ３ 、Ｑ４と定電流回路Ｉｓを用いて構成さ
れる。
ンジスタＱ３ 、Ｑ４と定電流回路Ｉｓを用いて構成さ
れる。
各トランジスタＱ３．Ｑ４のコレクタはそゎそれ直列負
荷抵抗Ｒ３、Ｒ４を介してプラス側電源ＶＣＣに接続さ
れる。また、各トランジスタＱ３゜Ｑ４のエミッタは共
通接続さね、定電流回路Ｉｓを介してマイナス側電源ｖ
ｅｅに接続される。一方のトランジスタＱ３のベースに
は、他のバッファ４４を介して内部論理回路２０からの
Ｃ−ＮＯ８レベル出力論理信号が与えられる。他方のト
ランジスタＱ４のベースには基準電位ｖｂｂが印加さ幻
る。この基準電位■ｂｂは、このＣ−ＮＯ８レベルの出
力論理信号がとる高低２値の論理レベル″Ｈ”と′Ｌ”
の中間レベルに設定されている。こねにより、１対のバ
イポーラトランジスタＱ３ 、Ｑ４は互いにエミッタ結
合され、入力論理信号に応じていずれか一方導通駆動さ
れる差動対を構成する。
荷抵抗Ｒ３、Ｒ４を介してプラス側電源ＶＣＣに接続さ
れる。また、各トランジスタＱ３゜Ｑ４のエミッタは共
通接続さね、定電流回路Ｉｓを介してマイナス側電源ｖ
ｅｅに接続される。一方のトランジスタＱ３のベースに
は、他のバッファ４４を介して内部論理回路２０からの
Ｃ−ＮＯ８レベル出力論理信号が与えられる。他方のト
ランジスタＱ４のベースには基準電位ｖｂｂが印加さ幻
る。この基準電位■ｂｂは、このＣ−ＮＯ８レベルの出
力論理信号がとる高低２値の論理レベル″Ｈ”と′Ｌ”
の中間レベルに設定されている。こねにより、１対のバ
イポーラトランジスタＱ３ 、Ｑ４は互いにエミッタ結
合され、入力論理信号に応じていずれか一方導通駆動さ
れる差動対を構成する。
つまり、ＥＣＬを構成する。このＥＣＬからなる出力７
７７７回路４０の出力は、各トランジスタＱ３．Ｑ４の
コレクタからそれぞれ取出され、バイポーラトランジス
タＱ５ 、Ｑ６からなるエミッタフォロワ回路を経て出
力端子Ｐｏｕｔに導出される。
７７７回路４０の出力は、各トランジスタＱ３．Ｑ４の
コレクタからそれぞれ取出され、バイポーラトランジス
タＱ５ 、Ｑ６からなるエミッタフォロワ回路を経て出
力端子Ｐｏｕｔに導出される。
トランジスタＱ５のエミッタ（ｐｏｕｔ）より得られる
ハイレベル出力ｖｏｈドローレベル出力ｖｏｌは、Ｖｏ
ｈ＝Ｖｃｃ−Ｒ３・ＩＢＱ５−ＶＢｅＱ５ＶＯＩ ＝Ｖ
ＣＣ−Ｒ３−Ｉｓ −ＶＢｅＱ５となる。トランジスタ
Ｑ６のエミッタ（Ｐｏｕｔ）より得られるハイレベル出
力■ｏｈとローレベル出力ＶＯＩは、 Ｖｏｈ＝Ｖｃｃ −Ｒ４・ＩＢＱ６−ＶＢｅＱ６ＶＯＩ
＝ＶＣＣ−Ｒ３−Ｉｓ −ＶＢｅＱ６とナル。コノ■
Ｏｈト■Ｏｌトカ一〇、９Ｖと−１，７Ｖになるように
Ｒ３，Ｒ４，Ｉｓ等を設定すれば良い。
ハイレベル出力ｖｏｈドローレベル出力ｖｏｌは、Ｖｏ
ｈ＝Ｖｃｃ−Ｒ３・ＩＢＱ５−ＶＢｅＱ５ＶＯＩ ＝Ｖ
ＣＣ−Ｒ３−Ｉｓ −ＶＢｅＱ５となる。トランジスタ
Ｑ６のエミッタ（Ｐｏｕｔ）より得られるハイレベル出
力■ｏｈとローレベル出力ＶＯＩは、 Ｖｏｈ＝Ｖｃｃ −Ｒ４・ＩＢＱ６−ＶＢｅＱ６ＶＯＩ
＝ＶＣＣ−Ｒ３−Ｉｓ −ＶＢｅＱ６とナル。コノ■
Ｏｈト■Ｏｌトカ一〇、９Ｖと−１，７Ｖになるように
Ｒ３，Ｒ４，Ｉｓ等を設定すれば良い。
かくして、出力７７７７回路４ｏはＣ−ＮＯ３レベルの
入力信号をＥＣＬレベルの出力信号にレベル変換する。
入力信号をＥＣＬレベルの出力信号にレベル変換する。
他のバッファ４４はｐチャンネルＭＯ８電界効果トラン
ジスタＦ３とｎチャンネルＭＯ８電界効果トランジスタ
Ｆ４とからなるＣ−ＭＯ８型インバータによって構成さ
れている。このＣ−ＭＯ８型インバータは、既に述べた
ように、これを構成する１対のＭＯ８電界効果トランジ
スタの各チャンネルの幅Ｗと長さＬの比Ｗ／Ｌを対称に
すると、その入力しきい値が電源ＶＣＣとｖｅｅの中間
のレベルに設定さｈている。
ジスタＦ３とｎチャンネルＭＯ８電界効果トランジスタ
Ｆ４とからなるＣ−ＭＯ８型インバータによって構成さ
れている。このＣ−ＭＯ８型インバータは、既に述べた
ように、これを構成する１対のＭＯ８電界効果トランジ
スタの各チャンネルの幅Ｗと長さＬの比Ｗ／Ｌを対称に
すると、その入力しきい値が電源ＶＣＣとｖｅｅの中間
のレベルに設定さｈている。
なお、この実施例においては、ＥＣＬの一方のトランジ
スタＱ３のベースとコレクタ間にショットキーバリヤダ
イオードＤＳを接続することにより、該トランジスタＱ
３が飽和するのを防止するようにし、これにより出力７
７７７回路４ｏでの動作速度を高めるようにしている。
スタＱ３のベースとコレクタ間にショットキーバリヤダ
イオードＤＳを接続することにより、該トランジスタＱ
３が飽和するのを防止するようにし、これにより出力７
７７７回路４ｏでの動作速度を高めるようにしている。
第７図は上記出力バッファ回路４０の別の実施例を示す
。
。
ここでは、出力７７７７回路４０が１対のＭＯ８電界効
果トランジスタＦ５ 、Ｆ６を用いて構成される。
果トランジスタＦ５ 、Ｆ６を用いて構成される。
各トランジスタＦ５ 、Ｆ６のドレインはそれぞわ直列
負荷抵抗Ｒ５，几６を介してプラス側電源ＶＣＣに接続
される。また、各トランジスタＦ５゜Ｆ６のソースは共
通接続され、定電流回路Ｉｓを介してマイナス側電源Ｖ
ｅｅに接続される。一方のトランジスタＦ５のゲートに
は内部論理回路２゜からの出力論理信号が直接与えられ
る。他方のトランジスタＦ６のゲートには、内部論理回
路２０からの出力論理信号がＣ−ＭＯ８インバータＩＶ
によって位相反転されて与えられる。こねによシ、１対
のＭＯ８電界効果トランジスタＦ５ 、Ｒ６は入力論理
信号に応じて相補的に導通駆動される差動対を構成する
。ＭＯ８％界効果トランジスタＦ５ 、Ｒ６のドレイン
からは、反転および非反転の論理出力が取出される。こ
の論理出力はそねそれ、エミッタフォロワ回路を構成す
るバイポーラトランジスタＱ５．Ｑ６のベースに入力さ
れる。
負荷抵抗Ｒ５，几６を介してプラス側電源ＶＣＣに接続
される。また、各トランジスタＦ５゜Ｆ６のソースは共
通接続され、定電流回路Ｉｓを介してマイナス側電源Ｖ
ｅｅに接続される。一方のトランジスタＦ５のゲートに
は内部論理回路２゜からの出力論理信号が直接与えられ
る。他方のトランジスタＦ６のゲートには、内部論理回
路２０からの出力論理信号がＣ−ＭＯ８インバータＩＶ
によって位相反転されて与えられる。こねによシ、１対
のＭＯ８電界効果トランジスタＦ５ 、Ｒ６は入力論理
信号に応じて相補的に導通駆動される差動対を構成する
。ＭＯ８％界効果トランジスタＦ５ 、Ｒ６のドレイン
からは、反転および非反転の論理出力が取出される。こ
の論理出力はそねそれ、エミッタフォロワ回路を構成す
るバイポーラトランジスタＱ５．Ｑ６のベースに入力さ
れる。
そして、そこからＢＣＬレベルの出力として出力端子パ
ッドｐｏｕｔに導出される。
ッドｐｏｕｔに導出される。
この場合、内部論理回路２０の出力レベルと出力端子パ
ッドＰｏｕｔとの間のレベル変換は、１対のＭＯ８電界
効果トランジスタＦ５ 、Ｒ６抵抗Ｒ５、Ｒ６トランジ
スタＱ５．Ｑ６．定電流回路Ｉｓの部分にて行なわれる
。１対のＭＯ８電界効果トランジスタＦ’５．Ｒ６の差
動駆動は内部論理回路２０の出力レベルで行なわれる。
ッドＰｏｕｔとの間のレベル変換は、１対のＭＯ８電界
効果トランジスタＦ５ 、Ｒ６抵抗Ｒ５、Ｒ６トランジ
スタＱ５．Ｑ６．定電流回路Ｉｓの部分にて行なわれる
。１対のＭＯ８電界効果トランジスタＦ’５．Ｒ６の差
動駆動は内部論理回路２０の出力レベルで行なわれる。
すなわち、その差動出力レベルは、直列負荷抵抗Ｒ５、
Ｒ６の値と定電流回路Ｉｓの電流値を選ぶことによって
ＥＣＬレベルの出力に設定される。つまり・ここでは出
力バッファ回路４０がレベル変換の機能を有している。
Ｒ６の値と定電流回路Ｉｓの電流値を選ぶことによって
ＥＣＬレベルの出力に設定される。つまり・ここでは出
力バッファ回路４０がレベル変換の機能を有している。
第８図は上記出力バッファ回路４０のさらに別の実施例
を示す。
を示す。
ここでは、出力バッファ回路４０がｐチャンネルＭＯ８
電界効果トランジスタＦ５とｎチャンネルＭＯＢ電界効
果トランジスタＦ６を用いて構成される。すなわち、互
いにコンプリメンタリな特性を持つ電界効果トランジス
タを用いて構成されている。
電界効果トランジスタＦ５とｎチャンネルＭＯＢ電界効
果トランジスタＦ６を用いて構成される。すなわち、互
いにコンプリメンタリな特性を持つ電界効果トランジス
タを用いて構成されている。
各トランジスタＦ５．Ｆ６のドレインはそれぞれ直列負
荷抵抗Ｒ５、Ｒ６を介してプラス側電源ＶＣＣに接続さ
れる。また、各トランジスタＦ５゜Ｒ６のソースは共通
接続され、定電流回路Ｉｓを介してマイナス側電源■ｅ
ｅに接続される。各トランジスタＦ５ 、Ｒ６のゲート
には内部論理回路２０から出力論理信号がそれぞれ直接
に与えられる。これよシ１対のＭＯ８＠、界効果トラン
ジスタＦ５．Ｆ６は入力論理信号に応じて相補的に導通
駆動される差動対を構成する。ＭＯ８電界効果トランジ
スタＦ５．Ｒ６のドレインからは、反転および非反転の
論理出力が取出される。この論理出力はそれぞれ、エミ
ッタフォロワ回路を構成するバイポーラトランジスタＱ
５．Ｑ６のベースに入力される。そして、そこからＥＣ
Ｌレベルの出力として出力端子パッドｐｏｕｔに導出さ
れる。
荷抵抗Ｒ５、Ｒ６を介してプラス側電源ＶＣＣに接続さ
れる。また、各トランジスタＦ５゜Ｒ６のソースは共通
接続され、定電流回路Ｉｓを介してマイナス側電源■ｅ
ｅに接続される。各トランジスタＦ５ 、Ｒ６のゲート
には内部論理回路２０から出力論理信号がそれぞれ直接
に与えられる。これよシ１対のＭＯ８＠、界効果トラン
ジスタＦ５．Ｆ６は入力論理信号に応じて相補的に導通
駆動される差動対を構成する。ＭＯ８電界効果トランジ
スタＦ５．Ｒ６のドレインからは、反転および非反転の
論理出力が取出される。この論理出力はそれぞれ、エミ
ッタフォロワ回路を構成するバイポーラトランジスタＱ
５．Ｑ６のベースに入力される。そして、そこからＥＣ
Ｌレベルの出力として出力端子パッドｐｏｕｔに導出さ
れる。
この場合、内部論理回路２０の出力レベルと出力端子パ
ッドｐｏｕｔとの間のレベル変換は、第７図に示した実
施例の場合と同様に行なわれる。すなわち、その差動出
力レベルは、直列負荷抵抗Ｒ５、Ｒ６の値と定電流回路
Ｉｓの電流値を選ぶことによってＢＣＬレベルに設定さ
れる。つまり、ここでも出力バッファ回路４０はレベル
変換の機能を有している。他方、この実施例では、第７
図に示した実施例と異なり、互いにコンプリメンタリな
特性を持つｐチャンネルとｎチャンネルのＭＯ８ｔ界効
果トランジスタを使用したことにより、インバータで２
相信号を作らずとも、両トランジスタＦ５．Ｆ６を差動
駆動できるようになっている。これにより、両トランジ
スタＦ５．Ｆ６の駆動タイミングにずれが生じるのを防
止して、その動作速度を高めることができるようになっ
ている。
ッドｐｏｕｔとの間のレベル変換は、第７図に示した実
施例の場合と同様に行なわれる。すなわち、その差動出
力レベルは、直列負荷抵抗Ｒ５、Ｒ６の値と定電流回路
Ｉｓの電流値を選ぶことによってＢＣＬレベルに設定さ
れる。つまり、ここでも出力バッファ回路４０はレベル
変換の機能を有している。他方、この実施例では、第７
図に示した実施例と異なり、互いにコンプリメンタリな
特性を持つｐチャンネルとｎチャンネルのＭＯ８ｔ界効
果トランジスタを使用したことにより、インバータで２
相信号を作らずとも、両トランジスタＦ５．Ｆ６を差動
駆動できるようになっている。これにより、両トランジ
スタＦ５．Ｆ６の駆動タイミングにずれが生じるのを防
止して、その動作速度を高めることができるようになっ
ている。
第９図は出力バッファ回路４０のさらに別の実施例を示
す。
す。
同図に示す出力バッファ回路４０では、バイポーラトラ
ンジスタＱ３ 、Ｑ４とＭＯ８電界効果トランジスタＦ
７ 、Ｒ８とを組合わせた差動回路が構成されている。
ンジスタＱ３ 、Ｑ４とＭＯ８電界効果トランジスタＦ
７ 、Ｒ８とを組合わせた差動回路が構成されている。
先ず、バイポーラトランジスタＱ３ 、Ｑ４ｉ、そのコ
レクタとプラス側電源ＶＣＣとの間に直列負荷抵抗Ｒ３
、Ｒ４がそわぞれ接続され、またその共通エミッタとマ
イナス側電源■ｅｅとの間に定電流回路■Ｓが直列に挿
入されている。さらに、各トランジスタＱ３．Ｑ４は、
そのコレクタとベース間にそねそれＭＯ８電界効果トラ
ンジスタＦ７゜Ｒ８のドレインとソースが接続さねてい
て該電界効果トランジスタＦ７ 、Ｒ８がらベース入力
電流が与えられるようになっている。
レクタとプラス側電源ＶＣＣとの間に直列負荷抵抗Ｒ３
、Ｒ４がそわぞれ接続され、またその共通エミッタとマ
イナス側電源■ｅｅとの間に定電流回路■Ｓが直列に挿
入されている。さらに、各トランジスタＱ３．Ｑ４は、
そのコレクタとベース間にそねそれＭＯ８電界効果トラ
ンジスタＦ７゜Ｒ８のドレインとソースが接続さねてい
て該電界効果トランジスタＦ７ 、Ｒ８がらベース入力
電流が与えられるようになっている。
ＭＯ８電界効果トランジスタＦ７ 、ＦＢは、そのドレ
インがバイポーラトランジスタＱ３ 、 Ｑ４のコレク
タに、そのソースがバイポーラトランジスタＱ３ 、Ｑ
４のベースに接続されている。また、一方のＭＯＳを界
効果トランジスタＦ７のゲートには内部論理回路２０の
論理出力が直接入力されるようになっている。他方、今
一つＭＯ８電界効果トランジスタＦ８のゲートには、内
部論理回路２０の論理出力なＣ−ＭＯ８型インバータＩ
Ｖで位相反転してなる論理出力が入力されるようになっ
ている。これにより、上記２つのバイポーラトランジス
タＱ３．Ｑ４は、内部論理回路２０の出力に応じて相補
駆動される。そして、その相補駆動による出力は、バイ
ポーラトランジスタＱ３゜Ｑ４の各コレクタからそわそ
れに取出され、エミッタフォロワ回路を構成するバイポ
ーラトランジスタＱ５．Ｑ６を経て出力端子パッドＰｏ
ｕｔに導出される。
インがバイポーラトランジスタＱ３ 、 Ｑ４のコレク
タに、そのソースがバイポーラトランジスタＱ３ 、Ｑ
４のベースに接続されている。また、一方のＭＯＳを界
効果トランジスタＦ７のゲートには内部論理回路２０の
論理出力が直接入力されるようになっている。他方、今
一つＭＯ８電界効果トランジスタＦ８のゲートには、内
部論理回路２０の論理出力なＣ−ＭＯ８型インバータＩ
Ｖで位相反転してなる論理出力が入力されるようになっ
ている。これにより、上記２つのバイポーラトランジス
タＱ３．Ｑ４は、内部論理回路２０の出力に応じて相補
駆動される。そして、その相補駆動による出力は、バイ
ポーラトランジスタＱ３゜Ｑ４の各コレクタからそわそ
れに取出され、エミッタフォロワ回路を構成するバイポ
ーラトランジスタＱ５．Ｑ６を経て出力端子パッドＰｏ
ｕｔに導出される。
以上のようにして、内部論理回路２０の出力が（２３）
用カバッ７ア回路４０を介してＥＣＬレベルで外部へ導
出される。
出される。
この実施例の回路におけるレベル変換は、出力バッファ
回路４０７５にその機能を兼ねている。出力バッファ回
路４００Å力しきい値レベルは内部論理回路２０の出力
レベルに合わせて設定する。また、出力バッファ回ｗｒ
４００出力レベルは、第７図に示した実施例の場合と同
様に、直列負荷抵抗Ｒ，３、Ｒ４の値と定電流回路Ｉｓ
の電流値によってＦｉＣＬレベルに設定することができ
る。′また、第９図の実施例では、上記バイポーラトラ
ンジスタＱ３ 、Ｑ４の各ペース・エミッタ間にそれぞ
れ抵抗Ｒ７、Ｒ８を並列に挿入することにより、該バイ
ポーラトランジスタＱ３．Ｑ４のベース入力しきい値を
調整することができる。
回路４０７５にその機能を兼ねている。出力バッファ回
路４００Å力しきい値レベルは内部論理回路２０の出力
レベルに合わせて設定する。また、出力バッファ回ｗｒ
４００出力レベルは、第７図に示した実施例の場合と同
様に、直列負荷抵抗Ｒ，３、Ｒ４の値と定電流回路Ｉｓ
の電流値によってＦｉＣＬレベルに設定することができ
る。′また、第９図の実施例では、上記バイポーラトラ
ンジスタＱ３ 、Ｑ４の各ペース・エミッタ間にそれぞ
れ抵抗Ｒ７、Ｒ８を並列に挿入することにより、該バイ
ポーラトランジスタＱ３．Ｑ４のベース入力しきい値を
調整することができる。
なお、この実施例の回路では、後述するように、出力バ
ッファ回路４０に多入力論理機能を持たせることができ
る。
ッファ回路４０に多入力論理機能を持たせることができ
る。
第１０図は出力バッファ回路４０のさらに別の実施例を
示す。
示す。
（（９）
同図に示す出力バッファ回路２０は、第９図に示した出
力バッ７ア回路４０に多入力論理回路としての機能を持
たせるものである。その基本的な構成については、第９
図のものとほぼ同じである。
力バッ７ア回路４０に多入力論理回路としての機能を持
たせるものである。その基本的な構成については、第９
図のものとほぼ同じである。
ただ、第９図のものと違うところは、先ず、相補駆動さ
れる一方のバイポーラトランジスタＱ３のペース電流が
、ドレインおよびソースが共通接続された２つのＭＯ８
電界効果トランジスタＦ７１゜Ｆ７２から与えられるよ
うになっている。さらに、他方のバイポーラトランジス
タＱ４側に接続されたＭＯ８電界効果トランジスタＦ８
のゲートには、第９図のインバータＩＶに代って、２人
力否定論理和ＮＯＲの出力が与えられるようになってい
る。
れる一方のバイポーラトランジスタＱ３のペース電流が
、ドレインおよびソースが共通接続された２つのＭＯ８
電界効果トランジスタＦ７１゜Ｆ７２から与えられるよ
うになっている。さらに、他方のバイポーラトランジス
タＱ４側に接続されたＭＯ８電界効果トランジスタＦ８
のゲートには、第９図のインバータＩＶに代って、２人
力否定論理和ＮＯＲの出力が与えられるようになってい
る。
このＮＯＲはＣ−ＭＯＳ型である。
ここで、内部論理回路２０から出力される２つの論理信
号Ａ、Ｂは、上記２つのＭＯ８電界効果トランジスタＦ
７１．Ｆ７２の各ゲートと上記ＮＯＲの論理入力とに振
分けられてそれぞれに入力される。内部論理回路２０か
らの２つの論理出力Ａ。
号Ａ、Ｂは、上記２つのＭＯ８電界効果トランジスタＦ
７１．Ｆ７２の各ゲートと上記ＮＯＲの論理入力とに振
分けられてそれぞれに入力される。内部論理回路２０か
らの２つの論理出力Ａ。
Ｂの少なくとも１つがＨ”レベルになると、一方のバイ
ポーラトランジスタＱ３が導通駆動される一方、バイポ
ーラトランジスタＱ４が非導通化される。この状態は、
バイポーラトランジスタＱ５゜Ｑ６によるエミッタフォ
ロワ回路を経て出力端子パッドＰｏｕｔにそれぞれ出力
される。このとき、一方の論理出力Ｘとして上記Ａ、Ｂ
の否定論理和Ｘ＝Ａ十Ｂが、また他方の論理出力Ｘとし
てその論理和Ｘ＝Ａ十Ｂがそれぞハ出力される。すなわ
ち、ここでは出力バッファ回路４０が２人力否定論理和
としても機能する。
ポーラトランジスタＱ３が導通駆動される一方、バイポ
ーラトランジスタＱ４が非導通化される。この状態は、
バイポーラトランジスタＱ５゜Ｑ６によるエミッタフォ
ロワ回路を経て出力端子パッドＰｏｕｔにそれぞれ出力
される。このとき、一方の論理出力Ｘとして上記Ａ、Ｂ
の否定論理和Ｘ＝Ａ十Ｂが、また他方の論理出力Ｘとし
てその論理和Ｘ＝Ａ十Ｂがそれぞハ出力される。すなわ
ち、ここでは出力バッファ回路４０が２人力否定論理和
としても機能する。
このように出力バッファ回路４０が多入力論理回路とし
ての機能を持つようになると、半導体集積回路装＠１０
の設計の自由度が高められ、例えばマスタースライスと
も呼ばれるゲートアレイにおいて、内部論理回路２０を
そのままにして機能の変更が行なえるといったような利
点が生じる。
ての機能を持つようになると、半導体集積回路装＠１０
の設計の自由度が高められ、例えばマスタースライスと
も呼ばれるゲートアレイにおいて、内部論理回路２０を
そのままにして機能の変更が行なえるといったような利
点が生じる。
また、第１１図に示すように、第９図に示したような回
路は、ダーリントン接続されたバイポーラトランジスタ
Ｑ７−Ｑ３ 、Ｑ８−Ｑ４を用いて構成することもでき
る。
路は、ダーリントン接続されたバイポーラトランジスタ
Ｑ７−Ｑ３ 、Ｑ８−Ｑ４を用いて構成することもでき
る。
第１１図に示す出力バッファ回路４０において、先ず、
ダーリントン接続されたバイポーラトランジスタＱ７−
Ｑ３ 、Ｑｓ−Ｑ４は、そのコレクタとプラス側電源Ｖ
ＣＣとの間に直列負荷抵抗Ｒ３゜Ｒ４がそれぞれ接続さ
れ、またその共通エミッタとマイナス側電源Ｖｅｅとの
間に定電流回路Ｉｓが直列に挿入されてｈる。
ダーリントン接続されたバイポーラトランジスタＱ７−
Ｑ３ 、Ｑｓ−Ｑ４は、そのコレクタとプラス側電源Ｖ
ＣＣとの間に直列負荷抵抗Ｒ３゜Ｒ４がそれぞれ接続さ
れ、またその共通エミッタとマイナス側電源Ｖｅｅとの
間に定電流回路Ｉｓが直列に挿入されてｈる。
一方のダーリントントランジスタＱ７−Ｑ３には内部論
理回路２０の論理出力が直接入力されるようになってい
る。他方、今一つのダーリントントランジスタＱ８−Ｑ
４には、内部論理回路２０の論理出力をＣ−ＭＯ８型イ
ンバータＩＶで位相反転してなる論理出力が入力される
ようになっている。こｔにより、２組のダーリントント
ランジスタＱ７−Ｑ３ 、Ｑ８−Ｑ４は、内部論理回路
２０の出力に応じて相補駆動される。そして、その相補
駆動による出力は、エミッタフォロワ回路を構成するバ
イポーラトランジスタＱ５ 、Ｑ６を経て出力端子パッ
ドＰｏｕｔに導出される。
理回路２０の論理出力が直接入力されるようになってい
る。他方、今一つのダーリントントランジスタＱ８−Ｑ
４には、内部論理回路２０の論理出力をＣ−ＭＯ８型イ
ンバータＩＶで位相反転してなる論理出力が入力される
ようになっている。こｔにより、２組のダーリントント
ランジスタＱ７−Ｑ３ 、Ｑ８−Ｑ４は、内部論理回路
２０の出力に応じて相補駆動される。そして、その相補
駆動による出力は、エミッタフォロワ回路を構成するバ
イポーラトランジスタＱ５ 、Ｑ６を経て出力端子パッ
ドＰｏｕｔに導出される。
以上のようにして、内部論理回路２０の出力が（２７）
出力バッファ回路４０を介してＢＣＬレベルで外部へ導
出される。
出される。
この実施例の回路の場合も、出力バッファ回路４０がレ
ベル変換の機能を兼ねている。出力バッファ回路４０の
入力しきい値レベルは内部論理回路２０の出力レベルに
合わせて設定する。また、出力バッファ回路４０の出力
レベルは、直列負荷抵抗Ｒ３、Ｒ４の値と定電流回路Ｉ
ＳＯ電流値によってＥＣＬレベルに設定することができ
る。また、上記バイポーラトランジスタＱ３．Ｑ４の各
ベース・エミッタ間にそわぞれ抵抗Ｒ７、Ｒ８を並列に
挿入することにより、該バイポーラトランジスタＱ３．
Ｑ４のベース入力しきい値を調整することができる。な
お、この実施例の回路でも、後述するように、出力バッ
ファ回路４０に多入力論理機能を持たせることができる
。
ベル変換の機能を兼ねている。出力バッファ回路４０の
入力しきい値レベルは内部論理回路２０の出力レベルに
合わせて設定する。また、出力バッファ回路４０の出力
レベルは、直列負荷抵抗Ｒ３、Ｒ４の値と定電流回路Ｉ
ＳＯ電流値によってＥＣＬレベルに設定することができ
る。また、上記バイポーラトランジスタＱ３．Ｑ４の各
ベース・エミッタ間にそわぞれ抵抗Ｒ７、Ｒ８を並列に
挿入することにより、該バイポーラトランジスタＱ３．
Ｑ４のベース入力しきい値を調整することができる。な
お、この実施例の回路でも、後述するように、出力バッ
ファ回路４０に多入力論理機能を持たせることができる
。
第１２図は出力７７７１回路４０のさらに別の実施例を
示す。
示す。
同図に示す出力バッファ回路２０は、第１１図に示した
出力バッファ回路４０に多入力論理回路Ｃ穀 として機能を持たせたものである。その基本的な構成に
ついては、第１１図のものとほぼ同じである。
出力バッファ回路４０に多入力論理回路Ｃ穀 として機能を持たせたものである。その基本的な構成に
ついては、第１１図のものとほぼ同じである。
ただ、第１１図のものと違うところは、先ず、相補駆動
される一方のバイポーラトランジスタＱ３のベース側に
は、２つの互いに並列接続されたバイポーラトランジス
タＱ７１ 、Ｑ７２がダーリントン接続さねている。さ
らに、他方のバイポーラトランジスタロ４側にダーリン
トン接続されたバイポーラトランジスタＱ８のベースに
は、第１１図のインバータＩＶに代わって、２人力否定
論理和ＮＯＲの出力が与えられるようになっている。
される一方のバイポーラトランジスタＱ３のベース側に
は、２つの互いに並列接続されたバイポーラトランジス
タＱ７１ 、Ｑ７２がダーリントン接続さねている。さ
らに、他方のバイポーラトランジスタロ４側にダーリン
トン接続されたバイポーラトランジスタＱ８のベースに
は、第１１図のインバータＩＶに代わって、２人力否定
論理和ＮＯＲの出力が与えられるようになっている。
このＮＯＲはＣ−ＭＯＳ型である。
ここで、内部論理回路２０から出力される２つの論理信
号Ａ、Ｂは、上記２組のダーリントントランジスタＱ７
１／Ｑ７２−Ｑ３ 、Ｑ８−Ｑ４の各ベース入力と上記
ＮＯＲ，の論理入力とに振分けられてそわぞわに入力さ
れる。
号Ａ、Ｂは、上記２組のダーリントントランジスタＱ７
１／Ｑ７２−Ｑ３ 、Ｑ８−Ｑ４の各ベース入力と上記
ＮＯＲ，の論理入力とに振分けられてそわぞわに入力さ
れる。
内部論理回路２０から２つの論理出力Ａ、Ｈの少なくと
も１つが′Ｈ”レベルになると、一方ノバイポーラトラ
ンジスタＱ３が導通駆動される一方、他方のバイポーラ
トランジスタＱ４が非導通化される。この状態は、バイ
ポーラトランジスタＱ５゜Ｑ６によるエミッタフォロワ
回路を経て出力端子パッドＰｏｕｔにそれぞれ出力され
る。このとき、一方の論理出力Ｘとして上記Ａ、Ｂの否
定論理和Ｘ＝Ａ十Ｂが、また他方の論理出力Ｘとしてそ
の論理和Ｘ＝Ａ＋Ｂがそれぞれ出力される。すなわち、
ここでも出力バッファ回路４０が２人力否定論理和とし
て機能する。
も１つが′Ｈ”レベルになると、一方ノバイポーラトラ
ンジスタＱ３が導通駆動される一方、他方のバイポーラ
トランジスタＱ４が非導通化される。この状態は、バイ
ポーラトランジスタＱ５゜Ｑ６によるエミッタフォロワ
回路を経て出力端子パッドＰｏｕｔにそれぞれ出力され
る。このとき、一方の論理出力Ｘとして上記Ａ、Ｂの否
定論理和Ｘ＝Ａ十Ｂが、また他方の論理出力Ｘとしてそ
の論理和Ｘ＝Ａ＋Ｂがそれぞれ出力される。すなわち、
ここでも出力バッファ回路４０が２人力否定論理和とし
て機能する。
第１３図はこの発明の実施例による論理用半導体集積回
路装置１０の半導体チップ１０００表面における各回路
ブロックのレイアウト状態の一例を示す。
路装置１０の半導体チップ１０００表面における各回路
ブロックのレイアウト状態の一例を示す。
半導体チップ１００の中央部には、Ｃ−ＭＯ８回路によ
って構成された内部論理回路２０を構成するためのブロ
ック領域ａ１が割当てられている。
って構成された内部論理回路２０を構成するためのブロ
ック領域ａ１が割当てられている。
また、半導体チップ１００の周辺部には、入力バッフア
回路３０および出力バッファ回路４０を形成するための
ブロック領域ａ２が割当てられている。さらに、周辺ブ
ロック領域ａ２の外側には、多数の入力端子パッドＰｉ
ｎおよび出力端子パッドＰｏｕｔが形成されている。
回路３０および出力バッファ回路４０を形成するための
ブロック領域ａ２が割当てられている。さらに、周辺ブ
ロック領域ａ２の外側には、多数の入力端子パッドＰｉ
ｎおよび出力端子パッドＰｏｕｔが形成されている。
入力バッファ回路３０と出力バッファ回路４０は周辺ブ
ロック９域ａ２内にて１つずつ交互に配列されている。
ロック９域ａ２内にて１つずつ交互に配列されている。
また、各バッファ回路３０．４０と端子パッドＰｉｎ
、 Ｐｏｕｔとは個々に対をなすべく対応して配設され
ている。入力端子パッドＰｉｎおよび出力端子パッドｐ
ｏｕｔはそれぞれボンディングバットとして使用される
。さらに、上記半導体チップ１００には、電源ＶＣＣを
供給するためのポンディングパッド１０２、および接地
（ＧＮＤ）用ポンディングパッド１０４がそれぞわチッ
プ１０００角部を利用して設けられている。
、 Ｐｏｕｔとは個々に対をなすべく対応して配設され
ている。入力端子パッドＰｉｎおよび出力端子パッドｐ
ｏｕｔはそれぞれボンディングバットとして使用される
。さらに、上記半導体チップ１００には、電源ＶＣＣを
供給するためのポンディングパッド１０２、および接地
（ＧＮＤ）用ポンディングパッド１０４がそれぞわチッ
プ１０００角部を利用して設けられている。
上記半導体チップ１００は、第１４図に示すように、そ
の裏面が金属リードフレームＬＰのタブリードＬＴの表
面に物理的かつ電気的に密着して接続される。
の裏面が金属リードフレームＬＰのタブリードＬＴの表
面に物理的かつ電気的に密着して接続される。
リードフレームＬＰは、金属薄膜を所定形状に打抜き加
工することにより形成され、タブリードｃ３１） ＬＴ 、リード部分Ｌ１〜Ｌ６４．枠部分ＬＯ，斜線を
付したダム部分ＬＤなどを一体に連結した形で有する。
工することにより形成され、タブリードｃ３１） ＬＴ 、リード部分Ｌ１〜Ｌ６４．枠部分ＬＯ，斜線を
付したダム部分ＬＤなどを一体に連結した形で有する。
上記端子パッドｐｉｎ 、 ｐｏｕｔおよび電源用ポン
ディングパッド１０２は、そわぞれ金線などからなるボ
ンディングワイヤＷによって、リード部分Ｌ１〜Ｔ、
６４と接続される。同様に、上記接地用ポンディングパ
ッド１０４はタブリードＬＴに接続される。
ディングパッド１０２は、そわぞれ金線などからなるボ
ンディングワイヤＷによって、リード部分Ｌ１〜Ｔ、
６４と接続される。同様に、上記接地用ポンディングパ
ッド１０４はタブリードＬＴに接続される。
ワイヤＷの配線が完了した後の半導体チップ１００とリ
ードフレームＬＦＦｉ、樹脂封止用の金型に装填される
。そして、リードフレームＬＦのダム部分ＬＤの内側に
液状の封止が注入されることにより、樹脂モールドが行
なわれる。このとき、上記ダム部分ＬＤはその外部に樹
脂が流出することを阻止する。
ードフレームＬＦＦｉ、樹脂封止用の金型に装填される
。そして、リードフレームＬＦのダム部分ＬＤの内側に
液状の封止が注入されることにより、樹脂モールドが行
なわれる。このとき、上記ダム部分ＬＤはその外部に樹
脂が流出することを阻止する。
モールド用樹脂が固化したならば、金型から取出し、上
記ダム部分ＬＤを切除して各リード部分Ｌ１〜Ｌ６４を
互いに電気的に分離する。
記ダム部分ＬＤを切除して各リード部分Ｌ１〜Ｌ６４を
互いに電気的に分離する。
この後、各リード部分Ｌｌ−Ｌ６４を下側に折（３２）
曲げることにより、第１５図に示すような外観構造の半
導体集積回路装置ＩＣが得られる。
導体集積回路装置ＩＣが得られる。
この場合、樹脂封止された半導体チップ１００は、その
周辺バッファ回路３０．４０がＥＣＬの入力レベルある
いはＥＣＬの出力レベルを持ち、外部から見た電気的特
性はＥＣＬのそねと全く同じである。従って、そのまま
ＥＣＬと接続してデジタル回路システムを組むことがで
きる。ただ、その内部の論理回路２０は、前述したよう
にＣ−ＭＯ８型回路によって構成さねているため、集積
密度が高めやすくなっている。
周辺バッファ回路３０．４０がＥＣＬの入力レベルある
いはＥＣＬの出力レベルを持ち、外部から見た電気的特
性はＥＣＬのそねと全く同じである。従って、そのまま
ＥＣＬと接続してデジタル回路システムを組むことがで
きる。ただ、その内部の論理回路２０は、前述したよう
にＣ−ＭＯ８型回路によって構成さねているため、集積
密度が高めやすくなっている。
こわとともに、低消費電力化さね、こねにより内部論理
回路がＥＣＬで構成された半導体集積回路装置に比べる
と、その内部の発熱量が大幅に少なくなっている。従っ
て、そのパッケージ構造も、特別なヒートシンクを使用
することなく簡単に構成されている。
回路がＥＣＬで構成された半導体集積回路装置に比べる
と、その内部の発熱量が大幅に少なくなっている。従っ
て、そのパッケージ構造も、特別なヒートシンクを使用
することなく簡単に構成されている。
さらに、周辺バッファ３０．４０が少なくとも外部と接
続される側にバイポーラトランジスタを用いて構成され
ることにより、ＭＯＳ型の論理用半導体集積回路装置で
は不可欠であった入力保護回路が省略できる。さらにま
た、論理信号の入出力がＥＣＬの低インピーダンスでも
って高速に行なわれることにより、Ｃ−ＭＯＳからなる
内部論理回路２０の動作速度が損われることなく外部に
現われるようになる。これらにより、Ｃ−ＭＯ８型論理
回路とＥＣＬの両方の利点を兼ね備えた半導体集積回路
装置が可能になる。
続される側にバイポーラトランジスタを用いて構成され
ることにより、ＭＯＳ型の論理用半導体集積回路装置で
は不可欠であった入力保護回路が省略できる。さらにま
た、論理信号の入出力がＥＣＬの低インピーダンスでも
って高速に行なわれることにより、Ｃ−ＭＯＳからなる
内部論理回路２０の動作速度が損われることなく外部に
現われるようになる。これらにより、Ｃ−ＭＯ８型論理
回路とＥＣＬの両方の利点を兼ね備えた半導体集積回路
装置が可能になる。
上記内部論理回路２００機能としては、比較的高集積密
度が要求さｈる回路機能、例えばＲＡＭ（ランダムアク
セス・メモリ）、ゲートアレイなどが特に適している。
度が要求さｈる回路機能、例えばＲＡＭ（ランダムアク
セス・メモリ）、ゲートアレイなどが特に適している。
（１）内部の論理回路をＭＯＳで構成する一方、周辺の
バッファ回路をバイポーラトランジスタを用いて構成す
ることにより、ＭＯＳで構成さね論理回路機能をそのま
まＥＣＬとともに使用することができるという効果が得
らねる。
バッファ回路をバイポーラトランジスタを用いて構成す
ることにより、ＭＯＳで構成さね論理回路機能をそのま
まＥＣＬとともに使用することができるという効果が得
らねる。
（２）内部の論理回路をＣ−ＭＯＳで構成する一方、周
辺のバッファ回路をバイポーラトランジスタによるＥＣ
ＬあるｂはＥＣＬとレベル互換性のあるバイポーラ型デ
ジタル回路を用いて構成することにより、Ｃ−ＭＯＳに
よって論理回路が構成さねている半導体集積回路装置と
ＢＣＬによる論理回路が構成さねている半導体集積回路
装置とをそのまま接続して使用することができるという
効果が得られる。
辺のバッファ回路をバイポーラトランジスタによるＥＣ
ＬあるｂはＥＣＬとレベル互換性のあるバイポーラ型デ
ジタル回路を用いて構成することにより、Ｃ−ＭＯＳに
よって論理回路が構成さねている半導体集積回路装置と
ＢＣＬによる論理回路が構成さねている半導体集積回路
装置とをそのまま接続して使用することができるという
効果が得られる。
（３）内部の論理回路をＣ−ＭＯＳで構成する一方、周
辺のバッファ回路をバイポーラトランジスタによるＢＣ
ＬあるいはＥＣＬとレベル互換性のあるバイポーラ型デ
ジタル回路を用いて構成することにより、低消費電力化
と動作速度の向上とが共に達成できるようになるという
効果が得られる。
辺のバッファ回路をバイポーラトランジスタによるＢＣ
ＬあるいはＥＣＬとレベル互換性のあるバイポーラ型デ
ジタル回路を用いて構成することにより、低消費電力化
と動作速度の向上とが共に達成できるようになるという
効果が得られる。
（４）内部の論理回路をＣ−ＭＯＳで構成する一方、周
辺のバッファ回路をバイポーラトランジスタによるＥＣ
ＬあるいはＥＣＬとレベル互換性のあるバイポーラ型デ
ジタル回路を用いて構成することにより、集積密度の高
い等価ＢＣＬ型の論理用半導体集積回路が構成されると
いう効果が得られる。
辺のバッファ回路をバイポーラトランジスタによるＥＣ
ＬあるいはＥＣＬとレベル互換性のあるバイポーラ型デ
ジタル回路を用いて構成することにより、集積密度の高
い等価ＢＣＬ型の論理用半導体集積回路が構成されると
いう効果が得られる。
（５）内部の論理回路をＣ−ＭＯＳで構成する一方、（
３の 周辺のバッファ回路をバイポーラトランジスタによるＥ
ＣＬあるいはＥＣＬとレベル互換性のあるバイポーラ型
デジタル回路を用いて構成することにより、高集積密度
でもって発熱ｌ−の少ない等価ＥＣＬ型論理用半導体集
積回路が構成されるという効果が得られる。
３の 周辺のバッファ回路をバイポーラトランジスタによるＥ
ＣＬあるいはＥＣＬとレベル互換性のあるバイポーラ型
デジタル回路を用いて構成することにより、高集積密度
でもって発熱ｌ−の少ない等価ＥＣＬ型論理用半導体集
積回路が構成されるという効果が得られる。
（６）内部の論理回路をＣ−ＭＯＳで構成する一方、周
辺のバッファ回路をバイポーラトランジスタによるＥＣ
ＬあるいはＥＣＬとレベル互換性のあるバイポーラ型デ
ジタル回路を用いて構成することにより、保護回路が不
要になるという効果が得られる。
辺のバッファ回路をバイポーラトランジスタによるＥＣ
ＬあるいはＥＣＬとレベル互換性のあるバイポーラ型デ
ジタル回路を用いて構成することにより、保護回路が不
要になるという効果が得られる。
（力 内部の論理回路をＣ−ＭＯＳで構成する一方、周
辺のバッファ回路をバイポーラトランジスタによるＥＣ
ＬｉるいはＥＣＬとレベル互換性のあるバイポーラ型デ
ジタル回路を用いて構成することにより、内部のＣ−Ｍ
Ｏ８型論理回路の動作速度が損われずに外部に現われる
という効果が得られる。
辺のバッファ回路をバイポーラトランジスタによるＥＣ
ＬｉるいはＥＣＬとレベル互換性のあるバイポーラ型デ
ジタル回路を用いて構成することにより、内部のＣ−Ｍ
Ｏ８型論理回路の動作速度が損われずに外部に現われる
という効果が得られる。
上記（１）〜（７）により、さらにＣ−ＭＯ８型半導体
（３６） 集積回路装置とＥＣＬの両者の利点を兼ね備えた論理用
半導体集積回路装置が得られるという相乗効果が得られ
る。
（３６） 集積回路装置とＥＣＬの両者の利点を兼ね備えた論理用
半導体集積回路装置が得られるという相乗効果が得られ
る。
以上本発明者によってなさねた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記バイポ
ーラトランジスタＱ１〜Ｑ８はショットキーバリヤダイ
オード付のものであってもよい。また、内部論理回路２
０は、Ｃ−ＭＯＢ以外に、例えばｎ Ｍ Ｏ８６ルいは
ｐＭＯ８で構成さｆまたもの゛であってもよい。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記バイポ
ーラトランジスタＱ１〜Ｑ８はショットキーバリヤダイ
オード付のものであってもよい。また、内部論理回路２
０は、Ｃ−ＭＯＢ以外に、例えばｎ Ｍ Ｏ８６ルいは
ｐＭＯ８で構成さｆまたもの゛であってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である論理用Ｃ−ＭＯ８型
半導体集積回路装置の周辺インターフェイスに関する技
術に適用した場合について説明したが、それに限定され
るものではなく、例えば、内部論理回路が部分的にＭＩ
Ｓ型素子で構成される論理用半導体集積回路装置におけ
る回路技術などにも適用できる。少なくともＭＩＳ型素
子を用いて構成される論理回路の入出力なＥＣＬレベル
で入出力する条件のものには適用できる。
をその背景となった利用分野である論理用Ｃ−ＭＯ８型
半導体集積回路装置の周辺インターフェイスに関する技
術に適用した場合について説明したが、それに限定され
るものではなく、例えば、内部論理回路が部分的にＭＩ
Ｓ型素子で構成される論理用半導体集積回路装置におけ
る回路技術などにも適用できる。少なくともＭＩＳ型素
子を用いて構成される論理回路の入出力なＥＣＬレベル
で入出力する条件のものには適用できる。
第１図はこの発明に先だって本発明者により検討された
Ｃ−ＭＯＢ型論理用半導体集積回路装置の一例を示すブ
ロック図、 第２図は第１図の一部を拡大して示す回路図、第３図は
この発明に係る論理用半導体集積回路装置の一実施例を
示すブロック図、 第４図は第３図の一部を拡大して示す回路図、第５図は
この発明に係る論理用半導体集積回路装置の入力バッフ
ァ回路付近の一実施例を示す回路図、 第６図はこの発明に係る論理用半導体集積回路装置の出
力バッ７ア回路付近の一実施例を示す回路図、 第７図はこの発明に係る論理用半導体集積回路装置の出
力バッファ回路付近の別の実施例を示す回路図、 第８図はこの発明に係る論理用半導体集積回路装置の出
力バッファ回路付近のさらに別の実施例を示す回路図、 第９図はこの発明に係る論理用半導体集積回路装置の出
力バッファ回路付近のさらに別の実施例を示す回路図、 第１０図はこの発明に係る論理用半導体４＃ｅ積回路装
置の出力バッファ回路に多入力論理機能を持たせた場合
の実施例を示す回路図、 第１１図はこの発明に係る論理用半導体集積回路装置の
出力バッファ回路付近のさらに別の実施例を示す回路図
、 第１２図はこの発明に係る論理用半導体集積回路装置の
出力バッファ回路に多入力論理機能を持たせた場合の別
の実施例を示す回路図、第１３図はこの発明に係る論理
用半導体集積回路装置が形成された半導体チップの一例
を示す平面図、 第１４図はこの発明に係る論理用半導体集積回路装置が
形成された半導体チップがリードフレー（３９） ムに接続される状態の一例を示す平面図、第１５図はパ
ッケージに納められた状態を示す斜視図である。 １０・・・論理用半導体集積回路装置、２０・・・Ｃ（
コンプリメンタリ）−ＭＯ８型内部論理回路、３０・・
・入力バッファ回路、３２・・・入力保護回路、Ｃｉｎ
・・・Ｃ−ＭＯ８ｔＯ８電界効果トランジスタト入力容
量、３４・・・レベル変換回路、４０・・・出力バッフ
ァ回路、４４・・・レベル変換回路、Ｐｉｎ・・・入力
端子パッド、Ｐｏｕｔ・・・出力端子パッド、ＶＣＣ・
・・プラス側電源、■ｅｅ・・・マイナス側電源、ｖｂ
ｂ・・・基準電位、Ｑｌ、Ｑ２．Ｑ３．Ｑ４．Ｑ５．Ｑ
６．Ｑ７．Ｑ７１ 。 Ｑ７２ 、 Ｑ８・・・バイポーラトランジスタ、Ｆ’
ｌ、Ｆ’２゜Ｆ３．Ｆ４．Ｆ５．Ｆ６．Ｆ７．Ｆ７１．
Ｆ７２．Ｆ８・・・ＭＯ８電界効果トランジスタ、Ｒ１
、Ｒ２、Ｒ３。 Ｒ４、Ｒ５、Ｒ，６、Ｒ７、Ｒ８・・・抵抗、工Ｓ・・
・定電流回路、ＩＶ・・・インバータ、ＮＯＲ・・・否
定論理和、Ａ、Ｂ・・・論理入力、Ｘ、Ｘ小論理出力、
１００・・・半導体チップ、ＬＰ・・・リードフレーム
。 第１５図 手続補正書（方式） 特許庁長官ウ ““” ５ｉ １２”２３゛事件の表示 昭和５８年特許願第 １５７８１７ 号補正をする者 脂材の冊 特許出願人 名 称 ＋Ｓ＋Ｏ＋株式会神 日 立 ’Ａ 作 新式
理 人 明細書（タイプ印書した浄書） 補正の内容 別紙の通り
Ｃ−ＭＯＢ型論理用半導体集積回路装置の一例を示すブ
ロック図、 第２図は第１図の一部を拡大して示す回路図、第３図は
この発明に係る論理用半導体集積回路装置の一実施例を
示すブロック図、 第４図は第３図の一部を拡大して示す回路図、第５図は
この発明に係る論理用半導体集積回路装置の入力バッフ
ァ回路付近の一実施例を示す回路図、 第６図はこの発明に係る論理用半導体集積回路装置の出
力バッ７ア回路付近の一実施例を示す回路図、 第７図はこの発明に係る論理用半導体集積回路装置の出
力バッファ回路付近の別の実施例を示す回路図、 第８図はこの発明に係る論理用半導体集積回路装置の出
力バッファ回路付近のさらに別の実施例を示す回路図、 第９図はこの発明に係る論理用半導体集積回路装置の出
力バッファ回路付近のさらに別の実施例を示す回路図、 第１０図はこの発明に係る論理用半導体４＃ｅ積回路装
置の出力バッファ回路に多入力論理機能を持たせた場合
の実施例を示す回路図、 第１１図はこの発明に係る論理用半導体集積回路装置の
出力バッファ回路付近のさらに別の実施例を示す回路図
、 第１２図はこの発明に係る論理用半導体集積回路装置の
出力バッファ回路に多入力論理機能を持たせた場合の別
の実施例を示す回路図、第１３図はこの発明に係る論理
用半導体集積回路装置が形成された半導体チップの一例
を示す平面図、 第１４図はこの発明に係る論理用半導体集積回路装置が
形成された半導体チップがリードフレー（３９） ムに接続される状態の一例を示す平面図、第１５図はパ
ッケージに納められた状態を示す斜視図である。 １０・・・論理用半導体集積回路装置、２０・・・Ｃ（
コンプリメンタリ）−ＭＯ８型内部論理回路、３０・・
・入力バッファ回路、３２・・・入力保護回路、Ｃｉｎ
・・・Ｃ−ＭＯ８ｔＯ８電界効果トランジスタト入力容
量、３４・・・レベル変換回路、４０・・・出力バッフ
ァ回路、４４・・・レベル変換回路、Ｐｉｎ・・・入力
端子パッド、Ｐｏｕｔ・・・出力端子パッド、ＶＣＣ・
・・プラス側電源、■ｅｅ・・・マイナス側電源、ｖｂ
ｂ・・・基準電位、Ｑｌ、Ｑ２．Ｑ３．Ｑ４．Ｑ５．Ｑ
６．Ｑ７．Ｑ７１ 。 Ｑ７２ 、 Ｑ８・・・バイポーラトランジスタ、Ｆ’
ｌ、Ｆ’２゜Ｆ３．Ｆ４．Ｆ５．Ｆ６．Ｆ７．Ｆ７１．
Ｆ７２．Ｆ８・・・ＭＯ８電界効果トランジスタ、Ｒ１
、Ｒ２、Ｒ３。 Ｒ４、Ｒ５、Ｒ，６、Ｒ７、Ｒ８・・・抵抗、工Ｓ・・
・定電流回路、ＩＶ・・・インバータ、ＮＯＲ・・・否
定論理和、Ａ、Ｂ・・・論理入力、Ｘ、Ｘ小論理出力、
１００・・・半導体チップ、ＬＰ・・・リードフレーム
。 第１５図 手続補正書（方式） 特許庁長官ウ ““” ５ｉ １２”２３゛事件の表示 昭和５８年特許願第 １５７８１７ 号補正をする者 脂材の冊 特許出願人 名 称 ＋Ｓ＋Ｏ＋株式会神 日 立 ’Ａ 作 新式
理 人 明細書（タイプ印書した浄書） 補正の内容 別紙の通り
Claims (1)
- 【特許請求の範囲】 １、ＭＯ８電界効果トランジスタを含む内部論理回路を
有する論理用半導体集積回路装置であって、上記内部論
理回路と出力端子との間に出力バッファ回路が介在し、
さらにこの出力バッファ回路は少なくともその出力回路
が電流駆動型の素子を用いて構成されていることを特徴
とする半導体集積回路装置。 ２、上記出力バッファ回路の出力回路がバイポーラトラ
ンジスタによるエミッタフォロワ回路で構成されている
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路装置。 ３、上記出力バッファ回路がエミッタ・カップルド・ロ
ジックの論理レベルを出力レベルとするバイポーラ型デ
ジタル回路によって構成されていることを特徴とする特
許請求の範囲第１項または第２項記載の半導体集積回路
装置。 ４、上記出力バッファ回路の少なくとも一部がエミッタ
・カップルド・ロジックを構成することを特徴とする特
許請求の範囲第１項から３項までのいずれかに記載の半
導体集積回路装置。 ５、上記内部論理回路の論理出力によって差動駆動され
るバイポーラトランジスタの対を有し、この対が上記出
力バッファ回路の少なくとも一部を構成することを特徴
とする特許請求の範囲第１項から第４項までのいずれか
に記載の半導体集積回路装置。 ６、上記内部論理回路の論理出力によって差動駆動され
るバイポーラトランジスタの対を有するとともに、この
対をなすバイポーラトランジスタは、その各ベース側に
そねぞｈｕｏｓｔ界効果トランジスタが接続さねていて
、該ＭＯ８ｔＯ８電界効果トランジスタて差動駆動され
ることにより上記出力バッファ回路を構成することを特
徴とする特許請求の範囲第１項から第５項までのいす名
かに記載の半導体集積回路装置。 ７、上記出力バッファ回路に多入力論理回路としての機
能が付加されていることを特徴とする特許請求の範囲第
１項から第６項までいずれかに記載の半導体集積回路装
置。 ８、上記出力バッファ回路が、内部論理回路の論理レベ
ルとエミッタ・カップルド・ロジックの論理レベルとの
間のレベル変換を行なうように構成さねていることを特
徴とする特許請求の範囲第１項から第７項までのいずれ
かに記載の半導体集積回路装置。 ９、上記内部論理回路がＣ−ＭＯ８型論理回路で構成さ
れていることを特徴とする特許請求の範囲第１項から第
９項までのいずれかに記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157817A JPH0683049B2 (ja) | 1983-08-31 | 1983-08-31 | 半導体集積回路装置 |
| US06/646,110 US4645951A (en) | 1983-08-31 | 1984-08-31 | Semiconductor integrated circuit having a C-MOS internal logic block and an output buffer for providing ECL level signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157817A JPH0683049B2 (ja) | 1983-08-31 | 1983-08-31 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6051325A true JPS6051325A (ja) | 1985-03-22 |
| JPH0683049B2 JPH0683049B2 (ja) | 1994-10-19 |
Family
ID=15657945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157817A Expired - Lifetime JPH0683049B2 (ja) | 1983-08-31 | 1983-08-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683049B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60214555A (ja) * | 1984-04-09 | 1985-10-26 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS62202537A (ja) * | 1986-02-19 | 1987-09-07 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6490549A (en) * | 1987-10-01 | 1989-04-07 | Seiko Epson Corp | Wiring method for metallic oxide film semiconductor type high breakdown-voltage driver |
| JPH02285657A (ja) * | 1989-04-26 | 1990-11-22 | Toshiba Corp | ゲートアレー半導体集積回路装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS53126252A (en) * | 1977-04-11 | 1978-11-04 | Hitachi Ltd | Output circuit |
| JPS55129994A (en) * | 1979-03-26 | 1980-10-08 | Nec Corp | Semiconductor memory device |
| JPS55147009A (en) * | 1979-04-27 | 1980-11-15 | Nat Semiconductor Corp | Wide band cmos class *a* amplifier |
-
1983
- 1983-08-31 JP JP58157817A patent/JPH0683049B2/ja not_active Expired - Lifetime
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| JPH02285657A (ja) * | 1989-04-26 | 1990-11-22 | Toshiba Corp | ゲートアレー半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0683049B2 (ja) | 1994-10-19 |
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