JPS6051326A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6051326A JPS6051326A JP58157818A JP15781883A JPS6051326A JP S6051326 A JPS6051326 A JP S6051326A JP 58157818 A JP58157818 A JP 58157818A JP 15781883 A JP15781883 A JP 15781883A JP S6051326 A JPS6051326 A JP S6051326A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体技術さらには半導体集積回路装置に
適用（７て％Ｖｃ有効な技術に関するもので、たとえば
、ＭＩＳ（金属−絶縁物一半導体）型素子で論理回路が
構成される半導体集積回路装置に利用して有効な技術に
関するものである。
適用（７て％Ｖｃ有効な技術に関するもので、たとえば
、ＭＩＳ（金属−絶縁物一半導体）型素子で論理回路が
構成される半導体集積回路装置に利用して有効な技術に
関するものである。
〔背景技術］
本発明者は、半導体技術、特に、ＭＩＳ型素子で論理回
路が構成される半導体集積回路装置の回路技術について
以下に述べるような技術を検討（〜だ。
路が構成される半導体集積回路装置の回路技術について
以下に述べるような技術を検討（〜だ。
第１図および第２図はこの発明に先立って本発明者によ
り検討されたＣ−ＭＯ８型半導体集積回路装置の一例を
示す。同図に示す半導体集積回路装置１０は、内部論理
回路２０と周辺バッファ回路３０．４０などによって構
成されている。各回路２０，３０．４０はいずれもＭＯ
８型素子とくＫＣ−Ｍｏｓｔ界効果トランジスタを用い
て構成されている。
り検討されたＣ−ＭＯ８型半導体集積回路装置の一例を
示す。同図に示す半導体集積回路装置１０は、内部論理
回路２０と周辺バッファ回路３０．４０などによって構
成されている。各回路２０，３０．４０はいずれもＭＯ
８型素子とくＫＣ−Ｍｏｓｔ界効果トランジスタを用い
て構成されている。
周辺バッファ回路３０．４０は、入力バッファ回路３０
と出力バッファ回路４０とがある。内部論理回路２０は
、そわらのバッファ回路３０．４０を介して入力端子バ
ンドＰｉｎ および出力端子パッドＰｏｕｔに接続され
る。周辺バッファ回路３０゜４０を構成する素子は、内
部論理回路２０を構成する素子に比べて、十分に大きな
電流容量を持つＭｏ８型素子が使用される。このため、
その素子のサイズも十分に大きく形成されている。その
代わり、内部論理回路を構成する素子は非常に小さく形
成され、これにより高集積密度が得られるようになって
いる。
と出力バッファ回路４０とがある。内部論理回路２０は
、そわらのバッファ回路３０．４０を介して入力端子バ
ンドＰｉｎ および出力端子パッドＰｏｕｔに接続され
る。周辺バッファ回路３０゜４０を構成する素子は、内
部論理回路２０を構成する素子に比べて、十分に大きな
電流容量を持つＭｏ８型素子が使用される。このため、
その素子のサイズも十分に大きく形成されている。その
代わり、内部論理回路を構成する素子は非常に小さく形
成され、これにより高集積密度が得られるようになって
いる。
この種のＣ−ＭＯ８型半導体集積回路装置１０は、電力
消費が少なく、これにより発熱量も少ない。これらの理
由により、この種のＣ−ＭＯ８型半導体集積回路装置で
はその集積密度を高めることが比較釣行ないやすい。
消費が少なく、これにより発熱量も少ない。これらの理
由により、この種のＣ−ＭＯ８型半導体集積回路装置で
はその集積密度を高めることが比較釣行ないやすい。
しかしながら、この半導体集積回路装量１０の入力端子
ＰｊｎｌＣＥＣＬレベルの入力信号（そのハイレベルＶ
ｉ Ｈが−０，９Ｖ、そのローレベルｖｉＬが−１，
７Ｖ）が供給され、出力端子ＰｏｕｔからＥＣＬレベル
の出力信号（そのハイレベルＶｏＨが一〇、９Ｖ、その
ローレベルｖｏｒ＋が−１，７Ｖ ）を取り出し、−４
，５ボルトの負電源電圧ＶＥＥが供給される。内部論理
回路２０ｒ構成するＰチャンネルＭＯ８ＦＥＴ Ｆｌ、
ＮチャンネルＭｏ８ＦＥＴＦ２を可能な限り小さな素子
面積で形成するためには、各チャンネルの幅Ｗと長さＬ
の比Ｗ／Ｌは両ＭＯ８ＦＥＴ Ｆｌ、Ｆ２について互い
妃等しくする必要があり、その結果ＭＯ８ＦＥＴ Ｆｌ
、Ｆ２により構成されたＣＭＯＳインバータのロジック
スレッシュホールドは負電源電圧ＶＥＥの約半分の値（
−２，２５ボルト）となる。
ＰｊｎｌＣＥＣＬレベルの入力信号（そのハイレベルＶ
ｉ Ｈが−０，９Ｖ、そのローレベルｖｉＬが−１，
７Ｖ）が供給され、出力端子ＰｏｕｔからＥＣＬレベル
の出力信号（そのハイレベルＶｏＨが一〇、９Ｖ、その
ローレベルｖｏｒ＋が−１，７Ｖ ）を取り出し、−４
，５ボルトの負電源電圧ＶＥＥが供給される。内部論理
回路２０ｒ構成するＰチャンネルＭＯ８ＦＥＴ Ｆｌ、
ＮチャンネルＭｏ８ＦＥＴＦ２を可能な限り小さな素子
面積で形成するためには、各チャンネルの幅Ｗと長さＬ
の比Ｗ／Ｌは両ＭＯ８ＦＥＴ Ｆｌ、Ｆ２について互い
妃等しくする必要があり、その結果ＭＯ８ＦＥＴ Ｆｌ
、Ｆ２により構成されたＣＭＯＳインバータのロジック
スレッシュホールドは負電源電圧ＶＥＥの約半分の値（
−２，２５ボルト）となる。
従って、入力バッファ回路３０は入力端子Ｐｉｎの入力
信号をレベル変換した後に内部論理回路２０に供給する
必要があり、このレベル変換のためＭｏ８ＦＥＴ、Ｆ３
．Ｆ４の比Ｗ／Ｌを大きな値としなければならない。さ
らに入力バッファ回路３０の出力駆動能力も向上する必
要があり、このためＭｏ８ＦＥＴ Ｆ３．Ｆ４のオン抵
抗ＲｏＮを充分小さな値にしなければならない。従って
、入力バッファ回路３０は半導体チップ表面で大きな占
有面積でしか形成されなくなる。
信号をレベル変換した後に内部論理回路２０に供給する
必要があり、このレベル変換のためＭｏ８ＦＥＴ、Ｆ３
．Ｆ４の比Ｗ／Ｌを大きな値としなければならない。さ
らに入力バッファ回路３０の出力駆動能力も向上する必
要があり、このためＭｏ８ＦＥＴ Ｆ３．Ｆ４のオン抵
抗ＲｏＮを充分小さな値にしなければならない。従って
、入力バッファ回路３０は半導体チップ表面で大きな占
有面積でしか形成されなくなる。
一方、出力バッファ回路４０は出力端子Ｐｏｕｔから所
定の値の出力電流を外部に供給する時にその出力電圧は
所定のハイレベルＶｏＨ（−０，９Ｖ ） 以下になら
ないこと、逆に出力端子Ｐｏｕｔから所定の値の出力電
流を内部に吸込む時その出力電圧は所定のローレベルＶ
ＯＬ （−１，７Ｖ ）以上にならないことが必要と々
る。このためには、出力バッファ回路４０を構成するＭ
ｏ８ＦＥＴ Ｆ５．Ｆ６のオン抵抗ＲｏＮ を小さな値
とする必要があり、Ｍｏ８ＦＥＴ ＦＳ、Ｆ６の比Ｗ／
Ｌも同様に大きな値に設定しなければならない。従って
、出力バッファ回路４０も同様に、半導体チップ表面で
太き々占有面積をとることになる。
定の値の出力電流を外部に供給する時にその出力電圧は
所定のハイレベルＶｏＨ（−０，９Ｖ ） 以下になら
ないこと、逆に出力端子Ｐｏｕｔから所定の値の出力電
流を内部に吸込む時その出力電圧は所定のローレベルＶ
ＯＬ （−１，７Ｖ ）以上にならないことが必要と々
る。このためには、出力バッファ回路４０を構成するＭ
ｏ８ＦＥＴ Ｆ５．Ｆ６のオン抵抗ＲｏＮ を小さな値
とする必要があり、Ｍｏ８ＦＥＴ ＦＳ、Ｆ６の比Ｗ／
Ｌも同様に大きな値に設定しなければならない。従って
、出力バッファ回路４０も同様に、半導体チップ表面で
太き々占有面積をとることになる。
また、Ｃ−Ｍｏ１ｔ界効果トランジスタのゲートは静電
気あるいはサージ電圧などによって絶縁破壊されやすい
。このため、この種のＣ−ＭＯ８型半導体集積回路装置
では、第１図および第２図に示すように、周辺バッファ
回路とくに入力バッファ回路３０と入力端子パッドＰｉ
ｎ との間に入力保護回路３２を入れることが不可欠で
ある。しかし、この保護回路３２は、これを形成するた
めにかなりのレイアウト面積を占有するとともに、入力
論理信号の立上がりあるいは立下りを純らせ、これが動
作速度を遅らせる要因のひとつとなる。
気あるいはサージ電圧などによって絶縁破壊されやすい
。このため、この種のＣ−ＭＯ８型半導体集積回路装置
では、第１図および第２図に示すように、周辺バッファ
回路とくに入力バッファ回路３０と入力端子パッドＰｉ
ｎ との間に入力保護回路３２を入れることが不可欠で
ある。しかし、この保護回路３２は、これを形成するた
めにかなりのレイアウト面積を占有するとともに、入力
論理信号の立上がりあるいは立下りを純らせ、これが動
作速度を遅らせる要因のひとつとなる。
この発明の目的は、内部論理回路をＭＯ８回路で構成す
るとともにＥＣＬレベルの入力を受けレベル変換出力を
内部論理回路に供給するための入力バッファ回路を小さ
な占有面積で形成できるような半導体集積回路技術を提
供するものである。
るとともにＥＣＬレベルの入力を受けレベル変換出力を
内部論理回路に供給するための入力バッファ回路を小さ
な占有面積で形成できるような半導体集積回路技術を提
供するものである。
特に、Ｃ（コンブリメンタル）−Ｍｏ８）７ンジスタに
よって論理回路が構成されている半導体集積回路を、Ｅ
ＣＬによる論理回路が構成されている半導体集積回路に
接続して使用できるようにした半導体集積回路技術を提
供するものである。
よって論理回路が構成されている半導体集積回路を、Ｅ
ＣＬによる論理回路が構成されている半導体集積回路に
接続して使用できるようにした半導体集積回路技術を提
供するものである。
また、論理回路用Ｃ−ＭＯ８型半導体集積回路装置の動
作速度を改善して、例えばＥＣＬとともに使用しても、
該ＥＣＬの動作速度をそれほど損わなくてもすむように
した半導体集積回路技術を提供するものである。
作速度を改善して、例えばＥＣＬとともに使用しても、
該ＥＣＬの動作速度をそれほど損わなくてもすむように
した半導体集積回路技術を提供するものである。
さらに、Ｃ−ＭＯ８型論理回路とＥＣＬの両者の利点を
兼ね備えることができるようにした半導体集積回路技術
を提供するものである。
兼ね備えることができるようにした半導体集積回路技術
を提供するものである。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すわば、下記のとおりである。
を簡単に説明すわば、下記のとおりである。
すなわち、内部の論理回路を電圧駆動型のＭＩＳ型素子
で構成するとともに、周辺のバッファ回路をＥＣＬある
いはバイポーラトランジスタを用いて構成することによ
り、両者をそのまま接続１゜て使用できるようにすると
ともに、両者の利点を併せ持つことができるようにする
という目的を達成するものである。
で構成するとともに、周辺のバッファ回路をＥＣＬある
いはバイポーラトランジスタを用いて構成することによ
り、両者をそのまま接続１゜て使用できるようにすると
ともに、両者の利点を併せ持つことができるようにする
という目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一あるいは相当する部分は同一符
号で示す。
号で示す。
第３図および第４図は、この発明に係る半導体集積回路
装置の一実施例を示す。
装置の一実施例を示す。
同図に示す半導体集積回路装置１０は、Ｃ−ＭＯ８電界
効果トランジスタで構成された内部論理回路２０と周辺
バッファ回路３０．４０とを有する。周辺バッファ回路
３０．４０は入力バッファ回路３０と出力バッファ回路
４０とがある。内部論理回路２０は、それらのバッファ
回路３０．４０を介して入力端子パッドＰｉｎ および
出力端子パッドＰ ｏ ｕ ｔに接続される。
効果トランジスタで構成された内部論理回路２０と周辺
バッファ回路３０．４０とを有する。周辺バッファ回路
３０．４０は入力バッファ回路３０と出力バッファ回路
４０とがある。内部論理回路２０は、それらのバッファ
回路３０．４０を介して入力端子パッドＰｉｎ および
出力端子パッドＰ ｏ ｕ ｔに接続される。
周辺バッファ回路３０．４０を構成する素子は内部論理
回路２０を構成する素子がＣ−ＭＯ８電界効果トランジ
スタＦ３．Ｆ４であるのに対し、バイポーラトランジス
タＱ１．Ｑ２．Ｑ３．Ｑ４゜Ｑ５．Ｑ６が使用されてい
る。さらに、その周辺バッファ回路３０．４０のバイポ
ーラトランジスタは、ＥＣＬあるいはＥＣＬとレベルの
互換性があるデジタル回路を構成する。その詳細な回路
構成については後述する。
回路２０を構成する素子がＣ−ＭＯ８電界効果トランジ
スタＦ３．Ｆ４であるのに対し、バイポーラトランジス
タＱ１．Ｑ２．Ｑ３．Ｑ４゜Ｑ５．Ｑ６が使用されてい
る。さらに、その周辺バッファ回路３０．４０のバイポ
ーラトランジスタは、ＥＣＬあるいはＥＣＬとレベルの
互換性があるデジタル回路を構成する。その詳細な回路
構成については後述する。
また、内部論理口論２０と周辺バッファ回路３０゜４０
との間には特に限定されないが他のバッファ回路３４．
４４が介在させられている。こねも、その詳細は後述す
る。
との間には特に限定されないが他のバッファ回路３４．
４４が介在させられている。こねも、その詳細は後述す
る。
以上により、入力端子パッドＰｉｎ にはＥＣＬレベル
の論理信号を入力させることができる。このＥＣＬレベ
ルの論理入力信号は、ＥＣＬからなる入力バッファ回路
３０によってＣ−ＭＯ８型論理回路のレベルに変換され
た後他のバッファ回路３４を介して内部論理回路２０に
与えられる。
の論理信号を入力させることができる。このＥＣＬレベ
ルの論理入力信号は、ＥＣＬからなる入力バッファ回路
３０によってＣ−ＭＯ８型論理回路のレベルに変換され
た後他のバッファ回路３４を介して内部論理回路２０に
与えられる。
他方、他のバッファ４４を介して得らねた内部論理回路
２０の出力信号は、一旦出力バッファ４゜にてＥＣＬレ
ベルに変換され、しかる後に出力端子パッドＰｏｕｔに
導出される。この出力端子Ｐｏｕｔに導出された出力信
号は、他のＥＣＬを直接駆動することができる。
２０の出力信号は、一旦出力バッファ４゜にてＥＣＬレ
ベルに変換され、しかる後に出力端子パッドＰｏｕｔに
導出される。この出力端子Ｐｏｕｔに導出された出力信
号は、他のＥＣＬを直接駆動することができる。
以上のようにして、実質的にＣ−ＭＯＳ）ランジスタで
構成されている論理回路をバイポーラトランジスタを用
いたＥＣＬに直接接続して使用することができるように
なっている。つまり、ＥＣＬに対していわゆる端子の互
換性（ビン・コンパチブル）を持つことができる。
構成されている論理回路をバイポーラトランジスタを用
いたＥＣＬに直接接続して使用することができるように
なっている。つまり、ＥＣＬに対していわゆる端子の互
換性（ビン・コンパチブル）を持つことができる。
しかし、ここでさらに注目すべきことは、Ｃ−ＭＯＳ型
の半導体集積回路装置をＥＣＬに接続できるということ
だけではなく、これに伴ってＣ−ＭＯ８型半導体集積回
路装置の欠点がかなり改善されるようになっているとい
うことである。
の半導体集積回路装置をＥＣＬに接続できるということ
だけではなく、これに伴ってＣ−ＭＯ８型半導体集積回
路装置の欠点がかなり改善されるようになっているとい
うことである。
先ず、入力バッファ回路３０がＥＣＬで構成されている
ことにより、その入力回路が静電気やサージによって破
壊される恐わが小さくなっている。
ことにより、その入力回路が静電気やサージによって破
壊される恐わが小さくなっている。
これにより、入力保護回路が不要となって、該入力保護
回路による入力信号の立上がりあるいは立下りの鈍化が
防げるようになり、動作遅れの原因のひとつが解消する
。これとともに、保護回路を形成するためのレイアウト
面積が節約される。
回路による入力信号の立上がりあるいは立下りの鈍化が
防げるようになり、動作遅れの原因のひとつが解消する
。これとともに、保護回路を形成するためのレイアウト
面積が節約される。
また、内部論理回路２０は、これを構成するＣ−ＭＯＳ
を界効果トランジスタの素子サイズが／ＪＸさいので
、動作速度を高めやすい。この内部論理回路２０の比較
的速い動作速度は、上記バッファ回路３０．４０を動作
速度の速いＥＣＬあるいはＥＣＬとレベル互換性のある
デジタル回路で構成することにより、そのまま半導体集
積回路装置１０の全体の動作速度とすることができるよ
うになる。
を界効果トランジスタの素子サイズが／ＪＸさいので
、動作速度を高めやすい。この内部論理回路２０の比較
的速い動作速度は、上記バッファ回路３０．４０を動作
速度の速いＥＣＬあるいはＥＣＬとレベル互換性のある
デジタル回路で構成することにより、そのまま半導体集
積回路装置１０の全体の動作速度とすることができるよ
うになる。
つまり、周辺バッファ回路３０．４０ｆＥＣＬあるいは
ＥＣＬとレベル互換性のあるデジタル回路で構成するこ
とにより、Ｃ−ＭＯＳ型の内部論理回路２０を構成する
ＭＯ８型素子のサイズを小形化することによる動作速度
の向上が、そのまま活かされるようになる。これにより
、Ｃ−ＭＯ８型半導体集積回路装置といえども、かなり
の高速動作が可能になり、ＥＣＬとともに使用しても、
そのＥＣＬの高速特性をそれほど損わずにすむようにな
る。従って、ＥＣＬの高速性とＣ−ＭＯ８型論理回路の
低消費電流および高集積密度化しやすいという、双方の
利点を兼ね備えた半導体集積回路装置１０が得られるよ
うになる。
ＥＣＬとレベル互換性のあるデジタル回路で構成するこ
とにより、Ｃ−ＭＯＳ型の内部論理回路２０を構成する
ＭＯ８型素子のサイズを小形化することによる動作速度
の向上が、そのまま活かされるようになる。これにより
、Ｃ−ＭＯ８型半導体集積回路装置といえども、かなり
の高速動作が可能になり、ＥＣＬとともに使用しても、
そのＥＣＬの高速特性をそれほど損わずにすむようにな
る。従って、ＥＣＬの高速性とＣ−ＭＯ８型論理回路の
低消費電流および高集積密度化しやすいという、双方の
利点を兼ね備えた半導体集積回路装置１０が得られるよ
うになる。
次に、各部の寅施例について詳述する。
第５図は上記人力バッファ回路３０および他のバッファ
３４の一実施例を示す。
３４の一実施例を示す。
先ず、入力バッファ回路３０は、１対のバイポーラトラ
ンジスタＱｌ、Ｑ２と定電流回路工ｓを用いて構成され
る。
ンジスタＱｌ、Ｑ２と定電流回路工ｓを用いて構成され
る。
各トランジスタＱｌ、Ｑ２のコレクタはそれぞれ直列負
荷抵抗Ｒ１，Ｒ２を介してプラス側電源ｖＣＣに接続さ
れる。また、各トランジスタＱｌ。
荷抵抗Ｒ１，Ｒ２を介してプラス側電源ｖＣＣに接続さ
れる。また、各トランジスタＱｌ。
Ｑ２のエミッタは共通接続され、定電流回路Ｉｓを介し
てマイナス側電源Ｖｅｅ に接続される。一方のトラン
ジスタＱ１のベースには入力端子パッドＰｉｎ を介し
て外部からのＥＣＬレベルの入力論理信号が与えられる
。他方のトランジスタＱ２のベースには基準電位ｖｂｂ
が印加される。この基準電位ｖｂｂは、ＥＣＬレベル
の入力論理信号がとる高低２値の論理レベル“Ｈ″とＬ
”の中間レベルに設定されている。これにより、１対の
バイポーラトランジスタＱ１、Ｑ２は互いにエミッタ結
合され、入力論理信号に応じていずれか一方が導通駆動
される差動対を構成する。従って、トランジスタＱ２の
コレクタからはｖｃｃ（ＧＮＤ）レベルのハイレベル出
力とＶＣＣ−Ｒ２・Ｉｇのレベルのローレベル出力が得
うれる。つまり、入力バッファ回路３０は入力レベル変
換を実行するＥＣＬを構成する。このＥＣＬからなる入
力バッファ回路３０の出力は、他方のトランジスタＱ２
のコレクタから取出されて上記他のバッファ３４を介し
てＣ−ＭＯ８型内部論理回路２０に入力される。
てマイナス側電源Ｖｅｅ に接続される。一方のトラン
ジスタＱ１のベースには入力端子パッドＰｉｎ を介し
て外部からのＥＣＬレベルの入力論理信号が与えられる
。他方のトランジスタＱ２のベースには基準電位ｖｂｂ
が印加される。この基準電位ｖｂｂは、ＥＣＬレベル
の入力論理信号がとる高低２値の論理レベル“Ｈ″とＬ
”の中間レベルに設定されている。これにより、１対の
バイポーラトランジスタＱ１、Ｑ２は互いにエミッタ結
合され、入力論理信号に応じていずれか一方が導通駆動
される差動対を構成する。従って、トランジスタＱ２の
コレクタからはｖｃｃ（ＧＮＤ）レベルのハイレベル出
力とＶＣＣ−Ｒ２・Ｉｇのレベルのローレベル出力が得
うれる。つまり、入力バッファ回路３０は入力レベル変
換を実行するＥＣＬを構成する。このＥＣＬからなる入
力バッファ回路３０の出力は、他方のトランジスタＱ２
のコレクタから取出されて上記他のバッファ３４を介し
てＣ−ＭＯ８型内部論理回路２０に入力される。
他のバッファ３４はｐチャンネルＭＯ８電界効果トラン
ジスタＦ１とｎチャンネルＭｏ５ｔ界効果トランジスタ
Ｆ２とからなるＣ−ＭＯ８型インバータによって構成さ
れている。このＣ−ＭＯ８型インバータは、これを構成
する１対のＭＯ８電界効果トランジスタＦｌ、Ｆ２の各
チャンネルの幅Ｗと長さＬの比Ｗ／Ｌが互いに対称な場
合は、その入力しきい値が電源ｖＣＣとＶｅｅのほぼ中
間のレベルになる。
ジスタＦ１とｎチャンネルＭｏ５ｔ界効果トランジスタ
Ｆ２とからなるＣ−ＭＯ８型インバータによって構成さ
れている。このＣ−ＭＯ８型インバータは、これを構成
する１対のＭＯ８電界効果トランジスタＦｌ、Ｆ２の各
チャンネルの幅Ｗと長さＬの比Ｗ／Ｌが互いに対称な場
合は、その入力しきい値が電源ｖＣＣとＶｅｅのほぼ中
間のレベルになる。
さらに、このＣＭＯ８型Ｏ８バータ３４の入力しきい値
がｖＣＣとＶＣＣ’−Ｒ２１１Ｓとの間にあることが極
めて重要である。
がｖＣＣとＶＣＣ’−Ｒ２１１Ｓとの間にあることが極
めて重要である。
第６図は上記出力バッファ回路４０および他のバッファ
４４の一実施例を示す。
４４の一実施例を示す。
先ず、出力バッファ回路４０は、１対のバイポーラトラ
ンジスタＱ３．Ｑ４と定電流回路Ｈｇを用いて構成され
る。
ンジスタＱ３．Ｑ４と定電流回路Ｈｇを用いて構成され
る。
各トランジスタＱ３．Ｑ４のコレクタはそれぞれ直列負
荷抵抗Ｒ３，Ｒ４を介してプラス側電源ｙｃｃ に接続
される。また、各トランジスタＱ３゜Ｑ４のエミッタは
共通接続され、定電流回路よりを介してマイナス側電源
Ｙｅｓに接続される。一方のトランジスタＱ３のベース
には他のバッファ４４１−介して内部論理回路２０から
のＣＭＯＳレベル出力論理信号が与えられる。他方のト
ランジスタＱ４のベースには基準電位ｖｂｂが印加され
る。この基準電位ｖｂｂは、とのｃｙｏｓレベルの出力
論理信号がとる高低２値の論理レベル“■”と“Ｌ”の
中間レベルに設定されている。これにより、１対のバイ
ポーラトランジスタＱ３．Ｑ４は互いにエミッタ結合さ
れ、入力論理信号に応じていずれか一方導通駆動される
差動対を構成する。
荷抵抗Ｒ３，Ｒ４を介してプラス側電源ｙｃｃ に接続
される。また、各トランジスタＱ３゜Ｑ４のエミッタは
共通接続され、定電流回路よりを介してマイナス側電源
Ｙｅｓに接続される。一方のトランジスタＱ３のベース
には他のバッファ４４１−介して内部論理回路２０から
のＣＭＯＳレベル出力論理信号が与えられる。他方のト
ランジスタＱ４のベースには基準電位ｖｂｂが印加され
る。この基準電位ｖｂｂは、とのｃｙｏｓレベルの出力
論理信号がとる高低２値の論理レベル“■”と“Ｌ”の
中間レベルに設定されている。これにより、１対のバイ
ポーラトランジスタＱ３．Ｑ４は互いにエミッタ結合さ
れ、入力論理信号に応じていずれか一方導通駆動される
差動対を構成する。
つまり、ＥＣＬを構成する。このＫＣＬからなる出力バ
ッファ回路４０の出力は、各トランジスタＱ３．Ｑ４の
コレクタからそれぞれ取出され、バイポーラトランジス
タＱ５．Ｑ６からなるエミッタフォロワ回路を経て出力
端子ｐｏｕｔに導出される。
ッファ回路４０の出力は、各トランジスタＱ３．Ｑ４の
コレクタからそれぞれ取出され、バイポーラトランジス
タＱ５．Ｑ６からなるエミッタフォロワ回路を経て出力
端子ｐｏｕｔに導出される。
トランジスタＱ５のエミッタ（Ｐｏｕｔ ）より得うレ
ルハイレペル出力ＶｏＨとローレベル出力ＶｏＨは、 ＶｏＨ＝ＶＣＣ−Ｒ３ＩＩＩＢＱ５ ＶＢＩＣＱ５Ｖｏ
Ｌ＝ＶＣＣ−Ｒ３・Ｉｓ ＶＢＫＱ５となる。トランジ
スタＱ６のエミッタ（Ｐ’ｏｕｔ）より得られるハイレ
ベル出力ＶｏＨとローレベル出力ＶｏＬは、 Ｖｏ）Ｉ＝ＶＣＣ−Ｒ４＠ ＩＢＱ６−ＶＢＥＱ６Ｖｏ
Ｌ ＝ＶＣＣ−Ｒ３＊ Ｉ ８−ＶＢＢＱ６となる。こ
の’ＶｏＨとＶｏＬとが一〇、９ｖと−１，７Ｖになる
ようにＲ３，Ｒ４，Ｉｓ等を設定すれば良い。
ルハイレペル出力ＶｏＨとローレベル出力ＶｏＨは、 ＶｏＨ＝ＶＣＣ−Ｒ３ＩＩＩＢＱ５ ＶＢＩＣＱ５Ｖｏ
Ｌ＝ＶＣＣ−Ｒ３・Ｉｓ ＶＢＫＱ５となる。トランジ
スタＱ６のエミッタ（Ｐ’ｏｕｔ）より得られるハイレ
ベル出力ＶｏＨとローレベル出力ＶｏＬは、 Ｖｏ）Ｉ＝ＶＣＣ−Ｒ４＠ ＩＢＱ６−ＶＢＥＱ６Ｖｏ
Ｌ ＝ＶＣＣ−Ｒ３＊ Ｉ ８−ＶＢＢＱ６となる。こ
の’ＶｏＨとＶｏＬとが一〇、９ｖと−１，７Ｖになる
ようにＲ３，Ｒ４，Ｉｓ等を設定すれば良い。
かくして、出力バッファ回路４０はＣＭＯＳレベルの入
力信号をＥＣＬレベルの出力信号にレベル変換する。
力信号をＥＣＬレベルの出力信号にレベル変換する。
他のバッファ４４けｐチャンネルＭＯ８電界効果トラン
ジスタＦ３とｎチャンネルＭｏ８電界効果トランジスタ
Ｆ４とからなるＣ−Ｍｏ８型イ／バータによって構成さ
れている。このＣ−ＭＯＳ型インバータは、既に述べた
ように、これを構成する１対のＭｏ８［界効果トランジ
スタの各チャンネルの幅Ｗと長さＬの比Ｗ／Ｌを導対称
にすると、その入力しきい値が電源ｙｃｃとＶｅｅの中
間レベルに設定されている。
ジスタＦ３とｎチャンネルＭｏ８電界効果トランジスタ
Ｆ４とからなるＣ−Ｍｏ８型イ／バータによって構成さ
れている。このＣ−ＭＯＳ型インバータは、既に述べた
ように、これを構成する１対のＭｏ８［界効果トランジ
スタの各チャンネルの幅Ｗと長さＬの比Ｗ／Ｌを導対称
にすると、その入力しきい値が電源ｙｃｃとＶｅｅの中
間レベルに設定されている。
なお、この実施例においては、ＥＣＬの一方のトランジ
スタＱ３のペースとコレクタ間にショットキーバリヤダ
イオードＤＢを接続することにより、該トランジスタＱ
３が飽和するのを防止するようにし、とｈにより出力バ
ッファ回路４０での動作速度を高めるようにしている。
スタＱ３のペースとコレクタ間にショットキーバリヤダ
イオードＤＢを接続することにより、該トランジスタＱ
３が飽和するのを防止するようにし、とｈにより出力バ
ッファ回路４０での動作速度を高めるようにしている。
第７図は上記出力バッファ回路４０の別の実施例を示す
。
。
ここでは、出力バッファ回路４０が１対のＭｏ８電界効
果トランジスタＦ５．Ｆ６を用いて構成される。
果トランジスタＦ５．Ｆ６を用いて構成される。
各トランジスタＦ５．Ｆ’６のドレインはそれぞれ直列
負荷抵抗Ｒ５，Ｒ６を介してプラス側電源ｙｃｃに接続
される。また、各トランジスタＦ５゜Ｆ６のソースは共
通接続され、定電流回路■８を介してマイナス側電源Ｖ
ｅｅに接続される。一方のトランジスタＦ５のゲートに
は内部論理回路２０からの出力論理信号が直接与えられ
る。他方のトランジスタＦ６のゲートには、内部論理回
路２０からの出力論理信号がＣ−ＭＯＳインバータＩＶ
によって位相反転されて与えられる。これにより、１対
のＭｏ５ｔ界効果トランジスタＦ５．Ｆ６は入力論理信
号に応じて相補的に導通駆動される差動対を構成する。
負荷抵抗Ｒ５，Ｒ６を介してプラス側電源ｙｃｃに接続
される。また、各トランジスタＦ５゜Ｆ６のソースは共
通接続され、定電流回路■８を介してマイナス側電源Ｖ
ｅｅに接続される。一方のトランジスタＦ５のゲートに
は内部論理回路２０からの出力論理信号が直接与えられ
る。他方のトランジスタＦ６のゲートには、内部論理回
路２０からの出力論理信号がＣ−ＭＯＳインバータＩＶ
によって位相反転されて与えられる。これにより、１対
のＭｏ５ｔ界効果トランジスタＦ５．Ｆ６は入力論理信
号に応じて相補的に導通駆動される差動対を構成する。
Ｍｏ８電界効果トランジスタＦ５゜Ｆ６のドレインから
は、反転および非反転の論理出力が取出される。この論
理出力はそれぞれ、エミッタフォロワ回路を構成するバ
イポーラトランａｎ 、、。
は、反転および非反転の論理出力が取出される。この論
理出力はそれぞれ、エミッタフォロワ回路を構成するバ
イポーラトランａｎ 、、。
ジスタＱ５．Ｑ６のペースに入力される。そして、そこ
からＥＣＬレベルの出力としての出力端子パッドＰｏｕ
ｔに導出される。
からＥＣＬレベルの出力としての出力端子パッドＰｏｕ
ｔに導出される。
この場合、内部論理回路２０の出力レベルと出力端子パ
ッドＰｏｕｔとの間のレベル変換は、１対のＭｏ８電界
効果トランジスタＦ５．Ｆ６．抵抗Ｒ５，Ｒ６，）ラン
ジスタＱ５．Ｑ６．定電流回路Ｉｓの部分にて行なわれ
る。１対のＭｏ８電界効果トランジスタＦ５．Ｆ６の差
動駆動は内部論理回路２０の出力レベルで行なわれる。
ッドＰｏｕｔとの間のレベル変換は、１対のＭｏ８電界
効果トランジスタＦ５．Ｆ６．抵抗Ｒ５，Ｒ６，）ラン
ジスタＱ５．Ｑ６．定電流回路Ｉｓの部分にて行なわれ
る。１対のＭｏ８電界効果トランジスタＦ５．Ｆ６の差
動駆動は内部論理回路２０の出力レベルで行なわれる。
すなわち、その差動出力レベルは、直列負荷抵抗Ｒ５，
Ｒ６の値と定電流回路工Ｓの電流値を選ぶことによって
ＥＣＬレベルの出力に設定される。つまり、ここでは出
力バッファ回路４０がレベル変換の機能を有している。
Ｒ６の値と定電流回路工Ｓの電流値を選ぶことによって
ＥＣＬレベルの出力に設定される。つまり、ここでは出
力バッファ回路４０がレベル変換の機能を有している。
第８図は上記出力バッファ回路４０のさらに別の実施例
を示す。
を示す。
ここでは、出力パフフッ回路４０がｐチャンネルＭＯ８
！ｌｊ界効果トランジスタＦ５とｎチャンネルＭｏ８電
界効果トランジスタＦ６を用いて構放ＦＱ される。すなわち、互いにコンプリメンタリな特性を持
つ電界効果トランジスタを用いて構成されている。
！ｌｊ界効果トランジスタＦ５とｎチャンネルＭｏ８電
界効果トランジスタＦ６を用いて構放ＦＱ される。すなわち、互いにコンプリメンタリな特性を持
つ電界効果トランジスタを用いて構成されている。
各トランジスタＦ５．Ｆ６のドレインはそれぞ直列負荷
抵抗Ｒ５，Ｒ６を介してプラス側電源ＶＣＣに接続され
る。また、各トランジスタＦ５゜Ｆ６のソースは共通接
続され、定電流回路■ｓを介してマイナス側電源Ｖｅｅ
に接続される。各トランジスタＦ５．Ｆ６のゲートには
内部論理回路２０からの出力論理信号がそれぞれ直接に
与えられる。これにより、１対のＭＯ８電界効果トラン
ジスタＦ５．Ｆ６は入力論理信号に応じて相補的に導通
駆動される差動対を構成する。ＭＯ８電界効果トランジ
スタＦ５．Ｆ６のドレインからは、反転および非反転の
論理出力が取出される。この論理出力はそれぞれ、エミ
ッタフォロワ回路を構成するバイポーラトランジスタＱ
５．Ｑ６のベースに入力される。そして、そこからＥＣ
Ｌレベルの出力として出力端子パッドＰｏｕｔ に導出
される。
抵抗Ｒ５，Ｒ６を介してプラス側電源ＶＣＣに接続され
る。また、各トランジスタＦ５゜Ｆ６のソースは共通接
続され、定電流回路■ｓを介してマイナス側電源Ｖｅｅ
に接続される。各トランジスタＦ５．Ｆ６のゲートには
内部論理回路２０からの出力論理信号がそれぞれ直接に
与えられる。これにより、１対のＭＯ８電界効果トラン
ジスタＦ５．Ｆ６は入力論理信号に応じて相補的に導通
駆動される差動対を構成する。ＭＯ８電界効果トランジ
スタＦ５．Ｆ６のドレインからは、反転および非反転の
論理出力が取出される。この論理出力はそれぞれ、エミ
ッタフォロワ回路を構成するバイポーラトランジスタＱ
５．Ｑ６のベースに入力される。そして、そこからＥＣ
Ｌレベルの出力として出力端子パッドＰｏｕｔ に導出
される。
この場合、内部論理回路２０の出力レベルと出力端子パ
ッドＰｏｕｔとの間のレベル変換は、第７図に示し、た
実施例の場合と同様に行なわれる。すなわち、その差動
出力レベルは、直列負荷抵抗Ｒ５゜Ｒ６の値と定電流回
路工Ｓの電流値を選ぶことによってＥＣＬレベルに設定
される。つ１す、ここでも出力バク７丁回路４０はレベ
ル変換の機能を有１−でいる。他方、この実施例では、
第７図に示した実施例と異なり、互いにコンプリメンタ
リな特性を持つｐチャンネルとｎチャンネルのＭＯ８電
界効果トランジスタを使用したことにより、インバータ
で２相信号を作らずとも、両トランジスタＦ５．Ｆ６を
差動駆動することができるようになっている。これによ
り、両トランジスタＦ５゜Ｆ６の駆動タイミングにずれ
が生じるのを防止して、その動作速度を高めることがで
きるようになっている。
ッドＰｏｕｔとの間のレベル変換は、第７図に示し、た
実施例の場合と同様に行なわれる。すなわち、その差動
出力レベルは、直列負荷抵抗Ｒ５゜Ｒ６の値と定電流回
路工Ｓの電流値を選ぶことによってＥＣＬレベルに設定
される。つ１す、ここでも出力バク７丁回路４０はレベ
ル変換の機能を有１−でいる。他方、この実施例では、
第７図に示した実施例と異なり、互いにコンプリメンタ
リな特性を持つｐチャンネルとｎチャンネルのＭＯ８電
界効果トランジスタを使用したことにより、インバータ
で２相信号を作らずとも、両トランジスタＦ５．Ｆ６を
差動駆動することができるようになっている。これによ
り、両トランジスタＦ５゜Ｆ６の駆動タイミングにずれ
が生じるのを防止して、その動作速度を高めることがで
きるようになっている。
第９図は出力バッファ回路４０のさらに別の実施例を示
す。
す。
同図に示す出力バッファ回路４０では、バイポーラトラ
ンジスタＱ３．Ｑ４とＭＯ８電界効果トランジスタＦ７
．Ｆ８とを組合わせた差動回路が構成されている。
ンジスタＱ３．Ｑ４とＭＯ８電界効果トランジスタＦ７
．Ｆ８とを組合わせた差動回路が構成されている。
先ず、バイポーラトランジスタＱ３．Ｑ４ｕ、そのコレ
クタとプラス側電源ＶＣＣとの間に直列負荷抵抗Ｒ３，
Ｒ４がそれぞれ接続され、またその共通エミッタとマイ
ナス側電源Ｙｅｓ との間に定電流回路■６が直列に挿
入されている。さらに、各トランジスタＱ３．Ｑ４は、
そのコレクタとベース間にそれぞれＭＯ８電界効果トラ
ンジスタＦ７゜Ｆ８のドレインとソースが接続されてい
て、該電界効果トランジスタＦ７．Ｆ８からベース入力
電流が与えられるようになっている。
クタとプラス側電源ＶＣＣとの間に直列負荷抵抗Ｒ３，
Ｒ４がそれぞれ接続され、またその共通エミッタとマイ
ナス側電源Ｙｅｓ との間に定電流回路■６が直列に挿
入されている。さらに、各トランジスタＱ３．Ｑ４は、
そのコレクタとベース間にそれぞれＭＯ８電界効果トラ
ンジスタＦ７゜Ｆ８のドレインとソースが接続されてい
て、該電界効果トランジスタＦ７．Ｆ８からベース入力
電流が与えられるようになっている。
ＭＯ８電界効果トランジスタＦ７．Ｆ８は、そのドレイ
ンがバイポーラトランジスタＱ３．Ｑ４のコレクタに、
そのソースがバイポーラトランジスタＱ３．Ｑ４のベー
スに接続されている。また、一方のＭＯ８電界効果トラ
ンジスタＦ７のゲートには内部論理回路２０の論理出力
が直接入力されるようになっている。他方、今一つのＭ
Ｏ８電界効果トランジスタＦ８のゲーＨ７ｊは、内部論
理回路２０の論理出力をＣ−ＭＯ８型インバータＩＶで
位相反転してなる論理出力が入力されるようになってい
る。これにより、上記２つのバイポーラトランジスタＱ
３．Ｑ４は、内部論理回路２０の出力に応じて相補駆動
される。そして、その相補駆動による出力は、バイポー
ラトランジスタＱ３゜Ｑ４の各コレクタからそれぞれに
取出され、エミッタフォロワ回路を構成するバイポーラ
トランジスタＱ５．Ｑ６を経て出力端子パッドＰｏｕ
ｔに導出される。
ンがバイポーラトランジスタＱ３．Ｑ４のコレクタに、
そのソースがバイポーラトランジスタＱ３．Ｑ４のベー
スに接続されている。また、一方のＭＯ８電界効果トラ
ンジスタＦ７のゲートには内部論理回路２０の論理出力
が直接入力されるようになっている。他方、今一つのＭ
Ｏ８電界効果トランジスタＦ８のゲーＨ７ｊは、内部論
理回路２０の論理出力をＣ−ＭＯ８型インバータＩＶで
位相反転してなる論理出力が入力されるようになってい
る。これにより、上記２つのバイポーラトランジスタＱ
３．Ｑ４は、内部論理回路２０の出力に応じて相補駆動
される。そして、その相補駆動による出力は、バイポー
ラトランジスタＱ３゜Ｑ４の各コレクタからそれぞれに
取出され、エミッタフォロワ回路を構成するバイポーラ
トランジスタＱ５．Ｑ６を経て出力端子パッドＰｏｕ
ｔに導出される。
以上のようにして、内部論理口論２０の出力が出力バッ
ファ回路４０を介してＥＣＬレベルで外部へ導出される
。
ファ回路４０を介してＥＣＬレベルで外部へ導出される
。
この実施例の回路におけるレベル変換は、出力バッファ
回路４０がその機能を兼ねている。出力バッファ回路４
０の入力しきい値レベルは内部論理回路２０の出力レベ
ルに合わせて設定する。また、出力バッファ回路４０の
出力レベルは、第７図に示した実施例の場合と同様に、
直列負荷抵抗Ｒ３，Ｒ４の値と定電流回路Ｉｓの電流値
によってＥＣＬレベルに設定することができる。また、
第９図の実施例では、上記バイポーラトランジスタＱ３
．Ｑ４の各ペース・エミッタ間にそれぞれ抵抗Ｒ７，Ｒ
８を並列に挿入することにより、該バイポーラトランジ
スタＱ３．Ｑ４のベース人力（７きい値を調整すること
ができる。
回路４０がその機能を兼ねている。出力バッファ回路４
０の入力しきい値レベルは内部論理回路２０の出力レベ
ルに合わせて設定する。また、出力バッファ回路４０の
出力レベルは、第７図に示した実施例の場合と同様に、
直列負荷抵抗Ｒ３，Ｒ４の値と定電流回路Ｉｓの電流値
によってＥＣＬレベルに設定することができる。また、
第９図の実施例では、上記バイポーラトランジスタＱ３
．Ｑ４の各ペース・エミッタ間にそれぞれ抵抗Ｒ７，Ｒ
８を並列に挿入することにより、該バイポーラトランジ
スタＱ３．Ｑ４のベース人力（７きい値を調整すること
ができる。
なお、この実施例の回路では、後述するように、出力バ
ッファ回路４０に多入力論理機能を持たせることができ
る。
ッファ回路４０に多入力論理機能を持たせることができ
る。
第１０図は出力バッファ回路４０のさらに別の実施例を
示す。
示す。
同図に示す出力バッファ回路２０は、第９図に示した出
力バッファ回路４０に多入力論理回路としての機能を持
たせたものである。その基本的な構成については、第９
図のものとほぼ同じである。
力バッファ回路４０に多入力論理回路としての機能を持
たせたものである。その基本的な構成については、第９
図のものとほぼ同じである。
ただ、第９図のものと違うところは、先ず、相補駆動さ
れる一方のバイポーラトランジスタＱ３のペース電流が
、ドレインおよびソースが共通接続された２つのＭＯ８
電界効果トランジスタＦ７１゜（２３） Ｆ７２から与えられるようになっている。さらに、他方
のバイポーラトランジスタロ４側に接続されたＭｏ５ｔ
界効果トランジスタＦ８のゲートには、第９図のインバ
ータ■ｖに代わって、２人力否定論理和ＮＯＨの出力が
与えられるようになっている。このＮＯＲはＣ−ＭＯＳ
型である。
れる一方のバイポーラトランジスタＱ３のペース電流が
、ドレインおよびソースが共通接続された２つのＭＯ８
電界効果トランジスタＦ７１゜（２３） Ｆ７２から与えられるようになっている。さらに、他方
のバイポーラトランジスタロ４側に接続されたＭｏ５ｔ
界効果トランジスタＦ８のゲートには、第９図のインバ
ータ■ｖに代わって、２人力否定論理和ＮＯＨの出力が
与えられるようになっている。このＮＯＲはＣ−ＭＯＳ
型である。
ここで、内部論理回路２０から出力される２つの論理信
号Ａ、Ｂは、上記２つのＭｏ５ｔ界効果トランジスタＦ
７１．Ｆ７２の各ゲートと上記ＮＯＲの論理入力とに振
分けられてそれぞれに入力される。内部論理回路２０か
らの２つの論理出力Ａ、Ｂの少なくとも１つがＩＩ Ｈ
”レベルになると、一方のバイポーラトランジスタＱ３
が導通駆動される一方、他方のバイポーラトランジスタ
Ｑ４が非導通化される。この状態は、バイポーラトラン
ジスタＱ５．Ｑ６による工１ミッタ７オロワ回路を経て
出力端子パッドＰｏｕｔにそれぞれ出力される。
号Ａ、Ｂは、上記２つのＭｏ５ｔ界効果トランジスタＦ
７１．Ｆ７２の各ゲートと上記ＮＯＲの論理入力とに振
分けられてそれぞれに入力される。内部論理回路２０か
らの２つの論理出力Ａ、Ｂの少なくとも１つがＩＩ Ｈ
”レベルになると、一方のバイポーラトランジスタＱ３
が導通駆動される一方、他方のバイポーラトランジスタ
Ｑ４が非導通化される。この状態は、バイポーラトラン
ジスタＱ５．Ｑ６による工１ミッタ７オロワ回路を経て
出力端子パッドＰｏｕｔにそれぞれ出力される。
このとき、一方の論理出力Ｘとして上記Ａ、Ｂの否定論
理和Ｘ＝Ａ＋Ｂが、また他方の論理出力Ｘとしてその論
理和Ｘ＝Ａ 十Ｂがそれぞれ出力され（２４） る。すなわち、ここでは出力バッファ回路４ｏが２人力
否定論理和としても機能する。
理和Ｘ＝Ａ＋Ｂが、また他方の論理出力Ｘとしてその論
理和Ｘ＝Ａ 十Ｂがそれぞれ出力され（２４） る。すなわち、ここでは出力バッファ回路４ｏが２人力
否定論理和としても機能する。
このように出力パフフッ回路４０が多入力論理回路とし
ての機能を持つようになると、半導体集積回路装置１０
の設計の自由度が高められ、例えばマスタースライスと
も呼ばれるゲートアレイにおいて、内部論理回路２０を
そのままにして機能の変更が行なえるといったような利
点が生じる。
ての機能を持つようになると、半導体集積回路装置１０
の設計の自由度が高められ、例えばマスタースライスと
も呼ばれるゲートアレイにおいて、内部論理回路２０を
そのままにして機能の変更が行なえるといったような利
点が生じる。
また、第１１図に示すように、第９図に示したような回
路は、ダーリントン接続されたバイポーラトランジスタ
Ｑ７−Ｑ３．Ｑ８−Ｑ４を用いて構成することもできる
。
路は、ダーリントン接続されたバイポーラトランジスタ
Ｑ７−Ｑ３．Ｑ８−Ｑ４を用いて構成することもできる
。
第１１図に示す出力バッファ回路４０において、先ず、
ダーリントン接続されたバイポーラトランジスタＱ７−
Ｑ３．Ｑ８−Ｑ４は、そのコレクタとプラス側電源ＶＣ
Ｃとの間に直列負荷抵抗Ｒ３゜Ｒ４がそれぞれ接続され
、またその共通エミッタとマイナス側電源Ｖｅｅ との
間に定電流回路工８が直列に挿入されている。
ダーリントン接続されたバイポーラトランジスタＱ７−
Ｑ３．Ｑ８−Ｑ４は、そのコレクタとプラス側電源ＶＣ
Ｃとの間に直列負荷抵抗Ｒ３゜Ｒ４がそれぞれ接続され
、またその共通エミッタとマイナス側電源Ｖｅｅ との
間に定電流回路工８が直列に挿入されている。
一方のダーリントントランジスタＱ７−Ｑ３［は内部論
理回路２０の論理出力が直接入力されるようになってい
る。他方、今一つのダーリントントランジスタＱ８−Ｑ
４には、内部論理回路２゜の論理出力をＣ−ＭＯ８型イ
ンバータＩＶで位相反転してなる論理出力が入力される
ようになっている。これにより、２組のダーリントント
ランジスタＱ７−Ｑ３．Ｑ８−Ｑ４は、内部論理回路２
０の出力に応じて相補駆動される。そして、その相補駆
動による出力は、エミッタフォロワ回路を構成するバイ
ポーラトランジスタＱ５．Ｑ６を経て出力端子パッドＰ
ｏｕｔに導出される。
理回路２０の論理出力が直接入力されるようになってい
る。他方、今一つのダーリントントランジスタＱ８−Ｑ
４には、内部論理回路２゜の論理出力をＣ−ＭＯ８型イ
ンバータＩＶで位相反転してなる論理出力が入力される
ようになっている。これにより、２組のダーリントント
ランジスタＱ７−Ｑ３．Ｑ８−Ｑ４は、内部論理回路２
０の出力に応じて相補駆動される。そして、その相補駆
動による出力は、エミッタフォロワ回路を構成するバイ
ポーラトランジスタＱ５．Ｑ６を経て出力端子パッドＰ
ｏｕｔに導出される。
以上のようにして、内部論理回路２０の出力が出力バッ
ファ回路４０を介してＥＣＬレベルで外部へ導出される
。
ファ回路４０を介してＥＣＬレベルで外部へ導出される
。
この実施例の回路の場合も、出力バッファ回路４０がレ
ベル変換の機能を兼ねている。出力７７７７回路４０の
入力しきい値レベルは内部論理回路２０の出力レベルに
合わせて設定する。また、出力バッファ回路４０の出力
レベルは、直列負荷抵抗Ｒ３，Ｒ４の値と定電流回路■
８の電流値によってＥＣＬレベルに設定することができ
る。また、上記バイポーラトランジスタＱ３．Ｑ４の各
ベース・エミッタ間にそれぞれ抵抗Ｒ７，Ｒ８を並列に
挿入することにより、該バイポーラトランジスタＱ３．
Ｑ４のベース入力しきい値を調整することができる。な
お、この実施例の回路でも、後述するように、出力バフ
フッ回路４０に多入力論理機能を持たせることができる
。
ベル変換の機能を兼ねている。出力７７７７回路４０の
入力しきい値レベルは内部論理回路２０の出力レベルに
合わせて設定する。また、出力バッファ回路４０の出力
レベルは、直列負荷抵抗Ｒ３，Ｒ４の値と定電流回路■
８の電流値によってＥＣＬレベルに設定することができ
る。また、上記バイポーラトランジスタＱ３．Ｑ４の各
ベース・エミッタ間にそれぞれ抵抗Ｒ７，Ｒ８を並列に
挿入することにより、該バイポーラトランジスタＱ３．
Ｑ４のベース入力しきい値を調整することができる。な
お、この実施例の回路でも、後述するように、出力バフ
フッ回路４０に多入力論理機能を持たせることができる
。
第１２図は出力バッファ回路４０のさらに別の実施例を
示す。
示す。
同図に示す出力バッファ回路２０は、第１１図に示した
出力バッファ回路４０に多入力論理回路としての機能を
持たせたものである。その基本的な構成については、第
１１図のものとほぼ同じである、 ただ、第１Ｉ図のものと違うところは、先ず、相補駆動
される一方のバイポーラトランジス昶３のベース側には
、２つの互いに並列接続されたバイポーラトランジスタ
Ｑ７１．Ｑ７２がダーリントン接続されている。さらに
、他方のバイポーラ（２７） トランジスタロ４側にダーリントン接続されたバイポー
ラトランジスタＱ８のベースには、第１１図のインバー
タＩＶに代わって、２人力否定論理和ＮＯＨの出力が与
えられるようになっている。
出力バッファ回路４０に多入力論理回路としての機能を
持たせたものである。その基本的な構成については、第
１１図のものとほぼ同じである、 ただ、第１Ｉ図のものと違うところは、先ず、相補駆動
される一方のバイポーラトランジス昶３のベース側には
、２つの互いに並列接続されたバイポーラトランジスタ
Ｑ７１．Ｑ７２がダーリントン接続されている。さらに
、他方のバイポーラ（２７） トランジスタロ４側にダーリントン接続されたバイポー
ラトランジスタＱ８のベースには、第１１図のインバー
タＩＶに代わって、２人力否定論理和ＮＯＨの出力が与
えられるようになっている。
このＮＯＲけＣ−ＭＯＳ型である。
ここで、内部論理回路２０から出力される２つの論理信
号Ａ、Ｂは、上記２組のダーリントントランジスタＱ７
１／Ｑ７２−Ｑ３．Ｑ８−Ｑ４の各ベース入力と上記Ｎ
ＯＨの論理入力とに振分けられてそねそれに入力される
。
号Ａ、Ｂは、上記２組のダーリントントランジスタＱ７
１／Ｑ７２−Ｑ３．Ｑ８−Ｑ４の各ベース入力と上記Ｎ
ＯＨの論理入力とに振分けられてそねそれに入力される
。
内部論理回路２０からの２つの論理出力Ａ、 Ｈの少な
くとも１つが“Ｈ”レベルになると、一方のバイポーラ
トランジスタＱ３が導通駆動される一方、他方のバイポ
ーラトランジスタＱ４が非導通化される。この状態は、
バイポーラトランジスタＱ５．Ｑ６によるエミッタフォ
ロワ回路を経て出力端子パッドＰｏｕｔにそれぞれ出力
される。このとき、一方の論理出力Ｘとして上記Ａ、Ｂ
の否定論理和Ｘ＝Ａ＋Ｂが、また他方の論理出力Ｘとし
てその論理和Ｘ＝Ａ＋Ｂがそれぞれ出力される。
くとも１つが“Ｈ”レベルになると、一方のバイポーラ
トランジスタＱ３が導通駆動される一方、他方のバイポ
ーラトランジスタＱ４が非導通化される。この状態は、
バイポーラトランジスタＱ５．Ｑ６によるエミッタフォ
ロワ回路を経て出力端子パッドＰｏｕｔにそれぞれ出力
される。このとき、一方の論理出力Ｘとして上記Ａ、Ｂ
の否定論理和Ｘ＝Ａ＋Ｂが、また他方の論理出力Ｘとし
てその論理和Ｘ＝Ａ＋Ｂがそれぞれ出力される。
（２８）
すなわち、ここでも出力７７７７回路４０が２人力否定
論理和として機能する。
論理和として機能する。
第１３図はこの発明の実施例による論理用半導体集積回
路装置１０の半導体チップ１００の表面における各回路
ブロックのレイアウト状態の一例を示す。
路装置１０の半導体チップ１００の表面における各回路
ブロックのレイアウト状態の一例を示す。
半導体チップ１００の中央部には、Ｃ−ＭＯ８回路によ
って構成された内部論理回路２０を構成するためのブロ
ック領域ａ１が割当てられている。
って構成された内部論理回路２０を構成するためのブロ
ック領域ａ１が割当てられている。
また、半導体チップ１００の周辺部には、入力バッファ
回路３０および出力バッファ回路４０を形成するための
ブロック領域ａ２が割当てられている。さらに、周辺ブ
ロック領域ａ２の外側には、多数の入力端子パッドＰｉ
ｎおよび出力端子パッドＰｏｕｔが形成されている。
回路３０および出力バッファ回路４０を形成するための
ブロック領域ａ２が割当てられている。さらに、周辺ブ
ロック領域ａ２の外側には、多数の入力端子パッドＰｉ
ｎおよび出力端子パッドＰｏｕｔが形成されている。
入力バッファ回路３０と出力バッファ回範４０は周辺ブ
ロック鎖［ａ２内にて１つずつ交互に配列されている。
ロック鎖［ａ２内にて１つずつ交互に配列されている。
また、各バッファ回路３０．４０と端子パッドＰｉｎ
、Ｐｏｕｔとは個々に対をなすべく対応して配設されて
いる。入力端子パッドＰｉｎおよび出力端子パッドＰｏ
ｕｔけそれぞれポンディングパッドとして使用される。
、Ｐｏｕｔとは個々に対をなすべく対応して配設されて
いる。入力端子パッドＰｉｎおよび出力端子パッドＰｏ
ｕｔけそれぞれポンディングパッドとして使用される。
さらに、上記半導体チップ１００には、電源ｖＣＣを供
給するためのポンディングパッド１０２、および接地（
’ＧＮＤ）用ポンディングパッド１０４がそれぞれチッ
プ１００の角部を利用して設けられている。
給するためのポンディングパッド１０２、および接地（
’ＧＮＤ）用ポンディングパッド１０４がそれぞれチッ
プ１００の角部を利用して設けられている。
上記半導体チップ１００け、第１４図に示すように、そ
の裏面が金属リードフレームＬＰのタブリードＬＴの表
面に物理的かつ電気的に密着して接続される。
の裏面が金属リードフレームＬＰのタブリードＬＴの表
面に物理的かつ電気的に密着して接続される。
リードフレームＬＦは、金属薄板を所定形状に打抜き加
工することによシ形放され、タブリードＬＴ、リード部
分Ｌｌ〜Ｌ６４、枠部分Ｌｏ、ｌｑ線を付したダム部分
ＬＤなどを一体に連結した形で有する。
工することによシ形放され、タブリードＬＴ、リード部
分Ｌｌ〜Ｌ６４、枠部分Ｌｏ、ｌｑ線を付したダム部分
ＬＤなどを一体に連結した形で有する。
上記端子パッドＰｉｎ、Ｐｏｕｔおよび電源用ポンディ
ングパッド１０２は、それぞれ金線などからなるボンデ
ィングワイヤＷによって、リード部分Ｌｌ−Ｌ６４と接
続される。同様に、上記接地用ポンディングパッド１０
４はタブリードＬＴに接続される。
ングパッド１０２は、それぞれ金線などからなるボンデ
ィングワイヤＷによって、リード部分Ｌｌ−Ｌ６４と接
続される。同様に、上記接地用ポンディングパッド１０
４はタブリードＬＴに接続される。
ワイヤＷの配線が完了した後の半導体チップ１００とリ
ードフレームＬＦは、樹脂封口用の金型に装填される。
ードフレームＬＦは、樹脂封口用の金型に装填される。
そして、リードフレームＬＦのダム部分ＬＤの内側に液
状の樹脂が注入されることにより、樹脂モールドが行な
われる。このとき、上記ダム部分ＬＤはその外部に樹脂
が流出することを阻止する。
状の樹脂が注入されることにより、樹脂モールドが行な
われる。このとき、上記ダム部分ＬＤはその外部に樹脂
が流出することを阻止する。
モールド用樹脂が固化したならば、金型から取出し、上
記ダム部分ＬＤを切除して各リード部分Ｌ１〜Ｌ６４を
互いに電気的に分離する。
記ダム部分ＬＤを切除して各リード部分Ｌ１〜Ｌ６４を
互いに電気的に分離する。
この後、各リード部分Ｌ１〜Ｌ６４を下側に折曲げるこ
とにより、第１５図に示すような外観構造の半導体集積
回路装置ＩＣが得られる。
とにより、第１５図に示すような外観構造の半導体集積
回路装置ＩＣが得られる。
餌
この場合、樹脂封会された半導体チップ１００は、その
周辺バッファ回路３０．４０がＥＣＬの入力レベルある
いはＥＣＬの出力レベルを持ち、外部から見た電気的特
性はＥＣＬのそれと全く同じである。、従って、そのま
まＥＣＬと接続してデジタル回路システムを組むことが
できる。ただ、（３１） その内部の論理回路２０は、前述したようにＣ−ＭＯ８
型回路によって構成されているため、集積密度が高めや
すくなっている。これとともに、低消費電力化され、こ
れにより内部論理回路がｇｃＬで構成された半導体集積
回路装置に比べると、その内部の発熱量が大幅に少なく
なっている。従って、そのパッケージ構造も、特別なヒ
ートシンクを使用することなく簡単に構成されている。
周辺バッファ回路３０．４０がＥＣＬの入力レベルある
いはＥＣＬの出力レベルを持ち、外部から見た電気的特
性はＥＣＬのそれと全く同じである。、従って、そのま
まＥＣＬと接続してデジタル回路システムを組むことが
できる。ただ、（３１） その内部の論理回路２０は、前述したようにＣ−ＭＯ８
型回路によって構成されているため、集積密度が高めや
すくなっている。これとともに、低消費電力化され、こ
れにより内部論理回路がｇｃＬで構成された半導体集積
回路装置に比べると、その内部の発熱量が大幅に少なく
なっている。従って、そのパッケージ構造も、特別なヒ
ートシンクを使用することなく簡単に構成されている。
さらに、周辺バッファ回路３０．４０が、少なくとも外
部と接続される側にバイポーラトランジスタを用いて構
成されることにより、ＭＯＳ型の論理用半導体集積回路
装置では不可欠であった入力保護回路が省略できる。さ
らにまた、論理信号の入出力がＥＣＬの低インピーダン
スでもって高速に行なわれることＫより、Ｃ−ＭＯＢか
らなる内部論理回路２０の動作速度が損われることなく
外部に現われるようになる。これらにより、Ｃ−ＭＯ８
型論理回路とＥＣＬの両方の利点を兼ね備えた半導体集
積回路装置が可能になる。
部と接続される側にバイポーラトランジスタを用いて構
成されることにより、ＭＯＳ型の論理用半導体集積回路
装置では不可欠であった入力保護回路が省略できる。さ
らにまた、論理信号の入出力がＥＣＬの低インピーダン
スでもって高速に行なわれることＫより、Ｃ−ＭＯＢか
らなる内部論理回路２０の動作速度が損われることなく
外部に現われるようになる。これらにより、Ｃ−ＭＯ８
型論理回路とＥＣＬの両方の利点を兼ね備えた半導体集
積回路装置が可能になる。
上記内部論理回路２０の機能としては、比較的（３２）
高集積密度が要求される回路機能、例えばＲＡＭ（ラン
ダムアクセス参メモリ）、ゲートアレイなどが特に適し
ている。
ダムアクセス参メモリ）、ゲートアレイなどが特に適し
ている。
（１）内部の論理回路をＭＯＢで構成する一方、周辺の
バッファ回路をバイポーラトランジスタを用いて構成す
ることにより、ＭＯＢで構成された論理回路機能をその
ままＥＣＬとともに使用することができるという効果が
得られる。
バッファ回路をバイポーラトランジスタを用いて構成す
ることにより、ＭＯＢで構成された論理回路機能をその
ままＥＣＬとともに使用することができるという効果が
得られる。
（２）内部の論理回路なＣ−ＭＯＢで構成する一方、周
辺のバッファ回路をバイポーラトランジスタによるＥＣ
ＬあるいはＥＣＬとレベル互換性のあるバイポーラ型デ
ジタル回路を用いて構成することにより、Ｃ−ＭＯＢに
よって論理回路が構成されている半導体集積回路装置と
ＥＣＬによる論理回路が構成されている半導体集積回路
装置とをそのまま接続して使用することができるという
効果が得られる。
辺のバッファ回路をバイポーラトランジスタによるＥＣ
ＬあるいはＥＣＬとレベル互換性のあるバイポーラ型デ
ジタル回路を用いて構成することにより、Ｃ−ＭＯＢに
よって論理回路が構成されている半導体集積回路装置と
ＥＣＬによる論理回路が構成されている半導体集積回路
装置とをそのまま接続して使用することができるという
効果が得られる。
（３）内部論理回路をＣ−ＭＯＢで構成する一方、周辺
のバッファ回路バイポーラトランジスタによるＥＣＬあ
るいはＥＣＬとレベル互換性のあるバイポーラ型デジタ
ル回路を用いて構成することにより、低消費電力化と動
作速度の向上とが共に達成できるようになるという効果
が得られる。
のバッファ回路バイポーラトランジスタによるＥＣＬあ
るいはＥＣＬとレベル互換性のあるバイポーラ型デジタ
ル回路を用いて構成することにより、低消費電力化と動
作速度の向上とが共に達成できるようになるという効果
が得られる。
（４）内部の論理回路をＣ−ＭＯＢで構成する一方、周
辺のバッファ回路をバイポーラトランジスタによるＥＣ
ＬあるいはＥＣＬとレベル互換性のあるバイポーラ型デ
ジタル回路を用いて構成することにより、集積密度の高
い等価ＥＣＬ型の論理用半導体集積回路が構成されると
いう効果が得られる。
辺のバッファ回路をバイポーラトランジスタによるＥＣ
ＬあるいはＥＣＬとレベル互換性のあるバイポーラ型デ
ジタル回路を用いて構成することにより、集積密度の高
い等価ＥＣＬ型の論理用半導体集積回路が構成されると
いう効果が得られる。
（５）内部の論理回路をＣ−ＭＯＢで構成する一方、周
辺のバッファ回路をバイポーラトランジスタによるＥＣ
ＬあるいはＥＣＬとレベル互換性のあるバイポーラ型デ
ジタル回路を用いて構成することにより、高集積密度で
もって発熱量の少ない等価ＥＣＬ型論理用半導体集積回
路が構成されるという効果が得られる。
辺のバッファ回路をバイポーラトランジスタによるＥＣ
ＬあるいはＥＣＬとレベル互換性のあるバイポーラ型デ
ジタル回路を用いて構成することにより、高集積密度で
もって発熱量の少ない等価ＥＣＬ型論理用半導体集積回
路が構成されるという効果が得られる。
（６）内部の論理回路をＣ−ＭＯＢで構成する一方、周
辺のバッファ回路をバイポーラトランジスタによるＥＣ
ＬあるいはＥＣＬとレベル互換性のあるバイポーラ型デ
ジタル回路を用いて構成することにより、保護回路が不
要になるという効果が得られる。
辺のバッファ回路をバイポーラトランジスタによるＥＣ
ＬあるいはＥＣＬとレベル互換性のあるバイポーラ型デ
ジタル回路を用いて構成することにより、保護回路が不
要になるという効果が得られる。
（力 内部の論理回路をＣ−ＭＯＳで構成する一方、周
辺のバッファ回路をバイポーラトランジスタによるＥＣ
Ｌあるいけ′ＥＣＬとレベル互換性のあるバイポーラ型
デジタル回路を用いて構成することにより、内部のＣ−
ＭＯ８型論理回路の動作速度が損われずに外部に現われ
るという効果が得られる。
辺のバッファ回路をバイポーラトランジスタによるＥＣ
Ｌあるいけ′ＥＣＬとレベル互換性のあるバイポーラ型
デジタル回路を用いて構成することにより、内部のＣ−
ＭＯ８型論理回路の動作速度が損われずに外部に現われ
るという効果が得られる。
上記（１）〜（７）によシ、さらにＣ−ＭＯ８型半導体
集積回路装置とＥＣＬの両者の利点を兼ね備えた論理用
半導体集積回路装置が得られるという相乗効果が得られ
る。
集積回路装置とＥＣＬの両者の利点を兼ね備えた論理用
半導体集積回路装置が得られるという相乗効果が得られ
る。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記バイポ
ーラトランジスタＱ１〜Ｑ８はショットキーバリヤダイ
オード付のもの（３５） であってもよい。また、内部論理回路２０け、Ｃ−ＭＯ
８以外に、例えばｎ Ｍ ＯＳあるいはｐＭ。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記バイポ
ーラトランジスタＱ１〜Ｑ８はショットキーバリヤダイ
オード付のもの（３５） であってもよい。また、内部論理回路２０け、Ｃ−ＭＯ
８以外に、例えばｎ Ｍ ＯＳあるいはｐＭ。
Ｓで構成されたものであってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である論理用Ｃ−ＭＯ８型
半導体集積回路装置の周辺インターフェイスに関する技
術に適用した場合について説明したが、それに限定され
るものではなく、例えば、内部論理回路が部分的にＭＩ
Ｓ型素子で構成される論理用半導体集積回路装置におけ
る回路技術などにも適用できる。少なくともＭＩＳ型素
子を用いて構成される論理回路の入出力ｆＥＣＬレベル
で入出力する条件のものには適用できる。
をその背景となった利用分野である論理用Ｃ−ＭＯ８型
半導体集積回路装置の周辺インターフェイスに関する技
術に適用した場合について説明したが、それに限定され
るものではなく、例えば、内部論理回路が部分的にＭＩ
Ｓ型素子で構成される論理用半導体集積回路装置におけ
る回路技術などにも適用できる。少なくともＭＩＳ型素
子を用いて構成される論理回路の入出力ｆＥＣＬレベル
で入出力する条件のものには適用できる。
第１図はこの発明に先だって本発明者により検討された
Ｃ−ＭＯ８型論理用半導体集積回路装置の一例を示すブ
ロック図、 第２図は第１図の一部を拡大して示す回路図、第３図は
この発明に係る論理用半導体集積回路（３６） 装置の一実施例を示すブロック図、 第４図は第３図の一部を拡大して示す回路図、第５図は
この発明に係る論理用半導体集積回路装置の入力バッフ
ァ回路付近の一実施例を示す回路図、 第６図はこの発明に係る論理用半導体集積回路装置の出
力バッファ回路付近の一実施例を示す回路図、 第７図はこの発明に係る論理用半導体集積回路装置の出
力バッファ回路付近の別の実施例を示す回路図、 第８図はこの発明に係る論理用半導体集積回路装置の出
力バッファ回路付近のさらに別の実施例を示す回路図、 第９図はこの発明ｆ係る論理用半導体集積回路装置の出
力バッファ回路付近のさらに別の実施例を示す回路図、 第１０図はこの発明に係る論理用半導体集積回路装置の
出力バッファ回路に多入力論理機能を持たせた場合の実
施例を示す回路図、 第１１図はこの発明に係る論理用半導体集積回路装置の
出力バッファ回路付近のさらに別の実施例を示す回路図
、 第１２図はこの発明に係る論理用半導体集積回路装置の
出力バッファ回路に多入力論理機能を持たせた場合の別
の実施例を示す回路図、第１３図はこの発明の実施例に
係る論理用半導体集積回路装置が形成された半導体チッ
プの一例を示す平面図、 第１４図はこの発明の実施例に係る論理用半導体集積回
路装置が形成された半導体チップがリードフレームに接
続される状態の一例を示す平面図、第１５図はパッケー
ジに納められた状態を示す斜視図である。 １０・・・論理用半導体集積回路装置、２０・・・Ｃ（
コンブリメンタル） −ＭＯ８型内部論理回路、３０・
・・入力バッファ回路、３２・・・入力保護回路、Ｃ１
ｎ・・・Ｃ−ＭＯ８電界効果トランジスタのゲート入力
容量、３４・・・レベル変換回路、４０・・・出カッく
ツファ回路、４４・・・レベル変換回路、Ｐｉｎ ・・
・入力端子パッド、Ｐｏｕｔ・・・出力端子パッド、ｖ
ＣＣ・・・プラス側電源、Ｖｅｅ ・・・マイナス側電
源、ｖｂｂ ・・・基準電位、Ｑｌ、Ｑ２．Ｑ３．Ｑ４
．Ｑ５．Ｑ６゜Ｑ７．Ｑ７１．Ｑ７２．Ｑ８・・・バイ
ポーラトランジスタ、Ｆｌ、Ｆ２．Ｆ３．Ｆ４．Ｆ５．
Ｆ６゜Ｆ７．Ｆ７１．Ｆ７２．Ｆ８・・・ＭＯ８電界効
果トランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６
゜Ｒ７，Ｒ８・・・抵抗、Ｈ・・・定電流回路、ＩＶ・
・・インバータ、ＮＯＲ・・・否定論理和、Ａ、Ｂ・・
・論理入力、Ｘ、Ｘ・・・論理出力、１００・・・半導
体チップ、ＬＰ・・・リードフレーム。 代理人 弁理士 高 橋 明 夫 （３９） １５９−
Ｃ−ＭＯ８型論理用半導体集積回路装置の一例を示すブ
ロック図、 第２図は第１図の一部を拡大して示す回路図、第３図は
この発明に係る論理用半導体集積回路（３６） 装置の一実施例を示すブロック図、 第４図は第３図の一部を拡大して示す回路図、第５図は
この発明に係る論理用半導体集積回路装置の入力バッフ
ァ回路付近の一実施例を示す回路図、 第６図はこの発明に係る論理用半導体集積回路装置の出
力バッファ回路付近の一実施例を示す回路図、 第７図はこの発明に係る論理用半導体集積回路装置の出
力バッファ回路付近の別の実施例を示す回路図、 第８図はこの発明に係る論理用半導体集積回路装置の出
力バッファ回路付近のさらに別の実施例を示す回路図、 第９図はこの発明ｆ係る論理用半導体集積回路装置の出
力バッファ回路付近のさらに別の実施例を示す回路図、 第１０図はこの発明に係る論理用半導体集積回路装置の
出力バッファ回路に多入力論理機能を持たせた場合の実
施例を示す回路図、 第１１図はこの発明に係る論理用半導体集積回路装置の
出力バッファ回路付近のさらに別の実施例を示す回路図
、 第１２図はこの発明に係る論理用半導体集積回路装置の
出力バッファ回路に多入力論理機能を持たせた場合の別
の実施例を示す回路図、第１３図はこの発明の実施例に
係る論理用半導体集積回路装置が形成された半導体チッ
プの一例を示す平面図、 第１４図はこの発明の実施例に係る論理用半導体集積回
路装置が形成された半導体チップがリードフレームに接
続される状態の一例を示す平面図、第１５図はパッケー
ジに納められた状態を示す斜視図である。 １０・・・論理用半導体集積回路装置、２０・・・Ｃ（
コンブリメンタル） −ＭＯ８型内部論理回路、３０・
・・入力バッファ回路、３２・・・入力保護回路、Ｃ１
ｎ・・・Ｃ−ＭＯ８電界効果トランジスタのゲート入力
容量、３４・・・レベル変換回路、４０・・・出カッく
ツファ回路、４４・・・レベル変換回路、Ｐｉｎ ・・
・入力端子パッド、Ｐｏｕｔ・・・出力端子パッド、ｖ
ＣＣ・・・プラス側電源、Ｖｅｅ ・・・マイナス側電
源、ｖｂｂ ・・・基準電位、Ｑｌ、Ｑ２．Ｑ３．Ｑ４
．Ｑ５．Ｑ６゜Ｑ７．Ｑ７１．Ｑ７２．Ｑ８・・・バイ
ポーラトランジスタ、Ｆｌ、Ｆ２．Ｆ３．Ｆ４．Ｆ５．
Ｆ６゜Ｆ７．Ｆ７１．Ｆ７２．Ｆ８・・・ＭＯ８電界効
果トランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６
゜Ｒ７，Ｒ８・・・抵抗、Ｈ・・・定電流回路、ＩＶ・
・・インバータ、ＮＯＲ・・・否定論理和、Ａ、Ｂ・・
・論理入力、Ｘ、Ｘ・・・論理出力、１００・・・半導
体チップ、ＬＰ・・・リードフレーム。 代理人 弁理士 高 橋 明 夫 （３９） １５９−
Claims (1)
- 【特許請求の範囲】 １、ＭＯ８電界効果トランジスタを含む内部論理表 回路例有する論理用半導体集積回路装置であって、上記
内部論理回路と入力端子との間に入力バッファ回路が介
在し、さらにこの入力バッファ回路は、外部からの入力
信号によって差動駆動される１対の増幅素子によって構
成されていることを特徴とする半導体集積回路装置。 ２、上記増幅型素子がバイポーラトランジスタであるこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路装置。 ３、上記入力バッファ回路は、バイポーラトランジスタ
によるエミッタ・カップルド・ロジックによって構成さ
れていることを特徴とする特許請求の範囲第１項または
第２項記載の半導体集積回路装置。 ４、上記内部論理回路がＣ−ＭＯ８型論理回路で構成さ
れていることを特徴とする特許請求の範囲第１項から第
３項までのいずれかに記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157818A JPS6051326A (ja) | 1983-08-31 | 1983-08-31 | 半導体集積回路装置 |
| US06/646,110 US4645951A (en) | 1983-08-31 | 1984-08-31 | Semiconductor integrated circuit having a C-MOS internal logic block and an output buffer for providing ECL level signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157818A JPS6051326A (ja) | 1983-08-31 | 1983-08-31 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6051326A true JPS6051326A (ja) | 1985-03-22 |
Family
ID=15657970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157818A Pending JPS6051326A (ja) | 1983-08-31 | 1983-08-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051326A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104312A (ja) * | 1985-10-31 | 1987-05-14 | Nec Corp | 半導体装置 |
| JPS62261225A (ja) * | 1986-05-07 | 1987-11-13 | Nec Corp | 論理回路 |
| US4948994A (en) * | 1987-10-09 | 1990-08-14 | Hitachi, Ltd. | Semiconductor circuit for driving the base of a bipolar transistor |
-
1983
- 1983-08-31 JP JP58157818A patent/JPS6051326A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104312A (ja) * | 1985-10-31 | 1987-05-14 | Nec Corp | 半導体装置 |
| JPS62261225A (ja) * | 1986-05-07 | 1987-11-13 | Nec Corp | 論理回路 |
| US4948994A (en) * | 1987-10-09 | 1990-08-14 | Hitachi, Ltd. | Semiconductor circuit for driving the base of a bipolar transistor |
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