JP2510018B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2510018B2 JP2510018B2 JP2016011A JP1601190A JP2510018B2 JP 2510018 B2 JP2510018 B2 JP 2510018B2 JP 2016011 A JP2016011 A JP 2016011A JP 1601190 A JP1601190 A JP 1601190A JP 2510018 B2 JP2510018 B2 JP 2510018B2
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Description
【発明の詳細な説明】 〔技術分野〕 本発明は、半導体集積回路装置、たとえば入出力レベ
ルがTTLレベル，内部論理レベルがCMOSレベルの論理用
半導体集積回路装置に利用して有効な技術に関するもの
である。
ルがTTLレベル，内部論理レベルがCMOSレベルの論理用
半導体集積回路装置に利用して有効な技術に関するもの
である。
第１図は本発明に先立って本願発明者によって検討さ
れたところの入出力レベルがTTLレベル，内部論理レベ
ルがCMOSレベルの論理用半導体集積回路装置ICのブロッ
ク図を示す。
れたところの入出力レベルがTTLレベル，内部論理レベ
ルがCMOSレベルの論理用半導体集積回路装置ICのブロッ
ク図を示す。
かかる回路装置ICはTTLレベルの入力信号IN1,IN2…IN
nをCMOSレベルの信号にレベル変換するための入力バッ
ファ10,CMOSレベルで論理演算動作を実行するための内
部論理ブロック11,この内部論理ブロック11のCMOSレベ
ルの出力信号をTTLレベルの出力信号にレベル変換する
ための出力バッファ12を含み、各回路10,11,12は５ボル
トの電源電圧Vccが供給されるとともに、適正に接地さ
れている。
nをCMOSレベルの信号にレベル変換するための入力バッ
ファ10,CMOSレベルで論理演算動作を実行するための内
部論理ブロック11,この内部論理ブロック11のCMOSレベ
ルの出力信号をTTLレベルの出力信号にレベル変換する
ための出力バッファ12を含み、各回路10,11,12は５ボル
トの電源電圧Vccが供給されるとともに、適正に接地さ
れている。
入力バッファ10の入力端子IN1,IN2…INnに供給される
ハイレベル入力電圧ViH10は2.0ボルト以上またこのロー
レベル入力電圧ViL10は0.3ボルト以下に設定される。従
って、入力バッファ10の入力端子IN1,IN2…INnに関する
入力スレッシュホールド電圧Vith10は0.8ボルトと2.0ボ
ルトとの間の1.3〜1.5ボルトに設定される。
ハイレベル入力電圧ViH10は2.0ボルト以上またこのロー
レベル入力電圧ViL10は0.3ボルト以下に設定される。従
って、入力バッファ10の入力端子IN1,IN2…INnに関する
入力スレッシュホールド電圧Vith10は0.8ボルトと2.0ボ
ルトとの間の1.3〜1.5ボルトに設定される。
一方、入力バッファ10の出力から得られるハイレベル
出力電圧VOH10は内部論理ブロック11のハイレベル入力
電圧ViH11と等しく設定され、入力バッファ10の出力か
ら得られるローレベル入力電圧VOL10は内部論理ブロッ
ク11のローレベル入力電圧ViL11と等しく設定される。
従って、内部論理ブロック11内のCMOSインバータを構成
するＰチャンネルMOS FETのスレッシュホールド電圧を
VTP,NチャンネルMOS FETのスレッシュホールド電圧
VTN,電源電圧をVccとすると、上記電圧VOH10,ViH11,V
OL10,ViL11はそれぞれ次のように設定される。
出力電圧VOH10は内部論理ブロック11のハイレベル入力
電圧ViH11と等しく設定され、入力バッファ10の出力か
ら得られるローレベル入力電圧VOL10は内部論理ブロッ
ク11のローレベル入力電圧ViL11と等しく設定される。
従って、内部論理ブロック11内のCMOSインバータを構成
するＰチャンネルMOS FETのスレッシュホールド電圧を
VTP,NチャンネルMOS FETのスレッシュホールド電圧
VTN,電源電圧をVccとすると、上記電圧VOH10,ViH11,V
OL10,ViL11はそれぞれ次のように設定される。
VOH10＝ViH11＞Vcc−|VTP| ……（１） VOL10＝ViL11＜VTN ……（２） VCCを５ボルト,|VTP|を0.6ボルト,VTNを0.6ボルトに
設定すれば、VOH10とViH11とは4.4ボルト以下に、VOL10
とViL11とは0.6ボルト以上に設定される。
設定すれば、VOH10とViH11とは4.4ボルト以下に、VOL10
とViL11とは0.6ボルト以上に設定される。
従って、内部論理ブロック11内のCMOSインバータの入
力ロジック・スレッシュホールド電圧Vith11は0.6ボル
トと4.4ボルトとの間の約2.5ボルトに設定される。
力ロジック・スレッシュホールド電圧Vith11は0.6ボル
トと4.4ボルトとの間の約2.5ボルトに設定される。
同様に、内部論理ブロック11のハイレベル出力電圧V
OH11と出力バッファ12のハイレベル入力電圧ViH12とは
4.4ボルト以上に設定され、内部論理ブロック11のロー
レベル出力電圧VOL11と出力バッファ12のローレベル入
力電圧ViL12とは0.6ボルト以下に設定され、出力バッフ
ァ12の入力ロジック・スレッシュホールドVith12は0.6
ボルトと4.4ボルトとの間の約2.5ボルトに設定されてい
る。
OH11と出力バッファ12のハイレベル入力電圧ViH12とは
4.4ボルト以上に設定され、内部論理ブロック11のロー
レベル出力電圧VOL11と出力バッファ12のローレベル入
力電圧ViL12とは0.6ボルト以下に設定され、出力バッフ
ァ12の入力ロジック・スレッシュホールドVith12は0.6
ボルトと4.4ボルトとの間の約2.5ボルトに設定されてい
る。
出力バッファ12がTTLレベルの出力信号を発生するよ
うに、出力バッファ12のハイレベル出力電圧VOH12は2.7
ボルト以上に、そのローレベル出力電圧VOL12は0.5ボル
ト以下に設定されている。
うに、出力バッファ12のハイレベル出力電圧VOH12は2.7
ボルト以上に、そのローレベル出力電圧VOL12は0.5ボル
ト以下に設定されている。
第２図は本発明に先立って本願発明者によって検討さ
れた入力バッファ10のひとつを示す回路図であり、Ｐチ
ャネルMOS FETMp1,Mp2,NチャネルMOS FETMn1,Mn2,M
n3,抵抗Rpによって構成されている。各MOS FETのゲー
ト，ソース，ドレインはそれぞれ記号g,s,dによって示
されている。
れた入力バッファ10のひとつを示す回路図であり、Ｐチ
ャネルMOS FETMp1,Mp2,NチャネルMOS FETMn1,Mn2,M
n3,抵抗Rpによって構成されている。各MOS FETのゲー
ト，ソース，ドレインはそれぞれ記号g,s,dによって示
されている。
Mp1とMn1とにより構成された１段目CMOSインバータ
と、Mp2とMn2とにより構成された２段目CMOSインバータ
とはカスケード接続され、RpとMn2とは、Mp1とMn1のゲ
ート絶縁膜を保護するためのゲート保護回路を構成す
る。２段目CMOSインバータのMp2とMn2のドレインに接続
された出力容量Csは実際には、Mp2とMn2のドレイン容
量，入力バッファ10の出力と内部論理ブロック11の入力
との間の配線浮遊容量，内部論理ブロック11の入力容量
によってその値が決定される。
と、Mp2とMn2とにより構成された２段目CMOSインバータ
とはカスケード接続され、RpとMn2とは、Mp1とMn1のゲ
ート絶縁膜を保護するためのゲート保護回路を構成す
る。２段目CMOSインバータのMp2とMn2のドレインに接続
された出力容量Csは実際には、Mp2とMn2のドレイン容
量，入力バッファ10の出力と内部論理ブロック11の入力
との間の配線浮遊容量，内部論理ブロック11の入力容量
によってその値が決定される。
各MOS FETMp1,Mp2,Mn1,Mn2,Mn3のチャンネル幅Ｗと
チャンネル長Ｌとの比W/Lはそれぞれ27/3.5,42/3,126/
3.5,42/3,15/3に設定され、抵抗Rpは２キロオームの値
に設定されている。
チャンネル長Ｌとの比W/Lはそれぞれ27/3.5,42/3,126/
3.5,42/3,15/3に設定され、抵抗Rpは２キロオームの値
に設定されている。
第３図は第２図の入力バッファ10の伝播遅延時間
tPHL,tPLHの上記出力容量Csの依存性を示し、たて軸は
伝播遅延時間，横軸は出力容量Csを示している。
tPHL,tPLHの上記出力容量Csの依存性を示し、たて軸は
伝播遅延時間，横軸は出力容量Csを示している。
第35図に示したように、第１の伝播遅延時間tPHLは入
力INPUTが50％値を境として変化してから出力OUTPUTが
ハイレベルからローレベルに変化するに際しその50％値
を境として変化するまでの時間として定義され、第２の
伝播遅延時間tPLHは入力INPUTが50％値を境として変化
してから出力OUTPUTがローレベルからハイレベルへ変化
するにその50％値を境として変化するまでの時間として
定義される。尚、第35図において、tfは立下り時間,tr
は立上り時間として定義される。
力INPUTが50％値を境として変化してから出力OUTPUTが
ハイレベルからローレベルに変化するに際しその50％値
を境として変化するまでの時間として定義され、第２の
伝播遅延時間tPLHは入力INPUTが50％値を境として変化
してから出力OUTPUTがローレベルからハイレベルへ変化
するにその50％値を境として変化するまでの時間として
定義される。尚、第35図において、tfは立下り時間,tr
は立上り時間として定義される。
このように、第３図から理解できるように、第２図の
入力バッファ10の第１伝播遅延時間tPHLの出力容量依存
性KHL（＝△tPHL/△Cs）は約0.8nsec/pF,第２伝播遅延
時間tPLHの出力容量依存性KLH（＝△tPLH/△Cs）は約1.
4nsec/pFと、ともに大きなものとなる。
入力バッファ10の第１伝播遅延時間tPHLの出力容量依存
性KHL（＝△tPHL/△Cs）は約0.8nsec/pF,第２伝播遅延
時間tPLHの出力容量依存性KLH（＝△tPLH/△Cs）は約1.
4nsec/pFと、ともに大きなものとなる。
第２図の入力バッファ10においては、その入力スレッ
シュホールド電圧Vith10を約1.3〜1.5ボルトに設定する
ために１段目CMOSインバータのMp1とMn1のチャンネル幅
とチャンネル長との比W/Lを大きく異ならせており、伝
播遅延時間tPHL,tPLHの出力容量依存性KHL,KLHを小さく
するため２段目のCMOSインバータのMp2とMn2の比W/Lを
ともに42/3と大きな値としてMp2とMn2のチャンネル・コ
ンダクタンスを大きくしている。
シュホールド電圧Vith10を約1.3〜1.5ボルトに設定する
ために１段目CMOSインバータのMp1とMn1のチャンネル幅
とチャンネル長との比W/Lを大きく異ならせており、伝
播遅延時間tPHL,tPLHの出力容量依存性KHL,KLHを小さく
するため２段目のCMOSインバータのMp2とMn2の比W/Lを
ともに42/3と大きな値としてMp2とMn2のチャンネル・コ
ンダクタンスを大きくしている。
両出力容量依存性KHL,KLHを小さくするためには、２
段目CMOSインバータのMp2とMn2の比W/Lをどんどん大き
くすれば良いが、これは下記の理由により集積回路チッ
プ表面上での入力バッファ10の占有面積の著しい増大を
もたらし、集積密度向上に対しての阻害となる。
段目CMOSインバータのMp2とMn2の比W/Lをどんどん大き
くすれば良いが、これは下記の理由により集積回路チッ
プ表面上での入力バッファ10の占有面積の著しい増大を
もたらし、集積密度向上に対しての阻害となる。
すなわち、集積回路の製造技術において現在微細化が
精力的に進められているが、現在の紫外線露光によるホ
トリソグラフィーではMOS FETのチャンネル長Ｌは３μ
ｍが下限値であり、MOS FETの比W/Lを極めて大きな値
とするためにはそのチャンネル幅Ｗを極めて大きな値と
しなければならず、最終的にはそのMOS FETの素子領域
の面積の著しい増大をもたらすためである。
精力的に進められているが、現在の紫外線露光によるホ
トリソグラフィーではMOS FETのチャンネル長Ｌは３μ
ｍが下限値であり、MOS FETの比W/Lを極めて大きな値
とするためにはそのチャンネル幅Ｗを極めて大きな値と
しなければならず、最終的にはそのMOS FETの素子領域
の面積の著しい増大をもたらすためである。
一方、第４図は本発明に先立って本願発明者によって
検討された出力バッファ12のひとつを示す回路図であ
り、ＰチャンネルMOS FET Mp4,NチャンネルMOS FET
Mn4によって構成されている。各MOS FETのゲート，
ソース，ドレインはそれぞれ記号g,s,dによって示され
ている。
検討された出力バッファ12のひとつを示す回路図であ
り、ＰチャンネルMOS FET Mp4,NチャンネルMOS FET
Mn4によって構成されている。各MOS FETのゲート，
ソース，ドレインはそれぞれ記号g,s,dによって示され
ている。
集積回路装置IC内で内部論理ブロック11のCMOSレベル
の出力信号は出力バッファ12のMp4とMn4のゲートに印加
されている、30番端子には５ボルトの電源電圧Vccが供
給されている。従って、出力バッファ12の入力ロジック
・スレッシュホールド電圧Vith12を約2.5ボルトに設定
するためには、Mp4とMn4の比W/Lは互いに等しい値に設
定される。
の出力信号は出力バッファ12のMp4とMn4のゲートに印加
されている、30番端子には５ボルトの電源電圧Vccが供
給されている。従って、出力バッファ12の入力ロジック
・スレッシュホールド電圧Vith12を約2.5ボルトに設定
するためには、Mp4とMn4の比W/Lは互いに等しい値に設
定される。
第４図には同様にTTL回路14が表示されており、この
回路14には35番端子を介して５ボルトの電源電圧Vccが
供給されている。20番端子よりTTLレベルの出力バッフ
ァ12の出力信号が得られ、32番端子を介してTTL回路14
のマルチエミッタトランジスタQ1のひとつのエミッタに
供給されている。
回路14には35番端子を介して５ボルトの電源電圧Vccが
供給されている。20番端子よりTTLレベルの出力バッフ
ァ12の出力信号が得られ、32番端子を介してTTL回路14
のマルチエミッタトランジスタQ1のひとつのエミッタに
供給されている。
一方、TTL回路としては標準形TTL回路，ショットキTT
L回路，ロー・パワー・ショットキTTL回路，アドバンス
ド・ロー・パワー・ショットキTTL回路が発表されてお
り、これらの特性は、当然のことながら互いに多小異な
っている。
L回路，ロー・パワー・ショットキTTL回路，アドバンス
ド・ロー・パワー・ショットキTTL回路が発表されてお
り、これらの特性は、当然のことながら互いに多小異な
っている。
また、出力バッファ12の出力は多数のTTL回路14の入
力を同時かつ並列に駆動する必要がある。この駆動能力
のひとつのめやすとしては、ロー・パワー・ショットキ
TTL回路の20個の入力を並列駆動可能な事である。
力を同時かつ並列に駆動する必要がある。この駆動能力
のひとつのめやすとしては、ロー・パワー・ショットキ
TTL回路の20個の入力を並列駆動可能な事である。
出力バッファ12の出力がローレベルの時には、ロー・
パワー・ショットキTTL回路のひとつの入力から0.4mAの
ローレベル入力電流IILが出力バッファ12のＮチャンネ
ルMOS FET Mn4のドレイン・ソース径路に流れ込む。
従って、上述の如く20個の入力を出力バッファ12がロー
レベルに駆動するためには、Mn4は合計8mAを流す必要が
ある。
パワー・ショットキTTL回路のひとつの入力から0.4mAの
ローレベル入力電流IILが出力バッファ12のＮチャンネ
ルMOS FET Mn4のドレイン・ソース径路に流れ込む。
従って、上述の如く20個の入力を出力バッファ12がロー
レベルに駆動するためには、Mn4は合計8mAを流す必要が
ある。
一方、出力バッファ12のローレベル出力電圧VOL12は
すでに説明した様に0.5ボルト以下でなければならない
ので、出力バッファ12のＮチャンネルMOS FET Mn4の
オン抵抗RONは0.5ボルト/8ミリアンペア＝62.5オーム程
度の小さな値に設定しなければならない。
すでに説明した様に0.5ボルト以下でなければならない
ので、出力バッファ12のＮチャンネルMOS FET Mn4の
オン抵抗RONは0.5ボルト/8ミリアンペア＝62.5オーム程
度の小さな値に設定しなければならない。
このように、Mn4のオン抵抗RONを小さな値とするため
には、Mn4の比W/Lを700/3乃至1000/3という極めて大き
な値としなければならない。一方、上述したように出力
バッファ12の入力ロジックスレッシュホールド電圧Vith
12を約2.5ボルトに設定するためにはMp4とMn4の比W/Lは
ともに等しい値とする必要があるため、出力バッファ12
のＰチャンネルMOS FET Mp4の比W/Lも700/3乃至1000/
3という極めて大きな値としなければならない。
には、Mn4の比W/Lを700/3乃至1000/3という極めて大き
な値としなければならない。一方、上述したように出力
バッファ12の入力ロジックスレッシュホールド電圧Vith
12を約2.5ボルトに設定するためにはMp4とMn4の比W/Lは
ともに等しい値とする必要があるため、出力バッファ12
のＰチャンネルMOS FET Mp4の比W/Lも700/3乃至1000/
3という極めて大きな値としなければならない。
これは同様に、集積回路チップ表面上での出力バッフ
ァ12の占有面積の著しい増大をもたらし、集積密度向上
に対しての阻害となるばかりか、下記の理由により内部
論理ブロック11のスイッチング速度の著しい低下を引き
起す。
ァ12の占有面積の著しい増大をもたらし、集積密度向上
に対しての阻害となるばかりか、下記の理由により内部
論理ブロック11のスイッチング速度の著しい低下を引き
起す。
すなわち、出力バッファ12の両MOS FET Mp4,Mn4の
比W/Lをともに大きな値とすると、両MOS FET Mp4,Mn4
のゲート容量も比例して大きな値となる。これらMp4,Mn
4のゲート容量は内部論理ブロック11の出力負荷容量と
なるので、内部論理ブロック11の出力抵抗とこれらゲー
ト容量とが内部論理ブロック11のスイッチング速度の低
下を引き起す。
比W/Lをともに大きな値とすると、両MOS FET Mp4,Mn4
のゲート容量も比例して大きな値となる。これらMp4,Mn
4のゲート容量は内部論理ブロック11の出力負荷容量と
なるので、内部論理ブロック11の出力抵抗とこれらゲー
ト容量とが内部論理ブロック11のスイッチング速度の低
下を引き起す。
一方、出力バッファ12の出力は集積回路装置ICの外部
出力端子（20番端子）として導出されるばかりでなく外
部配線を介して多数のTTL回路14の入力端子に接続され
るため、出力バッファ12の出力負荷容量Cxは極めて大き
な値となる場合もしばしばある。
出力端子（20番端子）として導出されるばかりでなく外
部配線を介して多数のTTL回路14の入力端子に接続され
るため、出力バッファ12の出力負荷容量Cxは極めて大き
な値となる場合もしばしばある。
第５図は第４図の出力バッファ12の出力負荷容量Cxに
対する伝播遅延時間tPHL,tPLHの依存性を示し、たて軸
は伝播遅延時間，横軸は出力負荷容量を示している。
対する伝播遅延時間tPHL,tPLHの依存性を示し、たて軸
は伝播遅延時間，横軸は出力負荷容量を示している。
このように、第５図から理解できるように、第４図の
出力バッファ12の第１伝播遅延時間tPHLの容量依存性K
HL（△＝tPHL/△CX）は約0.3nsec/pF,第２伝播遅延時間
tPLHの容量依存性KLH（＝△tPLH/△Cx）は約0.17nsec/p
Fと、ともに大きなものとなる。
出力バッファ12の第１伝播遅延時間tPHLの容量依存性K
HL（△＝tPHL/△CX）は約0.3nsec/pF,第２伝播遅延時間
tPLHの容量依存性KLH（＝△tPLH/△Cx）は約0.17nsec/p
Fと、ともに大きなものとなる。
従って、本発明の背景技術となった第２図の入力バッ
ファ10の問題点を要約すると、下記の如くとなる。
ファ10の問題点を要約すると、下記の如くとなる。
（１） 入力バッファ10の伝播遅延時間の出力容量依存
性を小さくするためには、入力バッファ10の２段目CMOS
インバータの両MOS FET Mp2,Mn2の比W/Lを大きくしな
ければならず、集積密度向上に対しての阻害となる。特
に、集積回路装置ICがマスタースライス方式もしくはセ
ミカスタムのゲートアレイ方式である場合は、入力バッ
ファ10の出力に内部論理ブロック11内の極めて多数のゲ
ーデ入力端子が接続される可能性があり、入力バッファ
10の出力容量Csが極めて大きくなる場合は、上記の問題
点は極めて重大となる。
性を小さくするためには、入力バッファ10の２段目CMOS
インバータの両MOS FET Mp2,Mn2の比W/Lを大きくしな
ければならず、集積密度向上に対しての阻害となる。特
に、集積回路装置ICがマスタースライス方式もしくはセ
ミカスタムのゲートアレイ方式である場合は、入力バッ
ファ10の出力に内部論理ブロック11内の極めて多数のゲ
ーデ入力端子が接続される可能性があり、入力バッファ
10の出力容量Csが極めて大きくなる場合は、上記の問題
点は極めて重大となる。
（２） さらに入力バッファ10の１段目はCMOSインバー
タMp1,Mn1で構成されているため、RpとMn3とによって構
成されたゲート保護回路を接続しても、入力端子IN1に
印加されるサージ電圧に対する両MOS FETのゲート絶縁
膜の破壊強度は十分ではない。
タMp1,Mn1で構成されているため、RpとMn3とによって構
成されたゲート保護回路を接続しても、入力端子IN1に
印加されるサージ電圧に対する両MOS FETのゲート絶縁
膜の破壊強度は十分ではない。
また、本発明の背景技術となった第４図の出力バッフ
ァ12の問題点を要約すると、下記の如くとなる。
ァ12の問題点を要約すると、下記の如くとなる。
（３） 出力バッファ12の入力ロジック・スレッシュホ
ールド電圧Vith12を約2.5ボルトに設定するとともに出
力バッファ12のローレベル出力時の電流吸込能力を高め
るためには、両MOS FET Mp4,Mn4の比W/Lをともに互い
に等しくかつ大きな値としなければならず、集積密度向
上に対しての阻害となる。
ールド電圧Vith12を約2.5ボルトに設定するとともに出
力バッファ12のローレベル出力時の電流吸込能力を高め
るためには、両MOS FET Mp4,Mn4の比W/Lをともに互い
に等しくかつ大きな値としなければならず、集積密度向
上に対しての阻害となる。
（４） 出力バッファ12の両MOS FET Mp4,Mn4の比W/L
を大きくするとこの両Mp4,Mn4のゲート容量も大きくな
る。従って、内部論理ブロックの出力抵抗とこれらゲー
ト容量とが内部論理ブロック11のスイッチング速度の低
下をもたらす。特に、内部論理ブロック11の出力段が出
力抵抗の大きなMOS FETより構成されている場合は、こ
のスイッチング速度の低下は著しい問題となる。
を大きくするとこの両Mp4,Mn4のゲート容量も大きくな
る。従って、内部論理ブロックの出力抵抗とこれらゲー
ト容量とが内部論理ブロック11のスイッチング速度の低
下をもたらす。特に、内部論理ブロック11の出力段が出
力抵抗の大きなMOS FETより構成されている場合は、こ
のスイッチング速度の低下は著しい問題となる。
（５） 出力バッファ12がMOS FET Mp4,Mn4により構
成されているため、伝播遅延時間の出力負荷容量CXに対
する依存性が大きい。特に、出力バッファ12の出力に多
数のTTL回路14の入力端子に接続される場合は、この問
題点は重要となる。
成されているため、伝播遅延時間の出力負荷容量CXに対
する依存性が大きい。特に、出力バッファ12の出力に多
数のTTL回路14の入力端子に接続される場合は、この問
題点は重要となる。
本発明の目的とするところは、CMOSレベルの入力信号
が印加されることによりCMOSレベルの出力信号を発生す
る内部論理ブロックと、この内部論理ブロックのための
TTL−CMOSレベル変換の如きレベル変換用入力バッファ
および／またはCMOS−TTLレベル変換の如きレベル変換
用出力バッファとを有する半導体集積回路装置におい
て、集積密度の向上を可能とするとともに、上記入力バ
ッファおよび／または上記出力バッファの動作速度の出
力容量依存性を小さくし、またかかる動作速度を向上す
ることにある。
が印加されることによりCMOSレベルの出力信号を発生す
る内部論理ブロックと、この内部論理ブロックのための
TTL−CMOSレベル変換の如きレベル変換用入力バッファ
および／またはCMOS−TTLレベル変換の如きレベル変換
用出力バッファとを有する半導体集積回路装置におい
て、集積密度の向上を可能とするとともに、上記入力バ
ッファおよび／または上記出力バッファの動作速度の出
力容量依存性を小さくし、またかかる動作速度を向上す
ることにある。
本発明の前記ならびにそのほかの目的と新規な特徴
は、本発明細書の記述および添付図面から明らかとなる
であろう。
は、本発明細書の記述および添付図面から明らかとなる
であろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記の通りである。
概要を簡単に説明すれば、下記の通りである。
すなわち、CMOSレベルで動作する内部論理ブロックの
ためのTTL−CMOTレベル変換用入力バッファのレベル変
換器においては、そのレベル変換器の出力容量の充電も
しくは放電を実行する出力トランジスタをバイポーラ・
トランジスタによって構成することにより、MOS FETと
比較してバイポーラ・トランジスタは小さな素子寸法で
もその出力抵抗が小さくその電流増幅率が大きく、大き
な充電電流もしくは放電電流が得られるという作用によ
り、入力バッファの伝播遅延時間およびその容量依存性
を小さくするという目的を達成することができる。
ためのTTL−CMOTレベル変換用入力バッファのレベル変
換器においては、そのレベル変換器の出力容量の充電も
しくは放電を実行する出力トランジスタをバイポーラ・
トランジスタによって構成することにより、MOS FETと
比較してバイポーラ・トランジスタは小さな素子寸法で
もその出力抵抗が小さくその電流増幅率が大きく、大き
な充電電流もしくは放電電流が得られるという作用によ
り、入力バッファの伝播遅延時間およびその容量依存性
を小さくするという目的を達成することができる。
また、CMOSレベルで動作する内部論理ブロックのため
のCMOS−TTLレベル変換用出力バッファのレベル変換器
においては、そのレベル変換器の出力負荷容量の充電も
しくは放電を実行する出力トランジスタをバイポーラ・
トランジスタによって構成することにより、MOS FETと
比較してバイポーラ・トランジスタは小さな素子寸法で
もその出力抵抗が小さくその電流増幅率が大きく、大き
な充電電流もしくは放電電流が得られるという作用によ
り、入力バッファの伝播遅延時間およびその容量依存性
を小さくするという目的を達成することができる。
のCMOS−TTLレベル変換用出力バッファのレベル変換器
においては、そのレベル変換器の出力負荷容量の充電も
しくは放電を実行する出力トランジスタをバイポーラ・
トランジスタによって構成することにより、MOS FETと
比較してバイポーラ・トランジスタは小さな素子寸法で
もその出力抵抗が小さくその電流増幅率が大きく、大き
な充電電流もしくは放電電流が得られるという作用によ
り、入力バッファの伝播遅延時間およびその容量依存性
を小さくするという目的を達成することができる。
以下に、本発明の実施例を図面に沿って説明する。
第６図は本発明の実施例による論理用半導体集積回路
装置ICのブロック図を示し、第１図の入力バッファ10の
動作と同様の動作を実行するTTL−CMOSレベル変換用入
力バッファ20,第１図の内部論理ブロック11と同様にCMO
Sレベルで動作する内部論理ブロック21,第１図の出力バ
ッファの動作と同様の動作を実行するCMOS−TTLレベル
変換用出力バッファ22を含み、各回路20,21,22は30番端
子を介して５ボルトの電源電圧Vccが供給されるととも
に31番端子を介して適正に接地されている。
装置ICのブロック図を示し、第１図の入力バッファ10の
動作と同様の動作を実行するTTL−CMOSレベル変換用入
力バッファ20,第１図の内部論理ブロック11と同様にCMO
Sレベルで動作する内部論理ブロック21,第１図の出力バ
ッファの動作と同様の動作を実行するCMOS−TTLレベル
変換用出力バッファ22を含み、各回路20,21,22は30番端
子を介して５ボルトの電源電圧Vccが供給されるととも
に31番端子を介して適正に接地されている。
入力バッファ20は複数のTTL−COMSレベル変換器201,2
02…20nを有し、各入力は１番端子,2番端子…19番端子
にそれぞれ接続され、各出力は内部論理ブロック21と回
路装置IC内部でアルミニウム配線層により接続されてい
る。
02…20nを有し、各入力は１番端子,2番端子…19番端子
にそれぞれ接続され、各出力は内部論理ブロック21と回
路装置IC内部でアルミニウム配線層により接続されてい
る。
内部論理ブロック21はCMOS・NANDゲート211,212,213,
214さらにCMOS・NORゲート21（ｌ−１）,21lさらに必要
に応じてCMOS・エクスクルースブORゲート,CMOS・トラ
ンスミッション・ゲート,CMOSインバータなどを含んで
いる。
214さらにCMOS・NORゲート21（ｌ−１）,21lさらに必要
に応じてCMOS・エクスクルースブORゲート,CMOS・トラ
ンスミッション・ゲート,CMOSインバータなどを含んで
いる。
CMOS・NANDゲート211は例えば第７図に示すように、
ＰチャンネルMOS FET M1,M2とＮチャンネルMOS FET
M3,M4とを含む純CMOS回路により構成されている。ま
た、CMOS・NANDゲート211の他の例としては第８図に示
すように、NPNトランジスタQ1,Q2、抵抗R1,R2をさらに
含む準CMOS回路により構成されることもでき、かかる準
CMOS回路はその出力段がバイポーラ・トランジスタQ1,Q
2により構成されているため、出力駆動能力が向上さ
れ、伝播遅延時間の出力負荷容量依存性を小さくするこ
とができる。
ＰチャンネルMOS FET M1,M2とＮチャンネルMOS FET
M3,M4とを含む純CMOS回路により構成されている。ま
た、CMOS・NANDゲート211の他の例としては第８図に示
すように、NPNトランジスタQ1,Q2、抵抗R1,R2をさらに
含む準CMOS回路により構成されることもでき、かかる準
CMOS回路はその出力段がバイポーラ・トランジスタQ1,Q
2により構成されているため、出力駆動能力が向上さ
れ、伝播遅延時間の出力負荷容量依存性を小さくするこ
とができる。
またCMOS・NORゲート21lは例えば第９図に示すよう
に、ＰチャンネルMOS FET M1,M2とＮチャンネルMOS
FET M3,M4とを含む純CMOS回路により構成されている。
またCMOS・NORゲート21lの他の例としては第10図に示す
ように、NPNトランジスタQ1,Q2、抵抗R1,R2をさらに含
む準CMOS回路により構成されることもでき、かかる準CM
OS回路はその出力段がバイポーラ・トランジスタQ1,Q2
により構成されているため、出力駆動能力が向上され、
伝播遅延時間の出力負荷容量依存性を小さくすることが
できる。
に、ＰチャンネルMOS FET M1,M2とＮチャンネルMOS
FET M3,M4とを含む純CMOS回路により構成されている。
またCMOS・NORゲート21lの他の例としては第10図に示す
ように、NPNトランジスタQ1,Q2、抵抗R1,R2をさらに含
む準CMOS回路により構成されることもでき、かかる準CM
OS回路はその出力段がバイポーラ・トランジスタQ1,Q2
により構成されているため、出力駆動能力が向上され、
伝播遅延時間の出力負荷容量依存性を小さくすることが
できる。
内部論理ブロック21において、これらのCMOS・NANDゲ
ート,CMOS・NORゲートはマスタースライス方式もしくは
セミカスタムのゲートアレイ方式に従って、種々の形態
に接続される。
ート,CMOS・NORゲートはマスタースライス方式もしくは
セミカスタムのゲートアレイ方式に従って、種々の形態
に接続される。
例えば、第11図に示すように２つのCMOS・NANDゲート
を組合せることにより又は第12図に示すように２つのCM
OS・NORゲートを組合せることによりＲ−Ｓフリップ・
フロップが構成され、第13図に示すように４つのCMOS・
NORゲートを組合せることによりクロック信号Ｃにより
制御されるゲーテイドＲ−Ｓフリップ・フロップが構成
される。
を組合せることにより又は第12図に示すように２つのCM
OS・NORゲートを組合せることによりＲ−Ｓフリップ・
フロップが構成され、第13図に示すように４つのCMOS・
NORゲートを組合せることによりクロック信号Ｃにより
制御されるゲーテイドＲ−Ｓフリップ・フロップが構成
される。
このように、顧客のニーズに対応するマスタースライ
ス方式もしくはゲートアレイ方式の論理用半導体集積回
路装置ICにおいては、その配線パターンのみを変更する
ことにより入力バッファ20のレベル変換器201,202…20n
の出力と内部論理ブロック21の種々のゲート又はインバ
ータの入力との間は種々の形態で接続され、同様に内部
論理ブロック21の種々のゲート又はインバータの出力と
出力バッファ22のレベル変換器221,222…22mの入力との
間は種々の形態で接続される。
ス方式もしくはゲートアレイ方式の論理用半導体集積回
路装置ICにおいては、その配線パターンのみを変更する
ことにより入力バッファ20のレベル変換器201,202…20n
の出力と内部論理ブロック21の種々のゲート又はインバ
ータの入力との間は種々の形態で接続され、同様に内部
論理ブロック21の種々のゲート又はインバータの出力と
出力バッファ22のレベル変換器221,222…22mの入力との
間は種々の形態で接続される。
出力バッファ22は複数のCMOS−TTIレベル変換器221,2
22…22mを有し、各出力は20番端子,21番端子…29番端子
に接続されている。
22…22mを有し、各出力は20番端子,21番端子…29番端子
に接続されている。
入力バッファ20のレベル変換器201,202…20nの本質的
特徴は、下記の通りである。
特徴は、下記の通りである。
（１） 各レベル変換器201,202…20nの入力スレッシュ
ホールド電圧VithはTTLローレベル入力電圧0.8ボルトと
TTLハイレベル入力電圧2.0ボルトとの間に設定されてい
る。
ホールド電圧VithはTTLローレベル入力電圧0.8ボルトと
TTLハイレベル入力電圧2.0ボルトとの間に設定されてい
る。
（２） その入力端子に供給される入力信号に応答して
各レベル変換器201,202…20nの出力容量CSの充電又は放
電を実行する出力トランジスタはバイポーラ・トランジ
スタにより構成されている。
各レベル変換器201,202…20nの出力容量CSの充電又は放
電を実行する出力トランジスタはバイポーラ・トランジ
スタにより構成されている。
さらに、入力バッファ20のレベル変換器201,202…20n
の好しい実施形態上の好適な特徴は下記の通りである。
の好しい実施形態上の好適な特徴は下記の通りである。
（３） 上記（２）の出力容量Csの放電を実行するバイ
ポーラ出力トランジスタQ1のベースとコレクタとの間に
ショットキー・バリア・ダイオードが接続されている。
ポーラ出力トランジスタQ1のベースとコレクタとの間に
ショットキー・バリア・ダイオードが接続されている。
（４） 各レベル変換器201,202…20nの入力端子に供給
される入力信号に応答してその出力によりバイポーラ出
力トランジスタQ1のベースを駆動するための駆動トラン
ジスタQ2のベースとコレクタとの間に第２のショットキ
ー・バリア・ダイオードが接続されている。
される入力信号に応答してその出力によりバイポーラ出
力トランジスタQ1のベースを駆動するための駆動トラン
ジスタQ2のベースとコレクタとの間に第２のショットキ
ー・バリア・ダイオードが接続されている。
（５） 各レベル変換器201,202…20nの出力容量Csの充
電を実行する出力トランジスタもバイポーラ・トランジ
スタQ3により構成されている。
電を実行する出力トランジスタもバイポーラ・トランジ
スタQ3により構成されている。
（６） 高入力インピーダンスおよび増幅作用とを有す
るMOSバッファを介して駆動トランジスタQ2のベース信
号又はコレクタ信号が充電用バイポーラ出力トランジス
タQ3のベースに伝達される。
るMOSバッファを介して駆動トランジスタQ2のベース信
号又はコレクタ信号が充電用バイポーラ出力トランジス
タQ3のベースに伝達される。
（７） 各レベル変換器201,202…20nの入力端子と駆動
トランジスタQ2のベースとの間にはレベルシフト用のシ
ョットキー・バリア・ダイオードD1が接続されている。
トランジスタQ2のベースとの間にはレベルシフト用のシ
ョットキー・バリア・ダイオードD1が接続されている。
（８） 各レベル変換器201,202…20nの入力端子と駆動
トランジスタQ2のベースとの間にはPNPエミッタ・フォ
ロワ・トランジスタQ4とレベルシフト用のPN接合ダイオ
ードD2とが接続されている。
トランジスタQ2のベースとの間にはPNPエミッタ・フォ
ロワ・トランジスタQ4とレベルシフト用のPN接合ダイオ
ードD2とが接続されている。
第14図乃至第31図は、本発明の実施例による入力バッ
ファ20のレベル変換器201の種々の回路図を示し、これ
ら全てのレベル変換器は上記（１）および（２）の本質
的特徴を有している。さらに、これらのレベル変換器は
上記（３）乃至（８）の好適な特徴のうち少なくとも一
個を有している。
ファ20のレベル変換器201の種々の回路図を示し、これ
ら全てのレベル変換器は上記（１）および（２）の本質
的特徴を有している。さらに、これらのレベル変換器は
上記（３）乃至（８）の好適な特徴のうち少なくとも一
個を有している。
第14図のレベル変換器201においては、入力端子IN1は
レベルシフト用のショットキ・バリア・ダイオードD1の
カソードに接続され、そのアノードは駆動トランジスタ
Q2のベースに接続されている。このダイオードD1の順方
向電圧VFは0.35ボルト乃至0.41ボルトに設定される様
に、そのバリア金属の種類およびバリア面積が定められ
る。第15図乃至第31図のレベル変換器ショットキ・バリ
ア・ダイオードD1の順方向電圧VFも同様に0.35ボルト乃
至0.41ボルトに設定されている。
レベルシフト用のショットキ・バリア・ダイオードD1の
カソードに接続され、そのアノードは駆動トランジスタ
Q2のベースに接続されている。このダイオードD1の順方
向電圧VFは0.35ボルト乃至0.41ボルトに設定される様
に、そのバリア金属の種類およびバリア面積が定められ
る。第15図乃至第31図のレベル変換器ショットキ・バリ
ア・ダイオードD1の順方向電圧VFも同様に0.35ボルト乃
至0.41ボルトに設定されている。
さらに第14図においては、駆動トランジスタQ2と放電
用出力トランジスタQ1とはそのカギ形のベース電極信号
に示されるように、そのベースとコレクタとの間にはシ
ョットキ・バリア・ダイオードＤが接続されている。こ
のようにショットキ・バリア・ダイオード付きのクラン
ブド・トランジスタは良く知られているように、極めて
小さい蓄積時間を有する。以下の実施例において、カギ
形のベース電極信号を有するトランジスタは、かかるク
ランプド・トランジスタであることを示している。尚、
放電用出力トランジスタQ1のベースは、そのベース電荷
放電用の５キロオームの抵抗R10を介して接地電位点に
接続されている。
用出力トランジスタQ1とはそのカギ形のベース電極信号
に示されるように、そのベースとコレクタとの間にはシ
ョットキ・バリア・ダイオードＤが接続されている。こ
のようにショットキ・バリア・ダイオード付きのクラン
ブド・トランジスタは良く知られているように、極めて
小さい蓄積時間を有する。以下の実施例において、カギ
形のベース電極信号を有するトランジスタは、かかるク
ランプド・トランジスタであることを示している。尚、
放電用出力トランジスタQ1のベースは、そのベース電荷
放電用の５キロオームの抵抗R10を介して接地電位点に
接続されている。
また、第14図において、電源電圧Vccとショットキ・
バリア・ダイオードD1のアノードとの間には18キロオー
ムの抵抗R11と２キロオームの抵抗R12とが直列接続され
ている。両抵抗R11,R12の共通接続点は位相反転器とし
てのＰチャンネルMOS FET Mp10のゲートに接続され、
そのドレインは充電用出力トランジスタQ3のベースに接
続されている。
バリア・ダイオードD1のアノードとの間には18キロオー
ムの抵抗R11と２キロオームの抵抗R12とが直列接続され
ている。両抵抗R11,R12の共通接続点は位相反転器とし
てのＰチャンネルMOS FET Mp10のゲートに接続され、
そのドレインは充電用出力トランジスタQ3のベースに接
続されている。
さらに、レベル変換器201がローレベル出力を発生す
る際に、トランジスタQ3を確実にオフさせるため、ダイ
オードD3が接続されている。充電用出力トランジスタQ3
のエミッタにおけるレベル変換器201の出力は出力容量C
sに接続されるとともに内部論理ブロック21のCMOS・NAN
Dゲート211の入力に接続されている。
る際に、トランジスタQ3を確実にオフさせるため、ダイ
オードD3が接続されている。充電用出力トランジスタQ3
のエミッタにおけるレベル変換器201の出力は出力容量C
sに接続されるとともに内部論理ブロック21のCMOS・NAN
Dゲート211の入力に接続されている。
また、バイポーラ・トランジスタQ1,Q2,Q3の各エミッ
タ面積は100μm2乃至144μm2に設定され、さらにこれよ
り小さな面積とすることも可能である。さらに、MOS F
ETの比W/Lは32/3乃至64/3の値とされている。
タ面積は100μm2乃至144μm2に設定され、さらにこれよ
り小さな面積とすることも可能である。さらに、MOS F
ETの比W/Lは32/3乃至64/3の値とされている。
以上の構成を有する第14図の実施例においては、下記
の伝播遅延時間およびその出力容量依存性を有すること
が、本発明者により確認された。
の伝播遅延時間およびその出力容量依存性を有すること
が、本発明者により確認された。
tPHL（ただしCs＝0pFの時）…1.6nsec tPLH（ただしCs＝0pFの時）…5.7nsec KHL…0.4nsec/pF KLH…0.4nsec/pF 上記の伝播遅延時間tPHL,tPLHおよび出力容量依存性K
HL,KLHは、第２図の入力バッファ10の特性と比較し、優
れたものであることが理解できる。
HL,KLHは、第２図の入力バッファ10の特性と比較し、優
れたものであることが理解できる。
さらに、第14図のレベル変換器201は、下記の理由に
より希望の特性を得ることができる。
より希望の特性を得ることができる。
（１） ショットキ・バリア・ダイオードD1の順方向電
圧VFは0.35乃至0.41ボルトに設定されトランジスタQ1,Q
2のベース・エミッタ間電圧VBE1,VBE2は約0.75ボルトで
あるため、レベル変換器201の入力スレッシュホールド
電圧Vithは下記のように設定される。
圧VFは0.35乃至0.41ボルトに設定されトランジスタQ1,Q
2のベース・エミッタ間電圧VBE1,VBE2は約0.75ボルトで
あるため、レベル変換器201の入力スレッシュホールド
電圧Vithは下記のように設定される。
Vith＝−VF＋VBE1＋VBE2 ＝1.09乃至1.15ボルト （２） レベル変換器201の出力容量Csの放電もしくは
充電を実行する出力トランジタQ1,Q3は出力抵抗が小さ
なバイポーラ・トランジスタにより構成されているた
め、スイッチング動作速度もしくは伝播遅延時間および
その出力容量依存性を小さくすることができる。
充電を実行する出力トランジタQ1,Q3は出力抵抗が小さ
なバイポーラ・トランジスタにより構成されているた
め、スイッチング動作速度もしくは伝播遅延時間および
その出力容量依存性を小さくすることができる。
（３） 飽和領域に駆動されるトランジスタQ1,Q2の各
ベースと各コレクタとの間にはそれぞれショットキ・バ
リア・ダイオードが接続されているため、両トランジス
タQ1,Q2がオンからオフにスイッチ動作するに際し、そ
の蓄積時間を小さくすることができる。
ベースと各コレクタとの間にはそれぞれショットキ・バ
リア・ダイオードが接続されているため、両トランジス
タQ1,Q2がオンからオフにスイッチ動作するに際し、そ
の蓄積時間を小さくすることができる。
（４） 抵抗R11,R12の共通接続点の電位が上昇して位
相反転用MOS FET Mp10,充電用出力トランジスタQ3が
オフするに際して、MOS FET Mp11のゲートの入力イン
ピーダンスは非常に高いため、上記共通接続点からMp10
のゲートに流入する電流は非常に小さくなる。従って、
MOS FET Mp10ではなくバイポーラ・トランジスタによ
って位相反転器を構成する場合と比較すれば、充電用出
力トランジスタQ3をオフからオンへスイッチするための
動作速度が向上される。
相反転用MOS FET Mp10,充電用出力トランジスタQ3が
オフするに際して、MOS FET Mp11のゲートの入力イン
ピーダンスは非常に高いため、上記共通接続点からMp10
のゲートに流入する電流は非常に小さくなる。従って、
MOS FET Mp10ではなくバイポーラ・トランジスタによ
って位相反転器を構成する場合と比較すれば、充電用出
力トランジスタQ3をオフからオンへスイッチするための
動作速度が向上される。
第15図のレベル変換器201は他のPN接合ダイオードD4
が追加されている点のみが第14図のものと相違し、かか
るD4の追加によりレベル変換器のローレベル出力電圧を
さらに低下することができる。
が追加されている点のみが第14図のものと相違し、かか
るD4の追加によりレベル変換器のローレベル出力電圧を
さらに低下することができる。
第15図のレベル変換器201については、その伝播遅延
時間およびその出力容量依存性が、本発明者により下記
の通り確認された。
時間およびその出力容量依存性が、本発明者により下記
の通り確認された。
tPHL（ただしCs＝0pFの時）…1.89nsec tPLH（ただしCs＝0pFの時）…6.37nsec KHL…0.4nsec/pF KLH…0.4nsec/pF さらに、第15図のレベル変換器201においても、第14
図の場合と同じ理由から希望の特性を得ることができ
る。
図の場合と同じ理由から希望の特性を得ることができ
る。
第16図のレベル変換器201は駆動トランジスタQ2のコ
レクタ接続方法のみが第14図のものと相違し、かかる第
16図のレベル変換器の伝播遅延時間およびその出力容量
依存性が下記の通り確認された。
レクタ接続方法のみが第14図のものと相違し、かかる第
16図のレベル変換器の伝播遅延時間およびその出力容量
依存性が下記の通り確認された。
tPHL（ただしCs＝0pFの時）…1.81nsec tPLH（ただしCs＝0pFの時）…5.08nsec KHL…0.4nsec/pF KLH…0.4nsec/pF また、第16図のレベル変換器201においても、第14図
の場合と同じ理由から希望の特性を得ることができる。
の場合と同じ理由から希望の特性を得ることができる。
第17図の各レベル変換器201は位相反転用MOS FET M
p10のドレインと充電用出力トランジスタQ3のベースと
の間に他のNPNトランジスタQ5が接続されている点のみ
が第15図のものと相違し、かかる第17図のレベル変換器
の伝播遅延時間およびその出力容量依存性が下記の通り
確認された。
p10のドレインと充電用出力トランジスタQ3のベースと
の間に他のNPNトランジスタQ5が接続されている点のみ
が第15図のものと相違し、かかる第17図のレベル変換器
の伝播遅延時間およびその出力容量依存性が下記の通り
確認された。
tPHL（ただしCs＝0pFの時）…2.01nsec tPLH（ただしCs＝0pFの時）…7.30nsec KHL…0.4nsec/pF KLH…0.4nsec/pF 第18図のレベル変換器201においては、トランジスタQ
1,Q2はショットキ・バリア・ダイオード付きのクランプ
ド・トランジスタであり、放電用出力トランジスタQ1の
ベースはベース電荷放電用の５キロオームの抵抗R10を
介して接地電位点に接続されている。また、トランジス
タQ2のコレクタにはコレクタ電流制限用の20キロオーム
の抵抗R13が接続されている。
1,Q2はショットキ・バリア・ダイオード付きのクランプ
ド・トランジスタであり、放電用出力トランジスタQ1の
ベースはベース電荷放電用の５キロオームの抵抗R10を
介して接地電位点に接続されている。また、トランジス
タQ2のコレクタにはコレクタ電流制限用の20キロオーム
の抵抗R13が接続されている。
電源電圧Vccとショットキ・バリア・ダイオードD1の
アノードとの間には18キロオームの抵抗R11と２キロオ
ームの抵抗R12とが直列に接続されている。両抵抗R11,R
12の共通接続点は充電用出力トランジスタとしてのＰチ
ャンネルMOS FET Mp11のゲートに接続されている。ま
た、このMp11の比W/Lは64/3である。
アノードとの間には18キロオームの抵抗R11と２キロオ
ームの抵抗R12とが直列に接続されている。両抵抗R11,R
12の共通接続点は充電用出力トランジスタとしてのＰチ
ャンネルMOS FET Mp11のゲートに接続されている。ま
た、このMp11の比W/Lは64/3である。
かかる第18図のレベル変換器201の伝播遅延時間およ
びその出力容量依存性が下記の通り確認された。
びその出力容量依存性が下記の通り確認された。
tPHL（ただしCs＝0pFの時）…1.9nsec tPLH（ただしCs＝0pFの時）…2.9nsec KHL…0.4nsec/pF KLH…1.3nsec/pF さらに、第18図のレベル変換器201は、下記理由によ
り希望の特性を得ることができる。
り希望の特性を得ることができる。
（１） 第14図の場合と同様に、レベル変換器201の入
力スレッシュホールド電圧Vithを1.09乃至1.15ボルトに
設定することができる。
力スレッシュホールド電圧Vithを1.09乃至1.15ボルトに
設定することができる。
（２） レベル変換器201の出力容量Csの放電を実行す
る出力トランジスタQ1は出力抵抗の小さなバイポーラ・
トランジスタにより構成されているため、出力容量放電
時のスイッチング動作速度もしくは伝播遅延時間および
その出力容量依存性を小さくすることができる。
る出力トランジスタQ1は出力抵抗の小さなバイポーラ・
トランジスタにより構成されているため、出力容量放電
時のスイッチング動作速度もしくは伝播遅延時間および
その出力容量依存性を小さくすることができる。
（３） 第14図の場合と同様に、トランジスタQ1,Q2の
蓄積時間を小さくすることができる。
蓄積時間を小さくすることができる。
第19図のレベル変換器201においては、トランジスタQ
1,Q2はショットキ・バリア・ダイオード付きのクランプ
ド・トランジスタであり、放電用出力トランジスタQ1の
ベースはベース電荷放電用の５キロオームの抵抗R10を
介して接地電位点に接続されている。トランジスタQ2の
コレクタには８キロオームの負荷抵抗R15が接続され、
電源電圧Vccとショットキ・バリア・ダイオードD1のア
ノードとの間には20キロオームの抵抗R14が接続されて
いる。駆動トランジスタQ2のコレクタ信号は充電用出力
トランジスタとしてのＮチャンネルMOS FET Mn12のゲ
ートに接続されている。また、このMn12の比W/Lは64/3
に設定されている。
1,Q2はショットキ・バリア・ダイオード付きのクランプ
ド・トランジスタであり、放電用出力トランジスタQ1の
ベースはベース電荷放電用の５キロオームの抵抗R10を
介して接地電位点に接続されている。トランジスタQ2の
コレクタには８キロオームの負荷抵抗R15が接続され、
電源電圧Vccとショットキ・バリア・ダイオードD1のア
ノードとの間には20キロオームの抵抗R14が接続されて
いる。駆動トランジスタQ2のコレクタ信号は充電用出力
トランジスタとしてのＮチャンネルMOS FET Mn12のゲ
ートに接続されている。また、このMn12の比W/Lは64/3
に設定されている。
かかる第19図のレベル変換器201の伝播遅延時間およ
びその出力容量依存性が下記の通り確認された。
びその出力容量依存性が下記の通り確認された。
tPHL（ただしCs＝0pFの時）…1.1nsec tPLH（ただしCs＝0pFの時）…8.6nsec KHL…0.3nsec/pF KLH…2.0nsec/pF さらに、第19図のレベル変換器201は、第18図の場合
と同様な理由により希望の特性を得ることができる。
と同様な理由により希望の特性を得ることができる。
第20図のレベル変換器201においては、トランジスタQ
1,Q2は同様にクランプド・トランジスタであり、放電用
出力トランジスタQ1のベースにはベース電荷放電用の５
キロオームの抵抗R10を介して接地電位点に接続されて
いる。トランジスタQ2のコレクタには10キロオームの負
荷抵抗R16が接続され、電源電圧Vccとショットキ・バリ
ア・ダイオードD1のアノードとの間には20キロオームの
抵抗R14が接続されている。駆動トランジスタQ2のコレ
クタ信号は増幅用トランジスタとしてのＮチャンネルMO
S FET Mn13のゲートに印加され、Mn13の比W/Lは32/3
に設定され、Mn13のドレインには20キロオームの負荷抵
抗R17が接続されている。Mn13のドレイン信号は増幅用
トランジスタとしてのＰチャンネルMOS FET Mp13のゲ
ートに印加され、Mp13の比W/Lは64/3に設定され、Mp13
のドレインには10キロオームの負荷抵抗かつ充電用バイ
ポーラ出力トランジスタQ3のベース電荷放電用抵抗とし
てのR18が接続されている。
1,Q2は同様にクランプド・トランジスタであり、放電用
出力トランジスタQ1のベースにはベース電荷放電用の５
キロオームの抵抗R10を介して接地電位点に接続されて
いる。トランジスタQ2のコレクタには10キロオームの負
荷抵抗R16が接続され、電源電圧Vccとショットキ・バリ
ア・ダイオードD1のアノードとの間には20キロオームの
抵抗R14が接続されている。駆動トランジスタQ2のコレ
クタ信号は増幅用トランジスタとしてのＮチャンネルMO
S FET Mn13のゲートに印加され、Mn13の比W/Lは32/3
に設定され、Mn13のドレインには20キロオームの負荷抵
抗R17が接続されている。Mn13のドレイン信号は増幅用
トランジスタとしてのＰチャンネルMOS FET Mp13のゲ
ートに印加され、Mp13の比W/Lは64/3に設定され、Mp13
のドレインには10キロオームの負荷抵抗かつ充電用バイ
ポーラ出力トランジスタQ3のベース電荷放電用抵抗とし
てのR18が接続されている。
かかる第20図のレベル変換器201の伝播遅延時間およ
びその出力容量依存性が下記の通り確認された。
びその出力容量依存性が下記の通り確認された。
tPHL（ただしCs＝0pFの時）…2.2nsec tPLH（ただしCs＝0pFの時）…7.5nsec KHL…0.4nsec/pF KLH…0.4nsec/pF さらに、第20図のレベル変換器201は、下記理由によ
り希望の特性を得ることができる。
り希望の特性を得ることができる。
（１） 第14図の場合と同様に、レベル変換器201の入
力スレッシュホールド電圧Vithを1.09乃至1.15ボルトに
設定することができる。
力スレッシュホールド電圧Vithを1.09乃至1.15ボルトに
設定することができる。
（２） 第14図の場合と同様に、出力容量Csの充放電に
おけるスイッチング動作速度もしくは伝播遅延時間およ
びその出力容量依存性を小さくすることができる。
おけるスイッチング動作速度もしくは伝播遅延時間およ
びその出力容量依存性を小さくすることができる。
（３） 第14図の場合と同様に、トランジスタQ1,Q2の
蓄積時間を小さくすることができる。
蓄積時間を小さくすることができる。
（４） 駆動トランジスタQ2のコレクタ電位が上昇して
充電用出力トランジスタQ3がオフからオンにスイッチ動
作するに際し、増幅用MOS FETであるMn13とMp13とはQ2
のコレクタ電位変化を増幅してQ3のベースに伝達するば
かりではなく、MOS FET Mn13のゲート入力インピーダ
ンスが極めて大きいことによりQ2のコレクタからQ3のベ
ースへの大きなベース電流の直接流入を禁止するため、
出力トランジスタQ3のスイッチング速度を向上すること
ができる。
充電用出力トランジスタQ3がオフからオンにスイッチ動
作するに際し、増幅用MOS FETであるMn13とMp13とはQ2
のコレクタ電位変化を増幅してQ3のベースに伝達するば
かりではなく、MOS FET Mn13のゲート入力インピーダ
ンスが極めて大きいことによりQ2のコレクタからQ3のベ
ースへの大きなベース電流の直接流入を禁止するため、
出力トランジスタQ3のスイッチング速度を向上すること
ができる。
第21図のレベル変換器201においては、Q1,Q2はクラン
プド・トランジスタ,D1はレベルシフト用のショットキ
・バリア・ダイオードであり、抵抗R10,R14,R15はそれ
ぞれ５キロオーム,20キロオーム,8キロオームに設定さ
れている。駆動トランジスタQ2のコレクタ信号は電圧増
幅器としてのCMOSインバータを構成するＰチャンネルMO
S FET Mp14のＮチャンネルMOS FET Mn14の両ゲート
に印加され、両MOS FET Mp14,Mn14のドレイン信号は
充電用出力トランジスタとしてのＰチャンネルMOS FET
Mp11のゲートに印加される。Mp14,Mn14,Mp11の各比W/
Lはそれぞれ24/3,22/3,64/3に設定されている。
プド・トランジスタ,D1はレベルシフト用のショットキ
・バリア・ダイオードであり、抵抗R10,R14,R15はそれ
ぞれ５キロオーム,20キロオーム,8キロオームに設定さ
れている。駆動トランジスタQ2のコレクタ信号は電圧増
幅器としてのCMOSインバータを構成するＰチャンネルMO
S FET Mp14のＮチャンネルMOS FET Mn14の両ゲート
に印加され、両MOS FET Mp14,Mn14のドレイン信号は
充電用出力トランジスタとしてのＰチャンネルMOS FET
Mp11のゲートに印加される。Mp14,Mn14,Mp11の各比W/
Lはそれぞれ24/3,22/3,64/3に設定されている。
かかる、第21図のレベル変換器201の伝播遅延時間お
よびその出力容量依存性が下記の通り確認された。
よびその出力容量依存性が下記の通り確認された。
tPHL（ただしCs＝0pFの時）…2.02nsec tPLH（ただしCs＝0pFの時）…4.27nsec KHL…0.42nsec/pF KLH…1.32nsec/pF さらに、第21図の各レベル変換器201は、下記の理由
により希望の特性を得ることができる。
により希望の特性を得ることができる。
（１） 第14図の場合と同様に、レベル変換器201の入
力スレッシュホールド電圧Vithを1.09乃至1.15ボルトに
設定することができる。
力スレッシュホールド電圧Vithを1.09乃至1.15ボルトに
設定することができる。
（２） レベル変換器201の出力容量CSの放電を実行す
る出力トランジスタQ1は出力抵抗の小さなバイポーラ・
トランジスタにより構成されているため、出力容量放電
時のスイッチング動作速度もしくは伝播遅延時間および
その出力容量依存性を小さくすることができる。
る出力トランジスタQ1は出力抵抗の小さなバイポーラ・
トランジスタにより構成されているため、出力容量放電
時のスイッチング動作速度もしくは伝播遅延時間および
その出力容量依存性を小さくすることができる。
（３） 第14図の場合と同様に、トランジスタQ1,Q2の
蓄積時間を小さくすることができる。
蓄積時間を小さくすることができる。
第22図のレベル変換器201においては、Q1は放電用出
力トランジスタとしてのクランプド・トランジスタであ
り、入力端子IN1にはレベルシフト用のショットキ・バ
リア・ダイオードD1のカソードが接続されている。D1の
アノードとQ1のベースとの間にはレベルシフト用のPN接
合ダイオードD5が接続され、電源電圧VccとD1,D5の両ア
ノードとの間には10キロオームと等しい抵抗値に定めら
れた抵抗R19,R20が直列接続され、入力端子IN1とQ1のベ
ースとの間には、ベース電荷放電用のショットキ・バリ
ア・ダイオードD6が接続されている。
力トランジスタとしてのクランプド・トランジスタであ
り、入力端子IN1にはレベルシフト用のショットキ・バ
リア・ダイオードD1のカソードが接続されている。D1の
アノードとQ1のベースとの間にはレベルシフト用のPN接
合ダイオードD5が接続され、電源電圧VccとD1,D5の両ア
ノードとの間には10キロオームと等しい抵抗値に定めら
れた抵抗R19,R20が直列接続され、入力端子IN1とQ1のベ
ースとの間には、ベース電荷放電用のショットキ・バリ
ア・ダイオードD6が接続されている。
抵抗R19,R20の共通接続点は充電用出力トランジスタ
としてのＰチャンネルMOS FET Mp11のゲートに接続さ
れ、Mp11の比W/Lは64/3に設定されている。
としてのＰチャンネルMOS FET Mp11のゲートに接続さ
れ、Mp11の比W/Lは64/3に設定されている。
かかる、第22図のレベル変換器の伝播遅延時間および
その出力容量依存性が下記の通り確認された。
その出力容量依存性が下記の通り確認された。
tPHL（ただしCs＝0pFの時）…2.44nsec tPLH（ただしCs＝0pFの時）…5.41nsec KHL…1.0nsec/pF KLH…5.3nsec/pF さらに、第22図のレベル変換器201は、下記の理由に
より希望の特性を得ることができる。
より希望の特性を得ることができる。
（１） ショットキ・バリア・ダイオードD1の順方向電
圧VFは0.35乃至0.41ボルトに設定され、PN接合ダイオー
ドD5の順方向電圧VFは0.75ボルトに、トランジスタQ1の
ベース・エミッタ間電圧VBE1は0.75ボルトであるため、
トランジスタQ1がオンとなるためのレベル変換器201の
入力スレッシュホールド電圧Vithは下記のように設定さ
れる。
圧VFは0.35乃至0.41ボルトに設定され、PN接合ダイオー
ドD5の順方向電圧VFは0.75ボルトに、トランジスタQ1の
ベース・エミッタ間電圧VBE1は0.75ボルトであるため、
トランジスタQ1がオンとなるためのレベル変換器201の
入力スレッシュホールド電圧Vithは下記のように設定さ
れる。
Vith＝−VF1＋VF5＋VBE1 ＝1.09乃至1.15ボルト （２） 出力容量Csの放電を実行する出力トランジスタ
Q1は出力抵抗の小さなバイポーラ・トランジスタにより
構成されているため、スイッチング時間もしくは伝播遅
延時間およびその出力容量依存性を小さくすることがで
きる。
Q1は出力抵抗の小さなバイポーラ・トランジスタにより
構成されているため、スイッチング時間もしくは伝播遅
延時間およびその出力容量依存性を小さくすることがで
きる。
（３） トランジスタQ1はクランプド・トランジスタで
あるため、その蓄積時間を小さくすることができる。
あるため、その蓄積時間を小さくすることができる。
第23図のレベル変換器201においては、Q1,Q2のクラン
プド・トランジスタ,D1はレベルシフト用のショットキ
・バリア・ダイオードであり、抵抗R10,R14,R15はそれ
ぞれ５キロオーム,20キロオーム,8キロオームに設定さ
れている。駆動トランジスタQ2のコレクタ信号は電圧増
幅器としてのCMOSインバータを構成するＰチャンネルMO
S FET Mp14とＮチャンネルMOS FET Mn14の両ゲート
に印加され、両MOS FETのドレイン出力はスイッチ用の
ＰチャンネルMOS FET Mp16のゲートに印加される。Mp
14,Mn14,Mp15の各比W/Lはそれぞれ24/3,32/3,4/3に設定
されている。
プド・トランジスタ,D1はレベルシフト用のショットキ
・バリア・ダイオードであり、抵抗R10,R14,R15はそれ
ぞれ５キロオーム,20キロオーム,8キロオームに設定さ
れている。駆動トランジスタQ2のコレクタ信号は電圧増
幅器としてのCMOSインバータを構成するＰチャンネルMO
S FET Mp14とＮチャンネルMOS FET Mn14の両ゲート
に印加され、両MOS FETのドレイン出力はスイッチ用の
ＰチャンネルMOS FET Mp16のゲートに印加される。Mp
14,Mn14,Mp15の各比W/Lはそれぞれ24/3,32/3,4/3に設定
されている。
MOS FET Mp15のドレイン出力は充電用出力トランジ
スタとしてのバイポーラ・トランジスタQ3のベースに印
加されている。
スタとしてのバイポーラ・トランジスタQ3のベースに印
加されている。
かかる、第23図のレベル変換器の伝播遅延時間および
その出力容量依存性が下記の通り確認された。
その出力容量依存性が下記の通り確認された。
tPHL（ただしCs＝0pFの時）…5.07nsec tPLH（ただしCs＝0pFの時）…5.09nsec KHL…0.4nsec/pF KLH…0.4nsec/pF さらに、第23図のレベル変換器201は、下記理由によ
り希望の特性を得ることができる。
り希望の特性を得ることができる。
（１） 第14図の場合と同様に、レベル変換器201の入
力スレッシュホールド電圧Vithを1.09乃至1.15ボルトに
設定することができる。
力スレッシュホールド電圧Vithを1.09乃至1.15ボルトに
設定することができる。
（２） 第14図の場合と同様に、出力容量Csの充放電に
おけるスイッチング動作速度もしくは伝播遅延時間およ
びその出力容量依存性を小さくすることができる。
おけるスイッチング動作速度もしくは伝播遅延時間およ
びその出力容量依存性を小さくすることができる。
（３） 第14図の場合と同様に、トランジスタQ1,Q2の
蓄積時間を小さくすることができる。
蓄積時間を小さくすることができる。
（４） 駆動トランジスタQ2のコレクタ電位が上昇して
充電用出力トランジスタQ3がオフからオンにスイッチ動
作するに際し、CMOSインバータMp14,Mp14はQ2のコレク
タ電位変化を増幅してQ3のベースに伝達するばかりでは
なく、MOS FET Mp14,Mn14のゲート入力インピーダン
スが極めて大きいことによりQ2のコレクタからQ3のベー
スへの大きなベース電流の直接流入を禁止するため、出
力トランジスタQ3のスイッチング速度を向上することが
できる。
充電用出力トランジスタQ3がオフからオンにスイッチ動
作するに際し、CMOSインバータMp14,Mp14はQ2のコレク
タ電位変化を増幅してQ3のベースに伝達するばかりでは
なく、MOS FET Mp14,Mn14のゲート入力インピーダン
スが極めて大きいことによりQ2のコレクタからQ3のベー
スへの大きなベース電流の直接流入を禁止するため、出
力トランジスタQ3のスイッチング速度を向上することが
できる。
第24図のレベル変換器201は充電用出力トランジスタQ
3のベース電荷放電用の10キロオームの抵抗R16がQ3のベ
ース・エミッタ間に接続されている点のみが第23図のも
のと相違し、かかる第24図のレベル変換器201について
も、その伝播遅延時間およびその出力容量依存性が下記
の通り確認された。
3のベース電荷放電用の10キロオームの抵抗R16がQ3のベ
ース・エミッタ間に接続されている点のみが第23図のも
のと相違し、かかる第24図のレベル変換器201について
も、その伝播遅延時間およびその出力容量依存性が下記
の通り確認された。
tPHL（ただしCs＝0pFの時）…6.2nsec tPLH（ただしCs＝0pFの時）…4.9nsec KHL…0.4nsec/pF KLH…0.4nsec/pF さらに、第24図のレベル変換器201は、第23図の場合
と同様な理由により希望の特性を得ることができる。
と同様な理由により希望の特性を得ることができる。
第25図のレベル変換器201は、放電用出力トランジス
タQ1のベース電荷放電回路の抵抗R10が1.5キロオームの
抵抗R10,3キロオームの抵抗R20,クランプド・トランジ
スタQ6により構成されたアクティブ・プルダウン回路に
より置換され、充電用出力トランジスタQ3のベース電荷
を放電するためのショットキ・バリア・ダイオードがQ3
のベースとQ2のコレクタとの間に接続されている点のみ
が第24図のものと相違し、かかる第25図についても、そ
の伝播遅延時間およびその出力容量依存性が下記の通り
確認された。
タQ1のベース電荷放電回路の抵抗R10が1.5キロオームの
抵抗R10,3キロオームの抵抗R20,クランプド・トランジ
スタQ6により構成されたアクティブ・プルダウン回路に
より置換され、充電用出力トランジスタQ3のベース電荷
を放電するためのショットキ・バリア・ダイオードがQ3
のベースとQ2のコレクタとの間に接続されている点のみ
が第24図のものと相違し、かかる第25図についても、そ
の伝播遅延時間およびその出力容量依存性が下記の通り
確認された。
tPHL（ただしCs＝0pFの時）…6.6nsec tPLH（ただしCs＝0pFの時）…5.3nsec KHL…0.4nsec/pF KLH…0.4nsec/pF さらに、第25図のレベル変換器201は、第23図の場合
と同様な理由により希望の特性を得ることができる。
と同様な理由により希望の特性を得ることができる。
第26図のレベル変換器201は、第25図のアクティブ・
プルダウン回路R19,R20,Q6と同じアクティブ・プルダウ
ン回路によって放電抵抗R10が置換されている点のみが
第24図のものと相違し、かかる第26図についても、その
伝播遅延時間およびその出力容量依存性が下記の通り確
認された。
プルダウン回路R19,R20,Q6と同じアクティブ・プルダウ
ン回路によって放電抵抗R10が置換されている点のみが
第24図のものと相違し、かかる第26図についても、その
伝播遅延時間およびその出力容量依存性が下記の通り確
認された。
tPHL（ただしCs＝0pFの時）…8.62nsec tPLH（ただしCs＝0pFの時）…4.7nsec KHL…0.4nsec/pF KLH…0.4nsec/pF さらに、第26図のレベル変換器201は、第23図の場合
と同様な理由により希望の特性を得ることができる。
と同様な理由により希望の特性を得ることができる。
第27図のレベル変換器201においては、バイポーラ・
トランジスタQ1,Q2,Q3はそれぞれ放電用出力トランジス
タ，駆動トランジスタ，充電用出力トランジスタであ
り、D1,D6はそれぞれレベルシフト用のショットキ・バ
リア・ダイオード,PN接合ダイオードであり、R14,R16,R
21,R22はそれぞれ20キロオーム,8キロオーム,10キロオ
ーム,10キロオームの抵抗であり、Mp16,Mn16はそれぞれ
ＰチャンネルMOS FET,NチャンネルMOS FETであり、両
Mp16,Mn16の比W/Lはともに32/3と等しい値に設定されて
いる。
トランジスタQ1,Q2,Q3はそれぞれ放電用出力トランジス
タ，駆動トランジスタ，充電用出力トランジスタであ
り、D1,D6はそれぞれレベルシフト用のショットキ・バ
リア・ダイオード,PN接合ダイオードであり、R14,R16,R
21,R22はそれぞれ20キロオーム,8キロオーム,10キロオ
ーム,10キロオームの抵抗であり、Mp16,Mn16はそれぞれ
ＰチャンネルMOS FET,NチャンネルMOS FETであり、両
Mp16,Mn16の比W/Lはともに32/3と等しい値に設定されて
いる。
特に、Mp16,Mn16,Q1,Q3が低出力抵抗の準CMOSインバ
ータ型の増幅器である点に特徴がある。
ータ型の増幅器である点に特徴がある。
かかる第27図のレベル変換器201の伝播遅延時間およ
びその出力容量依存性が下記の通り確認された。
びその出力容量依存性が下記の通り確認された。
tPHL（ただしCs＝0pFの時）…5.48nsec tPLH（ただしCs＝0pFの時）…5.23nsec KHL…0.37nsec/pF KLH…0.38nsec/pF さらに、第27図のレベル変換器201は、下記理由によ
り希望の特性を得ることができる。
り希望の特性を得ることができる。
（１） ショットキ・バリア・ダイオードD1の順方向電
圧VFは0.35乃至0.41ボルト，トランジスタQ2のベース・
エミッタ間電圧VBE2は0.75ボルト,PN接合ダイオードD8
の順方向電圧VF8は0.75ボルトに設定されているため、
トランジスタQ2のオン・オフ動作に関するレベル変換器
201の入力スレッシュホールド電圧Vithは下記のように
設定される。
圧VFは0.35乃至0.41ボルト，トランジスタQ2のベース・
エミッタ間電圧VBE2は0.75ボルト,PN接合ダイオードD8
の順方向電圧VF8は0.75ボルトに設定されているため、
トランジスタQ2のオン・オフ動作に関するレベル変換器
201の入力スレッシュホールド電圧Vithは下記のように
設定される。
Vith＝−VF1＋VBE2＋VF8 ＝1.09乃至1.15ボルト （２） 出力容量Csの放電もしくは充電を実行する出力
トランジスタQ1,Q3は出力抵抗の小さなバイポーラ・ト
ランジスタにより構成されているため、スイッチング動
作速度もしくは伝播遅延時間およびその出力容量依存性
を小さくすることができる。
トランジスタQ1,Q3は出力抵抗の小さなバイポーラ・ト
ランジスタにより構成されているため、スイッチング動
作速度もしくは伝播遅延時間およびその出力容量依存性
を小さくすることができる。
（３） Q1,Q2はクランプド・トランジスタであるた
め、その蓄積時間を小さくすることができる。
め、その蓄積時間を小さくすることができる。
（４） 駆動トランジスタQ2のコレクタ電位変化は準CM
OSインバータMp16,Mn16,Q3,Q1により増幅されて出力に
伝達されているため、出力波形変化速度を向上すること
ができる。
OSインバータMp16,Mn16,Q3,Q1により増幅されて出力に
伝達されているため、出力波形変化速度を向上すること
ができる。
第28図のレベル変換器201は、トランジスタQ2のコレ
クタ負荷が抵抗R10ではなく、PN接合ダイオードD9,D10
と５キロオームの抵抗R23により構成されている点のみ
が第27図のものと相違し、かかる第28図のレベル変換器
の伝播遅延時間およびその出力容量依存性が下記の通り
確認された。
クタ負荷が抵抗R10ではなく、PN接合ダイオードD9,D10
と５キロオームの抵抗R23により構成されている点のみ
が第27図のものと相違し、かかる第28図のレベル変換器
の伝播遅延時間およびその出力容量依存性が下記の通り
確認された。
tPHL（ただしCS＝0pFの時）…6.66nsec tPLH（ただしCS＝0pFの時）…4.16nsec KHL…0.42nsec/pF KLH…0.37nsec/pF さらに、第28図のレベル変換器201は、第27図の場合
と同様な理由により希望の特性を得ることができる。
と同様な理由により希望の特性を得ることができる。
第29図のレベル変換器201は、トランジスタQ3を確実
にオフさせるためのPN接合ダイオードD3が接続され、ト
ランジスタQ3のベース電荷を放電させるためのショット
キ・バリア・ダイオードD7が接続されている点のみが第
23図のものと相違し、かかる第29図のレベル変換器201
についても、その伝播遅延時間およびその出力容量依存
性が下記の通り確認された。
にオフさせるためのPN接合ダイオードD3が接続され、ト
ランジスタQ3のベース電荷を放電させるためのショット
キ・バリア・ダイオードD7が接続されている点のみが第
23図のものと相違し、かかる第29図のレベル変換器201
についても、その伝播遅延時間およびその出力容量依存
性が下記の通り確認された。
tPHL（ただしCs＝0pFの時）…1.72nsec tPLH（ただしCs＝0pFの時）…5.44nsec KHL…0.32nsec/pF KLH…0.29nsec/pF さらに、第29図のレベル変換器201は、第23図の場合
と同様な理由により希望の特性を得ることができる。
と同様な理由により希望の特性を得ることができる。
第30図のレベル変換器は、第29図において抵抗R14が2
5キロオームの抵抗R24と５キロオームの抵抗R25とによ
って置換され、抵抗R15が比W/Lが24/3に設定されたＰチ
ャンネルMOS FET Mp17によって置換されている点のみ
が第29図のものと相違している。Mp17はQ2の能動負荷素
子として動作するため、増幅器Q2,Mp17の電圧利得は極
めて大きな値となる。かかる第30図についても、伝播遅
延時間およびその出力容量依存性が下記の通り確認され
た。
5キロオームの抵抗R24と５キロオームの抵抗R25とによ
って置換され、抵抗R15が比W/Lが24/3に設定されたＰチ
ャンネルMOS FET Mp17によって置換されている点のみ
が第29図のものと相違している。Mp17はQ2の能動負荷素
子として動作するため、増幅器Q2,Mp17の電圧利得は極
めて大きな値となる。かかる第30図についても、伝播遅
延時間およびその出力容量依存性が下記の通り確認され
た。
tPHL（ただしCs＝0pFの時）…2.2nsec tPLH（ただしCs＝0pFの時）…5.2nsec KHL…0.4nsec/pF KLH…0.3nsec/pF さらに、第30図のレベル変換器201は、第23図の場合
と同様な理由により希望の特性を得ることができる。
と同様な理由により希望の特性を得ることができる。
第31図のレベル変換器201においては、トランジスタQ
1,Q2はクランプド・トランジスタ,Q3は充電用出力トラ
ンジスタ,Q4はPNPエミッタ・フォロワ・トランジスタ,D
1はレベルシフト用のショットキ・バリア・ダイオード,
D2はレベルシフト用のPN接合ダイオード,D3はトランジ
スタQ3を確実にオフさせるためのPN接合ダイオード,D6
は入力端子の負のノイズをクランプするためのショット
キ・バリア・ダイオードである。抵抗R10,R15,R26はそ
れぞれ５キロオーム,8キロオーム,20キロオームに設定
されている。駆動トランジスタQ2のコレクタ信号は電圧
増幅器としてのCMOSインバータを構成するＰチャンネル
MOS FET Mp14とＮチャンネルMOS FET Mn14の両ゲー
トに印加され、両MOS FETのドレイン出力はスイッチ用
のＰチャンネルMOS FET Mp15のゲートに印加される。
Mp14,Mn14,Mp15の各比W/Lはそれぞれ24/3,32/3,64/3に
設定されている。MOS FET Mp15のドレイン出力は充電
用出力トランジスタとしてのバイポーラ・トランジスタ
Q3のベースに印加されている。
1,Q2はクランプド・トランジスタ,Q3は充電用出力トラ
ンジスタ,Q4はPNPエミッタ・フォロワ・トランジスタ,D
1はレベルシフト用のショットキ・バリア・ダイオード,
D2はレベルシフト用のPN接合ダイオード,D3はトランジ
スタQ3を確実にオフさせるためのPN接合ダイオード,D6
は入力端子の負のノイズをクランプするためのショット
キ・バリア・ダイオードである。抵抗R10,R15,R26はそ
れぞれ５キロオーム,8キロオーム,20キロオームに設定
されている。駆動トランジスタQ2のコレクタ信号は電圧
増幅器としてのCMOSインバータを構成するＰチャンネル
MOS FET Mp14とＮチャンネルMOS FET Mn14の両ゲー
トに印加され、両MOS FETのドレイン出力はスイッチ用
のＰチャンネルMOS FET Mp15のゲートに印加される。
Mp14,Mn14,Mp15の各比W/Lはそれぞれ24/3,32/3,64/3に
設定されている。MOS FET Mp15のドレイン出力は充電
用出力トランジスタとしてのバイポーラ・トランジスタ
Q3のベースに印加されている。
かかる、第31図のレベル変換器201の伝播遅延時間お
よびその出力容量依存性が下記の通り確認された。
よびその出力容量依存性が下記の通り確認された。
tPHL（ただしCs＝0pFの時）…1.94〜3.84nsec tPLH（ただしCs＝0pFの時）…4.64〜5.44nsec KHL…0.38nsec/pF KLH…0.30nsec/pF さらに、第31図のレベル変換器201は、下記理由によ
り希望の特性を得ることができる。
り希望の特性を得ることができる。
（１） ショットキ・バリア・ダイオードD1の順方向電
圧VF10.35乃至0.41ボルト,PN接合ダイオードD2の順方向
電圧VF2は約0.75ボルト，トランジスタQ1,Q2,Q4のベー
ス・エミッタ間電圧VBE1,VBE2,VBE4は約0.75ボルトであ
るため、トランジスタQ1,Q2がオンとなる入力スレッシ
ュホールド電圧Vithは下記のようになる。
圧VF10.35乃至0.41ボルト,PN接合ダイオードD2の順方向
電圧VF2は約0.75ボルト，トランジスタQ1,Q2,Q4のベー
ス・エミッタ間電圧VBE1,VBE2,VBE4は約0.75ボルトであ
るため、トランジスタQ1,Q2がオンとなる入力スレッシ
ュホールド電圧Vithは下記のようになる。
Vith＝−VBE4＋VF2＋VBE2＋VBE1 ＝1.5ボルト （２） 出力容量Csの放電もしくは充電を実行する出力
トランジスタQ1,Q3は出力抵抗の小さなバイポーラ・ト
ランジスタにより構成されているため、スイッチング動
作速度もしくは伝播遅延時間およびその出力容量依存性
を小さくすることができる。
トランジスタQ1,Q3は出力抵抗の小さなバイポーラ・ト
ランジスタにより構成されているため、スイッチング動
作速度もしくは伝播遅延時間およびその出力容量依存性
を小さくすることができる。
（３） Q1,Q2はクランプド・トランジスタであるた
め、その蓄積時間を小さくすることができる。
め、その蓄積時間を小さくすることができる。
（４） 駆動トランジスタQ2のコレクタ電位が上昇して
充電用バイポーラ出力トランジスタQ3がオフからオンに
スイッチ動作するに際し、CMOSインバータMp14,Mn14はQ
2のコレクタ電位変化を増幅してQ3のベースに伝達する
ばかりではなく、MOS FET Mp14,Mn14のゲート入力イ
ンピーダンスが極めて大きいことによりQ2のコレクタか
らQ3のベースへの大きなベース電流の直接流入を禁止す
るとともに、Mp15の小さなオン抵抗を介してQ3のベース
にベース電流が供給されるため、出力トランジスタQ3の
スイッチング速度を向上することができる。第３図に
は、第14図，第19図，第22図，第33図のレベル変換器の
伝播遅延時間の出力容量依存性が一点鎖線により示され
ており、第１図と第２図の伝播遅延時間のいずれか一方
の出力容量依存性が改善されていることが理解できる。
充電用バイポーラ出力トランジスタQ3がオフからオンに
スイッチ動作するに際し、CMOSインバータMp14,Mn14はQ
2のコレクタ電位変化を増幅してQ3のベースに伝達する
ばかりではなく、MOS FET Mp14,Mn14のゲート入力イ
ンピーダンスが極めて大きいことによりQ2のコレクタか
らQ3のベースへの大きなベース電流の直接流入を禁止す
るとともに、Mp15の小さなオン抵抗を介してQ3のベース
にベース電流が供給されるため、出力トランジスタQ3の
スイッチング速度を向上することができる。第３図に
は、第14図，第19図，第22図，第33図のレベル変換器の
伝播遅延時間の出力容量依存性が一点鎖線により示され
ており、第１図と第２図の伝播遅延時間のいずれか一方
の出力容量依存性が改善されていることが理解できる。
次に、第６図の出力バッファ22の複数のCMOS−TTLレ
ベル変換器221,222…22mについて説明する。これらのレ
ベル変換器221,222…22mの本質的特徴は下記の通りであ
る。
ベル変換器221,222…22mについて説明する。これらのレ
ベル変換器221,222…22mの本質的特徴は下記の通りであ
る。
（１） 各レベル変換器221,222……22mの入力スレッシ
ュホールド電圧VithはCMOSローレベル出力電圧0.6ボル
トのハイレベル出力電圧4.4ボルトとの間に設定されて
いる。
ュホールド電圧VithはCMOSローレベル出力電圧0.6ボル
トのハイレベル出力電圧4.4ボルトとの間に設定されて
いる。
（２） その入力端子に供給される入力信号に応答して
各レベル変換器221,222……22mの出力負荷容量Cxの放電
を実行する出力トランジスタはバイポーラ・トランジス
タにより構成されている。
各レベル変換器221,222……22mの出力負荷容量Cxの放電
を実行する出力トランジスタはバイポーラ・トランジス
タにより構成されている。
さらに、出力バッファ22のレベル変換器221,222……2
2mの好ましい実施形態上の好適な特徴は下記の通りであ
る。
2mの好ましい実施形態上の好適な特徴は下記の通りであ
る。
（３） 放電用出力トランジスタQ10のベースを駆動す
る駆動トランジスタQ11のベースと内部論理ブロック21
の出力との間には高入力インピーダンス回路が接続され
ている。
る駆動トランジスタQ11のベースと内部論理ブロック21
の出力との間には高入力インピーダンス回路が接続され
ている。
（４） 上記（３）の高入力インピーダンス回路は内部
論理ブロック21の複数の出力信号を論理処理する機能を
有する。
論理ブロック21の複数の出力信号を論理処理する機能を
有する。
（５） 放電用出力トランジスタQ10と駆動トランジス
タQ11とは、ショットキ・バリア・ダイオード付きのク
ランプド・トランジスタにより構成されている。
タQ11とは、ショットキ・バリア・ダイオード付きのク
ランプド・トランジスタにより構成されている。
（６） 出力負荷容量Cxを充電する出力トランジスタQ
12はバイポーラ・トランジスタにより構成されている。
12はバイポーラ・トランジスタにより構成されている。
（７） 制御信号に応答して放電用出力トランジスタQ
10と充電用出力トランジスタQ12とを同時にオフするこ
とにより出力端子OUT1をフローティング状態に、コント
ロールする機能を有する。
10と充電用出力トランジスタQ12とを同時にオフするこ
とにより出力端子OUT1をフローティング状態に、コント
ロールする機能を有する。
（８） レベル変換器221,222……22mは、オーブン・コ
レクタ出力形式となっている。
レクタ出力形式となっている。
第32図乃至第34図および第36図は、本発明の実施例に
よる出力バッファ20のレベル変換器221の種々の回路例
を示し、これら全てのレベル変換器は上記（１）および
（２）の本質的特徴を有している。さらに、これらのレ
ベル変換器は上記（３）乃至（８）の好適な特徴のうち
少なくとも一個を有している。
よる出力バッファ20のレベル変換器221の種々の回路例
を示し、これら全てのレベル変換器は上記（１）および
（２）の本質的特徴を有している。さらに、これらのレ
ベル変換器は上記（３）乃至（８）の好適な特徴のうち
少なくとも一個を有している。
第32図のレベル変換器221において、Q10は出力負荷容
量Cxを放電するための出力トランジスタ,Q11はQ10を駆
動するための駆動トランジスタ,Q12は出力負荷容量Cxを
充電するための出力トランジスタ,Q13はQ11のコレクタ
信号変化をQ12のベースに伝達するための電流増幅トラ
ンジスタ,R30,R31,Q14はQ10のベース電荷を放電するた
めのアクティブ・プルダウン回路,Q15はマルチ・エミッ
タ・トランジスタ,R32はQ11のコレクタ抵抗,R33はQ12の
ベース電荷を放電させるためのショットキ・バリア・ダ
イオード,R34はQ12,Q13のコレクタ電流を制限するため
の抵抗,R35はQ15のベース抵抗である。
量Cxを放電するための出力トランジスタ,Q11はQ10を駆
動するための駆動トランジスタ,Q12は出力負荷容量Cxを
充電するための出力トランジスタ,Q13はQ11のコレクタ
信号変化をQ12のベースに伝達するための電流増幅トラ
ンジスタ,R30,R31,Q14はQ10のベース電荷を放電するた
めのアクティブ・プルダウン回路,Q15はマルチ・エミッ
タ・トランジスタ,R32はQ11のコレクタ抵抗,R33はQ12の
ベース電荷を放電させるためのショットキ・バリア・ダ
イオード,R34はQ12,Q13のコレクタ電流を制限するため
の抵抗,R35はQ15のベース抵抗である。
さらに、内部論理ブロック21のＰチャンネルMOSFET
M1,M2とＮチャンネルMOSFETM3,M4とにより構成されたCM
OS・NANDゲート211の出力はマルチ・エミッタ・トラン
ジスタQ15の第１エミッタに印加され、CMOS・NANDゲー
ト212の出力はQ15の第２エミッタに印加され、CMOS・NA
NDゲート213の出力はQ15の第３エミッタに印加されてい
る。従って、レベル変換器221はレベル変換機能を有す
るだけでなく、３入力NANDゲートとしての論理処理機能
を有する。
M1,M2とＮチャンネルMOSFETM3,M4とにより構成されたCM
OS・NANDゲート211の出力はマルチ・エミッタ・トラン
ジスタQ15の第１エミッタに印加され、CMOS・NANDゲー
ト212の出力はQ15の第２エミッタに印加され、CMOS・NA
NDゲート213の出力はQ15の第３エミッタに印加されてい
る。従って、レベル変換器221はレベル変換機能を有す
るだけでなく、３入力NANDゲートとしての論理処理機能
を有する。
さらに、第32図のレベル変換器221は、下記の理由に
より希望の特性を得ることができる。
より希望の特性を得ることができる。
（１） トランジスタQ15のベース・エミッタ間電圧V
BE15は約0.75ボルト,Q15のベース・コレクタ間の電圧V
BCは約0.55ボルト，トランジスタQ10,Q11のベース・エ
ミッタ間電圧VBE10,VBE11はそれぞれ約0.75ボルトであ
るため、レベル変換器221の入力スレッシュホールド電
圧Vithは下記のように設定される。
BE15は約0.75ボルト,Q15のベース・コレクタ間の電圧V
BCは約0.55ボルト，トランジスタQ10,Q11のベース・エ
ミッタ間電圧VBE10,VBE11はそれぞれ約0.75ボルトであ
るため、レベル変換器221の入力スレッシュホールド電
圧Vithは下記のように設定される。
Vith＝−VBE15＋VBC15＋VBE11＋VBE10 ＝−0.75＋0.55＋0.75＋0.75 ＝1.3ボルト （２） レベル変換器221の出力負荷容量Cxの放電もし
くは充電を実行する出力トランジスタQ10,Q12は出力抵
抗の小さなバイポーラ・トランジスタにより構成されて
いるため、スイッチング動作速度もしくは伝播遅延時間
およびその出力容量依存性を小さくすることができる。
くは充電を実行する出力トランジスタQ10,Q12は出力抵
抗の小さなバイポーラ・トランジスタにより構成されて
いるため、スイッチング動作速度もしくは伝播遅延時間
およびその出力容量依存性を小さくすることができる。
（３） トランジスタQ10,Q11,Q13,Q14,Q15はクランブ
ド・トランジスタであるため、その蓄積時間を小さくす
ることができる。
ド・トランジスタであるため、その蓄積時間を小さくす
ることができる。
（４） マルチ・エミッタ・トランジスタQ15は論理処
理機能を有しているので、マスタースライス方式又はゲ
ートアレイ方式の論理用半導体集積回路装置ICの設計自
由度が向上する。
理機能を有しているので、マスタースライス方式又はゲ
ートアレイ方式の論理用半導体集積回路装置ICの設計自
由度が向上する。
しかしながら、かかる第32図のレベル変換器221にお
いては、CMOS・NANDゲート211の出力がローレベルの場
合には抵抗R35,Q15のベース・エミッタ接合を介して電
源電圧VccからCMOS・NANDゲート211の出力に0.4ミリア
ンペアという大きな電流が常に流れこむため、CMOS・NA
NDゲート211のＮチャンネルMOSFETM3,M4の比W/Lを100/3
と大きな値としてオン抵抗RONを小さな値としなければ
ならない。これは集積回路装置ICの集積密度の低下をも
たらすばかりでなく、両MOSFETM3,M4のゲート容量も増
大するため、CMOS・NANDゲート211のスイッチング速度
が低下するという問題が本発明者の検討により明らかと
された。
いては、CMOS・NANDゲート211の出力がローレベルの場
合には抵抗R35,Q15のベース・エミッタ接合を介して電
源電圧VccからCMOS・NANDゲート211の出力に0.4ミリア
ンペアという大きな電流が常に流れこむため、CMOS・NA
NDゲート211のＮチャンネルMOSFETM3,M4の比W/Lを100/3
と大きな値としてオン抵抗RONを小さな値としなければ
ならない。これは集積回路装置ICの集積密度の低下をも
たらすばかりでなく、両MOSFETM3,M4のゲート容量も増
大するため、CMOS・NANDゲート211のスイッチング速度
が低下するという問題が本発明者の検討により明らかと
された。
第33図は、上記問題を解決するために開発されたレベ
ル変換器221の回路図を示し、第32図のマルチ・エミッ
タ・トランジスタQ15は下記に説明する高入力インピー
ダンス回路によって置換されている。
ル変換器221の回路図を示し、第32図のマルチ・エミッ
タ・トランジスタQ15は下記に説明する高入力インピー
ダンス回路によって置換されている。
すなわち、第33図においてかかる高入力インピーダン
ス回路はPNP入力トランジスタQ17,Q16,NPNエミッタ・フ
ォロワ・トランジスタQ16,ショットキ・バリア・ダイオ
ードD11,D12,抵抗R36,R37,R38によって構成されてい
る。
ス回路はPNP入力トランジスタQ17,Q16,NPNエミッタ・フ
ォロワ・トランジスタQ16,ショットキ・バリア・ダイオ
ードD11,D12,抵抗R36,R37,R38によって構成されてい
る。
さらにレベル変換器221は、PNPトランジスタQ20,NPN
トランジスタQ20,PN接合ダイオードD14,抵抗R38によっ
て構成されるとともに出力端子OUT1をフローティング状
態に制御するための制御回路を含む。
トランジスタQ20,PN接合ダイオードD14,抵抗R38によっ
て構成されるとともに出力端子OUT1をフローティング状
態に制御するための制御回路を含む。
この制御回路のPNPトランジスタQ20のベースは、内部
論理ブロック21内のＰチャンネルMOSFETM5とＮチャンネ
ルMOSFETM6とによって構成されたCMOS・NANDゲート21l
のイネーブル信号ENによって駆動される。尚、かかるCM
OS・NANDゲート21lの入力には反転イネーブル信号ENが
印加されている。
論理ブロック21内のＰチャンネルMOSFETM5とＮチャンネ
ルMOSFETM6とによって構成されたCMOS・NANDゲート21l
のイネーブル信号ENによって駆動される。尚、かかるCM
OS・NANDゲート21lの入力には反転イネーブル信号ENが
印加されている。
さらに、この制御回路がレベル変換器221に付加され
たために、上述の高入力インピーダンス回路にさらにPN
P入力トランジスタQ19とショットキ・バリア・ダイオー
ドD13とが付加されている。
たために、上述の高入力インピーダンス回路にさらにPN
P入力トランジスタQ19とショットキ・バリア・ダイオー
ドD13とが付加されている。
従って、イネーブル信号ENがローレベルとなるとレベ
ル変換器221のトランジスタQ10,Q11,Q12,Q13が同時にオ
フになるため、その出力端子OUT1はフローティング状態
となる。
ル変換器221のトランジスタQ10,Q11,Q12,Q13が同時にオ
フになるため、その出力端子OUT1はフローティング状態
となる。
一方、イネーブル信号ENがハイレベルとなると、レベ
ル変換器221は２入力NANDゲートとしては論理処理機能
も同様に有しているため、集積回路装置ICの設計自由度
が同上する。
ル変換器221は２入力NANDゲートとしては論理処理機能
も同様に有しているため、集積回路装置ICの設計自由度
が同上する。
さらに、ショットキ・バリア・ダイオードD11,D12,D
13の順方向電圧VF11,VF12,VF13は0.35乃至0.41ボルト,P
NP入力トランジスタQ17,Q18,Q19のベース・エミッタ間
電圧VBE17,VBE18,VBE19は約0.75ボルト,NPNトランジス
タQ10,Q11,Q16のベース・エミッタ間電圧VBE10,VBE11,V
BE16は約0.75ボルトであるため、例えばPNPトランジス
タQ17のベースに印加されるCMOS・NANDゲート211の出力
電圧に関してトランジスタQ10,Q11がオンとなる入力ス
レッシュホールド電圧Vithは下記のようになる。
13の順方向電圧VF11,VF12,VF13は0.35乃至0.41ボルト,P
NP入力トランジスタQ17,Q18,Q19のベース・エミッタ間
電圧VBE17,VBE18,VBE19は約0.75ボルト,NPNトランジス
タQ10,Q11,Q16のベース・エミッタ間電圧VBE10,VBE11,V
BE16は約0.75ボルトであるため、例えばPNPトランジス
タQ17のベースに印加されるCMOS・NANDゲート211の出力
電圧に関してトランジスタQ10,Q11がオンとなる入力ス
レッシュホールド電圧Vithは下記のようになる。
Vith＝−VBE17＋VBE16＋VBE11＋VBE10 ＝1.5ボルト さらに、出力負荷容量Cxの放電もしくは充電を実行す
る出力トランジスタQ10,Q12は出力抵抗の小さなバイポ
ーラ・トランジスタにより構成されているため、スイッ
チング速度もしくは伝播遅延時間およびその出力容量依
存性を小さくすることができる。また、トランジスタQ
10,Q11,Q13,Q14,Q16はクランブド・トランジスタである
ため、その遅延時間を小さくすることができる。
る出力トランジスタQ10,Q12は出力抵抗の小さなバイポ
ーラ・トランジスタにより構成されているため、スイッ
チング速度もしくは伝播遅延時間およびその出力容量依
存性を小さくすることができる。また、トランジスタQ
10,Q11,Q13,Q14,Q16はクランブド・トランジスタである
ため、その遅延時間を小さくすることができる。
しかしながら、第33図のレベル変換器221においても
同様に、CMOS・NANDゲート211の出力がローレベルの場
合に、PNP入力トランジスタQ17のベースから無視できな
い電流がこのゲート211の出力に流れ込むため、上述の
問題が完全には解決できないことが本発明者の検討によ
り明らかとされた。
同様に、CMOS・NANDゲート211の出力がローレベルの場
合に、PNP入力トランジスタQ17のベースから無視できな
い電流がこのゲート211の出力に流れ込むため、上述の
問題が完全には解決できないことが本発明者の検討によ
り明らかとされた。
第34図はかかる問題をほぼ全体に解決するために最終
的に解決されたレベル変換器211を示し、第32図のマル
チ・エミッタ・トランジスタQ15は下記に説明するよう
にMOSFETによって構成された高入力インピーダンス回路
によって置換されている。
的に解決されたレベル変換器211を示し、第32図のマル
チ・エミッタ・トランジスタQ15は下記に説明するよう
にMOSFETによって構成された高入力インピーダンス回路
によって置換されている。
すなわち、第34図においてかかる高入力インピーダン
ス回路はＮチャンネルMOSFETM11,M12,M13,PN接合ダイオ
ードD14によって構成されている。M11,M12,M13のドレイ
ン・ソース径路は並列接続され、各ゲートは内部論理ブ
ロック21のCMOS・NANDゲート211,212,213にそれぞれ接
続され、またこれらのドレイン・ソース径路にはPN接合
ダイオードD14が直列に接続されている。
ス回路はＮチャンネルMOSFETM11,M12,M13,PN接合ダイオ
ードD14によって構成されている。M11,M12,M13のドレイ
ン・ソース径路は並列接続され、各ゲートは内部論理ブ
ロック21のCMOS・NANDゲート211,212,213にそれぞれ接
続され、またこれらのドレイン・ソース径路にはPN接合
ダイオードD14が直列に接続されている。
また、抵抗R30,R31,R32,R33,R34,R35は、それぞれ２
キロオーム,4キロオーム,10キロオーム,4キロオーム,50
〜75オーム,16キロオームに設定されている。トランジ
スタQ10,Q11,Q13,Q14の各エミッタ面積は、それぞれ、6
72μm2,132μm2,363μm2,187μm2,242μm2に設定されて
いる。
キロオーム,4キロオーム,10キロオーム,4キロオーム,50
〜75オーム,16キロオームに設定されている。トランジ
スタQ10,Q11,Q13,Q14の各エミッタ面積は、それぞれ、6
72μm2,132μm2,363μm2,187μm2,242μm2に設定されて
いる。
さらに、かかるレベル変換器221においてはその論理
処理機能をさらに向上するため、駆動トランジスタQ11
と同一エミッタ面積を有する第２駆動トランジスタQ20
がQ11と並列に接続され、上記高入力インピーダンス回
路と同様にＮチャンネルMOSFETM14,M15,M16,PN接合ダイ
オードD15,抵抗R39により構成された第２高入力インピ
ーダンス回路を構成し、このレベル変換器221を６入力
コンプレックス・ゲート回路としての論理処理機能を有
している。
処理機能をさらに向上するため、駆動トランジスタQ11
と同一エミッタ面積を有する第２駆動トランジスタQ20
がQ11と並列に接続され、上記高入力インピーダンス回
路と同様にＮチャンネルMOSFETM14,M15,M16,PN接合ダイ
オードD15,抵抗R39により構成された第２高入力インピ
ーダンス回路を構成し、このレベル変換器221を６入力
コンプレックス・ゲート回路としての論理処理機能を有
している。
さらに、このレベル変換器221には、内部論理ブロッ
ク21からローレベルのイネーブル信号ENが供給された場
合に、その出力端子OUT1をフローティング状態に制御す
るための制御回路が同様に付加されている。この制御回
路は、ＮチャンネルMOSFETM17,トランジスタQ21,Q22,Q
23,抵抗R40,R41,R42,R43,ショットキ・バリア・ダイオ
ードD16,D17,D18,D19によって構成されている。
ク21からローレベルのイネーブル信号ENが供給された場
合に、その出力端子OUT1をフローティング状態に制御す
るための制御回路が同様に付加されている。この制御回
路は、ＮチャンネルMOSFETM17,トランジスタQ21,Q22,Q
23,抵抗R40,R41,R42,R43,ショットキ・バリア・ダイオ
ードD16,D17,D18,D19によって構成されている。
さらに、第34図のレベル変換器221においては、６つ
のMOSFETM11……M16の各ゲートにおける入力スレッシュ
ホールド電圧をCMOSローレベル出力電圧0.6ボルトとCMO
Sハイレベル出力電圧4.4ボルトとの間の中間値2.5ボル
トに設定するため、M11……M16の比W/Lは下記の如く設
定されている。尚、この時、M11……M10のしきい値電圧
VTHは約0.75ボルトに設定され、PN接合ダイオードD14の
順方向電圧VF14は0.75ボルトに設定され、またM11……M
16のチャンネル・コンダクタンスβ０は60×10-6［1/オ
ーム］に設定されている。
のMOSFETM11……M16の各ゲートにおける入力スレッシュ
ホールド電圧をCMOSローレベル出力電圧0.6ボルトとCMO
Sハイレベル出力電圧4.4ボルトとの間の中間値2.5ボル
トに設定するため、M11……M16の比W/Lは下記の如く設
定されている。尚、この時、M11……M10のしきい値電圧
VTHは約0.75ボルトに設定され、PN接合ダイオードD14の
順方向電圧VF14は0.75ボルトに設定され、またM11……M
16のチャンネル・コンダクタンスβ０は60×10-6［1/オ
ーム］に設定されている。
MOSFETM11のみがオンしている場合を考え、そのゲー
ト電圧VX,ゲート・ソース間電圧VGS,ドレイン電流ID,ド
レイン電圧VY等について計算する。尚、この時M1は飽和
領域にバイアスされているものと考える。
ト電圧VX,ゲート・ソース間電圧VGS,ドレイン電流ID,ド
レイン電圧VY等について計算する。尚、この時M1は飽和
領域にバイアスされているものと考える。
VX＝VGS＋VF14 ……（１） VY＝VCC−R35・ID ……（３） （１）式と（２）式より、 ところで、VXが上昇することによりVYが低下し、トラ
ンジスタQ10,Q11がオフとなることに対応するVXが入力
スレッシュホールド電圧として考えられる。
ンジスタQ10,Q11がオフとなることに対応するVXが入力
スレッシュホールド電圧として考えられる。
トランジスタQ10,Q11がオフとなるドレイン電圧V
Yは、下記のように求められる。
Yは、下記のように求められる。
VY＝VBE11＋VBE10 ……（５） （３）式と（５）式とから、 （４）式と（６）式より、 Vccが５ボルト,VBE11とVBE10とが0.75ボルト,R35が16
キロオーム，β０が60×10-6［1/オーム］,VXが2.5ボル
ト,VF14が0.75ボルト,VTHが0.75ボルトの条件を上記
（７）式に入れると、 かくして、M11……M16の比W/Lは22/3に設定すること
により、レベル変換器221の入力スレッシュホールド電
圧を2.5ボルトに設定できる。
キロオーム，β０が60×10-6［1/オーム］,VXが2.5ボル
ト,VF14が0.75ボルト,VTHが0.75ボルトの条件を上記
（７）式に入れると、 かくして、M11……M16の比W/Lは22/3に設定すること
により、レベル変換器221の入力スレッシュホールド電
圧を2.5ボルトに設定できる。
以上の構成を有する第34図の実施例においては、下記
の伝播遅延時間およびその出力容量依存性を有すること
が本発明者により確認された。
の伝播遅延時間およびその出力容量依存性を有すること
が本発明者により確認された。
tPHL（ただしCs＝0pFの時）……8.8nsec tPLH（ただしCs＝0pFの時）……7.8nsec KHL……0.11nsec/pF KLH……0.01nsec/pF 第５図には、第34図の実施例のレベル変換器の伝播遅
延時間の出力負荷容量依存性が一点鎖線により示されて
おり、第１と第２の伝播遅延時間tPHL,tPLHのそれぞれ
の出力容量依存性KHL,KLHが改善されていることが理解
できる。
延時間の出力負荷容量依存性が一点鎖線により示されて
おり、第１と第２の伝播遅延時間tPHL,tPLHのそれぞれ
の出力容量依存性KHL,KLHが改善されていることが理解
できる。
また、第34図のレベル変換器221は、下記の理由によ
り希望の特性を得ることができる。
り希望の特性を得ることができる。
（１） 上述した如く、トランジスタQ10,Q11のベース
・エミッタ間電圧VBE10,VBE11に関し、電源電圧Vcc,抵
抗R35,MOSFETM11…M16のチャンネル・コンダクタンスβ
０およびしきい値電圧VTH,タイオードD14の順方向電圧V
F14に対応して、MOSFETM11…M16の比W/Lを設定すること
により、レベル変換器221の入力スレッシュホールド電
圧を0.6ボルトと4.4ボルトの間の2.5ボルトに設定する
ことができる。
・エミッタ間電圧VBE10,VBE11に関し、電源電圧Vcc,抵
抗R35,MOSFETM11…M16のチャンネル・コンダクタンスβ
０およびしきい値電圧VTH,タイオードD14の順方向電圧V
F14に対応して、MOSFETM11…M16の比W/Lを設定すること
により、レベル変換器221の入力スレッシュホールド電
圧を0.6ボルトと4.4ボルトの間の2.5ボルトに設定する
ことができる。
（２） 出力負荷容量CXを放電と充電を実行する出力ト
ランジスタQ10,Q11は出力抵抗の小さなバイポーラ・ト
ランジスタにより構成されているため、スイッチング動
作速度もしくは伝播遅延時間およびその出力容量依存性
を小さくすることができる。
ランジスタQ10,Q11は出力抵抗の小さなバイポーラ・ト
ランジスタにより構成されているため、スイッチング動
作速度もしくは伝播遅延時間およびその出力容量依存性
を小さくすることができる。
（３） 駆動トランジスタQ11のベースと内部論理ブロ
ック21の出力との間にはMOSFETM11により構成された高
入力インピーダンス回路が接続されているため、MOSFET
M11のゲートから内部論理ブロック21のCMOS・NANDゲー
ト211の出力に流入する電流を無視できるレベルまで低
減することができ、CMOS・NANDゲート211のＮチャンネ
ルMOSFETの比W/Lの著しい増大を防止することができ
る。
ック21の出力との間にはMOSFETM11により構成された高
入力インピーダンス回路が接続されているため、MOSFET
M11のゲートから内部論理ブロック21のCMOS・NANDゲー
ト211の出力に流入する電流を無視できるレベルまで低
減することができ、CMOS・NANDゲート211のＮチャンネ
ルMOSFETの比W/Lの著しい増大を防止することができ
る。
（４） 高入力インピーダンス回路のMOSFETM11,M12,M
13は３入力OR論理を実行するため、レベル変換器221の
論理処理機能が向上する。
13は３入力OR論理を実行するため、レベル変換器221の
論理処理機能が向上する。
（５） ２つの駆動トランジスタQ11,Q20もAND論理を実
行するため、レベル変換器221の論理処理機能がさらに
向上する。
行するため、レベル変換器221の論理処理機能がさらに
向上する。
（６） トランジスタQ10,Q11,Q13,Q14,Q20はクランプ
ド・トランジスタであるため、その蓄積時間を小さくす
ることができる。
ド・トランジスタであるため、その蓄積時間を小さくす
ることができる。
（７） イネーブル信号ENをローレベルとすることによ
りレベル変換器221の出力トランジスタQ10,Q12が同時に
オフとなって出力端子OUT1がフローティグ状態となり、
この出力端子OUT1と他の図示しない論理回路の出力端子
とを接続した並列運転に際し、この出力端子OUT1の信号
レベルを内部論理ブロック21の出力と無関係とすること
ができる。
りレベル変換器221の出力トランジスタQ10,Q12が同時に
オフとなって出力端子OUT1がフローティグ状態となり、
この出力端子OUT1と他の図示しない論理回路の出力端子
とを接続した並列運転に際し、この出力端子OUT1の信号
レベルを内部論理ブロック21の出力と無関係とすること
ができる。
第36図は本発明の他の実施例によるレベル変換器221
の回転例を示し、その出力端子OUT1はオープン・コレク
タ出力形の他のTTLレベル論理用半導体集積回路装置I
C′の出力端子と共通接続され、この共通接続点は２キ
ロオームの負荷抵抗R100を介して５ボルトの電源電圧Vc
cに接続されている。
の回転例を示し、その出力端子OUT1はオープン・コレク
タ出力形の他のTTLレベル論理用半導体集積回路装置I
C′の出力端子と共通接続され、この共通接続点は２キ
ロオームの負荷抵抗R100を介して５ボルトの電源電圧Vc
cに接続されている。
オープン・コレクタ出力形のTTLレベル回路装置IC′
は、特に限定されないが、ショットキ・バリア・ダイオ
ードD1,D2,D3,マルチ・エミッタ・トランジスタQ40,ク
ランプド・トランジスタQ41乃至Q44,抵抗R40乃至R44,PN
接合ダイオードD4により構成されている。しかし、出力
トランジスタQ43のコレクタはオープン・コレクタ出力
として出力端子としての43番端子に接続される一方、回
路装置IC′の内部においてはいかなる回路素子も電源電
圧Vccと出力トランジスタQ43のコレクタとの間に接続さ
れていない。
は、特に限定されないが、ショットキ・バリア・ダイオ
ードD1,D2,D3,マルチ・エミッタ・トランジスタQ40,ク
ランプド・トランジスタQ41乃至Q44,抵抗R40乃至R44,PN
接合ダイオードD4により構成されている。しかし、出力
トランジスタQ43のコレクタはオープン・コレクタ出力
として出力端子としての43番端子に接続される一方、回
路装置IC′の内部においてはいかなる回路素子も電源電
圧Vccと出力トランジスタQ43のコレクタとの間に接続さ
れていない。
第36図のレベル変換器221においても、回路装置ICの
内部においていかなる回路素子も電源電圧Vccと出力ト
ランジスタQ10のコレクタとの間に接続されていない点
を除けば、第34図のレベル変換器221と全く同様に形成
されている。
内部においていかなる回路素子も電源電圧Vccと出力ト
ランジスタQ10のコレクタとの間に接続されていない点
を除けば、第34図のレベル変換器221と全く同様に形成
されている。
かくして、回路装置ICの出力端子と回路装置IC′の出
力端子とは、いわゆるワイヤード・OR回路の形態に接続
されている。また、イネーブル信号ENをローレベルとす
ることによりレベル変換器221の出力トランジスタQ10を
強制的にオフせしめ、出力端子OUT1のレベルを内部論理
ブロック21の出力と無関係にすることができる。
力端子とは、いわゆるワイヤード・OR回路の形態に接続
されている。また、イネーブル信号ENをローレベルとす
ることによりレベル変換器221の出力トランジスタQ10を
強制的にオフせしめ、出力端子OUT1のレベルを内部論理
ブロック21の出力と無関係にすることができる。
第37図は、本発明の実施例による論理用半導体集積回
路装置ICの半導体チップ表面における各回路ブロックの
レイアウトを示している。
路装置ICの半導体チップ表面における各回路ブロックの
レイアウトを示している。
半導体チップ300の中央部（破線l0に囲まれた領域）
にはCMOS回路（純CMOS回路、又は準CMOS回路）によって
構成された内部論理ブロック21が配線され、半導体チッ
プ300の上辺部（破線l1によって囲まれた領域）には第3
1図の入力レベル変換器（内部が斜線を施された三角形
で示す）が複数個さらに第34図の出力レベル変換器（内
部が白の三角形で示す）が複数個それぞれ交互に配置さ
れ、同様に半導体チップ300の右辺部（破線l2によって
囲まれた領域），下辺部（破線l3によって囲まれた領
域），左辺部（破線l4によって囲まれた領域）にはそれ
ぞれ第31図の入力レベル変換器が複数個さらに第34図の
出力レベル変換器が複数個交互に配置されている。
にはCMOS回路（純CMOS回路、又は準CMOS回路）によって
構成された内部論理ブロック21が配線され、半導体チッ
プ300の上辺部（破線l1によって囲まれた領域）には第3
1図の入力レベル変換器（内部が斜線を施された三角形
で示す）が複数個さらに第34図の出力レベル変換器（内
部が白の三角形で示す）が複数個それぞれ交互に配置さ
れ、同様に半導体チップ300の右辺部（破線l2によって
囲まれた領域），下辺部（破線l3によって囲まれた領
域），左辺部（破線l4によって囲まれた領域）にはそれ
ぞれ第31図の入力レベル変換器が複数個さらに第34図の
出力レベル変換器が複数個交互に配置されている。
上辺部l1の上には入力レベル変換器の個数に対応した
個数の入力用ボンディングバッド（太い実線の四角形で
示す）と出力レベル変換器の個数に対応した個数の出力
用ボンディングバッド（細い実線の四角形で示す）とが
配置され、各入力レベル変換器の入力部は各入力用ボン
ディングバッドと対面し、各入力レベル変換器の出力部
は内部論理ブロック21と対面し、各出力レベル変換器の
入力部は内部論理ブロック21と対面し、各出力レベル変
換器の出力部は各出力用ボンディングパットと対面して
いる。
個数の入力用ボンディングバッド（太い実線の四角形で
示す）と出力レベル変換器の個数に対応した個数の出力
用ボンディングバッド（細い実線の四角形で示す）とが
配置され、各入力レベル変換器の入力部は各入力用ボン
ディングバッドと対面し、各入力レベル変換器の出力部
は内部論理ブロック21と対面し、各出力レベル変換器の
入力部は内部論理ブロック21と対面し、各出力レベル変
換器の出力部は各出力用ボンディングパットと対面して
いる。
右辺部l2の右の複数の入力用ボンディングパッドと複
数の出力用ボンディングパド，下辺部l3の下の複数の入
力用ボンディングパッドと複数の出力用ボンディングパ
ッド，左辺部l4の左の複数の入力用ボンディングパッド
と複数の出力用ボンディングパッドは、上辺部l1の場合
と同様に配置されている。
数の出力用ボンディングパド，下辺部l3の下の複数の入
力用ボンディングパッドと複数の出力用ボンディングパ
ッド，左辺部l4の左の複数の入力用ボンディングパッド
と複数の出力用ボンディングパッドは、上辺部l1の場合
と同様に配置されている。
右辺部l2,下辺部l3,左辺部l4内の入力レベル変換器の
入・出力部の方位と出力レベル変換器の入・出力部の方
位とはそれぞれ、上辺部l1の場合と同様である。
入・出力部の方位と出力レベル変換器の入・出力部の方
位とはそれぞれ、上辺部l1の場合と同様である。
電源電圧Vccを供給するための電源用ボンディングパ
ッド30は半導体チップ300の四つのエッチ部のうち少な
くともひとつに配置され、接地電位点に接続するための
接地用ボンディングバッド31は上記四つのエッヂ部のう
ち少なくともひとつに配置されている。
ッド30は半導体チップ300の四つのエッチ部のうち少な
くともひとつに配置され、接地電位点に接続するための
接地用ボンディングバッド31は上記四つのエッヂ部のう
ち少なくともひとつに配置されている。
かかる第37図に示したレイアウトの半導体チップ300
の裏面は、第38図の金属リードフレームLFのダブリード
LTの表面に物理的かつ電気的に密着して接続される。
の裏面は、第38図の金属リードフレームLFのダブリード
LTの表面に物理的かつ電気的に密着して接続される。
第38図のリードフレームLFにおいては、このリードフ
レームLFは半導体チップ300の右上部に対応したリード
部分L1〜L16,わく部分L0,斜線を付したダム部分LDを有
している。しかし、実際は半導体チップの右下部，左下
部，左上部に対応した部分についてもこれと同様である
ため、リードフレームLFは斜線を付したダム部分によっ
てわく部分L0,リード部分L1〜L64,タブリードLTが互い
に連結された構造の金属被加工薄板である。
レームLFは半導体チップ300の右上部に対応したリード
部分L1〜L16,わく部分L0,斜線を付したダム部分LDを有
している。しかし、実際は半導体チップの右下部，左下
部，左上部に対応した部分についてもこれと同様である
ため、リードフレームLFは斜線を付したダム部分によっ
てわく部分L0,リード部分L1〜L64,タブリードLTが互い
に連結された構造の金属被加工薄板である。
半導体チップ300の裏面がタブリードLTの表面に接続
された後に、下記のボンディングワイヤ（例えば金線又
はアルミニウム線など）の配線が行なわれる。
された後に、下記のボンディングワイヤ（例えば金線又
はアルミニウム線など）の配線が行なわれる。
市販のワイヤボンディング装置を用いることにより、
ワイアl5により電源用ボンディングパッド30とリード部
分L34とが電気的に接続され、さらに順次して、ワイアl
5により入力用パッドとリード部L9とが、ワイアl7によ
り出力用パッドとリード部分L8とが、ワイアl8により入
力パッドとリード部分L7とが、ワイアl9により出力用パ
ッドとリード部分l6とが、ワイアl10により入力用パッ
ドとリード部分L5とが、ワイアl11により接地用ボンデ
ィングパッドとタブリードLTとの間がそれぞれ電気的に
接続される。
ワイアl5により電源用ボンディングパッド30とリード部
分L34とが電気的に接続され、さらに順次して、ワイアl
5により入力用パッドとリード部L9とが、ワイアl7によ
り出力用パッドとリード部分L8とが、ワイアl8により入
力パッドとリード部分L7とが、ワイアl9により出力用パ
ッドとリード部分l6とが、ワイアl10により入力用パッ
ドとリード部分L5とが、ワイアl11により接地用ボンデ
ィングパッドとタブリードLTとの間がそれぞれ電気的に
接続される。
上述のワイアの配線が完了した後のリードフレームLT
と半導体チップ300とは樹脂封止用の金型に納入され、
リードフレームLFのタム部LDの内側に液状の樹脂が注入
される。かかるダム部LDはその外部に樹脂が流出するこ
とをさまたげる。かかる樹脂が固化した後、一体の構造
となったリードフレームLFと半導体チップ300と樹脂と
は金型から取り出され、さらにフレス機械等によってダ
ム部LDを除去することにより各リード部分L1〜L64の間
が電気的に分離されることができる。
と半導体チップ300とは樹脂封止用の金型に納入され、
リードフレームLFのタム部LDの内側に液状の樹脂が注入
される。かかるダム部LDはその外部に樹脂が流出するこ
とをさまたげる。かかる樹脂が固化した後、一体の構造
となったリードフレームLFと半導体チップ300と樹脂と
は金型から取り出され、さらにフレス機械等によってダ
ム部LDを除去することにより各リード部分L1〜L64の間
が電気的に分離されることができる。
固化樹脂の外部に突出した各リードL1〜L64は必要に
応じて下側にまげられ、第39図の完成図に示すように樹
脂301によって封止された論理用半導体集積回路装置IC
が完成する。同図に示すように、かかる回路装置ICは半
導体チップ300より発生する熱を封止構造外部に積極的
に逃がすための特別な放熱フィンを具備していない。も
し、かかる放熱フィンを取りつけると、回路装置ICのコ
ストが不所望に増大する。
応じて下側にまげられ、第39図の完成図に示すように樹
脂301によって封止された論理用半導体集積回路装置IC
が完成する。同図に示すように、かかる回路装置ICは半
導体チップ300より発生する熱を封止構造外部に積極的
に逃がすための特別な放熱フィンを具備していない。も
し、かかる放熱フィンを取りつけると、回路装置ICのコ
ストが不所望に増大する。
また、半導体チップの封止方法としては、上述の樹脂
封止方法のほかに、セラミック封止方法と金属ケースを
用いる方法が考えられるが、回路装置ICのコストの点か
ら考えると、上述の樹脂封止方法が最も有利である。
封止方法のほかに、セラミック封止方法と金属ケースを
用いる方法が考えられるが、回路装置ICのコストの点か
ら考えると、上述の樹脂封止方法が最も有利である。
第37図乃至第39図の図面を用いた実施例による論理用
半導体集積回路装置ICにおいては、入力バッファ20とし
ての入力レベル変換器201,202……20nの総数が18〜50,
内部論理ブロック21としてのCMOSゲート211,212……21l
の総数が200〜1530,出力バッファ30としての出力レベル
変換器221,222……22mの総数が18〜50と半導体チップ30
0が大規模半導体集積回路装置となっているにもかかわ
らず、下記の理由により回路装置ICを放熱フィン・レス
構造とすることができた。
半導体集積回路装置ICにおいては、入力バッファ20とし
ての入力レベル変換器201,202……20nの総数が18〜50,
内部論理ブロック21としてのCMOSゲート211,212……21l
の総数が200〜1530,出力バッファ30としての出力レベル
変換器221,222……22mの総数が18〜50と半導体チップ30
0が大規模半導体集積回路装置となっているにもかかわ
らず、下記の理由により回路装置ICを放熱フィン・レス
構造とすることができた。
すなわち、内部論理ブロック21としての各CMOSゲート
211,212……21lのゲート当たりの消費電力は0.039ミリ
ワットと極めて小さいため、ゲート数200〜1530の内部
論理ブロック21全体の消費電力は7.8〜59.67ミリワット
と極めて小さい。第31図の実施例による入力バッファ20
としての各入力レベル変換器201,202……20nは多くのバ
イポーラ・トランジスタを含んでいるので、各変換器１
個当りの消費電力は2.6ミリワットと大きく、変換器数1
8〜50の入力バッファ20全体の消費電力は46.8〜130ミリ
ワットと大きい。第34図の実施例による出力バッファ20
としての各出力レベル変換器221,222……22mも多くのバ
イポーラ・トランジスタを含んでいるので、各変換器１
個当りの消費電力は3.8ミリワットと大きく、変換器数1
8〜50の出力バッファ22全体の消費電力は68.4〜190ミリ
ワットと大きい。
211,212……21lのゲート当たりの消費電力は0.039ミリ
ワットと極めて小さいため、ゲート数200〜1530の内部
論理ブロック21全体の消費電力は7.8〜59.67ミリワット
と極めて小さい。第31図の実施例による入力バッファ20
としての各入力レベル変換器201,202……20nは多くのバ
イポーラ・トランジスタを含んでいるので、各変換器１
個当りの消費電力は2.6ミリワットと大きく、変換器数1
8〜50の入力バッファ20全体の消費電力は46.8〜130ミリ
ワットと大きい。第34図の実施例による出力バッファ20
としての各出力レベル変換器221,222……22mも多くのバ
イポーラ・トランジスタを含んでいるので、各変換器１
個当りの消費電力は3.8ミリワットと大きく、変換器数1
8〜50の出力バッファ22全体の消費電力は68.4〜190ミリ
ワットと大きい。
上述のデータから、変換器数18の入力バッファ20,ゲ
ート数200の内部論理ブロック21,変換器数18の出力バッ
ファ22の回路装置ICにおいては、第37図の半導体チップ
表面の中央部l0では全体の6.4パーセントの熱が発生さ
れるのに対し、較辺部l1,l2,l3,l4合計で93.6パーセン
トの熱が発生される。
ート数200の内部論理ブロック21,変換器数18の出力バッ
ファ22の回路装置ICにおいては、第37図の半導体チップ
表面の中央部l0では全体の6.4パーセントの熱が発生さ
れるのに対し、較辺部l1,l2,l3,l4合計で93.6パーセン
トの熱が発生される。
また、変換器50の入力バッファ20,ゲート数1530の内
部論理ブロック21,変換器数50の出力バッファ22の回路
装置ICにおいては、第37図の半導体チップ表面の中央部
l0では全体の15.8パーセントの熱が発生され、各辺部
l1,l2,l3,l4合計で84.2パーセントの熱が発生される。
部論理ブロック21,変換器数50の出力バッファ22の回路
装置ICにおいては、第37図の半導体チップ表面の中央部
l0では全体の15.8パーセントの熱が発生され、各辺部
l1,l2,l3,l4合計で84.2パーセントの熱が発生される。
ところで、第37図に示すようにわずかの熱を発生する
内部論理ブロック21はチップの中央部l0に配置され大量
の熱を発生する入力バッファ20と出力バッファ22とはチ
ップの各辺部l1,l2,l3,l4に配置されるため、第38図か
ら各辺部l1,l2,l3,l4の大量の熱はタブリードLTと接地
用リードとしてのリード部分L1を介して回路装置ICの外
部（特にプリント基板にICが実装された場合、プリント
基板のアースライン）に取り出されるばかりではなく、
多数のボンディングワイアと各リード部分L2……L64と
を介して回路装置ICの外部（特にプリント基板にICが実
装された場合、プリント基板の信号ラインと電源ライ
ン）に取り出されることができる。
内部論理ブロック21はチップの中央部l0に配置され大量
の熱を発生する入力バッファ20と出力バッファ22とはチ
ップの各辺部l1,l2,l3,l4に配置されるため、第38図か
ら各辺部l1,l2,l3,l4の大量の熱はタブリードLTと接地
用リードとしてのリード部分L1を介して回路装置ICの外
部（特にプリント基板にICが実装された場合、プリント
基板のアースライン）に取り出されるばかりではなく、
多数のボンディングワイアと各リード部分L2……L64と
を介して回路装置ICの外部（特にプリント基板にICが実
装された場合、プリント基板の信号ラインと電源ライ
ン）に取り出されることができる。
上記実施例とは反対にチップの中央部l0に大量の熱を
発生する入力バッファ20と出力バッファ22を配置し、中
央部l0の周辺に内部論理ブロック21を配置した場合は、
中央部l0の大量の熱が回路装置ICの外部に容易に取り出
されないことが、本発明者による計算より確認された。
発生する入力バッファ20と出力バッファ22を配置し、中
央部l0の周辺に内部論理ブロック21を配置した場合は、
中央部l0の大量の熱が回路装置ICの外部に容易に取り出
されないことが、本発明者による計算より確認された。
上記の理由により、上記実施例の回路装置ICを放熱フ
ィン・レス構造とすることができた。また、かかる回路
装置ICを樹脂封止構造としたため、ICのコストを大幅に
低減することが可能となった。
ィン・レス構造とすることができた。また、かかる回路
装置ICを樹脂封止構造としたため、ICのコストを大幅に
低減することが可能となった。
第40図は、第37図乃至第39図の図面を用いた実施例に
よる論理用半導体集積回路装置ICと他のTTLレベルの論
理用半導体集積回路装置401,402……40n,501乃至505,60
0とをプリント基板に実装することにより構成された電
子システムのブロックタイアグラムを示している。
よる論理用半導体集積回路装置ICと他のTTLレベルの論
理用半導体集積回路装置401,402……40n,501乃至505,60
0とをプリント基板に実装することにより構成された電
子システムのブロックタイアグラムを示している。
同図において、TTLレベルの出力を有する装置401,402
……40nの各出力は回路装置ICの入力IN1,IN2……INnに
それぞれ供給され、回路装置ICの出力はTTL入力レベル
の装置501……505の入力に供給されている。
……40nの各出力は回路装置ICの入力IN1,IN2……INnに
それぞれ供給され、回路装置ICの出力はTTL入力レベル
の装置501……505の入力に供給されている。
さらに、回路装置ICの出力OUT2と装置600の出力とが
共通接続されることにより、両装置IC,600は並列運転を
実行する。
共通接続されることにより、両装置IC,600は並列運転を
実行する。
回路装置ICの入力バッファ20と出力バッファ22とに大
量に発生する熱はプリント基板のアースライン，電源ラ
イン，入力信号ライン，出力信号ラインに放散されるこ
とができる。
量に発生する熱はプリント基板のアースライン，電源ラ
イン，入力信号ライン，出力信号ラインに放散されるこ
とができる。
また、出力バッファ22に供給されるイネーブル信号EN
をローレベルに設定するとその出力OUT1,OUT2……OUTm
はフローティング状態となり、装置501,502,503の入力
レベルは装置600の出力レベルによって設定される。
をローレベルに設定するとその出力OUT1,OUT2……OUTm
はフローティング状態となり、装置501,502,503の入力
レベルは装置600の出力レベルによって設定される。
また、入力バッファ20と装置401,402……40nとの間の
インターフェースで高速度が得られ、内部論理ブロック
21と入力バッファ20との間のインターフェースで高速度
が得られ、出力バッファ22の内部論理ブロック21との間
のインターフェースで高速度が得られ、装置501……505
と出力バッファ20との間のインターフェースでも高速度
が得られる。
インターフェースで高速度が得られ、内部論理ブロック
21と入力バッファ20との間のインターフェースで高速度
が得られ、出力バッファ22の内部論理ブロック21との間
のインターフェースで高速度が得られ、装置501……505
と出力バッファ20との間のインターフェースでも高速度
が得られる。
［効 果］ 以上の実施例によれば、下記の如く理由より、好まし
い効果を得ることができる。
い効果を得ることができる。
（１） 入力レベル変換器201の出力容量Csの充電もし
くは放電を実行する出力トランジスタをバイポーラ・ト
ランジスタによって構成することにより、MOSFETと比較
してバイポーラ・トランジスタは小さな素子寸法でもそ
の出力抵抗が小さくその電流増幅率が大きく、大きな充
電電流もしくは放電電流が得られるという作用により、
入力レベル変換器の伝播遅延時間およびその出力容量依
存性を小さくすることができる。
くは放電を実行する出力トランジスタをバイポーラ・ト
ランジスタによって構成することにより、MOSFETと比較
してバイポーラ・トランジスタは小さな素子寸法でもそ
の出力抵抗が小さくその電流増幅率が大きく、大きな充
電電流もしくは放電電流が得られるという作用により、
入力レベル変換器の伝播遅延時間およびその出力容量依
存性を小さくすることができる。
（２） 入力レベル変換器201においては、飽和領域に
駆動されるバイポーラ・トランジスタのベースとコレク
タとの間には多数キャリア動作を実行するショットキ・
バリア・ダイオードが接続されているため、コレクタ層
からベース層中への少数キャリアの注入を低減できるた
め、その蓄積時間を小さくすることができる。
駆動されるバイポーラ・トランジスタのベースとコレク
タとの間には多数キャリア動作を実行するショットキ・
バリア・ダイオードが接続されているため、コレクタ層
からベース層中への少数キャリアの注入を低減できるた
め、その蓄積時間を小さくすることができる。
（３） 好ましい実施例による入力レベル変換器201に
おいては、高入力インピーダンスおよび電圧増幅機能を
有するMOSバッファを介して駆動トランジスタQ2のベー
ス信号又はコレクタ信号が充電用バイポーラ出力トラン
ジスタQ3のベースに伝達することにより、このMOSバッ
ファの高入力インピーダンスおよび電圧増幅機能の作用
により、出力トランジスタQ3の動作速度が向上される。
おいては、高入力インピーダンスおよび電圧増幅機能を
有するMOSバッファを介して駆動トランジスタQ2のベー
ス信号又はコレクタ信号が充電用バイポーラ出力トラン
ジスタQ3のベースに伝達することにより、このMOSバッ
ファの高入力インピーダンスおよび電圧増幅機能の作用
により、出力トランジスタQ3の動作速度が向上される。
（４） 好ましい実施例による入力レベル変換器201に
おいては、入力端子IN1と駆動トランジスタQ2との間に
はPNPエミッタ・フォロワ・トランジスタQ3とPN接合ダ
イオードD4とを接続することにより、入力レベル変換器
201の入力スレッシュホールド電圧を適正に設定できる
ばかりでなく、PNPトランジスタQ3の電流増幅作用によ
りそのベースにおける入力インピーダンスが向上するた
め、入力端子IN1に接続されるTTLレベルの信号源の出力
インピーダンスの影響を低減することができる。
おいては、入力端子IN1と駆動トランジスタQ2との間に
はPNPエミッタ・フォロワ・トランジスタQ3とPN接合ダ
イオードD4とを接続することにより、入力レベル変換器
201の入力スレッシュホールド電圧を適正に設定できる
ばかりでなく、PNPトランジスタQ3の電流増幅作用によ
りそのベースにおける入力インピーダンスが向上するた
め、入力端子IN1に接続されるTTLレベルの信号源の出力
インピーダンスの影響を低減することができる。
（５） 出力レベル変換器221の出力負荷容量CXの充電
もしくは放電を実行する出力トランジスタをバイポーラ
・トランジスタによって構成することにより、MOSFETと
比較してバイポーラ・トランジスタは小さな素子寸法で
もその出力抵抗が小さくその電流増幅率が大きく、大き
な充電電流もしくは放電電流が得られるという作用によ
り、出力レベル変換器の伝播遅延時間およびその出力容
量依存性を小さくすることができる。
もしくは放電を実行する出力トランジスタをバイポーラ
・トランジスタによって構成することにより、MOSFETと
比較してバイポーラ・トランジスタは小さな素子寸法で
もその出力抵抗が小さくその電流増幅率が大きく、大き
な充電電流もしくは放電電流が得られるという作用によ
り、出力レベル変換器の伝播遅延時間およびその出力容
量依存性を小さくすることができる。
（６） 出力レベル変換器221においては、飽和領域に
駆動されるバイポーラ・トランジスタのベースとコレク
タとの間には多数キャリア動作を実行するショットキ・
バリア・ダイオードが接続されているため、コレクタ層
からベース層中への少数キャリアの注入を低減できるた
め、その蓄積時間を小さくすることができる。
駆動されるバイポーラ・トランジスタのベースとコレク
タとの間には多数キャリア動作を実行するショットキ・
バリア・ダイオードが接続されているため、コレクタ層
からベース層中への少数キャリアの注入を低減できるた
め、その蓄積時間を小さくすることができる。
（７） 好ましい実施例による出力レベル変換器221に
おいては、内部論理ブロック21の出力と駆動トランジス
タQ11のベースとの間には高入力インピーダンスMOS回路
を接続することにより、このMOS回路のMOSFETのゲート
から内部論理ブロック21の出力に流入する電流を無視で
きるレベルまで低減することができるため、内部論理ブ
ロック21の出力回路の集積密度の低下およびスイッチン
グ速度の低下を防止することができる。
おいては、内部論理ブロック21の出力と駆動トランジス
タQ11のベースとの間には高入力インピーダンスMOS回路
を接続することにより、このMOS回路のMOSFETのゲート
から内部論理ブロック21の出力に流入する電流を無視で
きるレベルまで低減することができるため、内部論理ブ
ロック21の出力回路の集積密度の低下およびスイッチン
グ速度の低下を防止することができる。
（８） 好ましい実施例による出力レベル変換器221に
おいては、高入力インピーダンスMOS回路に内部論理ブ
ロック21の複数の出力信号を論理処理する機能をもたせ
ることにより、マスタースライス方式又はゲートアレイ
方式の論理用半導体集積回路装置ICの設計の自由度を向
上することができる。
おいては、高入力インピーダンスMOS回路に内部論理ブ
ロック21の複数の出力信号を論理処理する機能をもたせ
ることにより、マスタースライス方式又はゲートアレイ
方式の論理用半導体集積回路装置ICの設計の自由度を向
上することができる。
（９） 好ましい実施例による出力レベル変換器221に
おいては、イネーブル信号ENによって出力端子OUT1をフ
ローティング状態に制御するための制御回路が配置され
ているため、この出力端子OUT1と他の論理回路の出力端
子とが共通接続された場合に、この共通出力端子のレベ
ルを他の論理回路の出力によって設定することができ
る。
おいては、イネーブル信号ENによって出力端子OUT1をフ
ローティング状態に制御するための制御回路が配置され
ているため、この出力端子OUT1と他の論理回路の出力端
子とが共通接続された場合に、この共通出力端子のレベ
ルを他の論理回路の出力によって設定することができ
る。
（10） 好ましい実施例によれば、純CMOS回路又は準CM
OS回路によって構成することによりその消費電力が低減
された内部論理ブロック21を半導体チップ表面の中央部
に配置し、複数のバイポーラ・トランジスタを含みその
消費電力の大きな入力レベル変換器201……と出力レベ
ル変換器221とを半導体チップ表面の周辺部に配置する
ことにより、熱放散が容易となったため、論理用半導体
集積回路装置ICを放電フィン・レス構造としてのコスト
を低減することができた。
OS回路によって構成することによりその消費電力が低減
された内部論理ブロック21を半導体チップ表面の中央部
に配置し、複数のバイポーラ・トランジスタを含みその
消費電力の大きな入力レベル変換器201……と出力レベ
ル変換器221とを半導体チップ表面の周辺部に配置する
ことにより、熱放散が容易となったため、論理用半導体
集積回路装置ICを放電フィン・レス構造としてのコスト
を低減することができた。
（11） 好ましい実施例によれば、論理用半導体集積回
路装置ICを樹脂封止構造としたため、そのコストを低減
することができた。
路装置ICを樹脂封止構造としたため、そのコストを低減
することができた。
（12） 一方、入力レベル変換器201の入力端子IN1はMO
SFETのゲートに印加されるのではなくショットキ・バリ
ア・ダイオードD1のカソードもしくはPNPトランジスタQ
4のベースに印加されているため、入力端子IN1に印加さ
れるサージ電圧に対する破壊強度を向上することができ
た。
SFETのゲートに印加されるのではなくショットキ・バリ
ア・ダイオードD1のカソードもしくはPNPトランジスタQ
4のベースに印加されているため、入力端子IN1に印加さ
れるサージ電圧に対する破壊強度を向上することができ
た。
以上本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明の上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
き具体的に説明したが、本発明の上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。
例えば、第６図においては、入力バッファ20のレベル
変換器201,202……20nはECL−CMOSレベル変換を実行
し、出力バッファ22のレベル変換器221,222……22mはCM
OS−ECLレベル変換を実行するように構成することも可
能である。このためには、入力バッファ20,内部論理ブ
ロック21,出力バッファ22をグランドレベルと負の電源
電圧−VEEで動作させれば良いことは言うまでもない。
さらに同様に、第６図においては、入力バッファ20のレ
ベル変換器201,202……20nはi2L−CMOSレベル変換を実
行し、出力バッファ22のレベル変換器221,222……22mは
CMOS−i2Lレベル変換を実行するように構成することも
可能である。
変換器201,202……20nはECL−CMOSレベル変換を実行
し、出力バッファ22のレベル変換器221,222……22mはCM
OS−ECLレベル変換を実行するように構成することも可
能である。このためには、入力バッファ20,内部論理ブ
ロック21,出力バッファ22をグランドレベルと負の電源
電圧−VEEで動作させれば良いことは言うまでもない。
さらに同様に、第６図においては、入力バッファ20のレ
ベル変換器201,202……20nはi2L−CMOSレベル変換を実
行し、出力バッファ22のレベル変換器221,222……22mは
CMOS−i2Lレベル変換を実行するように構成することも
可能である。
さらに、第14図乃至第21図，第23図乃至第26図，第29
図乃至第30図の実施例において、第31図のPNP・エミッ
タ・フォロワ・トランジスタQ4,PN接合ダイオードD2を
付加しても良い。
図乃至第30図の実施例において、第31図のPNP・エミッ
タ・フォロワ・トランジスタQ4,PN接合ダイオードD2を
付加しても良い。
また、MOSFETの比W/Lの分毎Ｌを３としているのは、M
OSFETのチャンネル長Ｌを３μｍとしているためであ
り、現在ホトリソグラフィーの改良によりこのチャンネ
ル長Ｌは２μm,1.5μｍさらに１μｍ以下に微細化が進
められ、これに対応して比W/Lの分毎Ｌは小さくなるで
あろう。
OSFETのチャンネル長Ｌを３μｍとしているためであ
り、現在ホトリソグラフィーの改良によりこのチャンネ
ル長Ｌは２μm,1.5μｍさらに１μｍ以下に微細化が進
められ、これに対応して比W/Lの分毎Ｌは小さくなるで
あろう。
また、この微細化に伴ってバイポーラ・トランジスタ
の素子寸法の縮小化を進められ、回路内の抵抗の抵抗値
の変更も生じるであろう。
の素子寸法の縮小化を進められ、回路内の抵抗の抵抗値
の変更も生じるであろう。
また封止樹脂301よりの多数のリードL1…L64の取り出
し方法も第39図の実施例に限定されない。封止樹脂301
の外形を長方形ではなくほぼ正四角形とし、全４辺から
多数のリードL1…L64を取り出す方が、リードフレームL
Tと回路装置ICの小型化に適切であり、プリント基板上
での実装密度が向上される。
し方法も第39図の実施例に限定されない。封止樹脂301
の外形を長方形ではなくほぼ正四角形とし、全４辺から
多数のリードL1…L64を取り出す方が、リードフレームL
Tと回路装置ICの小型化に適切であり、プリント基板上
での実装密度が向上される。
［利用分野］ 以上の説明では主として本発明者によってなされた発
明を論理用半導体集積回路装置に適用した場合について
説明したが、それに限定されるものではない。
明を論理用半導体集積回路装置に適用した場合について
説明したが、それに限定されるものではない。
例えば、半導体チップ上には入力バッファ20,内部論
理ブロック21,出力バッファ22だけではなく、必要に応
じてバイポーラ・アナログ回路,MOS・アナログ回路,Pチ
ャンネルMOS・ロジック,NチャンネルMOS・ロジック,i2L
回路,ECL回路のいずれかが半導体チップ上に配置される
ことも可能であることは言うまでもない。
理ブロック21,出力バッファ22だけではなく、必要に応
じてバイポーラ・アナログ回路,MOS・アナログ回路,Pチ
ャンネルMOS・ロジック,NチャンネルMOS・ロジック,i2L
回路,ECL回路のいずれかが半導体チップ上に配置される
ことも可能であることは言うまでもない。
第１図は本発明に先立って本願発明者によって検討され
たところの論理用半導体集積回路装置ICのブロック図を
示し、 第２図は本発明に先立って本願発明者によって検討され
た入力バッファの回路図を示し、 第３図は第２図の入力バッファの伝播遅延時間の出力容
量依存性を示し、 第４図は本発明に先立って本願発明者によって検討され
た出力バッファの回路図を示し、 第５図は第４図の出力バッファの伝播遅延時間の出力負
荷容量依存性を示し、 第６図は本発明の実施例による論理用半導体集積回路装
置のブロック図を示し、 第７図と第８図とは第６図の回路装置のCMOS・NANDゲー
ト211の回路例を示し、 第９図と第10図とは第６図の回路装置CMOS・NORゲート2
1lの回路例を示し、 第11図と第12図とは第６図の回路装置の内部論理ブロッ
ク21内のCMOS・Ｒ−Ｓフリップ・フロップの回路例を示
し、 第13図は第６図の回路装置の内部論理ブロック21内のCM
OS・ゲーテイドＲ−Ｓフリップ・フロップの回路例を示
し、 第14図乃至第31図は本発明の実施例による入力バッファ
20のレベル変換器201の種々の回路図を示し、 第32図乃至第34図および第36図は本発明の実施例による
出力バッファ21のレベル変換器221の種々の回路図を示
し、 第35図は第１と第２の伝播遅延時間tPHL,tPLHを定義す
るための入出力の波形図を示し、 第37図は本発明の実施例による論理用半導体集積回路装
置の半導体チップ表面における各回路ブロックのレイア
ウトを示し、 第38図は本発明の実施例による論理用半導体集積回路装
置の半導体チップのリードフレームLFのダブリードLTへ
の接続およびボンディングワイアの接続の状態を示す構
造図を示し、 第39図は本発明の実施例による回路装置の樹脂封止後の
完成図を示し、 第40図は本発明の実施例による回路装置と他の回路装置
とをプリント基板に実装することにより構成された電子
システムのブロックダイアグラムを示している。
たところの論理用半導体集積回路装置ICのブロック図を
示し、 第２図は本発明に先立って本願発明者によって検討され
た入力バッファの回路図を示し、 第３図は第２図の入力バッファの伝播遅延時間の出力容
量依存性を示し、 第４図は本発明に先立って本願発明者によって検討され
た出力バッファの回路図を示し、 第５図は第４図の出力バッファの伝播遅延時間の出力負
荷容量依存性を示し、 第６図は本発明の実施例による論理用半導体集積回路装
置のブロック図を示し、 第７図と第８図とは第６図の回路装置のCMOS・NANDゲー
ト211の回路例を示し、 第９図と第10図とは第６図の回路装置CMOS・NORゲート2
1lの回路例を示し、 第11図と第12図とは第６図の回路装置の内部論理ブロッ
ク21内のCMOS・Ｒ−Ｓフリップ・フロップの回路例を示
し、 第13図は第６図の回路装置の内部論理ブロック21内のCM
OS・ゲーテイドＲ−Ｓフリップ・フロップの回路例を示
し、 第14図乃至第31図は本発明の実施例による入力バッファ
20のレベル変換器201の種々の回路図を示し、 第32図乃至第34図および第36図は本発明の実施例による
出力バッファ21のレベル変換器221の種々の回路図を示
し、 第35図は第１と第２の伝播遅延時間tPHL,tPLHを定義す
るための入出力の波形図を示し、 第37図は本発明の実施例による論理用半導体集積回路装
置の半導体チップ表面における各回路ブロックのレイア
ウトを示し、 第38図は本発明の実施例による論理用半導体集積回路装
置の半導体チップのリードフレームLFのダブリードLTへ
の接続およびボンディングワイアの接続の状態を示す構
造図を示し、 第39図は本発明の実施例による回路装置の樹脂封止後の
完成図を示し、 第40図は本発明の実施例による回路装置と他の回路装置
とをプリント基板に実装することにより構成された電子
システムのブロックダイアグラムを示している。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩村 将弘 茨城県日立市久慈町4026番地 日立製作 所日立研究所内 (72)発明者 上遠野 臣司 群馬県高崎市西横手町111番地 日立製 作所高崎工場内 (72)発明者 浦上 憲 群馬県高崎市西横手町111番地 日立製 作所高崎工場内 (72)発明者 吉邑 昌義 群馬県高崎市西横手町111番地 日立製 作所高崎工場内 (72)発明者 松原 俊明 群馬県高崎市西横手町111番地 日立製 作所高崎工場内 (56)参考文献 特開 昭57−39553（ＪＰ，Ａ) 特開 昭53−80970（ＪＰ，Ａ)
Claims (3)
- 【請求項１】複数の第１のレベル変換器からなる入力バ
ッファと、前記入力バッファに配線接続される内部論理
ブロックと、前記内部論理ブロックに配線接続され複数
の第２のレベル変換器からなる出力バッファとを同一半
導体基板上に有する半導体チツプと、前記第１及び第２
のレベル変換器に電気的に接続された複数のリードとを
一体に封止する樹脂封止体とを備えてなる半導体集積回
路装置であって、 前記第１のレベル変換器は、 入力端子から入力信号がベースに供給され、少なくとも
TTLレベルの入力信号が受信できる第１のバイポーラト
ランジスタを有する第１の入力部と、 そのソースが電源端子に接続され、そのゲートに前記第
１の入力部の出力する信号を受け、そのドレインから第
１の出力を出力するＰ型MOSFETと、 そのゲートに前記第１の入力部の出力する信号を受け、
そのソースから前記第１の出力と相補的な第２の出力を
出力するＮ型MOSFETと、 前記電源端子と接地端子との間に縦型に接続された第２
及び第３のバイポーラトランジスタを含み、前記第２の
バイポーラトランジスタのコレクタは前記電源端子に接
続されそのベースには前記第１の出力を受け、前記第３
のトランジスタのベースは前記第２の出力を受け、前記
第２及び第３のバイポーラトランジスタの接続点から出
力信号を出力する第１の出力部とから成り、 前記内部論理ブロックは、 複数の純CMOS回路または複数の準CMOS回路が配線接続さ
れて成り、 前記第２のレベル変換器は、 ゲートに前記内部論理ブロックの出力を受けるMOSFETを
有する高入力インピーダンス回路を有する第２の入力部
と、 前記MOSFETの出力信号を受け互いに相補的な第３及び第
４の出力を出力する回路と、 前記電源端子と前記接地端子との間に縦型に接続され、
前記第３の出力をベースに受ける第４のバイポーラトラ
ンジスタ及び前記第４の出力をベースに受ける第５バイ
ポーラトランジスタを含み、前記第４及び第５のバイポ
ーラトランジスタの接続点から出力信号を出力する第２
の出力部とから成り、 前記内部論理ブロツクは前記半導体チツプの一主表面中
央部に、前第１及び第２のレベル変換器は前記内部論理
ブロックの周囲にそれぞれ配置されてなることを特徴と
する半導体集積回路装置。 - 【請求項２】前記リードはリードフレームから形成され
たリードからなり、前記半導体チツプはタブリード表面
に接続されてなり、前記リード、前記半導体チツプ、前
記タブリードが前記樹脂封止体によって樹脂封止されて
なることを特徴とする特許請求の範囲第１項記載の半導
体集積回路装置。 - 【請求項３】前記半導体チツプに形成された前記第１の
レベル変換器の入力端子と前記記リードとの相互、及び
前記第２のレベル変換器の出力端子と前記リードとの相
互がそれぞれボンデイングワイヤによって電気的に接続
されてなることを特徴とする特許請求の範囲第２項記載
の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016011A JP2510018B2 (ja) | 1990-01-29 | 1990-01-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016011A JP2510018B2 (ja) | 1990-01-29 | 1990-01-29 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58012711A Division JPH0773204B2 (ja) | 1983-01-31 | 1983-01-31 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02216850A JPH02216850A (ja) | 1990-08-29 |
| JP2510018B2 true JP2510018B2 (ja) | 1996-06-26 |
Family
ID=11904642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016011A Expired - Lifetime JP2510018B2 (ja) | 1990-01-29 | 1990-01-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2510018B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5739553A (en) * | 1980-08-21 | 1982-03-04 | Nec Corp | Semiconductor device |
| JPS57181152A (en) * | 1981-04-30 | 1982-11-08 | Toshiba Corp | Semiconductor integrated circuit device |
-
1990
- 1990-01-29 JP JP2016011A patent/JP2510018B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02216850A (ja) | 1990-08-29 |
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