JPH02223220A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、半導体集積回路装置、たとえば入出力レベル
がＴＴＬレベル、内部論理レベルがＣＭＯＳレベルの論
理用半導体集積回路装置に利用して有効な技術に関する
ものである。

〔背景技術〕

第１図は本発明に先立って本願発明者によって検肘され
たところの入出力レベルがＴＴＬレベル。

内部論理レベルがＣＭＯＳレベルの論理用半導体集積回
路装置ＩＣのブロック図を示す。

かかる回路装置ＩＣはＴＴＬレベルの入力信号ＩＮ、、
ＩＮ、＝４Ｎｎ　ｆｔｃＭＯ８ｖベルの信号にレベル変
換するための入力バッファ１０　、　ＣＭＯＳレベルで
論理演算動作を実行するための内部論理ブロック１１．
この内部論理ブロック１１の０Ｍ０８レベルの出力１号
をＴＴＬレベルの出力信号にレベル変換するための出力
バッファ１２を含み、各回路１０，１１．１２は５ボル
トの電源電圧Ｖｅｅが供給されるとともに、適正に接地
されている。

入力バッファ１０の入力端子ＩＮ、、ＩＮ、・・・ＩＮ
ｎに供給されるハイレベル入力電圧Ｖｌ旧」は２．０ボ
ルト以上またこのローレベル入力電圧Ｖｉｈｔｏは０．
３ボルト以下に設定される。従って、入力バッファ１０
の入力端子ＩＮ、、ＩＮ、・・・ＩＮｎに関する入力ス
レクシ、ホールド電圧Ｖｉｔｈｒｏは０．８ボルトと２
．０ボルトとの間の１．３〜１．５ボルトに設定される
。

一方、入カパッ７７１０の出力から得られるハイレベル
出力電圧ＶＯＨＩＯは内部論理ブロック１１のハイレベ
ル入力電圧Ｖ　ｉｎｔ　１と等しく設定され、入力バッ
ファ１０の出力から得られるローレベル入力電圧ＶＯＬ
ＩＯは内部論理ブロック１１のローレベル入力電圧Ｖｉ
ｈｘｘと等しく設定される。従って、内部論理ブロック
ｌｌ内のＣＭＯＳインバータを構成するＰチャンネルＭ
Ｏ８ＦＥＴのスレッシ１ホールド電圧なＶＴＰ、Ｎチャ
ンネルＭＯ８ＦＥＴのスレッシ８．ホールド電圧ＶＴＮ
＋電源Ｎ圧１ｋ　Ｖｃ　ｃ　）：−スルト、上記電圧”
０ＨＩＯ＋　Ｖ　１）１１１．　ｐＶＯＬＩＯ＋　ｖｉ
Ｌｌｌはそれぞれ次のように設定される。

Ｖｏｕｘｏ　＝Ｖｉｌ（ｔｚ　＞Ｖｃｃ−Ｉ　ＶＴＰ　
ｌ　　”（１，）ＶＯＬＩＯ＝ＶＩＬｌ！、　＜ＶＴＮ
　　　　　　　　　ｌ″（２）Ｖｃｃを５ボルトｊ　Ｉ
ＶＴＰ　１ｉｋｏ、６ボｌトＩＶＴＮヲ０．６　ホｋ　
トに設定スレハ、ＶＯＨＩＯトＶＩＨｔｘ　トは４．４
ボルト以下に、ＶＯＬＩＯとＶ　１Ｌｌｒとは０．６ボ
ルト以上に設定されろ。

従って、内部論理ブロック１１内のＣＭＯＳインバータ
の入力ロジック・スレッシュホールト電圧Ｖｌｔｈｘｔ
は０．６ボルトと４．４ボルトとの間の約２．５ボルト
に設定される。

同様に、内部論理ブロック１１のハイレベル出力電圧ｖ
ｏｕｔｉと出力バッファ１２のノ・イレベル入力電圧Ｖ
ｌ旧２とは４４４ボルト以上に設定され、内部論理ブロ
ック１１のローレベル出力電圧ＶＯＬＩＩと出力バッフ
ァ１２のローレベル入力電圧ＶｉＬｘ２とは０．６ボル
ト以下に設定され、出力バッファ１２０入力ロジック・
スレッシュホールドＶｉｔｈ１２は０．６ボルトと４．
４ボルトとの間の約２．５ボルトに設定されている。

出力バッ７ア１２がＴＴＬレベルの出力信号を発生する
ように、出力バッ７ア１２のハイレベル出力電圧ＶＯＨ
ＩＩは２．７ボルト以上に、そのローレベル出力電圧Ｖ
ＯＬＩ！は０．５ボルト以下に設定されている。

第２図は本発明に先立って本願発明者によって検肘され
た入力バラ７７１０のひとつを示す回路図であり、Ｐチ
ャネルＭ　０８　　Ｆ　Ｅ　Ｔ　Ｍ　ｐ＋　２Ｍ　ｐす
。

ＮチャネルＭ　０８　　Ｆ　Ｅ　Ｔ　Ｍ　ｎ　１　＋　
Ｍ　ｎ　宜＋　Ｍ　ｎ　＠　。

抵抗Ｒｐによって構成されている。各ＭＯ８ＦＥＴのゲ
ート、ンース、ドレインはそれぞれ記号ｇ＊ｓ＋ｄＫよ
りて示されている。

ＭｐＩ　とＭｎ、　とにより構成された１段目ＣＭＯＳ
インバータと、ＭｐｔとＭｎ、とにより構成された２段
目ＣＭＯＳインバータとはカスケード接続され、Ｒｐと
Ｍｕ、とは、ＭｐＩとＭｒｌ、のゲート絶縁膜を保護す
るためのゲート保譲回路を構成する。２段目ＣＭＯＳイ
ンバータのＭ　ｐｔとＭｎ、のドレインに接続された出
力容量Ｃｓは実際には、Ｍｐｔ　とＭｒｌ、のドレイン
容量、入力バッ７ア１０の出力と内部論理ブロック１１
の入力との間の配線浮遊容量、内部論理ブロック１１の
入力容量によってその値が決定される。

各Ｍ０８　　ＦＥＴＭＩ）ｚＭりｔ＊ＭＪｔＭｎｔ＋Ｍ
ｎ、のチャンネル幅Ｗとチャンネル長りとの比Ｗ／Ｌは
それぞれ２７／３．５．４２／３，１２６／３．５　、
４２／３　、１５／３に設定され、抵抗Ｒｐは２キロオ
ームの値に設定されている。

第３図は第２図の入力バッ７ア１０の伝播遅延時間ｔＰ
ＨＬ　ｅ　ｊ　ＰＬＨの上記出力容量Ｃｓの依存性を示
し、たて軸は伝播遅延時間、横軸は出力容量Ｃｓを示し
ている。

第３５図に示したように、第１の伝播遅延時間ｔ　ＰＨ
Ｌは入力ＩＮＰＵＴか５０％値を境として変化してから
出力０ＵＴＰＵＴがハイレベルからローレベルに変化す
るに際しその５０％値を境として変化するまでの時間と
して定義され、第２の伝播遅延時間ｔ　ＰＬＨは入力Ｉ
ＮＰＵＴが５０％値を境として変化してから出力０ＵＴ
ＰＵＴがローレベルからハイレベルへ変化するにその５
０％値を境として変化するまでの時間として定義される
。

尚、第３５図において、ｔｆは立下り時間、ｔｒは立上
り時間として定義される。

このように、！ｓ３図から理解できるように、第２図の
入力バッファ１０の第１伝播遅延時間ｔ　ＦＩＬの出力
容量依存性ＫＨＬ　（＝ΔｔｐＨＬ／△Ｃｓ）は約０．
８ｎｓｅｃ　／　ｐ　Ｆ　＊第２伝播遅延時間Ｌ　ＰＬ
Ｈの出力容量依存性Ｋｈｎ（＝△ｔ　ＰＬＨ／ΔＣｍ）
は約１，４ｎｓｅｃ　／　ｐ　Ｆと、ともに大きなもの
となる。

第２図の入力バッファ１０においては、その入力スレッ
シュホールド電圧Ｖｔｔｈｌｏを約１．３〜１．５ボル
トに設定するために１段目ＣＭＯＳインバータのＭ　Ｉ
）　、とＭｎ、のチャンネル幅とチャンネル長との比Ｗ
／Ｌを大きく異ならせており、伝播遅延時間ｊＰＨＬ　
＋　１ＰＬＨの出力容量依存性ＫＨＬ・ＫＬＨを小さく
するため２段目のＣＭｏ、９イ／バータのＭ　９　ｔと
Ｍｎ、の比Ｗ／Ｉ、をともに４２／３と大きな値として
Ｍｐ、とＭｒｌ、のチ￥ンネル・フンダクタンスを大き
くしている。

両出力容量依存性ＫＨＬ　ｙ　ＫＬＨを小さくするため
には、２段目ＣＭＯＳインバータのＭｎ５とＭｎ、の比
Ｗ／Ｌをどんどん大きくすれば良いが、これは下記の理
由により集積回路チップ表面上での入力バッファ１０の
占有面積の著しい増大をもたらし、集積密度向上に対し
ての阻害となる。

すなわち、集積回路の製造技術において現在微細化が精
力的に進められているが、現在の紫外線露光によるホト
リソグラフィーではＭＯＳ　　ＦＥＴのチャンネル長り
は３μｍが下限値であり、ＭＯＳ　　ＰＥＴの比Ｗ／Ｌ
を極めて大きな儂とするためにはそのチャンネル幅Ｗを
極めて大きな値としなければならず、最終的にはそのＭ
ＯＳ　　ＦＥＴの素子領域の面積の著しい増大をもたら
すためである。

一方、第４図は本発明に先立りて本願発明者によって検
討された出力バッファ１２のひとつを示す回路図であり
、ＰチャンネルＭＯ８ＦＥＴＭｐ、、Ｎチャ７ネ、ｖＭ
Ｏ８ＦＥＴ　　Ｍｎ４）？：よって構成されている。各
ＭＯ８ＦＥＴのゲート、ソース、ドレインはそれぞれ記
号ｇ＋’＋ｄＫよって示されている。

集積回路装置ＩＣ内で内部論理ブロック１１０Ｃ’ＭＯ
８レベルの出力信号は出力バッ７ア１２のＭｎ４とＭｎ
４のゲートに印加されている、３０番端子には５ポル゛
トの電源電圧■ＣＣが供給されている。従って、出力バ
ッファ１２０入力ロジツク・スレッシ、ホールド電圧Ｖ
ｉｔｈ１ｚを約２．５ボルトに設定するためには、Ｍり
４　とＭｎ４の比Ｗ／Ｌは互いに等しい値に設定される
。

第４図には同様にＴＴＬ回路１４が表示されており、こ
の回路１４には３５番端子を介して５ボルトの電源電圧
Ｖｃｃが供給されている。２０番箋子よりＴＴＬレベル
の出力バッ７ア１２の出力信号が得られ、３２番端子を
介してＴＴＬ回路１４のマルチエミッタトランジスタＱ
、のひとつのエミッタに供給されている。

一方、ＴＴＬ回路としては標準形ＴＴＬ回路。

シ曹ットキＴ　Ｔ　Ｌｆｉ１３　、ロー・パワー・シ璽
ットキＴ’ｒＬｌｌ路、アドバンスト・ロー・パワー・
シ璽ットキＴＴＬ回路が発表されており、これらの特性
は、当然のことながら互いに多小異なっている。

また、出力バッファ１２の出力は多数のＴＴＬ回路１４
０入力を同時かつ並列に駆動する必要がある。この駆動
能力のひとつのめやすとしては、ロー・パワー・シ胃ｙ
トキＴＴＬ回路の２０個の入力を並列駆動可能な事であ
る。

出力バッファ１２の出力がローレベルの時には、ロー・
パワー・シ賃ットキＴＴＬ回路のひとつの入力から０．
４ｍＡのローレベル入力電流ＩＩＩ、が出力バッファ１
２のＮチャンネルＭＯ８ＦＢ’ｌ’Ｍｎ４のドレイン・
ソース径路に流れ込む。従って、上述の如く２０個の入
力を出力バッ７ア１２がローレベルに駆動するためには
、Ｍｎ４は合計ｇｍＡを流す必要がある。

一方、出力バッファ１２のローレベル出力電圧ＶＯＬ１
ｔはすでに説明した様に０．５ボルト以下でなければな
らないので、出力バッファ１２のＮチャンネＡ／ＭＯ８
ＦＥＴ　　Ｍｎ４のオン抵抗ＲＯＭは０．５ボルト／８
ミリアンペア−６２，５オ一ム糧度の小さな値に設定し
なければならない。

このように、Ｍｎ４のオン抵抗ＲＯＭを小さな値とする
ためには、Ｍｎ、の比Ｗ／Ｌを７００／３乃至１０００
／３という極めて大きな値としなければならない。一方
、上述したように出力バッファ１２０入カロジツクスレ
ツシユホールド電圧■目ｈ１ｇを約２．．５ボルトに設
定するためにはＭＰ４とＭｎ４の比Ｗ／Ｌはともに等し
い値とする必要があるため、出力バッファ１２のＰチャ
ンネルＭＯ８ＦＥＴ　　ＭＰ４の比Ｗ／Ｌも７００／３
乃至１０００／３という極めて大きな儂としなければな
らない。

これは同様に、集積回路チップ表面上での出力バッ７ア
１２の占有面積の著しい増大をもたらし、集積密度向上
に対しての阻害となるばかりか、下記の理由により内部
論理ブロック１１のスイッチング速度の着しい低下を引
き起す。

すなわち、出力バッファ１２の両ＭＯ８ＦＥＴＭ　ｐ　
４　＊　Ｍ　ｎ　４の比Ｗ／Ｌをともに大きな値とする
と、両ＭＯ８ＰＥＴ　　Ｍｐ４　ｓ　Ｍｎａのゲート容
量も比例して大きな値となる。これらＭｐ４゜Ｍｎ４の
ゲート容量は内部論理ブロック１１の出力負荷容量とな
るので、内部論理プロ、り１１の出力抵抗とこれらゲー
ト容量とが内部論理ブロック１１のスイッチング速度の
低下を引き起す。

一方、出力バッファ１２の出力は集積回路装置ＩＣの外
部出力端子（２０番端子）として導出されるばかりでな
く外部配線を介して多数のＴＴＬ回路１４の人力端子に
接続されるため、出力バッ７ア１２の出力負荷容量Ｏｘ
は極めて大きな値となる場合も１．ばしばある。

第５図は第４図の出力バッ７ア１２の出力負荷容量Ｃｘ
に対する伝播遅延時間！ＰＨＬ　ｒ　ｆＰＬＨの依存性
を示し、たて軸は伝播遅延時間、横軸は出力負荷容量を
示している。

とのよ５に、８５図から理解できるよ５に、第４図の出
力バッ７アｊ２の第１伝播遅延時間ｔ　ＰＨＬの容量依
存性ＫＨＬ（−ΔｔｐｕＬ／△Ｃｘ）は約０．３ｎｓｅ
ｃ　／　ｐ　Ｆ　、　ｊｇ　２伝播Ｍ鶏時間ｔ　ＰＬＨ
の容量依存性ＫＬＨ（−△ｔｐＬｕ／△Ｃｘ）は約０．
１７　ｎ５ｅｃ　／ｐＦと、ともに大きなものとなる。

従りて、本発明の背景技術となった第２図の入力バッフ
ァ１００問題点を要約すると、下記の如くとなる。

（１）入力バッファ１０の伝播遅延時間の出力容量依存
性を小さくするためＫは、入力バッファヱ００２段目Ｃ
ＭＯＳインバータの両Ｍ０８　　ＦＥ’ｌ’Ｍｐｔ　、
Ｍｎｔの比Ｗ／Ｌを大きくしなければならず、集積密度
向上に対しての阻害となる。特に、集積回路装置ＩＣが
マスタースライス方式もしくはセミカスタムのゲートア
レイ方式である場合は、入力バッファ１０の出力に内部
論理ブロック１１内の極めて多数のゲーデ入力端子が接
続される可能性があり、入力バッファ１０の出力容量Ｏ
ｓが極めて大きくなる場合は、上記の問題点は極めて重
大となる。

（２）　　さらに入力バッファ１０の１段目はＣＭＯＳ
インバータＭｐ＋　ｒ　Ｍｎ１で構成されているため、
ＲｐとＭｎｓ　とによって構成されたゲート保護回路を
接続しても、入力端子ＩＮ、に印加されるサージ電圧に
対する両ＭＯ８ＰＥＴのゲート絶縁膜の破壊強度は十分
ではない。

また、本発明の背景技術となった第４図の出力バッファ
１２の問題点を要約すると、下記の如くとなる。

（３）出力バッ７ア１２０入力ロジック・スレ、シ為ホ
ールド電圧Ｖｉｔｈ１ｇを約２．５ボルトに設定すると
ともに出力バッ７ア１２のローレベル出力時の電流吸込
能力を高めるためには、両ＭＯ８ＦＥＴ　　Ｍｐ４　、
　Ｍｎ４　ｆ）比Ｗ／Ｌをともに互いに等しくかつ大き
な値としなげればならず、集積密度向上に対しての阻害
となる。

（４）出力バッ７ア１２の両ＭＯ８ＦＥＴ　　Ｍｐ４゜
Ｍｎ４の比Ｗ／Ｌを大きくするとこの両Ｍ　ｐ　４　＋
Ｍｎ、のゲート容量も大きくなる。従って、内部論理プ
ロ、りの出力抵抗とこれらゲート容量とが内部論理ブロ
ック１１のスイッチング速度の低下をもたらす。特に、
内部論理ブロック１１の出力段が出力抵抗の大きなＭＯ
Ｓ　　ＰＥＴより構成されている場合は、このスイッチ
ング速度の低下は著しい問題となる。

（５）出力バッファ１２がＭＯＳ　　ＦＥＴ　　’Ｍｐ
＜。

Ｍｆｍ、により構成されているため、伝播遅延時間の出
力負荷容量ＣＸＫ対する依存性が大きい。特に、出力バ
ッ７ア１２の出力に多数のＴＴＬ回路１４０入力端子に
接続される場合は、この問題点は重要となる。

〔発明の目的〕

本発明の目的とするところは、ＣＭＯＳレベルの入力信
号が印加されることにより０ＭＯ８レベルの出力信号を
発生する内部論理ブロックと、この内部論理ブロックの
ためのＴＴＬ−０ＭＯ８レベル変換の如きレベル変換用
人力バッファおよび／または０ＭＯ８−ＴＴＬレベル変
換の如きツペル変換用出力パッ７アとを有する半導体集
積回路装置において、集積密度の向上を可能とするとと
もに、上記入力バッファおよび／または上記出力バッ７
アの動作速度の出力容量依存性を小さ（し、またかかる
動作速度を向上することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本発明細書の記述および添付図面から明らかとなるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記の通りである。

すなわち、０Ｍ０８レベルで動作する内部論理ブロック
のためのＴＴＬ−ＣＭＯＴレベル変換用変換用ツカバッ
ファル変換器においては、そのレベル変換器の出力容量
の充電もしくは放電を実行する出力トランジスタをバイ
ポーラ・トランジスタによって構成することにより、Ｍ
ＯＳ　　ＦＥＴと比較してバイポーラ・トランジスタは
小さな素子寸法でもその出力抵抗が小さくその電流増幅
率が大きく、大きな充電電流もしくは放電電流が得られ
るという作用により、入力バッファの伝播遅延時間およ
びその容量依存性を小さくするという目的を達成するこ
とができる。

また、０ＭＯ８レベルで動作する内部論理ブロックのた
めの０ＭＯ８−ＴＴＬレベル変換変換用出力バッフのレ
ベル変換器においては、そのレベル変換器の出力負荷容
量の充電もしくは放電を実行する出力トランジスタをバ
イポーラ・トランジスタによって構成することにより、
ＭＯＳ　　ＦＥＴと比較してパイポ１１トランジスタは
小さな素子寸法でもその出力抵抗が小さくその電流増幅
率が大きく、大きな充電電流もしくは放電１！流が得ら
れるという作用により、入力バッファの伝播遅延時間お
よびその容量依存性を小さくするという目的を達成する
ことができる。

〔実施例〕

以下に、本発明の実施例を図面に沿って説明する。

第６図は本発明の実施例による論理用半導体集積回路装
置ＩＣのブロック図を示し、第１図の入力バッファ１０
の動作と同様の動作を実行するＴＴＬ−ＣＭ０８レベル
変換用変換用ツカバッファ２０図の内部論理ブロック１
１と同様に０ＭＯ８レベルで動作する内部論理ブロック
２１．第１図の出力バッ７アの動作と同様の動作を実行
する０ＭＯ８−ＴＴＬレベル変換変換用出力フッ７ア２
２み、各回路２０．２１．２２は３０番端子を介して５
ボルトの電源電圧Ｖｃｃが供給されるとともに３１番端
子を介して適正に接地されている。

入力バク７ア２０は複数のＴＴＬ−ＣＭＯＳレベル変換
器２０１．２０２・・・２０ｒｌを有し、各入力は１番
端子、２番端子・・・１９番端子にそれぞれ接続され、
各出力は内部論理ブロック２１と回路装置ＩＣ内部でア
ルミニウム配線層により接続されている。

内部論理ブロック２１は０ＭＯ８、ＮＡＮＤグー）２１
１，２１２，２１３．２１’４さらＫＣＭＱ８−　Ｎｏ
几ダグ−２１（ｌ−１）、２］１さらに必要に応じて０
ＭＯ８・エクスクル−ツブＯＲゲート、０ＭＯ８・トラ
ンスミッシ璽ン・ゲート。

０ＭＯ８インバータなどを含んでいる。

０ＭＯ８−ＮＡＮＤゲート２１１は例えば第７図に示す
ように、ＰチャンネルＭＯ８ＦＥＴＭ、、Ｍ、とＮｆヤ
ンネルＭＯ８Ｆ’ＥＴ　　Ｍ、。

Ｍ４とを含む純ＣＭＯＳ回路により構成されている。ま
た、０ＭＯ８−ＮＡＮＤゲート２１１の他の例としては
第８図に示すように、ＮＰＮトランジスタＱ、、Ｑ、、
抵抗几７．Ｒ３をさらに含む準ＣＭＯＳ回路により構成
されることもでき、かかる準ＣＭＯＳ回路はその出力段
がバイボー２・トランジスタＱ＝　　、Ｑｔにより構成
されているため、出力駆動能力が向上され、伝播遅延時
間の出力負荷容量依存性を小さくすることができる。

また０ＭＯ８−Ｎｏ几ゲート２１１は例えば第９図に示
すように、ＰチャンネルＭＯ８ＦＥＴＭ、、Ｍ、とＮチ
ャンネルＭＯ８ＦＥＴ　　Ｍ、。

Ｍ４とを含む純ＣＭＯＳ回路により構成されている。ま
た０ＭＯ８−ＮＯＲゲート２１１の他の例としては第１
Ｏ図に示すように、ＮＰＮトランジスタＱ１．Ｑ２、抵
抗Ｒ，、Ｒ，をさやに含む準ＣＭＯＳ回路により構成さ
れることもでき、かかる準ＣＭＯＳ回路はその出力段が
バイボー２・トランジスタＱ、、Ｑ、により構成されて
いるため、出力駆動能力が向上され、伝播遅延時間の出
力負荷容量依存性を小さくすることができる。

内部論理ブロック２１において、これらの０Ｍ０８、Ｎ
ＡＮＤゲート、０ＭＯ８−ＮＯ几ゲートはマスタースラ
イス方式もしくはセミカスタムのゲートアレイ方式に従
って、種々の形態に接続される。

例えば、第１１図に示すように２つの０ＭＯ８・ＮＡＮ
Ｄゲートを組合せることにより又は第１２図に示すよう
に２つの０ＭＯ８−ＮＯＲゲートを組合せることにより
几−８７リツプ・７０ツブが構成され、第１３図に示す
よ５に４つの０ＭＯ８・ＮＯ几ゲートを組合せることに
よりクロック信号Ｃにより制御されるゲーテイド几−Ｓ
フリ、プ・フロッグが構成される。

このように、顧客のニーズに対応するマスタースライス
方式もしくはゲートアレイ方式の論理用半導体集積回路
装置ＩＣにおいては、その配線パターンのみを変更する
ことにより入力バッ７ア２００レベル変換器２０１．２
０２・・・２０ｒｌの出力と内部論理ブロック２１０種
々のゲート又はインバータの入力との間は種々の形態で
接続され、同様に内部論理ブロック２１０種々のゲート
又はインバータの出力と出力バッ７ア２２０レベル変換
器２２１．２２２・・・２２ｍの入力との間は種々の形
態で接続される。

出力バッファ２２は複数の０ＭＯ８−ＴＴＩレベル変換
器２２１．２２２・・・２２ｍを有し、各出力は２０＠
端子、２１＠端子・・・２９番端子に接続されている。

入力バッファ２００レベル変換器２０１，２０２・・・
２０ｎの本質的特徴は、下記の通りである。

（１）　　各レベル変換器２０１．２０２・・・２０ｎ
の入力スレッシュホールドを圧Ｖｉｔｈ　ハ’ｒ　’ｒ
　Ｌ　ｏ　−ｖベル入力電圧０．８ボルトとＴＴＬハイ
レベル入力電圧２．０ボルトとの間に設定されている。

（２）その入力端子に供給される入力信号に応答して各
レベル変換器２０１．２０２・・・２０１１の出力容量
Ｃｍの充電又は放電を実行する出力トランジスタはバイ
ポーラ・トランジスタにより構成されている。

さらに、入力バッファ２００レベル変換器２０１゜２０
２・・・２０ｎの好しい実施形態上の好適な特徴は下記
の通りである。

（３）上記（２）の出力容量Ｃｓの放電を実行するバイ
ポーラ出力トランジスタＱ、のベースとコレクタとの間
にシ冒ットキー・バリア・ダイオードが接続されている
。

（４）各レベル変換器２０１．２０２・・・２０ｎの入
力端子に供給される入力信号に応答してその出力により
バイポーラ出力トランジスタＱ１のベースを駆動するた
めの駆動トランジスタＱ、のベースとコレクタとの間に
第２のシ■ットキー・バリア・ダイオードが接続されて
いる。

（５）各レベル変換器２０１，２０２・・・２０ｎの出
力容量Ｃｓの充電を実行する出力トランジスタもバイポ
ーラ・トランジスタＱ１により構成されている。

（６）高入力インピーダンスおよび増幅作用とを有する
ＭＯ８バッファを介して駆動トランジスタＱ。

のベース信号又はコレクタ信号が充電用バイポーラ出力
トランジスタＱ、のベースに伝達される。

（力　各レベル変換器２０１．２０２・・・２０Ｈの入
力端子と駆動トランジスタＱ、のベースとの間にはレベ
ルシフト用のシ盲ットキー・バリア・ダイオードＤ、が
接続されている。

（８）各レベル変換器２０１．２０２−２Ｏｎの入力端
子と駆動トランジスタＱ、のベースとの間にはＰＮＰエ
ミッタ・７オロワ・トランジスタＱ４とレベルシフト用
のＰＮ接合ダイオードＤ、とが接続されている。

第１４図乃至第３１図は、本発明の実施例による入力バ
ッファ２０のレベル変換器２０１の撞々の回路図を示し
、これら全てのレベル変換器は上記（１）および（２）
の本質的特徴を有し【いる。さらに、これらのレベル変
換器は上記（３）乃至（８）の好適な特徴のうち少なく
とも一個を有している。

第１４図のレベル変換器２０１においては、入力ｉ子Ｉ
Ｎｌはレベルシフト用のシ■ットキ・バリア・ダイオー
ドＤ、のカンードに接続され、その７メードは駆動トラ
ンジスタＱ、のベースに接続されている。このダイオー
ドＤ、の順方向電圧Ｖ、は０．３５ボルト乃至０．４１
ボルトに設定される様に、そのバリア金属のａｉ類およ
びバリア面積が定められる。第１５図乃至第３１図のレ
ベル変換器シｖａｙトキ・バリア・ダイオードＤ、の順
方向電圧■Ｐも同様に０．３５ボルト乃至０．４１ボル
トに設定されている。

さらに第１４図においては、駆動トランジスタＱ、と放
電用出力トランジスタＱ、とはそのカギ形のペース電極
信号に示されるように、そのベースとコレクタとの間に
はシ璽ットキ・バリア・ダイオードＤが接続されている
。このようにシｍットキ・バリア・ダイオード付きのク
ランプド・トランジスタは良く知られているように、極
めて小さい蓄積時間を有する。以下の実施例に゛おいて
、カギ形のベース電極信号を有するトランジスタは、か
かるクランプド・トランジスタであることを示している
。尚、放電用出力トランジスタＱ、のベースは、そのベ
ース電荷放電用の５キロオームの抵抗比、。を介して接
地電位点に接続されている。

また、第１４図において、電源電圧Ｖｃｃとシ嘗ットキ
・バリア・ダイオードＤ１の７ノードとの間には１８キ
ロオームの抵抗比、と２キロオームの抵抗ＲＩｆｆｉと
が直列接続されている。両抵抗Ｒ，，、Ｒ，！の共通接
続点は位相反転器としてのＰチャンネルＭＯ８ＦＥＴ　
　Ｍｐ、。のゲートに接続され、そのドレインは充電用
出力トランジスタＱ、のベースに接続されている。

さらに、レベル変換器２０１がローレベル出力を発生す
る際に１　トランジスタＱ、を確実にオフさせるため、
ダイオードＤ、が接続されている。

充電用出カド２ンジスタＱ、のエミッタにおけるレベル
変換器２０１の出力は出力容量Ｃｓに接続されるととも
に内部論理ブロック２１のＣＭＯＳ・ＮＡＮＤゲート２
１１の入力に接続されている。

また、バイポーラ・トランジスタＱ、、Ｑ。

Ｑ、の各エミッタ面積は１００μが乃至１４４．ａｍ’
に設定され、さらにこれより小さな面積とすることも可
能である。さらに、ＭＯＳ　　Ｆ’ＥＴの比Ｗ／Ｌは３
２／３乃至６４／３の値とされている。

以上の構成を有する第１４図の実施例においては、下記
の伝播遅延時間およびその出力容量依存性を有すること
が、本発明者により確認された。

ｔ　ＰＨＬ　（ただしＣ５＝ＱｐＦの時）　・・・１．
６　ｎ５ｅｃｔ　ＰＬＨ（ただしＣ５＝ＱｐＰの時）・
−・５．７ｎｓｅｃＫＨＬ　　　　　　　　　　　　　
ｏ−０，４ｎ５ｅｃ／ｐＦＫＬＨ…０．４ｎｓｅｃ／ｐ
Ｆ 上記の伝播遅延時間Ｉ　ＰＨＬ　＊　Ｌ　ＰＬＨおよび
出力容量依存性ＫＨＬ　＋　ＫＬＨは、第２図の入力バ
ッ７ア１０の特性と比較し、優れたものであることか理
解できる。

さらに、第１４図のレベル変換器２０１は、下記の理由
により希望の特性を得ることができる。

（１）　　シ曹ットキ・バリア・ダイオードＤ、＋７）
［方向電圧Ｖ、は０６３５乃至０．４１ボルトに設定さ
れトランジスタＱ、、Ｑ、のベース・エミッタ間電圧Ｖ
ＢＩ！ｌ　ｅ　ＶＢＥ２は約０．７５ボルトであるため
、レベル変換器２０１の入力スレッシュホールド電圧Ｖ
ｉｔｈは下記のように設定される。

Ｖｉｔｈ＝−Ｖｒ＋Ｖａｇｌ＋Ｖａｇｚ＝１．０９乃至
１．１５ボルト （２）レベル変換器２０１の出力容量ＣＩＩの放電もし
くは充電を実行する出力トランジスタＱ＋　、Ｑ−は出
力抵抗が小さなバイポーラ・トランジスタにより構成さ
れているため、スイッチング動作速度もしくは伝播遅延
時間およびその出力容量依存性を小さくすることができ
る。

（３）　　飽和領域に駆動されるトランジスタＱ、、Ｑ
。

の各ベースと各コレクタとの間にはそれぞれシ冒ットキ
・バリア・ダイオードが接続されているため、両トラン
ジスタＱ、、Ｑ、がオ／からオフにスイッチ動作するに
際し、その蓄積時間を小さくすることができる。

（４）抵抗Ｒ，１，几、ｔの共通接続点の電位が上昇し
て位相反転用ＭＯ８ＦＥＴ　　Ｍｐ＋。、充電用出力ト
ランジスタＱ、がオフするに際して、ＭＯＳＦＥＴ　　
ＭＰ＋＋のゲートの入力インピーダンスは非常に高いた
め、上記共通接続点からＭｐ、０のゲートに流入する電
流は非常に小さくなる。従って、ＭＯＳ　　ＦＥＴ　　
Ｍｆ）ｔ。ではなくバイボー２・トランジスタによって
位相反転器を構成する場合と比較すれば、充電用出方ト
ランジスタＱ、をオフからオンヘスイッチするための動
作速度が向上される。

第１５図のレベル変換器２０１は他のＰＮ接合ダイオー
ドＤ、が追加されている点のみが第１４図のものと相違
し、かかるＤ４の追加によりレベル変換器のローレベル
出力電圧をさらに低下することができる。

第１５図のレベル変換器２０１については、その伝播遅
延時間およびその出力容量依存性が、本発明者により下
記の通り確認された。

ｔ　ＰＨＬ　（ただしＣ５＝ＯｐＦの時）・・１．８９
ｎｓｅｃｔｐｔ、ｎ（ただしＣ５＝ＯｐＦの時）−６，
３７ｎａｅｃＫＨＬ　　　　　　　　　　　　　・・・
０．４　ｎ５ｅｃ　／ｐＦＫＬＨ＝０．４　ｎ５ｅｃ／
ｐＦ’ さらに、第１５図のレベル変換器２０１においても、第
１４図の場合と同じ理由から希望の特性を得ることがで
きる。

第１６図のレベル変換器２０１は駆動トランジスタＱ、
のコレクタ接続方法のみが第１４図のものと相違し、か
かる第１６図のレベル変換器の伝播遅延時間およびその
出力容量依存性が下記の通り確認された。

ｔｐｕＬ（ただしＣ５＝＝ＯｐＦの時）”１．８１ｎｓ
ｅｃｔｐＬＨ（ただしＣ５＝ＯｐＦの時）・・・５．０
８ｎｓｅｃＫＨＬ　　　　　　　　　　　　　”・０．
４　ｎ５ｅｃ／ｐＦＫＬ！（…０．４　ｎ５ｅｃ／ｐＦ また、第１６図のレベル変換器２０１においても、第１
４図の場合と同じ理由から希望の特性を得ることができ
る。

第１７図の各レベル変換器２０１は位相反転用ＭＯ８Ｆ
ＥＴ　　Ｍｐ、。のドレインと充電用出力トランジスタ
Ｑ、のベースとの間に他のＮＰＮトランジスタＱ、が接
続されている点のみが第１５図のものと相違し、かかる
第１７図のレベル変換器の伝播遅延時間およびその出力
容量依存性が下記の通り確認された。

ｔ　ＰＨＬ　（ただしＣ５＝＝ＯｐＦの時）・・・２．
Ｏ１ｎｓｅｃｔｒｈｉｉ（ただしＣ５＝＝ＯｐＦの時）
”・７．３０ｎｓｅｃＫＨＬ　　　　　　　　　　　　
　・・・０．４　ｎ５ｅｃ／ｐＦＫＬＨ”・０．４　ｎ
５ｅｃ／ｐＦ 第１８図のレベル変換器２０１においては、トランジス
タＱ、、Ｑ、はショットキ・バリア・ダイオード付きの
クランプド・トランジスタであり、放電用出力トランジ
スタＱ、のベースはベース電荷放電用の５キロオームの
抵抗Ｒ８゜を介して接地電位点に接続されている。また
、トランジスタＱ。

のコレクタにはコレクタ電流制限用の２０キロオームの
抵抗現、が接続されている。

電源電圧Ｖｃｃとシ嘗ットキ・バリア・ダイオードＤ１
の７ノードとの間には１８キロオームの抵抗Ｒ８Ｉと２
キロオームの抵抗Ｒ１，とが直列に接続されている。両
抵抗几１１　ｔ　”Ｉｔの共通接続点は充電用出力トラ
ンジスタとしてのＰチャンネル間Ｏ８ＦＥＴ　　Ｍｐ＋
＋のゲートに接続されている。

また、このＭ　ｐ、、の比Ｗ／Ｌは６４／３である。

かかる第１８図のレベル変換器２０１の伝播遅延時間お
よびその出力容量依存性が下記の通り確認された。

ｔｐＨＬ（ただしＣ５＝ＯｐＦの時）　・・−１，９ｎ
５ｅｃｔｐＬＨ（ただしＣ５＝ＯｐＦの時）−２，９ｎ
ｓｅｃＫｎＬ・・・０．４　ｎ５ｅｃ／ｐＦ Ｋ　ＬＨ…１．３　ｎ５ｅｃ／ｐＦ さらに、第１８図のレベル変換器２０１は、下記理由に
より希望の特性を得ることができる。

（１）第１４図の場合と同様に、レベル変換器２０１０
入カスレツジ島ホールド電圧■ｉｔｈヲ１．０９乃至１
．１５ボルトに設定することができる。

（２）レベル変換器２０１の出力容量Ｃ３の放電を実行
する出力トランジスタＱ、は出力抵抗の小さなバイポー
ラ・トランジスタにより構成されているため、出力容量
放電時のスイッチング動作速度もしくは伝播遅延時間お
よびその出力容量依存性を小さくすることができる。

（３）第１４図の場合と同様に、トランジスタＱ＋＋Ｑ
、の蓄積時間を小さくすることができる。

第１９図のレベル変換器２０１においては、トランジス
タＱ、、Ｑ、はシ冒ットキ・バリア・ダイオード付きの
り２ンプド・トランジスタであり、放電用出力トランジ
スタＱ、のベースはベース電荷放電用の５キロオームの
抵抗Ｒ２゜を介して接地電位点に接続されている。トラ
ンジスタＱ、のコレクタには８キロオームの負荷抵抗Ｒ
１，が接続され、電源電圧Ｖｃｃとシ璽ットキ・バリア
・ダイオードＤ、のアノードとの間には２０キロオーム
の抵抗Ｒ２４が接続されている。駆動トランジスタＱ！
のコレクタ信号は充電用出力トランジスタとしてのＮチ
ャンネルＭＯＢ　　ＦＥＴ　　Ｍｎ１ｔのゲートに接続
されている。また、このＭｎ１１の比Ｗ／Ｌは６４／３
に設定されている。

かかる第１９図のレベル変換器２０１つ伝播遅延時間お
よびその出力容量依存性が下記の通り確認された。

ｔ　ＰＨＬ　（ただしＣ５＝ＯｐＦの時）　・・・１．
１　ｎ５ｅｃｔＰＬＨ（ただしＣ５＝ＯｐＦの時戸・・
８．６ｎｓｅｃＫＨＬ　　　　　　　　　　　　　争・
・０．３ｎｓｅｃ／ｐＦＫＬＨ＝２．０ｎｓｅｃ／ｐＦ さらに、第１９図のレベル変換器２０１は、第１８図の
、場合と同様な理由により希望の特性な得ることかでき
る。

第２０図のレベル変換器２０１においては、トランジス
タＱ、、Ｑ、は同様にクランプド・トランジスタであり
、放電用出力トランジスタＱ、のベースにはベース電荷
放電用の５キロオームの抵抗も。を介して接地電位点に
接続されて〜）る。トランジスタＱ、のコレクタには１
０キロオームの負荷抵抗几、６が接続され、電源電圧Ｖ
ｃｃとシ曽ットキ・バリア・ダイオードＤ、のアノード
との間には２０キロオームの抵抗ＲＩ４が接続されてい
る。駆動トランジスタＱ、のコレクタ信号は増幅用トラ
ンジスタとしてのＮチャンネルＭ０８　　ＦＥＴ　　Ｍ
ｎｎのゲートに印加され、Ｍｆｌ＋３の比Ｗ／Ｌは３２
／３に設定され、Ｍｎ＋ｓのドレインには２０キロオー
ムの負荷抵抗比、が接続されている。Ｍｎｔｓのドレイ
ン信号は増幅用トランジスタとしてのＰチャンネル間Ｏ
８ＦＥＴ　　Ｍｐｔｍのゲートに印加され、Ｍｐ、、の
比Ｗ／Ｌは６４／３に設定され、Ｍｐ、、のドレイ／に
は１０キロオームの負荷抵抗かつ充電用バイポーラ出カ
ド２ンジスタＱ、のペース電荷放電用抵抗としての几３
．が接続されている。

かかる第２０図のレベル変換器２０１の伝播遅延時間お
よびその出力容量依存性が下記の通り確認された。

ｔ　ＰＨＬ　（ただしＣ５＝ＯｐＦＯ時）・・−２，２
ｎｓｅｃｔｐＬＨ（ただしＣ５＝ＯｐＦの時）　−・・
７．５　ｎ５ｅｃＫＨＬ　　　　　　　　　　　　　…
０．４　ｎ５ｅｃ／ｐＦＫＬＨ・・・０．４　ｎ５ｅｃ
／ｐＦ さらに、第２０図のレベル変換器２０１は、下記理由に
より希望の特性を得ることができる。

（１）第１４図の場合と同様に、レベル変換器２０１０
入カスレツシユホールド電圧ｖｉｔｈを１．０９乃至１
．１５ボルトに設定することができる。

（２）　　第１４図の場合と同様に、出力容量Ｃｓの充
放電におけるスイッチング動作速度もしくは伝播遅延時
間およびその出力容量依存性を小さくすることができる
。

（３）第１４図の場合と同様に、トランジスタＱｓｔＱ
、の蓄積時間を小さくすることができる。

（４）駆動トランジスタＱ、のコレクタ電位が上昇し【
充電用出力トランジスタＱ、がオフからオンにスイッチ
動作するに際し、増幅用ＭＯ８ＦＥＴであるＭ　ｎ　Ｉ
ａとＭｐ、、とはＱ！のコレクタ電位変化を増幅してＱ
、のペースに伝達するばかりではなく、Ｍｎ８　　ＦＥ
Ｔ　　Ｍｎ＋ｍのゲート人力インピーダンスが極めて大
きいことによりＱ、のコレクタからＱ、のペースへの大
きなペース電流の直接流入を禁止するため、出力トラン
ジスタＱ３のスイッチング速度を向上することができる
。

第２１図のレベル変換器２０１においては、ＱＩ＃Ｑ、
はクランプド・トランジスタ１１はレベルシフト用のシ
璽ットキ・バリア・ダイオードであり、抵抗Ｒ８゜、　
Ｒ，４，Ｒ，、はそれぞれ５キロオーム、２０キロオー
ム、８キロオームに設定されている。駆動トランジスタ
Ｑ、のコレクタ信号は電圧増幅器としてのＣＭＯＳイン
バータを構成するＰチャンネルＭＯ８ＰＥＴ　　Ｍｐ１
４とＮチャンネ＃　Ｍ　Ｏ８Ｆ　Ｅ　Ｔ　　Ｍ　ｎ　１
４の両ゲートに印加され、ＭＭＯ８ＦＥＴ　　ＭＰ＋ａ
、Ｍｎｎのドレイン信号は充電用出力トランジスタとし
てのＰチャンネルＭＯ８ＦＥＴ　　Ｍｐ、、のゲートに
印加されるＯＭｐ、４．　Ｍｎ＋４１　Ｍｐ＋ｔ（７）
各地Ｗ／Ｌ＋−！、それぞれ２４／３．２２／３．６４
／３に設定されている。

かかる、第２１図のレベル変換器２０１の伝播遅延時間
およびその出力容量依存性が下記の通り確認された。

ｔｐｕＬ（ただしＣｓ　＝　Ｏｐ　Ｆの時）・・・２．
０２ｎ３ｅＣ・ｔｐｔ、Ｈ（ただしＣｓ　＝　Ｏｐ　Ｆ
の時）・・・４，２７ｎｓｅｃＫＨＬ　　　　　　　　
　　　　…０．４２ｎｓｅｃ／ｐＦＫＬＨ・・・１．３
２ｎｓｅｃ／ｐＦ さらに、第２１図の各レベル変換器２０１は、下記の理
由により希望の特性を得ることができる。

（１）第１４図の場合と同様に、レベル変換器２０１の
入力スレッジ、ホールド電圧ｖｔｔｈを１．０９乃至１
．１５ボルトに設定することができる。

（２）レベル変換器２０１の出力容量Ｃ３の放電を実行
する出力トランジスタＱ、は出力抵抗′の小さなバイポ
ーラ・トランジスタにより構成されているため、出力容
量放電時のスイッチング動作速度もしくは伝播遅延時間
およびその出力容量依存性を小さくすることができる。

（３）第１４図の場合と同様Ｋ、トランジスタＱｌｌＱ
、の蓄積時間を小さくすることができる。

第２２図のレベル変換器２０１においてｈ＞、Ｑ＋は放
電用出力トランジスタとしてのクランプド・トランジス
タであり、入力端子ＩＮ、にはレベルシフト用のシ冒ッ
トキ・バリア・ダイオードＤ１０カソードが接続されて
いる。Ｄ、のアノードと脂のペースとの間にはレベルシ
フト用のＰＮ接合ダイオードＤ、が接続され、電源電圧
ＶｃｃとＤＩ。

Ｄ−の両アノードとの間には１０キロオームと等しい抵
抗値に定められた抵抗Ｒ，，，Ｒ，。が直列接続され、
入力端子ＩＮ、とＱｌのペースとの間には、ペース電荷
放電用のシ嘗ットキ・バリア・ダイオードＤ・が接続さ
れている。

抵抗Ｒ１，、Ｒ，。の共通接続点は充電用出力トランジ
スタとしてのＰチャンネルＭＯ８Ｆ・ＥＴＭｐ、、のゲ
ートに接続され、Ｍ　ｐ、、の比Ｗ／Ｌは６４／３に設
定されている。

かかる、第２２図のレベル変換器の伝播遅延時間および
その出力容量依存性が下記の通り確認された。

ｔ　ＩＩＨＬ　（ただしＣ５＝ＱｐＦの時）・・・２．
４４ｎｓｅｃｔｐＬｎ（ただしＣ５＝ＯｐＦの時）　・
・・５．４１　ｎ５ｅｃＫＨＬ　　　　　　　　　　　
　　　・・・１．０ｎｓｅｃ／ｐＦＫＬＨ＝５．３ｎｓ
ｅｃ／ｐＦ’ さらに、第２２図のレベル変換器２０１は、下記の理由
により希望の特性を得ることができる。

（１）シ雪ットキ・バリア・ダイオードＤ、の順方向電
圧ｖＦは０．３５乃至０．４１ボルトに設定され、ＰＮ
接合ダイオードＤ、の順方向電圧Ｖ、は０．７５ボルト
に、トランジスタＱ、のベース・エミッタ間電圧ｖａｇ
ｘは０．７５ボルトであるため、トランジスタＱ、がオ
ンとなるためのレベル変換器２０１０入カスレツジ、ホ
ールド電圧Ｖｌｔｈは下記のように設定される。

Ｖｉｔｈ＝−ＶＦＩ　＋ＶＦ５　＋ＶＢＩ１１−１．０
９乃至１．１５ボルト （２）出力容量Ｃｓの放電を実行する出力トランジスタ
Ｑ、は出力抵抗の小さなバイポーラ・トランジスタによ
り構成されているため、スイッチング時間もしくは伝播
遅延時間およびその出力容量依存性を小さくすることが
できる。

（３）トランジスタＱ、はり２ンプド・トランジスタで
あるため、その蓄積時間を小さくすることができる。

第２３図のレベル変換器２０１においては、Ｑ、。

Ｑ、はクランプド・トランジスタ、Ｄ、はレベルシフト
用のシ雪ットキ・バリア・ダイオードであり、抵抗馬。

、　Ｒ，、、Ｒ，、はそれぞれ５キロオーム、２０キロ
オーム、８キロオームに設定されている。駆動トランジ
スタＱ！のコレクタ信号は電圧増幅器としてのＣＭＯＳ
インバータを構成するＰチャンネルＭＯ８ＦＥＴ　　Ｍ
ｐｒ＋とＮチャンネＡ／ＭＯ８ＦＥＴ　　ＭｎＩ４の両
ゲートニ印加され、両、Ｍｐ８　　ＰＥＴのドレイン出
力はスイッチ用のＰチャンネルＭＯ８ＦＥＴ　　Ｍｐ、
・のゲートニ印加される。Ｍ　ｐＨ４１Ｍ　ｎ＋４　、
　Ｍ　ｐＨの各地Ｗ／Ｌはそれぞれ２４／３．３２／３
．６４／３に設定されている。

ＭＯＳ　　ＦＥ’ｒ　　Ｍｐ、、のドレイン出力は充電
用出力トランジスタとしてのバイボー２・トランジスタ
Ｑ３のベースに印加されている。

かかる、第２３図のレベル変換器の伝播遅延時間および
その出力容量依存性が下記の通り確認された。

ｔ　ＰＨＬ　（ただしＣ５＝ＯｐＦの時）・・・５．０
７ｎｓｅｃｔｐｔ、Ｈ（ただしＣ５＝Ｑｐｐの時戸”５
．０９　ｎ５ｅｃＫＨＬ　　　　　　　　　　　　　…
０．４　ｎ５ｅｃ／ｐＦＫＬＨ・・・０．４ｎｓｅｃ／
ｐＦ さらに、第２３図のレベル変換器２０１は、下記理由に
より希望の特性を得ることができる。

（１）第４４図の場合と同様に、レベル変換器２０１０
入カスレツジ、ホールド電圧ｖｔｔｈを１．０９乃至１
．１５ボルトに設定することができる。

（２）第１４図の場合と同様に、出力容量Ｃｓの充放電
におけるスイッチング動作速度もしくは伝播遅延時間お
よびその出力容量依存性を小さくすることができる。

（３）第１４図の場合と同様に１　トランジスタＱｒｔ
Ｑ、の蓄積時間を小さくすることができる。

（４）駆動トランジスタＱ、のコレクタ電位が上昇して
充電用出力トランジスタＱ、がオフからオンにスイッチ
動作するに際し、ＣＭＯＳイイパータＭ　ｐＨ４、Ｍ　
ｎ、４はＱ、のコレクタ電位変化を増幅してＱ、のベー
スに伝達するばかりではなく、ＭＯＳ　　ＦＥＴ　　Ｍ
ｐｌａ　ｔ　ＭｎＩ＜のゲート大刀インピーダンスが極
めて大きいことによりＱ、のコレクタからＱ、のベース
への大きなベース電流の直接流入を禁止するため、出力
トランジスタＱ、のスイッチング速度を向上することが
できる。

第２４図のレベル変換器２０１は充電用出方トランジス
タＱ、のベース電荷放電用の１０キロオームの抵抗ＲＩ
６がＱｓのベース・エミッタ間に接続されている点のみ
が第２３図のものと相違し、かかる＠２４図のレベル変
換器２０１についても、その伝播遅延時間およびその出
力容量依存性が下記の通り確認された。

Ｌｐｕｘ、（ただしＣ５＝＝ＯｐＦの時）”６．２ｎｓ
ｅｃ’　ｔｐｈＨ（ただしＣ５＝＝ｏｐＦの時）・・４
．９ｎｓｅｃＫＨＬ　　　　　　　　　　　　　　・・
・０．４　ｎ５ｅｃ／ｐＦＫＬＨ−０，４ｎ５ｅｃ／ｐ
Ｆ さらに、第２４図のレベル変換器２０１は、第２３図の
場合と同様な理由により希望の特性を得ることができる
。

第２５図のレベル変換器２０１は、放電用出力トランジ
スタＱ、のベース電荷放電回路の抵抗Ｒ１゜が１．５キ
ロオームの抵抗ＲＩ１．，３キロオームの抵抗Ｒ，，、
クランプド・トランジスタＱ・によす構成されたアクテ
ィブ・プルダウン回路により置換され、充電用出力トラ
ンジスタＱ、のベース電荷を放電するためのシ璽ットキ
・バリア・ダイオードがＱ、のベースとＱ、のコレクタ
との間に接続されている点のみが第２４図のものと相違
し、かかる第２５図についても、その伝播遅延時間およ
びその出力容量依存性が下記の通り確認された。

ｔ　ＰＨＬ　（ただしＣ５＝−ＯｐＦＱ時）−・５．５
ｎｓｅｃｔｐＬＨ（ただしＣ５＝ＱｐＦの時片”５．３
ｎｓｅｃＫＨＬ　　　　　　　　　　　　　＝０．４　
ｎ５ｅｃ／ｐＦＫＬＨ…０．４　ｎ５ｅｃ／ｐＦ さらに、第２５図のレベル変換器２０１は、第２３図の
場合と同様な理由により希望の特性を得ることができる
。

第２６図のレベル変換器２０１は、第２５図のアクティ
ブ・プルダウン回路Ｂ、。、Ｒ３゜？Ｑ６　と同じアク
ティブ・プルダウン回路によって放電抵抗Ｒ３゜が置換
されている点のみが第２４図のものと相違し、かかる第
２６図についても、その伝播遅延時間およびその出力容
量依存性が下記の通り確認された。

ｔ　ＰＨＬ　（ただしＣ５＝ＯｐＰＯ時）・−・８．８
２ｎｓｅｃｔｐｔＨ（ただしＣ５＝ＱｐＦの時）−・・
４．７ｎｓｅｃＫＨＬ　　　　　　　　　　　　　…０
．４　ｎ５ｅｃ／ｐＦＫＬＨ…０．４　ｎ５ｅｃ／ｐＦ さらに、第２６図のレベル変換器２０１は、第２３図の
場合と同様な理由により希望の特性を得ることができる
。

第２７図のレベル変換器２０１においては、バイポーラ
・トランジスタＱ＋−ＱオｔＱａはそれぞれ放電用出カ
ド２ンジスタ、駆動トクンジスタ。

充電用出力トランジスタであり、Ｄ、、Ｄ、はそれぞれ
レベルシフト用のシ曹ットキ・バリア・ダイオード、Ｐ
Ｎ接合ダイオードであり、几、４．　Ｒ，。。

Ｒ１，、Ｒ，、はそれぞれ２０キロオーム、８キロオー
ム、１０キロオーム、１０キロオームｏｍ抗であり、Ｍ
Ｐ＋ｓ　＃　ＭｒｓＨはそれぞれＰチャンネルＭ０８　
　ＦＥ’ｒ、ＮチャンネルＭＯ８ＦＢ’ｌ’であり、両
Ｍｐ＋ａ　ｌ　Ｍｎｌ＠の比Ｗ／Ｌはともに３２／３と
等しい値に設定されている。

特に、Ｍ　Ｉ）＋ｓ　＋　Ｍ　ｎｔｓ　＊　Ｑ＋　ｓ　
Ｑｓが低出力抵抗の準ＣＭＯＳインバータ型の増幅器で
ある点に特徴がある。

かかる第２７図のレベル変換器２０１の伝播遅延時間お
よびその出力容量依存性が下記の通り確認された。

ｔＰＨＬ（りだしＣ５＝ＯｐＰ（７）時）”５．４８ｎ
ｓｅｃｔｒｚｎ（ただしＣ５＝ＱｐＦＱ時）・・５．２
３ｎｓｅｃＫＨＬ　　　　　　　　　　　　＝０．３７
ｎｓｅｃ／ｐＰＫｒＨ・・・０．３８ｎｓｅｃ／ｐＦ さらに、第２７図のレベル変換器２０１は、下記理由に
より希望の特性を得ることができる。

（１）シ習ットキ・バリア・ダイオードＤ、の順方向電
圧Ｖｒは０．３５乃至０．４１ボルト、トランジスタＱ
、のベース・エミッタ間電圧Ｖｎｇｚ　を主０．７５ボ
ルト、ＰＮ接合ダイオードＤ、の順方向電圧ＶＦ８は０
．７５ボルトに設定されているため、トランジスタＱ、
のオン・オフ動作に関するレベル変換器２０１０入カス
レツジ、ホールド電圧ｗｉｔｈは下記のように設定され
る。

Ｖｉｔｈ＝−Ｖｒｔ＋Ｖｎｇｚ＋Ｌｒｓミ１，０９乃至
１．１５ボルト （２）出力容量Ｃｓの放電もしくは充電を実行する出カ
ド２ンジスタＱ、、Ｑ、は出力抵抗の小さなバイポーラ
・トランジスタにより構成されているため、スイッチン
グ動作速度もしくは伝播遅延時間およびその出力容量依
存性を小さくすることができる。

（３）Ｑ＋　−Ｑｓはクランプド・トランジスタである
ため、その蓄積時間を小さくすることができる。

（４）駆動トランジスタＱ！のコレクタ電位変化は準Ｃ
ＭＯＳインバータＭｐ＋ｓ　＋　Ｍｎｔａ　ｌ　Ｑｓ　
＋　Ｑ＋により増幅されて出力に伝達されているため、
出力波形変化速度を向上することができる。

第２８図のレベル変換器２０１は、トランジスタＱ、の
コレクタ負荷が抵抗ＲＩ０ではなく、ＰＮ接合ダイオー
ドＤ、　、　Ｄ、。と５キロオームの抵抗Ｒ！　ｓ　Ｋ
より構成されている点のみが第２７図のものと相違し、
かかる第２８図のレベル変換器の伝播遅延時間およびそ
の出力容量依存性が下記の通り確認された。

ｔｐｓｕ、（ただしＣｓ二ＱｐＦの時）−・・６，６６
ｎｓｅｃｔｐｔ、Ｈ（ただしＣ５＝ＯｐＦの時）−４，
１６ｎｓｅＣＫＨＬ　　　　　　　　　　　　・・・０
．４２ｎｓｅｃ／ｐＦＫＬＨ・”０．３７ｎｓｅｃ／ｐ
Ｆ さらに、第２８図のレベル変換器２０１は、第２７図の
場合と同様な理由により希望の特性を得ることができる
。

第２９図のレベル変換器２０１は、トランジスタＱ、を
確実にオフさせるためのＰＮＮ接合ダイオードＤが接続
され、トランジスタＱ、のベース電荷を放電させるため
のシ冒ットキ・バリア・ダイオードｂ、が接続されてい
る点のみが第２３図のものと相違し、かかる第２９図の
レベル変換器２０１についても、その伝播遅延時間およ
びその出力容量依存性が下記の通り確認された。

ｔｐｐｉＬ（ただしＣ５＝ＯｐＦの時）・・−１，７２
ｎｓｅｃｔｐＬＨ（ただしＣ５＝ＯｐＦの時）・５．４
４ｎｓｅｃＫＨＬ　　　　　　　　　　　　…０．３２
ｎｓｅｃ／ｐＦＫＬＨ−−−０，２９ｎｓｅｃ／ｐＦ さらに、第２９図のレベル変換器２０１は、第２３図の
場合と同様な理由により希望の特性を得ることができる
。

ｍ３０図のレベル変換器は、第２９図において抵抗比、
が２５キロオームの抵抗比、４と５キロオームの抵抗Ｒ
２，とによって置換され、抵抗Ｒ１５が比Ｗ／’Ｌが２
４／３に設定されたＰチャンネルＭＱ　８　　Ｆ　Ｅ　
Ｔ　　Ｍ　ｐ＋　ｔ　Ｋよって置換されている点のみが
第２９図のものと相違している。ＭｐＩ？はＱ、の能動
負荷素子として動作するため、増幅器Ｑ！　１Ｍ　ｐ＋
ｔの検圧利得は極めて大きな値となる。

かかる第３０図についても、伝播遅延時間およびその出
力容量依存性が下記の通り確認された。

ｔ　ＰＨＬ　（ただしＣ５＝ＱｐＦの時）・・・２．２
ｎｓｅｃｔｐＬＨ（ただしＣ５＝ｏｐＦ’の時）−５，
２ｎ５ｅｃＫＨＬ　　　　　　　　　　　　・・・０．
４　ｎ５ｅｃ／ｐＦＫＬＨ・・・０．３　ｎ５ｅｃ／ｐ
Ｆ さらに、第３０図のレベル変換器２０１は、第２３図の
場合と同様な理由により希望の特性を得ることができる
。

第３１図のレベル変換器２０１においては、トランジス
タＱｌ、Ｑ、はクランプド・トランジスｐ＝Ｑｘは充電
用出力トランジスタ、Ｑ、４　ハＰ　ＮＰエミッタ・７
オロワ・トランジスタ、Ｄ、ハＬ’ベルシフト用のシ冒
ットキ・バリア・ダイオード。

Ｄ、はレベルシフト用のＰＮ接合ダイオード、Ｄ。

はトランジスタＱ、を確実にオフさせるためのＰＮ接合
タイオード、Ｄ６は入力端子の負のノイズをフラングす
るためのシ１ットキ・バリア・ダイオードである。抵抗
Ｒｈｏ　＊　Ｒ，、、Ｒ，。はそれぞれ５Φロオーム、
８キロオーム、２０キロオームニ設定されている。駆動
トランジスタＱ、のコレクタ信号は電圧増幅器としての
ＣＭＯＳインバータを構成するＰチャンネルＭＯ８ＰＥ
Ｔ　　Ｍｐ、、とＮｆヤンネ／ｌ／ＭＯ８ＰＥＴ　　Ｍ
１４の両ゲートに印加され、両ＭＯ８ＦＥＴのドレイン
出力はスイッチ用のＰチャンネルＭＯ８Ｆ’ＥＴ　　Ｍ
ｐ、。

のゲートに印加される。Ｍｐ＋４　＋　Ｍｎ１＜　＋　
Ｍｐ！５の各地Ｗ／Ｌはそれぞれ２４／３．３２／３，
６４／３に設定されている。Ｍ　ＯＳ　　ｋ’　Ｅ　Ｔ
　　Ｍ　ｐ＋　ｓのドレイン出力は充電用出力トランジ
スタとしてのバイポーラ・トランジスタＱ、のペースに
印加されている。

かかる、第３１図のレベル変換器２０１の伝播遅延時間
およびその出力容量依存性が下記の通り確認された。

ｔｐ＋ｎ、（ただしＣ５＝ＯｐＦの時）　・・・１．９
４〜３．８４　ｎ５ｅｃｔｐＬｎ（ただしＣ５＝ｏｐＦ
’の時片・・４．６４〜５．４４　ｎ５ｅｃＫｌ（Ｌ　
　　　　　　　　　　　　＝−０，３８ｎ５ｅｃ／ｐＦ
ＫＬＨ…０．３０ｎｓｅｃ／ｐＦ さらに、第３１図のレベル変換器２０１は、下記理由に
よ、り希望の特性を得ることができる。

（１）シ璽ットキ・バリア・ダイオードＤ、の１＠方向
電圧Ｖｒｔ０．３５乃至０．４１ボルト、ＰＮ接合ダイ
オードＤ、の順方向電圧ＶＦ２は約０．７５ボルト、ト
ランジスタＱ、、Ｑ、、Ｑ、のペース・エミッタ間電圧
ｖａｇｔ　Ｉ　ＶＢＥ２　＋　ＶＢＥ４は約０．７５ボ
ルトであるため、トランジスタＱ、、Ｑ、がオンとなる
入力スレッシュホールド電圧Ｖｉｔｈは下記のようにな
る。

Ｖ１ｔｈ＝−Ｖｇｉ＋＋Ｖｒｚ＋Ｖａｇｚ＋Ｖａｇｔ＝
１．５ボルト （２）出力容量Ｃｓの放電もしくは充電を実行する出力
トランジスタＱ、、Ｑ、は出力抵抗の小さなバイポーラ
・トランジスタにより構成されているため、スイッチン
グ動作速度もしくは伝播遅延時間およびその出力容量依
存性を小さくすることができる。

（３）Ｑ＋　、Ｑ＊はクランプド・トランジスタである
ため、その蓄積時間を小さくすることができる。

（４）駆動トランジスタＱ、のコレクタ電位が上昇して
充電用バイポーラ出力トランジスタＱｓがオフからオン
にスイッチ動作するに際し、ＣＭＯＳインバータＭｐ、
４　、Ｍｎ！４はＱ、のコレクタ電位変化を増幅してＱ
、のベースに伝達するばかりでハナ＜、ＭＯＳ　　ＦＥ
Ｔ　　Ｍｐ１４　、Ｍｎｎのゲート入力インピーダンス
が極めて大きいことによりＱ、のコレクタからＱ、のベ
ースへの大きなペース電流の直接流入を禁止するととも
に、ＭｐＩｌｌの小さなオン抵抗を介してＱ、のペース
にベース電流が供給されるため、出力トランジスタＱ、
のスイッチング速度を向上することができる。第３図に
は、第１４図、第１９図、第２２図、第３３図のレベル
変換器の伝播遅延時間の出力容量依存性が一点鎖線によ
り示されており、第１図と第２図の伝播遅延時間のいず
れか一方の出力容量依存性が改善されていることが理解
できる。

次に、第６図の出力バッファ２２の複数のＣＭＯＳ　−
ＴＴ　Ｌ　ｖへｈ変換器２２１．２２２・　２２ｍにつ
いて説明す、る。これらのレベル変換器２２１゜２２２
・・・２２ｍの本質的特徴は下記の通りである。

以下余白 （１）　　各レベルｆ換器２２１　、２２２・・・”・
２２ｍの入力スレッシュホールド電圧Ｖｉ　ｔｈはＣＭ
（Ｊ８０−レベル出力電圧０．６ボルトのハイレベル出
力電圧４．４ボルトとの間に設定されている。

（２）その入力端子に供給される入力信号に応答して各
レベル変換器２２１．２２２・・・・・・２２ｍの出力
負荷容量ＣＸの放電を実行する出力トランジスタはバイ
ポーラ・トランジスタによＶ構成さねている。

さらに、出力バッ７ア２２のレベル変換器２２１．２２
２・・・・・・２２ｍの好ましい実施形態上の好適な特
徴は下記の通りである。

（３）放電用出力トランジスタＱ、。のベースを駆動す
る１駆動トランジスタＱ、のペースと内部ｍ理ブロック
２１の出力との間には高入力インピーダンス回路が接続
されている。

（４）上記（３）の高入力インピーダンス回路は内部論
理ブロック２１の複数の出力信号を論理処理する機能を
有する。

（５）放電用出力トランジスタＱｊｏと駆動ト２ンジス
タＱＩＩとは、シ璽ットキ・バリア・ダイオード付きの
クランプド・トランジスタにより構成されている。

（６）出力負荷容ｆＣＸを充電する出力トランジスタＱ
Ｉ！はバイポーラ・トランジスタにより構成されている
。

（力　制御信号に応答して放電用出力トランジスタＱ＋
ｏと充電用出力トランジスタＱ＋ｔとを同時にオフする
ことにより出力端子（ＪＵＴｌをフローティング状態に
、コントロールする機能を有する。

（８）　レベル変換器２２１．２２２・・・・・・２２
ｍは、オープン・コレクタ出力形式と々っている。

第３２図乃至第３４図および第３６図Ｖｉ、本発明の実
施例による出力バク７ア２０のレベル変換器２２１の種
々の回路例を示し、これら全てのレベル変換器は上記（
１）および（２）の本質的特徴を有している。さらに、
これらのレベル変換器は上記（３）乃至（８）の好適な
特徴のうち少なくとも一個を有している。

第３２図のレベル変換器２２１においで％　Ｑｌ。

は出力負荷容’Ｉｋ　Ｃｘを放電する九めの出力トラン
ジスタ、Ｑ、１はＱ、。を駆動するための駆動トランジ
スタ、Ｑｌ、は出力負荷容量Ｏｘを充電するための出力
トランジスタ、Ｑ８．はＱｌｌのコレクタ信号変化をＱ
ｌ　ｔのベースに伝達するための電流増幅トランジスタ
ｓ　Ｒｓｏ　ｅ　Ｒ１１ｓ　Ｑｌ４はＱｔｏのベース電
荷を放電する九めのアクティブ・プルダウン回路。

ＱＩｓはマルチ・エミッタ・トランジスタ、ＲｏはＱｕ
のコレクタ抵抗、Ｒ１，はＱｌｌのベース電荷を放電さ
せるための抵抗、Ｄ、。はＱ、のベース電荷を放電させ
るためのシ璽ットキ・バリア・ダイオード、Ｒ３４はＱ
ｌｔｒＱＩｓのコレクタ電流を制限するための抵抗、凡
ａｌはＱＣｓのペースａ抗である。

さらに、内部論理ブロック２１のＰチャンネルＭ（ＪＳ
ＦＢ’１’　ＭＩ、Ｍ２　とＮチャ７ネｋＭ（ＪｓＦＥ
ＴＭ、、Ｍ４とＫより併収された０ＭＯ８・Ｎ　Ａ　Ｎ
　Ｄゲート２１１の出力はマルチ・エミッタ・トランジ
スタＱＩｓの第１エミツタに印加され、Ｃへ１ｏｓ−Ｎ
ＡＮｐゲート２１２の出力はＱ４の第２エミツタに印加
され、０ＭＯ８−ＮＡＮＤゲート２１３の出力はＱＣｓ
の第３エミツタに印加されている。従って、レベル変換
器２２１はレベル変換機能を有するだけでなく、３人力
ＮＡＮＤゲートとしての論理処理機能を有する。

さらに、第３２図のレベル変換器２２１は、下記の理由
により希望の特性を得ることができる。

（１）トランジスタＱ１．のベース・エミッタ間電圧ｖ
ａｇｔｓは約０．７５ボルト、Ｑｌ、のベーネ・コレク
タ間の電圧ＶＢＣは約０９５５ボルト、トランジスタＱ
、。＋Ｑ＋＋のベース・エミッタ間電圧ＶＢＥ、１０Ｖ
ＢＥＩＩはそれぞれ約０．７５ボルトであるため、レベ
ル変換器２２１０入カスレツシユホールド電圧Ｖｉ　ｔ
ｈけ下記のように設定される。

Ｖｌ　ｔｈ＝−ＶＢＥｌｓ　＋ＶＢＣ１５＋Ｖａｇ３，
１　＋Ｖａｇｔ。

＝−０，７５＋０．５５＋０．７５＋０．７５＝１．３
ボルト （２）　　レベル変換器２２１の出力負荷容量Ｃｘの放
電もしくは充電を実行する出力トランジスタＱ、。。

Ｑ、１は出力抵抗の小さなバイポーラ・トランジスタに
よシ構成されているため、スイッチング動作速度もしく
は伝播遅延時間およびその出力容量依存性を小さくする
ことができる・。

（３）トランジスタＱ＋ｏ　＋　Ｑ＋＋　＋　ＱＣｓ　
＋　Ｑｌ４　＋　ＱＣｓはクランプド・トランジスタで
あるなめ、その蓄積時間を小さくすることができる。

（４）　　マルチ・エミッタ・トランジスタＱＩ８は論
理処理機能を有しているので、マスタースライス方式又
はゲートアレイ方式の論理用半導体果槙回路装ｆｉｆｃ
の設計自由度が向上する。

しかしながら、かかる第３２図のレベル変換器２２１Ｋ
ｋイーＣ１ｆｉ、０ＭＯ８−ＮＡＮＤケート２１１の出
力がローレベルの場合ＶＣ＃ｉ抵抗Ｒｓｓ　＊　ＱＣｓ
のベース・エミッタ接合を介して電源電圧ＶＣＣから０
ＭＯ８−ＮＡＮＤゲート２１１の出力に０．４ミリアン
ペアという大きな電流が常に流れこむ九め、ＣＮ０８−
ＮＡＮＤゲート２１１ＯＮチャンネルＭＯ８ＦＥＴＭ、
、Ｍ、＋７）比Ｗ／Ｌｅ　１００／３と大きな値として
オン抵抗ＲＯＭを小さな値としなければならない。これ
は集積回路装ｇＬＩＣの集積密度の低下をも九らすばか
りでなく、両ＭＯ８ＦＥＴＭ８．Ｍ４のゲート容量本増
大するため、０ＭＯ８−ＮＡＮＤゲート２１１のスイッ
チング速度が低下するという問題が本発明者の検討によ
り明らかとされた。

第３３図は、上記問題を解決するために開発されたレベ
ル変換器２２１１７）回路図を示し、第３２図のマルチ
・エミッタ・トランジスタＱ４は下記に説明する高入力
インビータ゛ンス回路によって置換されている。

すなわち、第３３図においてかかる高入力インビータン
ス回路ＦｉＰＮＰ入力トランジスタＱｌｆ。

Ｑ、、、ＮＰＮエミッタ・７オロワ・トランジスタＱ＋
ｓ＋シ嘗ットキ・バリア・ダイオード１）、、、Ｄ、、
。

抵抗Ｒ，。、Ｒ，、、Ｒ，、によって構成されている。

さらにレベル変換器２２１は、ＰＮＰトランジスタＱ、
、、ＮＰＮ）ランジスタＱ、。、ＰＮ接合ダイオードＤ
、４．抵抗Ｒ，，によって構Ｆ！ｔされるととも罠出力
端子ＯＵ　’ｌ”　、を７０−ティング状態に制御する
ための制御回路を含む。

この制御回路のｐＨ’）ランジスタＱ、。のベースは、
内部論理ブロック２１内のＰチャンネルＭＯ８ＦＥＴＭ
、とＮチャンネルＭＯ８ＦＥｉ’Ｍ。

とによって構成された０ＭＯ８−ＮＡＮＤゲート２１ノ
のイネーブル信号ＥＮによりて駆動される。

尚、かかる０ＭＯ８−ＮＡＮＤゲート２１１の入力ＫＶ
ｉ反転イネーブル信号ＥＮが印加されている。

さらに、この制御回路がレベル変換器２２１に付加され
たために、上述の高入力インピーダンス回路にさらにＰ
ＮＰ入力入力ンジスタＱｎとシ四ットキ・バリア・ダイ
オードＤＩｉｌとが付加されている。

従って、イネーブル信号ＥＮがローレベルとなるとレベ
ル変換器２２１のトランジスタＱ＋ｏ　ｐ　Ｑｕ　＊Ｑ
ｌｌ　ｅ　ＱＣｓが同時にオフになるため、その出力端
子ＯＵ’ｒ、はフローティング状態となる。

一方、イネーブル信号ＥＮがハイレベルとなると、レベ
ル変換器２２１１２人力ＮＡＮＤゲートとしては論理処
理機能も同様に有しているため、集積回路装置ＩＣの設
計自由度が同上する。

さらに１シ冒、トキ・バリア・ダイオードＤＩｌ　ｌＤ
Ｉ！　ｌ　Ｄｌｇ（Ｄ順方向電圧Ｖｒｘｔｅ　Ｖｙｌｘ
　＋　Ｖｅｘｓ　　Ｆｉｏ、３５乃至０．４１ボルト、
ＰＮＰ入力入力ンジスタＱＢ　ｒ　ＱＣｓ　ｒ　ＱＣｓ
のベース・エミッタ間電圧ＶＢＫ１７　＊　ｖａｇｘｓ
　＋　ＶＢＥ１９　Ｈ約０．７５　ホｈ　）　、　Ｎ　
ＰＮトランジスタＱ＋ｏ　＊　Ｑｔｔ　＋　Ｑｔ。のベ
ース・エミッタ間電圧ＶＢｇｌＧ　、ｖＱｇｌｌ　ｅ　
ＶＢＪＣ１６は約０．７５ボルトでめる次め、例えばＰ
ＮＰトランジスｆＩＱ□のベースに印加される０ＭＯ８
−ＮＡＮＩ）ゲート２１１の出力電圧に関してトランジ
スタＱ１０１Ｑ、ｌｌがオンとなる入力スレッシュホー
ルド電圧Ｖｉ　ｔｈは下記のようになる。

ＶＨｈ＝−Ｖｓｚｘｔ　＋Ｖａｇｌｓ　＋ＶＢＫ１１　
＋Ｖｎｇ１゜＝１，５ボルト さらに、出力負荷容量ＣＸの放電もしくは充電を実行す
る出力トランジスタＱ＋ｏ＊　ＱＣｓは出力抵抗の小さ
なバイポーラ・トランジスタにより構成されているため
、スイッチング速度もしくは伝播遅延時間およびその出
力容量依存性を小さくすることができる。ま九、トラン
ジスタＱ１゜＋Ｑ＋ｔ＋ＱＣｓ＋　Ｑｔ４＋　Ｑ＋。は
クランプド・トランジスタである九め、その遅延時間を
小さくすることができる。

しかしながら、第３３図のレベル変換器２２１において
も同様に、０ＭＯ８−ＮＡＮＤゲート２１１の出力がロ
ーレベルの場合に、ＰＮＰ入力入力ンジスタＱ　ｓ　ｔ
のベースから無視できない電流がこのグー）２１１の出
力に流れ込むため、上述の問題が完全には解決できない
ことが本発明者の検討により明らかとされ念。

第３４図はかかる問題をほぼ完全に解決するためＫｆｉ
終的に解決され念レベル変換器２１１を示Ｌ、第３２図
のマルチ・エミッタ・トランジスタＱ□は下記に説明す
るようＫＭ０８ＦＥＴによって構成された高入力インピ
ーダンス回路によって置換されている。

ナなわち、第３４図においてかかる隅入力インピーダン
ス回路はＮチャンネルＭＯ８ＦＥＴＭ、。

Ｍ、！、Ｍ、、、ＰＮ接合ダイオードＤ１４によって構
成されている。Ｍ□、ＭＨ，ＭＢのドレイン・ソース径
路は並列接続され、各ゲートは内部ＷａＭｉブロ、り２
１の０ＭＯ８−ＮＡＮＤゲート２１１，２１２゜２１３
にそれぞれ接続され、ま友これらのドレイン・ソース径
路にはＰＮ接合ダイオードＤＩ４が直列に接続されてい
る。

ま念、抵抗凡、。、Ｒ□、几。、Ｒ工、凡！４　＊　Ｒ
８１は、それぞれ２キロオーム、４キロオーム＋１０’
？。

オーム、４キロオーム、５０〜７５オーム、１６キロオ
ームに設定されている。トランジスタＱ、。。

ＱＩＩ　＋　ＱＣｓ　＋　Ｑ１０の各エミッタ面積は、
それぞれ、６７２ｐｒｒ１．１３２ａｒｒｆ、　３６３
ａｒｒｌ、　１８７ｔｔｒｒ！。

２４２μｒｒｆＶｃ股足されている。

さらに１かかるレベル変換器２２１においてはその論理
処理機能をさらに向上するため、駆動トランジスタＱＣ
ｓと同一エミツタ面＆を有する第２駆動トランジスタＱ
、。がＱＩＩと並列に接続され、上記高入力インピーダ
ンス回路と同様ＫＮチャンネルＭＯ８Ｐ’ＨＴＭ、４．
Ｍ、、、Ｍ、。、ＰＮ接合ダイオードＤ、、、抵抗几８
．により１１４ｈＸされた第２高入力インピーダンス回
路を構成し、このレベル変換器２２１を６人カコンプレ
ックス・ゲート回路としての論理処理機能を有している
。

さらに、このレベル変換器２２１　Ｋｋ−１、内部論理
ブロック２１からローレベルのイネーブル傷号ＥＮが供
給された場合に、その出力端子ＯＵＴ。

を７０−ティング状態に制御するための制御回路が同様
に付加されている。この制御回路は、ＮチャンネルＭＯ
８ＦＥＴＭ、、、　トランジスタＱ！Ｉ＋Ｑ＊ｔ　＋　
ＱＣｓ　ｐ抵抗Ｒ６゜、几、２．几４！　ｌ　”４３　
ｍ７曹ツトキ・バリア・ダイオードＩ）ｔｅ　ｌ　１）
＋ｔ　ｅ　Ｉ）ｔａ　ｔＤｌ。によって構成されている
。

さらに１第３４図のレベル変換器２２１においては、６
つのＭ　Ｑ　Ｓ　Ｆ　Ｅ　Ｔ　Ｍ　ＩＩ・・・・・・Ｍ
、６の各ゲートにおける入力スレッジ１ホールド［圧を
ＣＭＯＳローレベル出力電圧０．６ボルトと０Ｍ０８）
１イレベル出力電圧４゜４ボルトとの間の中間値２．５
ボルトに設定する九め、Ｍ、、・・・・・・Ｍ、６の比
Ｗ／Ｌは下記の如く設定されている。尚、この時、ＭＩ
ｌ・・・・・・ＭＩ、のしきい値電圧ＶＴＨは約０，７
５ボルトに設定され、ＰＮ接合ダイオードＤ、４の順方
向電圧ＶＦ１４は０．７５ボルトに設定され、またＭｌ
ｌ・・・・・・Ｍｔｅｏチャンネル・コンダクタンスβ
。［６０Ｘ１０−’［１／オーム］に設定されている。

ＭＯ８ＦＥＴＭ、、のみがオンしている場合を考え、そ
のゲート電圧ＶＸ、ゲート・ンース間電圧ＶＧ’ｌ＋ド
レイン寛流ＩＤ＋　　ドレイン電圧ＶＹ等について計算
する。尚、この時Ｍ、　Ｆｉ飽和領域にバイアスされて
いるものと考える。

Ｖｘ　＝　Ｖ　ａｓ　＋　ＶＦＩ　４　　　　　　　　
　　　　・・・（１）ＶＹ”’ＶＣＣ’　　Ｒ’ｓｓ　
’　１０（１）式と（２）式より、 ・・・（３） Ｖｙ＝Ｖａｍ１１＋Ｖａｇｘ。

（３）式と（５）式とから、 ・・・（５） （４）式と（６）式より、 ・・・（力 Ｖｃｃが５ボルト＊ＶＢＥ１１とＶＢＥＩＯとが０．７
５ボルト、Ｒ５，が１６キロオーム、β０が６０Ｘ１０
−・［１／オームコ、Ｖｘが２．５ボルト＋■Ｆ１４が
０．７５ポル）ＩＶＴＨが０．７５ボルトの条件を上記
（７）式に入れると１ ところで、Ｖｘが上昇することによりＶｙが低下し、ト
ランジスタＱ、。＋Ｑｏがオフとなること忙対応するＶ
Ｘが入力スレッシュホールド電圧として考えられる。

トランジスタＱ、。＋Ｑ＋＋がオフとなるドレイン電圧
ｖＹは、下記のように求められる。

＝７．２９−一 かくして、Ｍｌｌ・・・・・・Ｍ、６の比Ｗ／Ｌは２２
／３に設定することにより、レベル変換器２２１の入力
スレッシュホールド電圧？　２．５ボルト［２定できる
Ｏ 以上の構成を有する第３４図の実施例において＃−１、
下記の伝播遅延時間およびその出力容量依存性を有する
ことが本発明者により確認された。

ｔｐＨｘ、　（７だしＣ５＝ＯｐＦＯ時）−印・８．８
ｎｓｅｃＩｐＬｎ　（ｆ／−だしＣ５＝ＯｐＦの時）　
＝−−７，８ｎ５ｅｃＫＨＬ　　　　　　　　　　＝＝
　０；Ｈ，ｎ５ｅ６　／　ｐＦＫ　ＬＨ”’　”’　０
：０１　’ｎ５ｅｅ　／　ｐ　Ｆ第５図には、第３４図
の実施例のレベル変換器の伝播遅延時間の出力負荷容゛
撒依存性が一点鎖線により示されておりｓｔｇｌと第２
の伝播遅延時間ｊＰＨＬ　、　１ＰＬＨのそれぞれの出
力容量依存性ＫＨＬ。

ＫＬＨが改善されていることが理解できる。

ま九、第３４図のレベル変換器２２１Ｆｉ、下記の理由
により希望の特性を得ることができる。

（１）上述し念如＜、トランジスタＱ１゜、Ｑ３．のペ
ース・エミッタ間電圧Ｖ　Ｂ　１１０　＊　Ｖ　Ｂ　Ｂ
　１１に関し、電源電圧Ｖｃｃ　、抵抗孔８．　、　Ｉ
ＱＩ　（Ｊ　Ｓ　１；”　Ｅ　’ｌ’Ｍ、、・Ｍ、。

のチャンネル・コンダクタンスβ０およびしきい値電圧
■ＴＨ＃夕゛イオードＤＩ４の順方向電圧ＶＰ１４に対
応して、ＭＯ８ＦＢＴＭ、、・・・Ｍ、６の比Ｗ／Ｌを
設定することにより、レベル変換器２２１の入力スレッ
シュホールド電圧を０．６ボル）（！：４．４ボルトの
間の２．５ボルトに設定することができる。

（２）出力負荷容量Ｃｘを放電と充１！を実行する出力
トランジスタＱ、。、ＱＩＩは出力抵抗の小さなバイポ
ーラ・トランジスタにより構成されている比め、スイッ
チング動作速度もしくは伝播遅延時間およびその出力容
量依存性を小さくすることができる。

（３）駆動トランジスタＱＩＩのベースと内部論理ブロ
ック２１の出力との間にはＭＯ８ＦＥＴＭ、、によ）す
・構成され次高入力インピーダンス回路が接続されてい
る念め、ＭＯ８ｌｉ’ＥＴＭ、、のゲートから内部論理
ブロック２１の０ＭＯ８−ＮＡＮＤゲート２１１の出力
に流入する電流を無視できるレベルまで低減することが
でき、０ＭＯ８，ＮＡＮＤゲート２１１のＮチャンネル
ＭＯ８ＦＥＴＯ比Ｗ／Ｌの著しい増大を防止することが
できる。

（４）高入力インピーダンス回路のＭＯ８ＦＥＴＭ、、
。

Ｍｌ、　、　Ｍ　、、は３人力ＯＲ＆ｉｉ＋理を冥行す
るため、レベル変換器２２１の論理処理機能が向上する
。

（５）２つの駆動トランジスタＱ＋ｔ＋Ｑ＊。もＡＮＤ
論理を実行する几め、レベル変換器２２１の論理処理機
能がさらに向上する。

（６）トランジスタＱ＋ｏ　＊　Ｑｔｔ　＋　Ｑｕ　＋
　Ｑｔ４　ｅ　Ｑｔ。

はクランプド・トランジスタであるため、その蓄積時間
を小さくすることができる。

（カ　イネーブル信号ＥＮをローレベルとすることＫよ
りレベル変換器２２１の出力トランジスタＱ１゜。

Ｑｔｔが同時にオフとなって出力端子ＯＵＴ、がフロー
ティング状態となり、この出力端子０ＵＴ１と他の火水
しない論理回路の出力端子とを接続し次並列運転に際し
、この出力端子ＯＵＴ、の信号レベルを内Ｗ５論理ブロ
ック２１の出力と無関係とすることができる。

第３６図は本発明の他の実施例によるレベル変換器２２
１の回路例を示し、その出力端子ｕ　ｕ　’ｒ　。

はオープン・コレクタ出力形の他のＴＴＬレベル論理用
半導体集積回路装略装Ｃ’の出力端子と共通接続され、
この共通接続点は２キロオームの負荷抵抗孔、。。を介
して５ボルトの電源電圧Ｖｃｃに接続されている。

オープン・コレクタ出力形のＴ　’１’　Ｌレベル回路
装置ＩＣ’は、特に限定されないが、シｖｓットキ・バ
リア・ダイオードＤ、、Ｄ、、Ｄ、、マルチ・エミッタ
・トランジスタＱ４０＋クランプド・トランジスタＱ４
ｓ乃至Ｑ４４．抵抗■も、０乃至Ｒ４，、ＰＮ接合ダイ
オードＤ４ＶＣより構成されている。し７かし、出力ト
ランジスタＱ４Ｓのコレクタはオープン・コレクタ出力
として出力端子としての４３番端子に接続される一方、
回路装置ＩＣ’の内部においてはいかなる回路素子も電
源電圧Ｖｃｃと出力トランジスタＱ４．のコレクタとの
間に接続されていない。

第３６図のレベル変換器２２１においても、回路装置Ｉ
Ｃの内部においていかなる回路素子も電源電圧Ｖｃｃと
出力トランジスタＱ＋６のコレクタとの間に接続されて
いない点を除けば、第３４図のレベル変換器２２１と全
く同様に形成されている。

かくして、回路装置ＩＣの出力端子と回路装置ＩＣ’の
出力端子とは、いわゆるワイヤード・０几回路の形態に
接続されている。また、イネーブル信号ＥＮをローレベ
ルとすることによりレベル変換器２２１の出力トランジ
スタＱｓｏを強制的にオフせしめ、出力端子０ｔＪＴ、
のレベルを内部論理ブロック２１の出力と無関係にする
ことができる。

第３７図は、本発明の実′施例による論理用半導体集積
回路装置ＩＣの半導体チップ表面における各回路ブロッ
クのレイアウトを示している。

半導体チップ３００の中央部（破１ＩｓｌｏＶＣ１Ｉ！
ｔＩまれた領域）Ｋは０Ｍ０８回路（純ＣＭＯＳ回路、
又は準ＣＭＯＳ回路）によって偏成された内部論理ブロ
ック２１が配線され、半導体チップ３００の上辺部（破
線！、によって囲まれ次領域）Ｋは第３１図の入力レベ
ル変換器（内部が斜線を施された三角形で示す）が複数
個さらに第３４図の出力レベル変換器（内部が白の三角
形で示す）が複数個それぞれ交互に配置され、同様に半
導体チップ３００の右辺部（破ａｐｔ　Ｋよって囲まれ
次領域）、下辺部（＆１．線７１によりて囲まれた領域
）。

左辺部（破ｍｉｓ　によってＦＩＪＡまれた領域）には
それぞれ第３１図の入力レベル変換器が複数個さらＫＩ
！３４図の出力レベル変換器が複数個交互に配置されて
いる。

上辺部！、の上には入力レベル変換器の個数に対応した
個数の入力用ポンディングパッド（太い実線の四角形で
示す）と出力レベル変換器の個数に対応した個数の出力
用ポンディングパッド（細い実線の四角形で示す）とが
配置され、各入力レベル変換器の入力部は各入力用ポン
ディングパッドと対面し、各入力レベル変換器の出力部
は内部論理ブロック２１と対面し、各出力レベル変換器
の入力部は内部論理ブロック２１と対面し、各出力レベ
ル変換器の出力部は各出力用ボンティングバットと対面
している。

右辺Ｍｌｔの右の複数の人力用ポンディングパッドと複
数の出力用ポンディングパッド、下辺部！、の下の複数
の入力用ポンディングパッドと複数の出力用ポンディン
グパッド、左辺部１４の左のｉｆｆの入力用ポンディン
グパッドと複数の出力用ポンディングパッドは、上辺部
ｌ、の場合と同様に配置されている。

右辺部１２ｅ下辺部！８．左辺部１４内の入力レベル変
換器の入・出力部の方位と出力レベル変換器の入・出力
部の方位とはそれぞれ、上辺部ｌ。

の場合と同様である。

１１１、源電圧Ｖｃｃを供給するための電源用ボンティ
ングパッド３０は半導体チップ３００の四つのエッチ部
のうち少なくと本ひとつに配置され、接地電位点に接続
するための接地用ポンディングパッド３１け上記四つの
エッチ部のうち少なくともひとつに配置されている。

かかる第３７図に示し念レイアウトの半導体チップ３０
０の裏面は、第３８図の金１４１Ｊ−ドフレームＬＰの
タブリードＬＴの表面に物理的かつ電気的忙密着して接
続される。

第３８図のリードフレームＬ、においては、このリード
フレームＬｙＦ１半導体チップ３００の右上部に対応し
たリード部分り、、Ｌ、。、わく部分Ｌｏ＋斜線を付し
念ダム部分ＬＤを有している。しかし、実際は半導体チ
ップの右下部、左下部、左上部に対応した部分について
もこれと同様であるため、リードフレームＬｒＶ’ｉ斜
線を付したダム部分によってわく部分Ｌ’＋１＋　　リ
ード部分り、〜Ｌ６４．タブリードＬＴが互いに連結さ
れた構造の金属被加工薄板である。

半導体チップ３００の裏面がタブリードＬ丁の表面に接
続された後に、下記のボンディングワイヤ（例えば金線
又はアルミニウム線など）の配線が行なわれる。

市販のワイヤボンデイン装置を用いることＫより、ワイ
アｊ６により電源用ポンディングパッド３０とリード部
分Ｌｔｓ４とが電気的に接続され、さらに順次して、ワ
イアＩｓ　Ｋ、ｊ：ｖ入力用パッドとリード部り、とが
、ワイアノ、により出力用ノ（ラドとリード部分り、と
が、ワイアｌｓにより入カバ、ドとリード部分り、とか
、ワイア１．により出力用パッドとリード部分Ｉｓ　と
が、ワイア１ＩＧＫより入力用パッドとリード部分り、
とが、ワイアｇ＋＋により接地用ボンティングパッドと
タブリードＬＴとの間がそれぞれ電気的に接続される。

上述のワイアの配線が完了した後のリードフレームＬＴ
と半導体チップ３００とは樹脂封止用の金型に納入され
、リードフレームＬ、のタ゛ム部ＬＤの内側圧液状の樹
脂が注入される。かかるダム部ＬＩ５はその外部に樹脂
が流出することをさまたげる。

かかる樹脂が固化し念後、一体の構造となったリードフ
レームＬ、と半導体テップ３００と樹脂とは金型から取
り出され、さらにフレス機械等によってダム部ＬＤを除
去することＫより各リード部分り、〜Ｌａ４の間が電気
的に分離されることができるＯ 同化樹脂の外部に突出した各リードＬ、〜Ｌ６４は必要
に応じて下側にまげられ、第３９図の完成図に示すよう
に樹脂３０１によって封止された論理用半導体集積回路
装置ＩＣが完成する。同体に示すように、かかる回路装
置ＩＣは半導体チップ３００より発生する熱を封止構造
外部に積極的に逃がすための特別な放熱フィンを具備し
ていない。

もし、かかる放熱フィンを取９つけると、回路装置ＩＣ
のコストが不所望に増大する。

ま念、半導体チップの封止方法としては、上述の樹脂封
止方法のほかに、セラミック封正方法と金属ケースを用
いる方法が考えられるが、回路装置ＩＣのコストの点か
ら考えると、上述の樹脂封止方法が最も有利である。

第３７図乃至第３９図の図面を用いた実施例による論理
用半導体集積回路装置ＩＣにおいては、入力バッファ２
０としての入力レベル変換器２０１　。

２０２・・・・・・２０ｎの総数が１８〜５０．内部論
理ブロック２１としてのＣＭＯＳゲート２１１゜２１２
・・・・・・２１１の総数が２００〜１５３０．出力バ
ッファ３０としての出力レベル変換器２２１゜２２２・
・・・・・２２ｍの総数が１８〜５０と半導体チップ３
００が大規模半導体集積回路装置となっているにもかか
わらず、下記の理由により回路装置ＩＣを放熱フィン・
レス構造とすることができた。

すなわち、内部論理ブロック２１としての各０Ｍ０８ゲ
ート２１１，２１２・・・・・・２１／のゲート轟友り
の消費電力は０．０３９ミリワツトと極めて小さい之め
、ゲート数２００〜１５３０の内部論理ブロック２１全
体の消費電力は７．８〜５９．６７ミリワツトと極めて
小さい。Ｗ、３１図の実施例による入力バッファ２０と
しての各入力レベル変換器２０１．２０２・・・・・・
２Ｏｎは多くのバイポーラ・トランジスタを含んでいる
ので、各変換器１個当りの消費電力は２．６ミリワツト
と大きく、変換器数１８〜５０の入力バッファ２０全体
の消費電力Ｖｉ４６．８〜１３０ミリワットと大きい。

第３４図の実施例による出力バッファ２０としての各出
力レベル変換器２２１．２２２・・・・・・２２ｍも多
くのバイポーラ・トランジスタを含んでいるので、各変
換器１個当りの消費電力は３．８ミリワツトと大きく、
変換器数１８〜５０の出力バッファ２２全体の消費電力
は６８．４〜１９０ミリワツトと大きい。

上述のデータから、変換器数１８の入力バッファ２０．
ゲート数２００の内部論理ブロック２１゜変換器数１８
の出力バッファ２２の回路装置ＩＣにおいては、第３７
図の半導体チップ表面の中央部１ｏでは全体の６．４パ
ーセントの熱が発生されるのに対し、較辺部１８．ｌｘ
、ｌｓ−Ａ！４合計で９３．６パーセントの熱が発生さ
れる。

ま念、変換器５０の入力バッファ２０．ゲート数１５３
０の内部論理ブロック２１．変換器数５０の出力バラフ
ッ２２０回路装置ＩＣにおいては、第３７図の半導体チ
ップ表面の中央部１ｏでは全体の１５．８パーセントの
熱が発生され、各辺部１＋　、ｌ＊−Ａｉｓ、Ｊ４合計
で８４．２パーセントの熱が発生される。

ところで、第３７図に示すよ５にわずかの熱を発生する
内部論理ブロック２１はチップの沖央部！。に配置され
大量の熱を発生する入力バッ７ア２０と出力バッファ２
２とはチップの各辺部／Ｉ１１＊　＊　Ｉｓ　ｅ　１４
　Ｋ配置されるため、第３８図から各辺部Ｉｔ　、／！
　、Ｉｓ　、１４の大量の熱はタブリードＬＴと接地用
リードとしてのリード部分Ｌｔ　’に介して回路装置Ｉ
Ｃの外部（特にプリント基板ＶＣＩＣが実装された場合
、プリント基板のアースライン）に取り出されるはかり
ではなく、多数のボンディングワイアと各リード部分り
、・・・・・・Ｌ６４とを介して回路装置ＩＣの外部（
特にプリント基板に１０が実装された場合、プリント基
板の信号ラインと電源ライン）に取り出されることがで
きる。

上記実施例とは反対にチップの中央部ｔｏに大量の熱を
発生する入力バッファ２０と出力バッファ２２を配置し
、中央部ｌｏの周辺に内部論理ブロック２１を配置した
場合は、中央部！。の大量の熱が回路装置ＩＣの外部に
容易に取り出されないことが、本発明者による計算より
確認され念。

上記の理由により、上記実施例の回路装置ＩＣ次、かか
る回路装置ＩＣを樹脂封止構造としたため、ＩＣのコス
トを大幅に低減することが可能となった。

第４０図は、第３７因乃至第３９図の図面を用いた実施
例による論理用半導体集積回路装置ＩＣと他のＴＴＬレ
ベルの論理用半導体集積１目１路装置４０１．４０２・
・・・・・４０ｎ、５０１乃至５０５゜６００とをプリ
ント基板に実装することにより構成され次電子システム
のブロックダイアダラムを示している。

四回において、ＴＴＬレベルの出力を有する装置４０１
，４０２・・・・・・４０ｎの各出力は回路装置ＩＣの
入力ＩＮ、、ＩＮ、・・・・・・ＩＮｎＫそれぞれ供給
され、回路装置ＩＣの出力はＴＴＬ人力レベルの装置５
０１・・・・・・５０５の入力に供給されている。

さらに、回路装置ＩＣの出力ｏｕ’ｒ、と装置６００の
出力とが共通接続されることにより、固装置ＩＣ，６０
０は並列運転を実行する。

回路装置ＩＣの入力バッファ２０と出力バッファ２２と
に大量に発生する熱はプリント基板のアースライン、電
源ライン、入力信号ライン、出力信号ラインに放散され
ることができる。

また、出力バッファ２２に供給されるイネーブル信号Ｅ
Ｎをローレベルに設定するとその出力ＯＵＴ、、０ＬＪ
Ｔ、・・・・・・ＯＵＴｍはフローティング状態となり
、装置１５０１．５０２，５０３の入力レベルは装置６
００の出力レベルによって設定される。

また、入力バッファ２０と！！！４０１，４０２・・・
・・・４Ｏｎとの間のインターフェースで高速度が得ら
れ、内部論理ブロック２１と入カバ、ファ２０との間の
インターフェースで高速度が得られ、出力バッファ２２
の内部論理ブロック２１との間のインターフェースで高
速度が得られ、装置１５０１・・・・・・５０５と出力
バッファ２ｏとの間のインターフェースでも高速度が得
られる。

［効果］ 以上の実施例によれば、下記の如く理由より、好ましい
効果を得ることができる。

（１）　　入力レベル変換器２０１の出力容量Ｃ３の充
電もしくは放電を実行する出力トランジスタをバイポー
ラ・トランジスタによりて構成することにより、ＭＯ８
ＦＥＴと比較してバイポーラ・トランジスタは小さな素
子寸法でもその出力抵抗が小さくその電流増幅率が大き
く、大きな充電、電流もしくは放電電流が得られるとい
う作用により、入力レベル変換器の伝播遅延時間および
その出力容量依存性を小さくすることができる。

（２）入力レベル変換器２０１ＶＣおいては、飽和領域
に駆動されるバイポーラ・トランジスタのペースとコレ
クタとの間に岐多数キャリア動作を実行するシ冒ットキ
・バリア・ダイオードが接続されているｔめ、コレクタ
層からペース層中への少数キャリアの注入を低減できる
念め、その蓄積時間を小さくすることができる。

（３）　　好ましい実施例による入力レベル変換器２０
１においては、高入力インピーダンスおよび電圧増幅機
能を有するＭＯＳバッファを介して駆動トランジスタＱ
ｔのペース信号又はコレクタ信号が充電用バイポーラ出
力トランジスタＱ８のペースに伝達することにより、こ
のＭＯ８バッファの高入力インピーダンスおよび電圧増
幅機能の作用により、出力トランジスタＱ、の動作速度
が向上される。

（４）好ましい実施例による入力レベル変換器２０１に
おいては、入力端子ＩＮ、と駆動トランジスタＱ、との
間にはＰＮＰエミッタ・７オロワψトランジスタＱ、と
ＰＮ接合ダイオードＤ４とを接続することにより、入力
レベル変換器２０１の入力スレ、シュホールド電圧を適
正に設定できるばかりでな（、ＰＮＰ）ランジスタＱ、
の電流増幅作用によｐそのペースにおける入力インピー
ダンスが向上するため、入力端子ＩＮＩＫ接続されるＴ
ＴＬレベルの信号源の出力インく−ダンスの影響を低減
することができる。

（５）出力レベル変換器２２１の出力負荷容量Ｃｘの充
電もしくは放電を実行する出力トランジスタをバイポー
ラ・トランジスタによって構成することにより、Ｍ０８
ＦＥ’ｌ’と比較してバイボー２・トランジスタは小さ
な素子寸法でもその出力抵抗が小さくその電流増幅率が
大きく、大きな充電電流もしくは放電電流が得られると
いう作用により、出力レベル変換器の伝播遅延時間およ
びその出力容量依存性を小さくすることができる。

（６）　　出力レベル変換器２２１においては、・飽和
領域に駆動されるバイポーラ・トランジスタのペースと
コレクタとの間には多数キャリア動作を実行するシ菅ッ
トキ・バリア・ダイオードが接続されているため、コレ
クタ層からペース層中への少数キャリアの注入を低減で
きるため、その蓄積時間を小さくすることができる。

（７）好ましい実施例による出力レベル変換器２２１に
おいては、内部論理ブロック２１の出力と駆動トランジ
スタＱ８．のペースとの間には高入力インピーダンスＭ
Ｏ８回路を接続するととＫよジ、このＭＯ８回路のＭＯ
８１ｉ’ＥＴのゲートから内部論理ブロック２１の出力
に流入する電流を無視できるレベルまで低減することが
できるため、内部論理ブロック２１の出力回路の集積密
度の低下およびスイッチング速度の低下を防止すること
ができる０ （８）好ましい実施例による出力レベル変換器２２１に
おいては、高入力インピーダンスＭＯ８回路に内部論理
ブロック２１の複数の出力信号を論理処理する機能をも
たせることＫより、マスタースライス方式又はゲートア
レイ方式の論理用半導体集積回路装置ＩＣの設計の自由
度を向上することができる。

（９）好ましい実施例による出力レベル変換器２２１に
おいてＦｉ、イネーブル信号ＥＮＶＣよって出力端子Ｏ
ＵＴ、を７０−ティング状態に制御するための制御回路
が配置されているため、この出力端子０ＵＴ１と他の論
理回路の出力端子とが共通接続され九場合に１この共通
出力端子のレベルを他の論理回路の出力によって設定す
°ることができる。

α１　好ましい実施例によれば、純ＣＭＯＳ回路又−は
準ＣＭＯＳ回路によって構成することによりその消費電
力が低減され念内部論理ブロック２１を半導体チップ表
面の中央部に配置し、複数のバイボーク・トランジスタ
を含みその消費電力の大きな入力レベル変換器２０１・
・・・・・と出力レベル変換器２２１とを半導体チップ
表面の周辺部に配置することにより、熱放散が容易とな
りたため、論理用半導体集積回路装置工Ｃ′Ｉ＆：放電
フィン・レス構造としてのコストを低減することができ
た。

αυ　好ましい実施例によれば、論理用半導体集積回路
装置ＩＣを樹脂封止構造としたため、そのコストを低減
することができた。

（の　一方、入力レベル変換器２０１の入力端子ＩＮ、
はＭＯＳＦＥＴのゲートに印加されるのではなくシ璽ッ
トキ・バリア・ダイオードＤ、のカソードもしくはＰＮ
ＰトランジスタＱ、のペースに印加されているため、入
力端子ＩＮ、に印加されるサージ電圧に対する破壊強度
を向上することができた。

以上本発明者によづてなされ九発明を実施例にもとづき
具体的に説明し念が、本発明の上記＊施例に限定される
ものではなく、その要旨を逸脱しない。

例えば、第６図においては、入力バッファ２０のレベル
変換器２０１．２０２・・・・・・２ＯｎはＥＣＬ−０
Ｍ０８レベル変換ｔ−実行し、出力バッ７ア２２のレベ
ル変換器２２１．２２２・・・・・・２２ｍは０ＭＯ８
−ＥＣＬレベル変換を実行するように構成することも可
能である。このためＫは、入力バッファ２０．内部論理
ブロック２１．出力バッファ２２をグランドレベルと負
の電源醒圧−Ｖ■で動作させれば良いことけ首うまでも
ない。さらに同様に、第６図においては、入力バッファ
２０のレベル変換器２０１　、２０２−・・・２０ｎｔ
：ｔ　ｉ”　Ｌ　−０ＭＯ８レベル変換を実行し、出力
バッファ２２のレベル変換器２２１　、２２２””２２
ｍＶｉＣＭＯＳ−ｉ”Ｌレベル変換を実行するように構
成することも可能である。

さらに、第１４図乃至第２１図、第２３図乃至第２６図
、第２９図乃至第３０図の実施例において、第３１図の
ＰＮＰ・エミッタ・７オロワ・トランジスタＱ、、ＰＮ
接合ダイオードＤ！を付加しても良い。

を危、ＭＯＩＰＥＴの比Ｗ／Ｌの分毎りを３としている
のは、ＭＯ８Ｆ’ＥＴのチャンネル長りを３μｍとして
いるためであり、現在ホトリングラフイーの改良により
このチャンネル長りは２μｍ。

１．５μｍさらＫ　Ｉ　Ａｍ以下に微細化が進め・られ
、これに対応して比Ｗ／Ｌの分毎りは小さくなるであろ
う。

着た、この微細化に伴りてバイポーラ・トランジスタの
素子寸法の縮小化を進められ、回路内の抵抗の抵抗値の
変更も生じるであろう。

ｆた封止樹脂３０１よｐの多数のリードＬ、・・・Ｌ６
４の取り出し方法も第３９図の実施例に限定されない。

封止樹脂３０１の外形を長方形ではなくほぼ正四角形と
し、全４辺から多数のリードＬ１・・・Ｌ、４を取り出
す方が、リードフレームＬＴと回路装置ＩＣの小型化に
適切でＴｏＤ、プリント基板上での実装密度が向上され
る。

［利用分野］ 以上の説明では主として本発明者によってなさ九九発明
を論理用半導体集積回路装置に適用した場合について説
明したが、それに限定されるものではない。

例えは、半導体チップ上には入力バッファ２０゜内部論
理ブロック２１．出力バッファ２２だけではなく、必賛
に応じてバイポーラ・アナログ回路。

ＭＯＳ・アナログ回路、Ｐチャンネル八１０８・ロジッ
ク、ＮチャンネルＭＯ８・ロジック、１！Ｌ回。

路、ＥＣＬ回路のいずれかが半導体チップ上に配置され
ることも可能であることは言うまでもない。

【図面の簡単な説明】

第１図は本発明に先立って本願発明者によって検討され
念ところの論理用半導体集積回路装置ＩＣのブロック図
を示し、 第２因は本発明に先立りて本願発明者によって検討され
た入力バッファの回路図を示し、第３図は第２図の入力
バッファの伝播遅延時間の出力容量依存性を示し、 第４図は本発明に先立りて本願発明者によって検討され
た出力バッファの回路図を示し、第５図は第４図の出力
バッファの伝播遅延時間の出力負荷容量依存性を示し、 ｉ６図は本発明の＊施例による論理用半導体集積回路装
置のブロック図を示し、 第７図と第８図とは第６図の回路装置の０ＭＯ８−ＮＡ
ＮＤゲート２１１の回路例を示し、第９図と第１０図と
は第６図の回路装置ｃ　ｓｔ　。 Ｓ、ＮＯＲゲート２１１の回路例を示し、第１１図と第
１２図とは第６・図の回路装置の内部論理ブロック２１
内の０ＭＯ８・几−Ｓクリップ・フロックの回路例を示
し、 第１３図は第６図の回路装置の内部論理ブロック２１内
の０ＭＯ８・ゲーテイド几−Ｓフリ、プ・フロップの回
路例を示し、 第１４図乃至第３１図は本発明の！１１！施例による入
力バッファ２０のレベル変換器２０１の梳々の回路図を
示し、 第３２図乃至第３４図および第３６図は本発明の実施例
による出力バッファ２１のレベル変換器２２１０種々の
回路図を示し、 第３５図は第１と第２の伝播遅延時間１ＰＨＬ。 ｔｐｔ＋ｕを定義する友めの入出力の波形図を示し、第
３７図は本発明の実施例による論理用半導体集積回路装
置の半導体チップ表面における各回路ブロックのレイア
ウトを示し、 第３８図は本発明の実施例による論理用半導体集積回路
装置の半導体チップのリードフレームＬ。 のタブリードＬＴへの接続およびボンディングワイアの
接続の状態を示す構造図を示し、第３９図は本発明の実
施例による回路装置の樹脂封止後の完成図を示し、 第４０図は本発明の実施例による回路装置と他の回路装
置とをプリント基板に実装するととＫよす構成されｔ電
子システムのブロックダイアグラムを示している。 てＤ− 第 図 第 図 第 ■ 図 第 図 第 １６図 第 図 正 第 図 第 Ｔ 図 第 ■ 図 ｚＯ／ 第 ２０図 第 図 第２２ 図 第２３ 図 第２４ 図 第２５ 図 第３２ 図 第 図 第 ２６図 第 ２７　図 第 図 第 図 第３０ 図 第 図 第 ３４図 第 図 第 図 第３７ 図 第 図 第 ４０図

Claims (1)

1. 【特許請求の範囲】 １、少なくともＣＭＯＳ回路を含む論理ゲート回路を複
   数有する内部論理ブロックと、上記内部論理ブロックの
   入力を駆動するためのバイポーラトランジスタを含む入
   力回路とを具備してなる半導体集積回路装置であって、
   上記複数の論理ゲート回路相互間はゲートアレイ手法に
   よつて接続されてなることを特徴とする半導体集積回路
   装置。 ２、少なくともＣＭＯＳ回路を含む論理ゲート回路を複
   数有する内部論理ブロックと、バイポーラトランジスタ
   を含み上記内部論理ブロックの出力を受ける出力回路と
   を具備してなる半導体集積回路装置であって、上記複数
   の論理ゲート回路相互間はゲートアレイ手法によつて接
   続されてなることを特徴とする半導体集積回路装置。 ３、少なくともＣＭＯＳ回路を含む論理ゲート回路を複
   数有する内部論理ブロックと、上記内部論理ブロックの
   入力を駆動するためのバイポーラトランジスタを含む入
   力回路と、バイポーラトランジスタを含み上記内部論理
   ブロックの出力を受ける出力回路とを具備してなる半導
   体集積回路装置であって、上記複数の論理ゲート回路相
   互間はゲートアレイ手法によつて接続されてなることを
   特徴とする半導体集積回路装置。