JPS59139724A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］本発明は、半導体集積回路装置、たとえば
入出力レベルがＴＴＬレベル、内部論理レベルがＣＭＯ
Ｓレベルの論理用半導体集積回路装置に利用して有効な
技術に関するものである。

［背景技術１第１図は本発明に先立って本願発明者によ
って検討されたところの入出力レベルがＴＴＬレベル、
　内部ａｔ理レベルがＣＭＯＳレベルの論理用半導体集
積回路装置ＩＣのブロック図を示す。

かかる回路装置ＩＣはＴＴＬレベルの入力信号Ｉ　Ｎ　
Ｉ＝　　Ｉ　Ｎ　２−−−−　Ｉ　ＮｎをＣＭＯＳレベ
ルの信号にレベル変換するための入力バッファ１０．Ｃ
ＭＯＳレベルで論理演算動作を実行するための内部論理
ブロック１１．この内部論理ブロック１１のＣＭＯＳレ
ベルの出力（Ｗ号をＴＴＬレベルの出力信号にレベル変
換するための出力バッフ７１２を含み、各回路１０，１
１．１２は５ボルトの電源電圧Ｖｃｃが供給されるとと
もに、適正に接地されている。

入カバン７７１０の入力端子ＩＮ、、ｌＮ２−−−−Ｉ
Ｎｎに供給されるハイレベル入力電圧Ｖｉｎ＋ｏは２．
０ボルト以上またこのローレベル入力電圧ＶｉＬ、。は
０．８ボルト以下に設定される。従って、入力バラ７７
１０の入力端子ＩＮ、、ｌＮ２−−−−ＩＮｎにｉする
入力スレッシュホールド電圧ＶｉＬｂ＋。は０．８ボル
トと２．０ボルトとの開の１．３〜１．５ボルトに設定
される。

一方、入力バッフ７１０の出力から得られる〕１イレベ
ル出力電圧ＶＯ）＋＋ｏは内部論理ブロック１１のハイ
レベル入力電圧Ｖｉｕ＋＋と等しく設定され、人カバッ
７７１０の出力から得られるローレベル入力電圧Ｖｏｔ
、ｔｏは内部論理ブロック１１のローレベル入力電圧Ｖ
　！ｉ、＋　１と等しく設定される。従って、内部論理
ブロック１１内のＣＭＯＳインバータを構成するＰチャ
ンネルＭＯ８ＦＥＴのスレッシュホールド電圧をＶＴＰ
−ＮチャンネルＭＯ８ＦＥＴのスレッシュホールド電圧
ＶＴＮ、電源電圧を■ＣＣトスルト、上記を圧Ｖｏｏｌ
ｏ＋　Ｖｉｏ目ｗ　ＶＯＬＩＯＩＶｉｔ、＋＋はそれぞ
れ次のように設定される。

Ｖｏｎ＋ｏ＝Ｖｉｎ＋＋＞Ｖｃｃ　　　　ＩＶＴＰＩ　
　　　　　−−−−（１）ＶｏＬ１ｏ＝ＶｉＬ＋＋＜Ｖ
ｔｓ　　　　　　　−−−−（２）Ｖｃｃを５ボルト、
１ｖＴＰＩを０．６ボルト、　ＶＴＮを０，６ボル）、
ｔ：設定）−ｈｅｒ、ｖＯＨ１０ト■ｉＨ１，トは４．
４ボルト以下に、Ｖｏｔ、＋ｏと■１Ｌ１１とは０．６
ボルト以上に設定される。

従って、内部論理ブロック１１内のＣＭＯＳインバータ
の入力ロジック・スレ・ノシュホールド電圧Ｖｉｔｌｌ
ｚは０．６ボルトと４．４ボルトとの罰の約２．５ボル
トに設定される。

同様に、内部論理ブロック１１の７１イレベフレ出力電
圧■ｏｌＩｌｌと出力バラ７７１２の／％４レベノし入
力電圧Ｖｉｓｔ＋ｘとは４．４ボルト以上に設定され、
内部論理ブロック１１のローレベル出力電以Ｖａｔ。

口と出力バッファ１２のローレベル入力を圧Ｖ　ｉ　Ｌ
１２とは０．６ボルト以下に設定され、出力ノス・ンフ
ァ１２の入力ロジック・スレッシュホールドＶｉｔｈ１
２は０．６ボルトと４．４ボルトとの間の約２．５ボル
トに設定されている。

出力バッファ１２がＴＴＬレベルの出力信号を発生する
ように、出力バラ７７１２の）Ｓ４レベル出力電圧ＶＯ
Ｈ１２は２．７ボルト以上に、そのローレベル出力電圧
ＶＯＬ１２は０．５ボルト以下に設定されている。

第２図は本発明に先立って本願発明者によって検討され
た入力バッファ１０のひとつを示す回路図であり、Ｐチ
ャネルＭＯ８Ｆ　ＥＴＭＩ）ＩＩ　Ｍ１１２１Ｎチャネ
ルＭＯ３ＦＥＴＭｎ、、Ｍｎ２．Ｍｎ３．抵抗Ｒｐによ
って構成されている。各ＭＯ９ＦＥＴノケート、ソース
、ドレインはそれぞれ記号８．Ｓ。

ｄによって示されている。

ＭｐｌとＭ　ｎ　ｌとにより構成されｒ：、１段目ＣＭ
ＯＳインバータと、Ｍ１１２とＭｒ＋ｚとにより構成さ
れた２段目ＣＭＯＳインバータとはカスケード接続され
、ＲρとＭ　ｎ、とは、ＭｐｌとＭｎ＋のデート絶縁膜
を保護するためのゲート保護回路を構成する。２段―Ｃ
ＭＯＳインバータのＭｎ２とＭｎ２のドレインに接続さ
れた出力容量Ｃｓは実際には、Ｍｎ２とＭｎ２のドレイ
ン容量、入力バッファ１０の出力と内部論理ブロック１
１の入力との開の配線浮遊容量、内部論理ブロック１１
の入力容量によってその値が決定される。

各ＭＯ３Ｆ　ＥＴ　Ｍｐｎ　Ｍｐ２＊　Ｍｎ＋＋　Ｍｎ
２＋　Ｍｎ３のチャンネル幅Ｗとチャンネル長しとの比
Ｗ／Ｌはそれぞれ２７／３．５．４２／３，１２６／３
．５．４２／３．１５／３に設定され、抵抗Ｒ。

は２キロオームの値に設定されている。

第３図は第２図の入力バッファ１０の伝播遅延時間ｔｐ
ｎＬ、　ｊｐＬＨの上記出力容量Ｃｓの依存性を示し、
たて軸は伝播遅延時間、横軸は出力容量Ｃｓを示してい
る。

第３５図に示しように、第１の伝播遅延時間Ｌρ１１Ｌ
は入力ＩＮＰＵＴが５０％値を境として変化してから出
力０ＵＴＰＵＴがハイレベルがらローレベルに変化する
に際しその５０％値を境として変化するまでの時間とし
て定義され、第２の伝播遅延時開ｔｐｕ−＋は入力ＩＮ
ＰＵＴが５０％値を境として変化してから出力０ＵＴＰ
ＵＴがローレベルからハイレベルへ変化するにその５０
％値を境として変化するまでの時間として定義される。

尚、第３５図において、ｔｆは立下り時間、　ｔｒは立
上り時間として定義される。

このように、第３図から理解できるように、第２図の・
入力バッフ７１０の第１伝播遅延時開ｔｐｕシの出力容
量依存性Ｋ　ＭＬ（＝Δｔｐｕシ／ΔＣ５）は約０゜８
ｎｓｅｃ／ｐＦ＋第２伝播遅延時間ｔｐｔｕの出力容量
依存性ＫＬ）＋（＝ΔｔｐＬＨ／ΔＣｓ）は約１．４ｎ
ｓｅｃ／ｐＦと、ともに大きなものとなる。

第２図の入力バッ７ア１０においては、その人力スレッ
シュホールド電圧Ｖｉｔｈ＋。を約１．３〜１゜５ボル
トに設定するために１段目ＣＭＯＳインバータのＭ　ｐ
＋とＭｎ　ｌのチャンネル幅とチャンネル長との比Ｗ／
Ｌを大きく異ならせており、伝播遅延時間ｔｐＨＬｅ　
ｔｐＬｕの出力容量依存性に札、ＫＬＨを小さくするた
め２段目のＣＭＯＳインバータのＭｌｌ２とＭｎ２の比
Ｗ／Ｌをともに４２／３と大トな値としてＭｎ２とＭｎ
２のチャンネル・フンダクタンスを大ト＜シている。

両出力容量依存性ＫＨＬｇ　ＫＬＩＩを小さくするため
には、２段目ＣＭＯＳインバータのＭ　ｐ２とＭｎ２の
比Ｗ／Ｌをどんどん大きくすれば良いが、これは下記の
理由により集積回路チップ表面上での入力バッ７ア１０
の占有面積の着しし１増大をもたらし、集積密度向上に
対しての阻害と、なる。

すなわち、集積回路の製造技術において現在微細化が精
力的に進められているが、現在の紫外線露光によるホト
リソグラフィーではＭＯＳ　ＦＥＴのチャンネル長しは
３μｍが下限値であり、ＭＯＳ　ＦＥＴの比Ｗ／Ｌを極
めて大きな値とするためにはそのチャンネル幅Ｗを極め
て大きな値としなければならず、最終的にはそのＭＯＳ
ＦＥＴの素子領域の面積の著しい増大をもたらすためで
ある。

一方、第４図は本発明に先立って本願発明者によって検
討された出力バッ７ア１２のひとつを示す回路須であり
、ＰチャンネルＭＯ８ＦＥＴ　Ｍｌｌ、ＮチャンネルＭ
Ｏ３ＦＥＴ　Ｍｎ４によって構成されている。各ＭＯ８
ＦＥＴのデート、ソース、ドレインはそれぞれ記号ｇＨ
Ｓｙ　ｄによって示されている。

集積回路装置ＩＣ内で内部論理プロ・ツク１１のＣＭＯ
Ｓレベルの出力（１１！１ｌ）ｚ＜−ン７ア１２のＭｎ
４とＭｎ４のデートに印加されてしする、３０番端子に
は５ボルトの電源電圧Ｖｃｃが供給されてν）る。

従って、出力バツ７ア１２の入カロジ・ツク・スレ・ノ
シュホールド電圧Ｖｉｔｈ＋２を約２．５ボルトに設定
するためには、Ｍ＋）４とＭｎ４の比Ｗ／Ｌは互ｙｘｌ
二等しい値に設定される。

第４図には同様にＴＴＬ回路１４が表示されており、こ
の回路１４には３５番端子を介して５ボルトの電源電圧
Ｖｃｃが供給されてしする。２０番端子よりＴＴＬレベ
ルの出カッ望・ン７ア１２の出力信号が得られ、３２番
端子を介しでＴＴＬ回路１４のマルチエミッタトランジ
スタＱ、のひとつのエミッタに供給されている。

一方、ＴＴＬ回路としては標準形ＴＴＬ回路。

ショットキＴＴＬ回路、ロー・パワー・シヨ・ノトキＴ
ＴＩＪ回路、アドバンスト・ロー・パワー・ショットキ
ＴＴＬ回路が発表されており、これらの特性は、当然の
ことながら互り１に多小異なってりする。

また、出力バラ７７１２の出力は多数のＴＴＬ回路１４
の入力を同時かつ並列に駆動する必要がある。この駆動
能力のひとつのめやすとしては、ロー・パワー・シａッ
トキＴＴＬ回路の２０個の入力を並列駆動可能な事であ
る。

出力バラ７Ｔ１２の出力がローレベルの時には、ロー・
パワー・シａットキＴＴＬ回路のひとつの入力から０．
４ｍＡのローレベル入力電流■ルが出力バッファ１２の
ＮチャンネルＭＯ８ＦＥＴ　Ｍｎ、のドレイン・ソース
径路に流れ込む。従って、上述の如く２０個の入力を出
力バッ７ア１２がローレベルに駆動するためには、Ｍｎ
４は合計８ｍＡを流す必要がある。

一方、出力バッ７ア１２のローレベル出力電圧ＶＯＬ１
２はすでに説明した様に０．５ボルト以下でなければな
らないので、出力バッファ１２のＮチャンネルＭ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｍｎ＝のオン抵抗Ｒｏｓは０゜５ポル）
／８ミリアンペア＝６２．５オーム程度の小さな値に設
定しなければならない。

・このように、Ｍ　＋１４のオン抵抗Ｒｏｓを小さな値
とするためには、Ｍｎ−比Ｗ／Ｌを７００／３乃至１０
００／３という極めて大きな値としなければならない。

一方、上述したように出力バッ７ア１２の入力ロジック
スレッシュホールド電圧Ｖ　ｉ　ｔｈ　。

２を約２．５ボルトに設定するためにはＭ　Ｉ）＜とＭ
ｎ４の比Ｗ／Ｌはともに等しい値とする必要があるたメ
、出力バッ７ア１２のＰチャンネルＭＯ３ＦＥＴ　Ｍｐ
４の比Ｗ／Ｌも７００／３乃至１０００／３という極め
て大きな値としなければならない。

これは同様に、集積回路チップ表面上での出力バラ７７
１２の占有面積の着しい増大をもたらし、集積密度向上
に対しての阻害となるばが１）か、下記の理由によを）
内部論理ブロック１１のスイッチング速度の着しい低下
番引き起す。

すなわち、出力バラ７７１２の両ＭＯ８ＦＥＴ　Ｍｌ）
４１　Ｍｎ４の比Ｗ／Ｌをともに大きな値とすると、両
ＭＯ８ＦＥＴ　ＭｐｏＭｎ４のデート容量も比例して大
外な値となる。これらＭｐ　４　、　ｐＪｉ　ｎ４のデ
ート容量は内部論理ブロック１１の出力負荷容量となる
ので、内部論理ブロック１１の出力抵抗とこれらゲート
容量とが内部論理ブロック１１のスイッチング速度の低
下を引軽起す。

一方、出力バラ７７１２の出力は集積回路装置ＩＣの外
部出力端子（２０番端子）として導出されるぽかりでな
く外部配線を介して多数のＴＴ、Ｌ回路１４の入力端子
に接続されるため、出カッ〈ツファ１２の出力負荷容量
Ｃｘは極めて大きな値となる場合もしばしばある。

第５図は第４図の出力バッ７ア１２の出力負荷容量Ｃｘ
に対する伝播遅延時間ｔｐＩ４ｔｔ　ｔｐｔＭの依存性
を示し、たて軸は伝播遅延時間、横軸は出力負荷容量を
示している。

このように、第５図から理解で終るように、第４図の出
力バッ７ア１２の第１伝播遅延時間ｔｐＨＬの容量依存
性Ｋｌ（Ｌ（＝Δｔｐｕｔ、／ΔＣｘ　）は約０．３ｎ
ｓｅｃ／ｐＦ、第２伝播遅延時間ｔｐＬｏの容量依存性
ＫＬｏ（＝ΔｔｐＬｏ／ΔＣｘ　）は約０．１７ｎｓｅ
ｃ／ｐＦと、ともに天外なものとなる。

従って、本発明の背景技術となった第２図の入力バッフ
ァ１０の問題点を要約すると、下記の如くとなる。

（１）入力バッファ１０の伝播遅延時間の出力容量依存
性を小さくするためには、入力フ寸ツ７ア１０の２段目
ＣＭＯＳインバータの両ＭＯ８ＦＥＴ　Ｍｐ２ｗ　Ｍｎ
ｚの比Ｗ／Ｌを大軽くしなければならず、集積密度向上
に対しての阻害となる。特１こ、集積回路装置ＩＣがマ
スタースライス方式もしくはセミカスタムのゲートアレ
イ方式である場合１よ、入力バッファ１０の出力に内部
論理プロ・ンク１１７内の極めて多数のグーデ入力端子
が接続される可能性があり、入力バッファ１０の出力容
量Ｃ５力Ｃ極めて大軽くなる場合は、上記の問題点は極
めて重大となる。

（２）さらに入力バッファ１０の１段目はＣＭＯＳイン
バータＭｐｌｔ　Ｍｎｌで構成されて−るため、Ｒｐと
Ｍｎ３とによって構成されたデート保護回路を接続して
も、入力端子ＩＮ、に印加されるサージ電圧に対する両
ＭＯ８ＦＥＴのデート絶縁膜の破壊強度は十分ではない
。

また、本発明の背景技術となった第４図の出力バッファ
１２の問題点を要約すると、下記の如くとなる。

（３）出力バッファ１２の入力ロジック・スレッシュホ
ールド電圧Ｖｉｔｈ、□を約２．５ボルトに設定すると
ともに出力バラ７Ｔ１２のローレベル出力時の電流吸込
能力を高めるためには、両ＭＯ８ＦＥＴＭｐ４９Ｍｎ４
の比Ｗ／Ｌをともに互いに等しくかつ大きな値としなけ
ればならず、集積密度向上に対しての阻害となる。

（４）出力ハラ７　ｙ　１２　ｆ）両ＭＯＳ　　Ｆ　Ｅ
　Ｔ　Ｍｐ４ｙＭｎ、の比Ｗ／Ｌを大きくするとこの両
Ｍｐ４ｔＭｎ４のデート容量も大きくなる。従って、内
部論理ブロックの出力抵抗とこれらゲート容量とが内部
論理ブロック１１のスイッチング速度の低下をもたらす
。特に、内部論理ブロック１１の出力段が出力抵抗の大
きなＭＯ８ＦＥＴより構成されている場合は、このスイ
ッチング速度の低下は着しい問題となる。

（５）出カバ゛ツ７ア１２がＭＯＳ　Ｆ　Ｅ　Ｔ　Ｍｐ
４゜Ｍｎ４により構成されているため、伝播遅延時間の
出力負荷容量Ｃｘに対する依存性が大きい。特に、出力
バッファ１２の出力に多数のＴＴＬ回路１４の入力端子
に接続される場合は、この問題点は重要となる。

［発明の目的］ 本発明の目的とするところは、ＣＭＯＳレベルの入力信
号が印加されることによりＣＭＯＳレベルの出力信号を
発生する内部論理ブロックと、この内部論理ブロックの
ためのＴＴＬ−ＣＭＯＳレベル変換の如きレベル変換用
人力バッファおよび／または０ＭＯ８−ＴＴＬレベル変
換の如きレベル変換用出力バラ７７とを有する半導体集
積回路装置において、集積密度の向上を可能とするとと
もに、上記入力バッファおよび／または上記出力バッフ
７の動作速度の出力容量依存性を小さくし、またかかる
動作速度を向上することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
不発明細書の記述および添付図面から明らかとなるであ
ろう。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記の通りである。

すなわち、ＣＭＯＳレベルで動作する内部論理ブロック
のためのＴＴＬ−ＣＭＯＴレベル変換用変換用ツカバッ
ファル変換器においては、そのレベル変換器の出力容量
の充電もしくは放電を実行する出力トランジスタをバイ
ポーラ・トランジスタによって構成することにより、Ｍ
Ｏ８ＦＥＴと比較してバイポーラ・トランジスタは小さ
な素子寸法でもその出力抵抗が小さくその電流増幅率が
大きく、大きな充電電流もしくは放電電流が得られると
いう作用により、入力バッファの伝播遅延時間およびそ
の容量依存性を小さくするという目的を達成することが
できる。

また、ＣＭＯＳレベルで動作する内部論理ブロックのた
めの０ＭＯ８−ＴＴＬレベル変換変換用出力フッ７アベ
ル変換器においては、そのレベル変換器の出力負荷容量
の充電もしくは放電を実行する出力トランジスタをバイ
ポーラ・トランジスタによって構成することにより、Ｍ
Ｏ８ＦＥＴと比較してバイポーラ・トランジスタは小さ
な素子寸法でもその出力抵抗が小さくその電流増幅率が
大きく、大きな充電電流もしくは放電電流が得られると
いう作用により、入力バッファの伝播遅延時開台よυそ
の容量依存性を小さくするという目的を達成することが
できる。

［実施例１ 以下に、本発明の実施例を図面に沿って説明する。

第６図は本発明の実施例による論理用半導体集積回路装
置ＩＣのブロック図を示し、第１図の入カバン７７１０
の動作と同様の動作を実行するＴＴＬ−ＣＭＯＳレベル
変換用入力バッファ２０゜第１図の内部論理ブロック１
１と同様にＣＭＯＳレベルで動作する内部論理ブロック
２１．第１図の出力バッファの動作と同様の動作を実行
する０ＭＯ８−ＴＴＬレベル変換用′出力バッ７ア２２
を含み、各回路２０．２１・、２２は３０番端子を介し
て５ボルトの電源電圧Ｖｃｃが供給されるとともに３１
番端子を介して適正に接地されている。

入力バ゛ツ７７２０は複数の’ｒＴＬ−ＣＭＯＳレベル
変換器２０１，２０２−−−−２０ｎを有し、各入力は
１番端子、２番端子−−−−１９番端子にそれぞれ接続
され、各出力は内部論理ブロック２１と回路装置ＩＣ内
部でアルミニウム配線層により接続されている。

内部論理ブロック２１は０ＭＯ３−ＮＡＮＤゲ−）２１
１，２１２，２１３，２１１らに０ＭＯ８−ＮＯＲデー
４２１（１−１）、２１　ｉらに必要に応じて０ＭＯ８
・エクスクル−スジＯＲデー）、０ＭＯ８・トランスミ
ッシタン・デート。

ＣＭＯＳインバータなどを含んでいる。

０ＭＯ８−ＮＡＮＤデート２１１は例えば第７図に示す
ように、ＰチャンネルＭＯ８ＦＥＴ　Ｍ３１Ｍ２とＮチ
ャンネルＭＯ３ＦＥＴ　Ｍ、、Ｍ、とを含む純ＣＭＯ８
回路により構成されている。また、０ＭＯ８−ＮＡＮＤ
ゲート２１１の他の例としては第８図に示すように、Ｎ
ＰＮ　トランジスタＱｌｔＱ２１抵抗Ｒ，，Ｒ２をさら
に含む準ＣＭＯＳ回路により構成されることもでき、か
かる準ＣＭＯ８回路はその出力段がバイポーラ・トラン
ジスタＱ、、Ｑ２により構成されているため、出力駆動
能力が向上され、伝播遅延時間の出力負荷容量依存性を
小さくすることができる。

また０ＭＯ８−ＮＯＲ５’−ト２１１は例えば第９図に
示すように、ＰチャンネルＭＯ８’ＦＥＴＭ、、Ｍ２と
ＮチャンネルＭＯ８ＦＥＴ　Ｍ、、Ｍ。

とを含む純ＣＭＯ８回路により構成されている。

また０ＭＯ３−ＮＯＲデート２１１の他の例としては第
１０図に示すように、ＮＰＮ）ランジスタＱｌｔＱ２を
抵抗Ｒ１，Ｒ２をさらに含む準ＣＭＯ８回路により構成
されることもでき、かがる準ＣＭＯ８回路はその出力段
がバイポーラ・トランジスタＱ、、Ｑ２により構成され
ているため、出力駆動能力が向上され、伝播遅延時間の
出力負荷容量依存性を小さくすることができる。

内部論理ブロック２１において、これらの０ＭＯ８−Ｎ
ＡＮＤｆ−）、０ＭＯ３−ＮＯＲゲ−）はマスタースラ
イス方式もしくはセミカスタムのゲートアレイ方式に従
って、種々の形態に接続される。

例えば、第１１図に示すように２つの０ＭＯ８・ＮＡＮ
Ｄゲートを組合せることにより又は第１２図に示すよう
に２つの０ＭＯ８−ＮＯＲゲートを組合せることにより
Ｒ−８７リツプ・７０ツブが構成され、第１３図に示す
ように４つの０ＭＯ８−ＮＯＲデートを組合せることに
よりクロック信号Ｃにより制御されるゲーテイドＲ−３
７’Ｊ・ノブ・フロップが構成される。

このように、顧客のニーズに対応するマスタースライス
方式もしくはゲートアレイ方式の論理用半導体集積回路
装置ＩＣにおいては、その配線ノくターンのみを変更す
ることにより入カバ・ン７７２０のレベル変換器２０１
，２０２−−−−２Ｏｎの出力と内部論理プロ・νり２
ｊの種々のデート又はインバータの入力との間は種々の
形態で接続され、同様に内部論理ブロック２１の種々の
ゲート又はインバータの出力と出力バツ７ア２２のレベ
ル変換器２２１，２２２−−−−２２ｍの入力との間は
種々の形態で接続される。

出力バッファ２２は複数の０ＭＯ８−ＴＴＬレベル変換
器２２１＝　２２２−−−−２２ｍを有し、各出力は２
０番端子、２１番端子−−−−２９番端子に接続されて
いる。

入力バッ７７２０のレベル変換器２０１，２０２−−−
−２Ｏｎの本質的特徴は、下記の通りである。

（１）各レベル変換器２０１，２０２−−−−２Ｏｎの
入力スレッシュホールド電圧ＶｉｔｈはＴＴＬローレベ
ル入力電圧０．８ボルトとＴＴＬハイレベル入力電圧２
．０ボルトとの罰ｌこ設定されている。

（２）その入力端子に供給される入力信号に応答して各
レベル変換器２０１，２０２−−−−２Ｏｎの出力容血
Ｃ５の充電又は放電を実行する出力トランジスタはバイ
ポーラ・トランジスタにより構成されている。

さらに、入力バッファ２０のレベル変換器２０１．２０
２−−−−２Ｏｎの好しい実施形態上の好適な特徴は下
記の通りである。

（３）上記（２）の出力容量Ｃｓの放電を実行するバイ
ポーラ出力トランジスタＱ、のベースとコレクタとの開
にショットキー・バリア・ダイオードが接続されている
。

（４）各レベル変換器２０１．２０２−＝２　Ｏｎの入
力端子に供給される入力信号に応答してその出力により
バイポーラ出力トランジスタＱ、のベースを駆動するた
めの駆動トランジスタＱ２のベースとコレクタとの間に
第２のショットキー・バリア・ダイオードが接続されて
いる。

（５）各レベル変換器２０１．２０２＝−２Ｏｎの出力
容量Ｃｓの充電を実行する出力トランジスタもバイポー
ラ・トランジスタＱ、により構成されている。

（６）高入力インピーダンスおよび増幅作用とを有する
ＭＯＳバッファを介して駆動トランジスタＱ２のベース
信号又はフレフタ信号が充電用バイポーラ出力トランジ
スタＱ３のベースに伝達される。

（７）各レベル変換器２０１，２０２−・−２０ｎの入
力端子と駆動トランジスタＱ２のベースとの間にはレベ
ルシフト用のショットキー・バリア・ダイオードＤ１が
接続されでいる６ （８）各レベル変換器２０１，２０２−−−−２Ｏｎの
入力端子と駆動トランジスタＱ２のベースとの開に１±
ＰＮＰエミツタ・７オロワ・トランジスタＱ、とレベル
シフト用のＰＮＮ接合ダイオ−ドア２が接続されている
。

第１４図乃至第３１図は、本発明の実施例による入力バ
ッフ７２０のレベル変換器２０１の種々の回路図を示し
、これら全てのレベル変換器は上記（１）および（２）
の本質的特徴を有している。さらに、これらのレベル変
換器は上記（３）乃至（８）の好適な特徴のうち少なく
とも一個を有している。

第１４図のレベ・ル変換器２０１においては、入力端子
Ｉ　Ｎ　＋はレベルシフト用のショットキ・パ′リア・
ダイオードＤ、のカソードに接続され、そのアノードは
駆動トランジスタＱ２のベースに接続されている。この
ダイオードＤ、の順方向電圧Ｖｐは０．３５ボルト乃至
０．４１ボルトに設定される様に、そのバリア金属の種
類お上びバリア面積が定められる。第１５図乃至第３１
図のレベル変換器シタットキ・バリア・ダイオードＤ１
の順方向電圧ＶＦも同様に０．３５ボルト乃至０．４１
ボルトに設定されている。

さらに第１４図においては、駆動トランジスタＱ２と放
電用出力トランジスタＱ、とはそのカギ形のベース電極
信号に示されるように、そのベースとコレクタとの間に
はショットキ・バリア・ダイオードＤが接続されている
。このようにシ！１ノトキ・バリア・ダイオード付きの
クランプド・トランジスタは良く知られているように、
極めて小さい蓄積時間を有する。以下の実施例において
、カギ形のベース電極信号を有するトランジスタは、か
かるクランプド・トランジスタであることを示している
。尚、放電用出力トランジスタＱ１のベースは、そのベ
ース電荷放電用の５キロオームの抵抗Ｒ３゜を介して接
地電位点に接続されている。

また、第１４図において、電源電圧Ｖｃｃとショットキ
・バリア・ダイオードＤ１の７ノードとの開には１８キ
ロオームの抵抗Ｒ１＋と２キロオームの抵抗Ｒ１□とが
直列接続されている。両抵抗Ｒ３１゜ＲＩ　２の共通接
続点は位相反転器としてのＰチャンネルＭＯ５ＦＥＴ　
Ｍｐ、。のデートに接続され、そのドレインは充電用出
力トランジスタＱ、のべ一入に接続されている。

さらに、レベル変換器２０１がローレベル出力を発生す
る際に、トランジスタＱ、を確実にオフさせるため、ダ
イオードＤ、が接続されている。

充電用出力トランジスタＱ、のエミ・ン夕におけるレベ
ル変換器２０１の出力は出力容量Ｃｓに接続されるとと
もに内部論理プロ・ンク２１のＣＭＯ８・ＮＡＮＤデー
ト２１１の入力に接続されている。

また、バイポーラ・トランジスタＱ、、　Ｑ２．　Ｑ、
の各エミッタ面積は１００μｍ２乃至１４４μ珀２に設
定され、さらにこれより小さな面積とすることも可能で
ある。さらに、ＭＯＳ　ＦＥＴの比Ｗ／Ｌは３２／３乃
至６４／３の値とされている。

以上の構成を有する第１４図の実施例においては、下記
の伝播遅延時間およびその出力容量依存性を有すること
が、本発明者により確認された。

ｔｐ＋ｎ、（、ただしＣ５＝ＯｐＦの時）　−−−−１
，６ｎｓｅｃｔｐＬＩ（（ただしＣ５＝＝ＯｐＦの時）
　−−−−５，７ｎｓｅｃＫ　）＋＋−−−−−０，４
ｎｓｅｃ／ｐ　ＦＫＬＨ−−−−０，４ｎｓｅｃ／ｐＦ 上記の伝播遅延時間ｔｐＨＬ、ｔｐｕ＋および出力容量
依存性Ｋ）ＩＬ、　Ｋｔｏｌ！、第２図の入カバン７ｙ
ｌＯの特性と比較し、優れたものであることが理解でき
る。

さらに、第１４図のレベル変換５２０１は、下記の理由
により希望の特性を得ることがで終る。

（１）ショットキ・バリア・ダイオードＤ１の順方向電
圧Ｖｐは０．３５乃至０．４１ボルトに設定されトラン
ジスタＱ、、Ｑ、のベース・エミッタ間電圧ＶＢＲ１−
Ｖｅｉ＋ｚｊｉ約０，７５；ｌトであるため、レヘル変
ＪｔｉＢ２０１の入力スレッシュホールド電圧Ｖｉｔｈ
は下記のように設定される。

Ｖｉｔｈ＝−Ｖｐ＋Ｖｉ＋ｉ＋＋Ｖａａｔ＝１．０９乃
至１．１５ボルト （２）　レベル変換器２０１の出力容量Ｃｓの放電もし
くは充電を実行する出力トランジスタＱｌＩＱ３は出力
抵抗が小さなバイポーラ・トランジスタにより構成され
ているため、スイッチング動作速度もしくは伝播遅延時
間およびその出力容量依存性を小さくすることができる
。

（３）飽和領域に駆動されるトランジスタＱｌｔＱ２の
各ベースと各コレクタとの間にはそれぞれシタットキ・
バリア・ダイオードが接続されているため、両トランジ
スタＱ、、Ｑ２がオンからオフにスイッチ動作するに際
し、その蓄積時間を小さくすることができる。

（４）抵抗ＲＩ　Ｉ　ｔ　ＲＩ　２の共通接続点の電位
が上昇して位相反転用ＭＯ８ＦＥＴ　Ｍｐ＋ｏｔ充電用
出充電用出力トランジスタフするに際して、ＭＯ８ＦＥ
ＴＭｐ＋ｏのデートの入力インピーダンスは非常に高い
ため、上記共通接続点からＭｆｌｔｏのデートに流入す
る電流は非常に小さくなる。従って、ＭＯＳ　ＦＥＴ　
Ｍｐ、。ではなくバイポーラ・トランジスタによって位
相反転器を構成する場合と比較すれば、充電用出力トラ
ンジスタＱ、をオフからオンヘスイッチするための動作
速度が向上される。

第１５図のレベル変換器２０１は他のＰＮ接合ダイオー
ドＤ４が追加されている点のみが第１４図のものと相違
し１．かかるＤ４の追加によりレベル変換器のローレベ
ル出力電圧をさらに低下することがで軽る。

第１５図のレベル変換器２０１については、その伝播遅
延時間およびその出力容量依存性が、本発明者により下
記の通り確認された。

ｔｐ＋ｕ、（ただしＣ５＝ＯｐＦの時）−司、　８９ｎ
ｓｅｃｔｐＬｎ（ただしＣ５＝ＯｐＦの時）　−−−−
６，３７ｎｓｅｃＫ　ＭＬ　　　　　　　　　　　　−
−−−０，４ｎｓｅｃ／ｐ　ＦＫＬＩ＋　　　　　　　
　−−−−０，４ｎｓｅｃ／ｐＦさらに、第１５図のレ
ベル変換器２０１においても、第１４図の場合と同じ理
由がち希望の特性を得ることができる。

第１６図のレベル変換器２０１は駆動トランジスタＱ２
のコレクタ接続方法のみが第１４図のものと相違し、か
かる第１６図のレベル変換器の伝播遅延時間およびその
出力容量依存性が下記の通り確認された。

ｔｐ＋＋Ｌ（ただしＣ５＝ＯｐＦの時）　−−−−１，
８１ｎｓｅｃｔｐ＋−＋＋（た／、’ＬＣｓ＝ＯｐＦの
時）　−−−−５，０８ｎｓｅｃＫ　ＭＬ　　　　　　
　　　　　−−−−０，４ｎｓｅｃ／ｐ　ＦＫ’ＬＨ−
−−−０，４ｎｓｅｃ／ｐＦまた、第１６図のレベル変
換器２０１においても、第１４図の場合と同じ理由から
希望の特性を得ることがで勝る。

第１７図の各レベル変換器２０１は位相反転用ＭＯ８Ｆ
ＥＴ　Ｍｐ、。のドレインと充電用出力トランジスタＱ
、のベースとの間に他のＮＰＮ）ランジスタＱ、が接続
されている点のみが第１５図のものと相違し、かがる第
１７図のレベル変換器の伝播遅延時間およびその出力容
量依存性が下記の通り確認された。

ｔｅＨｔ（ただしＣｓ　＝　Ｏｐ　Ｆの時）　−−−−
２，０１ｎｓｅｃｔｐｕ＋（ただしＣ５＝ＯｐＦの時）
　−−−−７，３０ｎｓｅｃＫＨＬ　　　　　　　　　
　　　−−−−０，４ｎｓｅｃ／ｐＦＫ　Ｌ）Ｉ　　　
　　　　　　　　　−−−−０，４ｎｓｅｃ／ｐ　Ｆ第
１８図のレベル変換器２０１においては、トランジスタ
Ｑ、、Ｑ２はショットキ・バリア・ダイオード付きのク
ランプド・トランジスタであり、放電用出力トランジス
タＱ、のベースはベース電荷放電用の５キロオームの抵
抗Ｒ４゜を介して接地電位点に接続されている。また、
トランジスタＱ２のコレクタにはコレクタ電流制限用の
２０キロオームの抵抗Ｒ１２が接続されている。

電源電圧ＶＣＣとショットキ・バリア・ダイオードＤ、
のアノードとの間には１８キロオームの抵抗Ｒ１１と２
キロオームの抵抗Ｒ１２とが直列に接続されている。面
抵抗Ｒ，，，Ｒ，□の共通接続点は充電用出力トランジ
スタとしてのＰチャンネル間Ｏ８ＦＥＴ　Ｍｐ＋＋のデ
ートに接続されている。また、このＭ　ｐＩ＋の比Ｗ／
Ｌは６４／３である。

かかる第１８１Ｊのレベル変換器２０１の伝播遅延時間
およびその出力容量依存性が下記の通り確認された。

、　ｔｐＨしくただしＣ５＝ＯｐＦの時）　−−−−１
，９ｎｓｅｃｔｐＬｎ（ただしＣ５＝ＯｐＦの時）　−
−−４，９ｎｓｅｃＫＨＬ　　　　　　　　　　　　　
　−−−−０，４ｎｓｅｃ／ｐＦＫＬＨ−−−−１，３
ｎｓｅｃ／　ｐＦさらに、第１８図のレベル変換器２０
１は、下記理由により希望の特性を得ることがで終る。

（１）第１４図の場合と同様に、レベル変換器２０１の
入力スレッシュホールド電圧Ｖｉｔｈを１．０９乃至１
．１５ボルトに設定することがで外る。

（２）レベル変換器２０１の出力容量Ｃｓの放電を実行
する出力トランジスタＱ１は出力抵抗の小さなバイポー
ラ・トランジスタにより構成されているため、出力容量
放電時のスイッチング動作速度もしくは伝播遅延時間お
よびその出力容量依存性を小さくすることができる。

（３）第１４図の場合と同様に、トランジスタＱ１、Ｑ
２の蓄積時間を小さくすることがで終る。

第１９図のレベル変換器２０１においては、トランジス
タＱ、、Ｑ２はショットキ・バリア・ダイオード付鯵の
クランプド・トランジスタであり、放電用出力トランジ
スタＱ、のベースはベース電荷放電用の５キロオームの
抵抗Ｒ＋　ｏを介して接地電位点に接続されている。ト
ランジスタＱ２のコレクタには８キロオームの負荷抵抗
Ｒ＋ｓが接続され、電源電圧Ｖｃｃとシ、ットキ・バリ
ア・ダイオードＤ１のアノードとの間には２０キロオー
ムの抵抗Ｒ１４が接続されている。駆動トランジスタＱ
２のコレクタ信号は充電用出力トランジスタとしてのＮ
チャンネルＭＯ３ＦＥＴ　Ｍｎ１２のデートに接続され
ている。また、このＭｎ、２の比Ｗ／Ｌは６４／３に設
定されている。

かかる第１９図のレベル変換器２０１の伝播遅延時間お
よびその出力容量依存性が下記の通り確認された。

ＬｐｏＬ（ただしＣ５＝ＯｐＦの時）　−−−−１，１
ｎｓｅｃｔｐＬｏ（ただしＣ５＝ＯｐＦの時）　−−−
−８，６ｎｓｅｃＫＨＬ　　　　　　　　　　　　−−
−−０，３ｎｓｅｃ／ｐＦＫＬＨ−−−−２，０ｎｓｅ
ｃ／ｐＦ さらに、第１９図のレベル変換器２０１は、第１８図の
場合と同様な理由により希望の特性を得ることができる
。

第２０図のレベル変換器２０１においては、トランジス
タＱ、、Ｑ２は同様にクランプド・トランジスタであり
、放電用出力トランジスタＱ、のベースにはベース電荷
放電用の５キロオームの抵抗Ｒ１゜を介して接地電位点
に接続されている。トランジスタＱ２のコレクタには１
０キＵオームの負荷抵抗Ｒ４が接続され、電源電圧Ｖｃ
ｃとショットキ・バリア・ダイオードＤ１の７ノードと
の間には２０キロオームの抵抗Ｒ１４が接続されている
。

駆動トランジスタＱ２のコレクタ信号は増幅用トランジ
スタとしてのＮチャンネルＭＯ３ＦＥＴＭｎ１．ｌのデ
ートに印加され、Ｍｎｌ、の比Ｗ／Ｌは３２／３に設定
され、Ｍｎ　＋　３のドレインには２０キロオームの負
荷抵抗Ｒ１７が接続されている。Ｍｎ１、のドレイン信
号は増幅用トランジスタとしてのＰチャンネル間Ｏ８Ｆ
ＥＴ　Ｍｐ＋−のゲートに印加され、Ｍｎ１．の比Ｗ／
Ｌは６４／３に設定され、Ｍｐ＋３のドレインには１０
キロオームの負荷抵抗かつ充電用バイポーラ出力トラン
ジスタＱ、のべ一入電荷放電用抵抗としてのＲ５８が接
続されている。

かかる第２０図のレベル変換器２０１の伝播遅延時間お
よびその出方容量依存性が下記の通り確認された。

ｔｐＨＬ（ただしＣ５＝Ｑｐ）’の時）　−−−−２，
２ｎｓｅｃｔｌｌＬＬ＋（ただしＣ５＝ＯｐＦの時）　
−−−−７，５ｎｓｅｃＫＨＬ　　　　　　　　　　−
−−−０，４ｎｓｅｃ／ｐＦＫＬＨ−−−−０，４ｎｓ
ｅｃ／ｐＦ さらに、第２０図のレベル変換器２０１は、下記理由に
より希望の特性を得ることができる。

（１）第１４図の場合と同様に、レベル変換器２０１の
入力スレッシュホールド電圧ｖｉｔｈを１．０９乃至１
．１５ボルトに設定することができる。

（２）第１４図の場合と同様に、出方容量Ｃｓの充放電
におけるスイッチング動作速度もしくは伝播遅延時間お
よびその出力容量依存性を小さくすることができる。

（３）第１４図の場合と同様に、トランジスタ。

１、Ｑ２の蓄積時間を小さくすることができる。

（４）駆動トランジスタＱ２のコレクタ電位が上昇して
充電用出力トランジスタＱ、がオフがちオフにスイ・ン
チ動作するに際し、増幅用ＭＯ８ＦＥＴであるＭｎ、３
とＭ＋）１ＧとはＱ２のコレクタ電位変化を増幅してＱ
、のベースに伝達するばかりではなく、ＭＯＳ　ＦＥＴ
　Ｍｎ、＝のデート入力インピーダンスが極めて大おい
ことによりＱ２のコレクタ′からＱ３のベースへの大き
なベース電流の直接流入を禁止するため、出力トランジ
スタＱ３のスイッチング速度を向上することができる。

第２１図のレベル変換器２０１においては、Ｑｌ、Ｑ２
はクランプド・トランジスタｔＤ＋はレベルシフト用の
シ９ットキ・バリア・グイオーｒであり、抵抗Ｒ＋　ｏ
　＋　Ｒ１４ｓ　Ｒｌｓはそれぞれ５キロオーム、２０
キロオーム、８キロオームに設定されている。駆動トラ
ンジスタＱ２のコレクタ信号は電圧増幅器としてのＣＭ
ＯＳインバータを構成するＰチャンネルＭＯＳ　Ｆ　Ｅ
　Ｔ　Ｍｐ＋４とＮチャンネルＭＯＳ　ＦＥＴ、ＭｎＩ
ｎの両デートに印加され、両ＭＯ８ＦＥＴ　Ｍｌ］＋４
１　Ｍｎ１４のドレイン信号は充電用出力トランジスタ
としてのＰチャンネルＭＯＳ　Ｆ　Ｅ　Ｔ　Ｍｐ＋　１
のゲートに印加される。Ｍ＋）＋４＊Ｍｎｚ＊　ＭｐＨ
の各比Ｗ／Ｌはそれぞれ２４／３゜２２／３．６４／３
に設定されている。

かかる、第２１図のレベル変換器２０１の伝播遅延時間
およびその出力容量依存性が下記の通り確認された。

ｔｐｎＬ（ただしＣ５＝ＯｐＦの時）−−−−２，０２
ｎｓｅｃｔｐｔｎ（ただしＣ５＝ＯｐＦの時）−、−−
−４，２７ｎｓｅｃＫｕｔ、　　　　　　　　　　　　
　　　　−−−−０，４２ｎｓｅｃ／ｐＦＫＬＨ−−−
−１，３２ｎｓｅｃ／ｐＦさらに、第２１図の各レベル
変換器２０１は、下記の理由により希望の特性を得るこ
とができる。

（１）第１４図の場合と同様に、レベル変換器２０１の
入力スレッシュホールドＩ圧Ｖｉｔｈヲ１　、０９乃至
１．１５ボルトに設定す□ることができる。

（２）　レベル変換器２０１の出力容量Ｃｓの放電を実
行する出力トランジスタＱ、は出力抵抗の小さなバイポ
ーラ・トランジスタにより構成されているため、出力容
量放電時のスイッチング動作速度もしくは伝播遅延時間
およびその出力容量依存性を小さくすることができる。

（３）第１４図の場合と同様に、トランジスタＱ１、Ｑ
２の蓄積時間を小さくすることができる。

第２２図のレベル変換器２０１においては、Ｑ、は放電
用出力トランジスタとしてのクランプド・トランジスタ
であり、入力端子ＩＮ、にはレベルシフト用のショット
キ・バリア・ダイオードＤ１のカソードが接続されてい
る。Ｄ、のアノードとＱ、のベースとの間にはレベルシ
フト用のＰＮ接合ダイオードＤ、が接続され、電源電圧
ＶｃｃとＤ　Ｉ　ｌＤ５の両７ノードとの間には１０キ
ロオームと等しい抵抗値に定められた抵抗Ｒｌ　９１　
Ｒ２０が直列接続され、入力端子ＩＮｌとＱｌのベース
との開には、ベース電荷放電用のショットキ・バリア・
ダイオードＤ６が接続されている。

抵抗Ｒ１ｇｒ　Ｒ２゜の共通接続点は充電用出力トラン
ジスタとしてのＰチャンネルＭＯ８Ｆ−ＥＴ　Ｍｐ、の
デートに接続され、Ｍｐ＋＋の比Ｗ／Ｌは６４／３に設
定されている。

かかる、第２２図のレベル変換器の伝播遅延時間および
その出力容量依存性が下記の通り確認された。

ｔｐｎ＋−（ただしＣ５＝ＯｐＦの時）　−−−−２，
４４ｎｓｅｃｔｐＬｎ（ただしＣ５＝ＯｐＦの時）　−
−−−５，４１ｎｓｅｃＫＨＬ　　　　　　　　　　　
　　−−、−−１，０ｎｓｅｃ／ｐＦＫ　Ｌ）ｌ　　　
　　　　　　　　　　−−−−５，３ｎｓｅｃ／ｐ　Ｆ
さらに、第２２図のレベル変換器２０１は、下記の理由
により希望の特性を得ることがで終る。

（・１）ショッ）キ・バリア・ダイオードＤ、の順方向
電圧Ｖｐは０．３５乃至０．４１ボルトに設定され、Ｐ
Ｎ接合ダイオードＤ、の順方向電圧Ｖｐは０．７５ボル
ト一二、トランジスタＱ、のベース・エミッタ間電圧Ｖ
ＢＥＩは０．７５ボルトであるため、トランジスタＱ、
がオンとなるためのレベル変換器２０１の入カスレアシ
ュホールド電圧Ｖｉｔｈは下記のように設定される。

Ｖｉｔｈ＝　　ＶＦｌ＋ＶＦ５＋ＶＢＥｌ＝１．０９乃
至１．１５ボルト （２）出力容量Ｃ８の放電を実行する出力トランジスタ
Ｑ１は出力抵抗の小さなバイポーラ・トランジスタによ
り構成されているため、スイッチング時間もしくは伝播
遅延時間およびその出力容量依存性を小さくすることが
できる。

（３）　トランジスタＱ、はクランプド・トランジスタ
であるため、その蓄積時間を小さくすることができる。

ＭＳ２３図のレベル変換器２０１においては、Ｑｌ、Ｑ
２はクランプド・トランジスタ、Ｄ、はレベルシフト用
のシ９ットキ・バリア・ダイオードであり、抵抗Ｒ３゜
ｙ　Ｒｚｖ　Ｒ＋ｓはそれぞれ５キロオーム、２０キロ
オーム、８キロオームに設定されている。駆動トランジ
スタＱ２のコレクタ信号は電圧増幅器としてのＣＭＯＳ
インバータを構成するＰチャンネルＭＯ３ＦＥＴ　Ｍｐ
１４とＮチャンネ７１ｚＭＯ８ＦＥＴ　Ｍｎｚの両ゲー
トに印加され、両ＭＯ６ＦＥＴのドレイン出力はスイッ
チ用のＰナヤンネルＭＯＳ　　Ｆ　Ｅ　Ｔ　Ｍｐ３．ｅ
のゲートに印加される。Ｍ＋１１４１　Ｍｒ＋＋＜ｗ　
Ｎ４Ｄｔ、の各地Ｗ／Ｌはそれぞれ２４／３．３２／３
．６４／３に設定されている。

ＭＯＳ　ＦＥＴ　Ｍｐ１５のドレイン出力は充電用出力
トランジスタとしてのバイポーラ・トランジスタＱ、の
ベースに印加されている。

かかる、第２３図のレベル変換器の伝播遅延時間および
その出力容量依存性が下記の通り確認された。

ｔｐｏＬ（ただしＣｓ　＝　Ｏｐ　Ｆの時）　−−−−
５，０７ｎｓｅｃｔｐｉ、ｎ（ただしＣ５＝ＯｐＦの時
）　−−−−５，０９ｎｓｅｃＫＨＬ　　　　　　　　
　　　　−−−−０，４ｎｓｅｃ／ｐＦＫＬＨ−−−−
０，４ｎｓｅｃ／ｐＦ さらに、第２３図のレベル変換器２０１は、下記理由に
より希望の特性を得ることができる。

（１）第１４図の場合と同様に、レベル変換器２０１の
入力スレッシュホールド電圧Ｖｉｔｈヲ１，０９乃至１
．１５ボルトに設定することができる。

（２）第１４図の場合と同様に、出力容量Ｃｓの充放電
におけるスイッチング動作速度もしくは伝播遅延時間お
よびその出力容量依存性を小さくすることができる。

（３）第１４図の場合と同様に、トランジスタＱ１、Ｑ
２の蓄積時間を小さくすることができる。

（４）　駆動トランジスタＱ２のコレクタ電位が上昇し
て充電用出力トランジスタＱ、がオフからオンにスイッ
チ動作するに際し、ＣＭＯＳインバータＭＤＩ４１　Ｍ
ｎ＋＜はＱ２のコレクタ電位変化を増幅してＱ、のベー
スに伝達するばかりではなく、ＭＯＳ　ＦＥＴ　Ｍｐ＋
。Ｍｎ、、のデート入力インビーグンスが極めて大きい
、ことによりＱ２のコレクタからＱ３のベースへの大き
なベース電流の直接流入を禁止するため、出力トランジ
スタＱ、のスイッチング速度を向上することができる。

第２４図のレベル変換器２０１は充電用出力トランジス
タＱ、のベース電荷放電用の１０キロオームの抵抗Ｒ１
８がＱ、のベース・エミッタ間に接続されている点のみ
が第２３図のものと相違し、かかる第２４図のレベル変
換器２０１についても、その伝播遅延時間およびその出
力容量依存性が下記の通り確認された。

ｔｐｕＬ（ただしＣ５＝ＯｐＦの時）　−−−−６，２
ｎｓ’ｅｃｔｐＬｕ（ただしＣ５＝ＯｐＦの時）　−−
−−４，９ｎｓｅｃＫＨＬ　　　　　　　　　　　　−
−−−０，４ｎｓｅｃ／ｐＦＫ　ＬＨ−−−７０，４ｎ
ｓｅｃ／ｐ　Ｆさらに、第２４図のレベル変換器２０１
は、第２３図の場合と同様な理由により希望の特性を得
ることができる。

第２５図のレベル変換器２０１は、放電用出力トランジ
スタ飢のベース電荷放電回路の抵抗Ｒ１０が１．５ＪＩ
ｒロオームの抵抗Ｒ，，，３キロオームの抵抗Ｒ２゜、
クランプド・トランジスタＱ６により構成されたアクテ
ィブ・プルダウン回路により置換され、充電用出力トラ
ンジスタＱ、のベース電゛荷を放電するためのシ廖ット
キ・バリア・ダイオードがＱ、のベースとＱ２のコレク
タとの間に接続されている点のみが第２４図のものと相
違し、かかる第２５図についても、その伝播遅延時間お
よびその出力容量依存性が下記の通り確認された。

ｔｐｕＬ（ただしＣ５＝ＯｐＦの時）　−−−−６，６
ｎｓｅｃｔｐＬｎ（ただしＣ５＝ＯｐＦの時）　−−−
−５，３ｎｓｅｃＫＨＬ　　　　　　　　　　　　−−
−−０，４ｎｓｅｃ／ｐＦＫ　ＬＭ　　　　　　　　　
　　　−−−−０，４ｎｓｅｃ／ｐ　Ｆさらに、第２５
図のレベル変換器２０１は、第２３図の場合と同様な理
由により希望の特性を得ることがで軽る。

第２６図のレベル変換器２０１は、＃２５図のアクティ
ブ・プルダウン回路Ｒｌ　９　ｔ　Ｒ２０ｔ　Ｑ　＠と
同じアクティブ・プルダウン回路によって放電抵抗Ｒ１
゜が置換されている点のみが第２４図のものと相違し、
かかる第２６図についても、その伝播遅延時間およびそ
の出力容量依存性が下記の通り確認された。

ｔｐ＋ａ（ただしＣ５＝ＯｐＦの時）　−−−−８，６
２ｎｓｅｃｔｐＬｕ（ただしＣ５＝ＯｐＦの時）　−−
−−４，７ｎｓｅｃＫ　ＭＬ　　　　　　　　　　　　
　−−−−０，４ｎｓｅｃ／　ｐ　ＦＫ　Ｌ）ｌ　　　
　　　　　　　　　　−−−−０，４ｎｓｅｃ／　ｐ　
Ｆさらに、第２６図のレベル変換器２０１は、第２３図
の場合と同様な理由により希望の特性を得ることができ
る。

第２７図のレベル変換器２０１においては、バイポーラ
・トランジスタＱ、、Ｑ２．Ｑ、はそれぞれ放電用出力
トランジスタ、駆動トランジスタ。

充電用出力トランジスタであり、Ｄ、、Ｄ、はそれぞれ
レベルシフト用のシ層ットキ・バリア・ダイオード、Ｐ
Ｎ接合ダイオードであり、Ｒ＋４１Ｒ＋５ｔＲ２１１Ｒ
２２はそれぞれ２０キロオーム、８キロオーム、１０キ
ロオーム、１０キロオームの抵抗であり、Ｍｐ　１ｓ　
ｔ　Ｍ　ｎ　＋　ｓはそれぞれＰチャンネル間Ｏ３ＦＥ
Ｔ、ＮチャンネルＭＯ８ＦＥＴであり、両Ｍｐｌｓ＊Ｍ
ｎ１ｇの比Ｗ／Ｌはともに３２／３と等しい値に設定さ
れている。

特に、Ｍｆｌ＋ｓｔ　Ｍｎ＋ｓ＊　Ｑｌｌ　Ｑ３が低出
力抵抗の準ＣＭＯＳインバータ型の増幅器である点に特
徴がある。

かかる第２７図のレベル変換器２０１の伝播遅延時間お
よびその出力容量依存性が下記の通り確認された。

ｔｐｏｔ（ただしＣ５＝Ｏｐ’Ｆの時）−−−−５，４
８ｎｓｅｃｔｐＬｕ（ただしＣ５＝ＯｐＦの時）−−−
−５，２３ｎｓｅｅＫＨＬ　　　　　　　　　　　　−
−−−０，３７ｎｓｅｃ／ｐＦＫ　ＬＨ−−−−０，３
８ｎｓｅｅ／　ｐ　Ｆさらに、第２７図のレベル変換器
２０１は、下記理由により希望の特性を得ることができ
る。

（１）シ壺ットキ・バリア・ダイオードＤ、の順方向電
圧ＶＦは０．３５乃至Ｏ・、４１ボルト、トランジスタ
Ｑ２のベース・エミッタ間電圧ＶＢＥ２は０゜７５ポル
）ｔ　ＰＮ接合ダイオードＤ８の順方向電圧ｖＦ８は０
．７５ボルトに設定されているため、ＹランジスタＱ２
のオン・オフ動作に関するレベル変換器２０１の入力ス
レッシュホールド電圧ＶｉＬｈは下記のように設定され
る。

Ｖｉｔｈ＝−ＶＦｌ＋ＶＢＥ２＋ＶＦ８＝１．０９乃至
１．１５ボルト （２）出力容量Ｏｓの放電もしくは充電を実行する出力
トランジスタＱ、、Ｑ、は出力抵抗の小さなバイポーラ
・トランジスタにより構成されているため、スイッチン
グ動作速度もしくは伝播遅延時間、およびその出力容量
依存性を小さくすることがで終る。

（３）Ｑｌ−Ｑ２はクランプド・トランジスタであるた
め、その蓄積時間を小さくすることができる。

（４）　駆動トランジスタＱ２のコレクタ電位変化は準
ＣＭＯＳインバータＭｐ　Ｉ　Ｇ　？　Ｍ　ｎ　Ｉ　６
　ｔ　Ｑ　ｓ　＋　Ｑ　＋により増幅されて出力に伝達
されているため、出力波形変化速度を向上することがで
きる。

第２８図のレベル変換器２０１は、トランジスタＱ２の
コレクタ負荷が抵抗Ｒ１０ではなく、ＰＮ接合ダイオー
ドＤ３．Ｄ、、と５キロオームの抵抗Ｒ２３により構成
されている点のみが第２７図のものと相違し、かかる第
２８図のレベル変換器の伝播遅延時間およびその出力容
量依存性が下記の通り確認された。

ｔｐＨｔ、（ただしＣ５＝ＯｐＦの時）−−−−６，６
６ｎｓｅｃｔｐｉ、Ｈ（ただしＣ５＝ＯｐＦの時）−−
−−４，１６ｎｓｅｃＫｌ（Ｌ　　　　　　　　　　　
　−−−−０，４２ｎｓｅｅ／ｐＦＫＬＨ−−−−０，
３７ｎｓｅｃ／ｐＦさらに、第２８図のレベル変換器２
０１は、第２７図の場合と同様な理由により希望の特性
を得ることができる。

第２９図のレベル変換器２０１は、トランジスタＱ、を
確実にオフさせるためのＰ、Ｎ接合ダイオードＤ、が接
続され、トランジスタＱ３（７）ベース電荷を放電させ
るためのショットキ・バリア・ダイオードＤ、が接続さ
れている点のみが第２３図のものと相違し、かかる第２
９図のレベル変換器２０１についても、その伝播遅延時
間およびその出力容量依存性が下記の通り確認された。

ｔｐｕｔ（ただしＣ５＝ＯｐＦの時）−−−−１，７２
ｎｓｅｃし９ＬＨ（ただしＣ５＝ＯｐＦの時）−−−−
５，４４ｎｓｅｃＫ）ＩＬ　　　　　　　　　　　−−
−−０，３２ｎｓｅｃ／ｐＦＫ　ＬＭ　　　　　　　　
　　　−−−−０，２９ｎｓｅｃ／　ｐ　Ｆさらに、第
２９図のレベル変換器２０１は、第２３図の場合と同様
な理由により希望の特性を得ることがでトる。

第３０図のレベル変換器は、第２９図においてｍ抗Ｒ目
が２５キロオームの抵抗Ｒ２，と５キロオームの抵抗Ｒ
２５とによって置換され、抵抗Ｒ７，が比Ｗ／Ｌが２４
／３に設定されたＰチャンネル間Ｏ８ＦＥＴ　Ｍｐ＋ｔ
によって置換されている点のみが第２９図のものと相違
している。ＭｇＩ２はＣ２の能動負荷素子として動作す
るため、増幅器Ｑ２１ＭＯ＋ｑの電圧利得は極めて大き
な値となる。かかる第３０図についても、伝播遅延時間
およびその出力容量依存性が下記の通り確認された。

ｔｐｎｔ、（ただしＣ５＝ＯｐＦの時）　−−−−２，
２ｎｓｅｃｔｐｕ＋（ただしＣ５＝ＯｐＦの時）　−−
−−５，２ｎｓｅｃＫＨＬ　　　　　　　　　　　　−
−−−０，４ｎｓｅｃ／、ｐＦＫＬＨ−−−−０，３ｎ
ｓｅｃ／ｐＦ さらに、第３０図のレベル変換器２０１は、第２３図の
場合と同様な理由により希望の特性を得ることができる
。

第３１図のレベル変換器２０１においては、トランジス
タＱ、、Ｑ２はクランプド・トランジスタ。

Ｑ、は充電用出力トランジスタｔＱ４はＰＮＰエミッタ
・７オロワ・トランジスタ、ＤＩはレベルシフト用のシ
ョットキ・バリア・ダイオードｌ　Ｄ２はレベルシフト
用のＰＮ接合ダイオードＩＤｆｆはトランジスタＱ３を
確実にオフさせるためのＰＮ接合ダイオードＩＤ１１は
入力端正の負のノイズをクランプするためのショットキ
・バリア・ダイオードである。抵抗Ｒｌｏ　ｖ　Ｒｌｓ
　ｔ　Ｒ２６はそれぞれ５キロオーム、８キロオーム、
２０キロオームに設定されている。駆動トランジスタＱ
２のコレクタ信号は電圧増幅器としてのＣＭＯＳインバ
ータを構成するＰチャンネル間Ｏ８ＦＥＴ　Ｍｐ、、と
ＮチャンネルＭ　ＯＳ　　Ｆ　Ｅ　Ｔ　Ｍ　ｎ　１４の
両デートに印加され、両ＭＯ８ＦＥＴのドレイン出力は
スイッチ用のＰチャンネル間Ｏ８ＦＥＴ　Ｍｐ、５のデ
ートに印加される。Ｍ＋）＋４１　Ｍｎ＋４ｔ　Ｍ’ｐ
、の各地Ｗ／Ｌはそれぞれ２４／３，３２／３，６４／
３に設定されている。ＭＯＳ　ＦＥＴ　Ｍｐ＋ｓのドレ
イン出力は充電用出力トランジスタとしてのバイポーラ
・トランジスタＱ、のベースに印加されている。

かかる、第３１図のレベル変換器２０１の伝播遅延時間
およびその出力容量依存性が下記の通り確認された。

ｔｐ＋ｕ、（ただしＣ５＝ＯｐＦの時）−−−−１，９
４−３，８４ｎｓｅｃｔｐＬＨ（ただしＣ５＝ＯｐＦの
８＠）−−−−４，６４−５，４４ｎｓｅｃＫ　ＭＬ　
　　　　　　　　　　−−−−０＋３８ｎｓｅｃ／ｐ　
ＦＫＬＨ−−−−０，３０ｎｓｅｃ／ｐＦさらに、第３
１図のレベル変換器２０１は、下記理由により希望の特
性を得ることができる。

（１）ショットキ・バリア・ダイオードＤ１の順方向電
圧ＶＦ、０．３５乃至０．４１　ｒｔｃルト、　ＰＮ接
合グイオづＤ２の順方尚電圧Ｖｐ２は約０．７靜ボルト
、トランジスタＱ、、Ｑ２．Ｑ、のベース・エミッタ間
電圧Ｖｅ！Ｚｌｔ　ＶＢＥ２．　ＶＢｒ４ハ約０．７５
　ホルトであるため、トランジスタ。１．Ｑ２がオンと
なる入力スレッジ１ホールド電圧Ｖｉｔｌ＋は下記のよ
うになる。

Ｖｉｔｈ＝　　Ｖｅｉ４＋Ｖｐ２＋Ｖｓ＋＝２＋Ｖｅｈ
＋＝１．５ボルト （２）出力容Ｒｃｓの放電もしくは充電を実行する出力
トランジスタＱ、、Ｑ、は出力抵抗の小さなバイポーラ
・トランジスタにより構成されているため、スイッチン
グ動作速度もしくは伝播遅延時間およびその出力容量依
存性を小さくすることができる。

（３）Ｑ、、Ｑ２はクランプド・トランジスタであるた
め、その蓄積時間を小さくすることができる。

（４）駆動トランジスタＱ２のコレクタ電位が上昇して
充電用バイポーラ出力トランジスタ。３がオフからオン
にスイッチ動作するに際し、ＣＭＯＳインバータＭｐ＋
４＋　Ｍｎ１４はＱ２のコレクタ電位変化を増幅してＱ
、のベースに伝達するぽかりではなく、ＭＯＳ　Ｆ　Ｅ
Ｔ　Ｍｐ＋４ｒ　Ｍｎ＋４のデート入力インピーダンス
が極めて大きいことにより。２のコレクタからＱ、のベ
ースへの大きなベース電流の直接流入を禁止するととも
に、Ｍ＋）＋ｓの小さなオン抵抗を介してＱ、のベース
にベース１ｍが供給されるため、出力トランジスタ。、
のスイッチング速度を向上することができる。　第３図
には、第１４図、第１９図、第２２図、ｔ１４３３図の
レベル変換器の伝播遅延時間の出力容量依存性が一１α
Ｍ線により示されており、第１図と第２図の伝播遅延時
間のいずれが一方の出方容量依存性が改善されているこ
とが理解できる。

次に・第６図の出力パラ７７２２の複数のＣＭＯＳ−Ｔ
ＴＬレベル変換器２２１．２２２−−−−２２１Ｉｌに
ついて説明する。これらのレベル変換器２２１　、２２
２−−−−２２ｍの本質的特徴は下記の通りである。

（１）各レベル変換器２２１　、２．２２−−−−２２
ｍの入力スレッシュホールド電圧Ｖ　ｉ　ｔｈ　ｌｅｔ
　ＣＭ　ＯＳｔ’−１’べ／ＬＪ力ｉ［圧０．６ボルト
のハイレベル出力電圧４．４ボルトとの開に設定されて
いる。

（２）その入力端子に供給される入力信号に応答して各
レベル変換器２２１．２２２−−−−２２＋ｎの出力負
荷容量Ｃ×の放電を実行する出力トランジスタはバイポ
ーラ・トランジスタにより構成されている。

さらに、出力バラ７７２２のレベル変、＾器２２１．２
２２−−−−２２ｍの好ましい実施形態上の好適な特徴
は下記の通りである。

（３）放電用出力トランジスタＱ１゜のベースを駆動す
る駆動トランジスタＱ１１のベースと内部論理ブロック
２１の出力との開には高入力インピーダンス回路が接続
されている。

（４）上記（３）の高入力インピーダンス回路は内部論
理ブロック２１の複数の出力信号を論理処理する機能を
有する。

（５）放電用出力トランジスタＱＩＯと駆動トランジス
タＱ、とは、ショットキ・バリア・グイオード付外のク
ランプド・トランジスタにより構成されている。

（６）出力負荷容量Ｃ×を充電する出力トランジスタＱ
＋２はバイポーラ・トランジスタにより構成されている
。

（７）制御信号に応答して放電用出力トランジスタＱＩ
Ｏと充電用出力トランジスタＱ＋２とを同時にオフする
ことにより出力端子ＯＵＴ、を７０−ティング状態に、
コントロールする機能を有する。

（８）レベル変換器２２１．２２２＝−２２ｍは、オー
ブン・コレクタ出力形式となっている。

第３２図乃至第３４図および第３６図は、本発明の実施
例による出力バッ７ア２０のレベル変換器２２１の種々
の回路例を示し、これら全てのレベル変換器は上記（１
）および（２）の本質的特徴を有しでいる。さらに、こ
れらのレベル変換器は上記（３）乃至（８）の好適な特
徴のうち少なくとも一個を有している。

第３２図のレベル変換器２２１において、Ｑ　Ｉ　Ｏは
出力負荷容量Ｃｘを放電するための出力トランジスタ、
ＱｌｌはＱＩＯを駆動するための駆動トランジスタ、Ｑ
ｌ２は出力負荷容量Ｃ×を充電するための出力トランジ
スタ１Ｑ１３はＱｌｌのコレクタ信号変化をＱｌ２のベ
ースに伝達するための電流増幅トランジスタｆｆ　Ｒ３
゜ｔ　Ｒ３１ｔ　Ｑｌ４はＱ、。のベース電荷を放電す
るためのアクティブ・プルダウン回路。

ＱＣｓはマルチ・エミッタ・トランジスタ、Ｒ２，はＱ
、のフレフタ抵抗、Ｒ５，はＱｌ２のベース電荷を放電
させるための抵抗ｔＤ＋ｏはＱｌ２のベース電荷を放電
させるためのシ８ットキ・バリア・ダイオード、Ｒ３４
はＱｌ２１Ｑ＋３のコレクタ電流を制限するための抵抗
、Ｒ３，はＱｌ５のベース抵抗である。

さらに、内部論理ブロック２１のＰチャンネルＭＯ８Ｆ
ＥＴ　Ｍ＋２Ｍ２とＮ＋＋　ンネルＭｏ５ＦＥＴ　Ｍ３
．Ｍ、とにより構成された０ＭＯ８・′ＮＡＮＤデート
２１１の出力はマルチ・エミッタ・トランジスタＱ　＋
ｓの第１エミツタに印加され、０ＭＯ８−ＮＡＮＤゲ−
）　２１２の出力１ｉＱ、５の第２エミツタに印加され
、０ＭＯ８−ＮＡＮＤデー）２１３の出力はＱＩｇの第
３エミツタに印加されている。従って、レベル変換器２
２１はレベル変換機能を有するだけでなく、３人力ＮＡ
ＮＤ５’−トとしての論理処理機能を有する。

さらに、第３２図のレベル変換器２２１は、下記の理由
により希望の特性を得ることができる６（１）　トラン
ジスタＱＩ５のベース・エミッタ間電圧Ｖｅｅ＋ｓは約
０．７５ボルト、Ｑｌ、のベース・フレフタ間の電圧Ｖ
Ｂｅは約０．５５ボルト、トランジスタＱｌＯｔＱｌ＋
のベース・エミッタ間電圧ＶｅＥ１０１　ＶＢｌｉｌ＋
はそれぞれ約０．７５ボルトであるため、レベル変換器
２２１の入力スレッシュホールド電圧Ｖｉｔｈは下記の
ように設定される。

Ｖｉｔｈ＝　　Ｖａ）：Ｉｓ＋Ｖｎｃ＋ｓ＋Ｖｅｇｚ＋
　ＶＢＥＩＯ＝　−０，７５＋０．５５＋０．７５＋０
．７５；１．３ボルト （２）　レベル変換器２２１の出力負荷容量Ｃｘの放電
もしくは充電を実行する出力トランジスタＱ１゜ＩＱ＋
２は出力抵抗の小さなバイポーラ・トランジスタにより
構成されているため、スイッチング動作速度もしくは伝
播遅延時間およびその出力容量依存性を小さくすること
ができる。

（３）　トランジスタＱ、。ｔ　ＱｌｌＩ　ＱＩ３ｔ　
Ｑ１４Ｉ　Ｑ、５はクランプド・トランジスタであるた
め、その蓄積時間を小さくすることがで終る。

（４）　マルチ・エミッタ・トランジスタＱＩ５は論理
処理機能を有しているので、マスタースライス方式又は
ゲートアレイ方式の論理用半導体集積回路装置ＩＣの設
計自由度が向上する。

しかしながら、かかる第３２図のレベル変換器２２１に
おいては、０ＭＯ８−ＮＡＮＤデート２１１の出力がロ
ーレベルの場合には抵抗Ｒ３９，Ｑ３．のベース・エミ
ッタ接合を介して電源電圧Ｖｃｃから０ＭＯ８−ＮＡＮ
Ｄゲート２１１の出力に０゜４ミリアンペアという大島
な電流が常に流れこむｐめ、０ＭＯ８−ＮＡＮＤデー）
２１１のＮ４＋ンネルＭＯ８ＦＥＴ　Ｍ、、’　Ｍ、の
比Ｗ／Ｌを１００／３と大きな値としてオン抵抗ＲＯＭ
を小さな値としなければならない。これは集積回路装置
ＩＣの集積密度の低下をもたらすばかりではなぐ、両Ｍ
Ｏ８ＦＥＴ　Ｍ、、Ｍ、のデート容量も増大するため、
ＣＭＯ３争ＮＡＮＤデート２１１のスイッチング速度が
低下するという問題が本発明者の検討により明らかとさ
れた。

第３３図は、上記問題を解決するために開発されたレベ
ル変換器２２１の回路図を示し、第３２図のマルチ・エ
ミッタ・トランジスタＱ１．は下記に説明す−る高入力
インピーダンス回路によって置換されている。

すなわち、第３３図においてかかる高入力インピーダン
ス回路はＰＮＰ入力トランジスタＱ１７゜Ｑ、、、ＮＰ
Ｎエミッタ・７オロワ・トランジスタＱ＋ｓｙシＢット
キ・バリア・ダイオードＤ、、、　Ｄ１□、抵抗Ｒａｅ
ｙ　Ｒ３７１Ｒ３１１によって構成されている。

さらにレベル変換器２２１は、ＰＮＰ）ランジスタＱ２
．．ＮＰＮ）ランジスタＱ２゜、ＰＮ接合ダイオードＤ
５１．抵抗Ｒ３Ｂによって構成されるとともに出力端子
０ｔＪＴ、を７０−ティング状態に制御するための制御
回路を含む。

この制御回路のＰＮＰ）ランジスタＱ２゜のベースは、
内部論理ブロック２１内のＰチャンネル間Ｏ８ＦＥＴ　
Ｍ、とＮチャンネルＭＯ３ＦＥＴＭ６とによって構成さ
れた０ＭＯ８−ＮＡＮＤゲ−）２１＃のイネーブル信号
ＥＮによって駆動される。尚、かかる０ＭＯ８−ＮＡＮ
Ｄゲート２１ρの入力には反転イネーブル信号ＥＮが印
加されている。

さらに、この制御回路がレベル変換器２２１に付加され
たために、上述の高入力インピーダンス回路にさらにＰ
ＮＰ入力トランジスタＱ＋８とショットキ・バリア・ダ
イオードＤ　Ｉ　３とが付加されている。

従って、イネーブル信号ＥＮがローレベルとなルトレベ
ル’＆換器２２１のトランジスタＱ、ｏ、　Ｑ＋　１　
ｔ　Ｑ　＋　２　Ｉ　Ｑ　＋　３が同時にオフになるた
め、その出力端子ＯＵＴ、は７０−ティング状態となる
。

一方、イネーブル信号ＥＮがハイレベルとなると、レベ
ル変換器２２１は２人力ＮＡＮＤゲートとしては論理処
理機能も同様に有しているため、集積回路装置ＩＣの設
計自由度が向上する。

さらに、シＩｌ−／トキ・バリア・ダイオードＤ　Ｉ　
ｌ　ｔＤＩ２１０＋ｚｅｎ順方向電圧Ｖｐ＋＋、ＶＦＩ
２１　Ｖｐ＋ｉハ０．３５乃至０．４１ボルト、ＰＮＰ
入力トランジスタＱ＋　７　ｔ　Ｑ　ｌｅ　ｖ　Ｑ　ｌ
ｅのベース・エミッタ間電圧Ｖｓｓ＋ｔ＊　Ｖｓｔ＋＋
ａ＊　Ｖｓｓ＋＊ハ約０．７５ボルト、ＮＰＮ）ランジ
スタＱ１゜Ｉ　Ｑｌｌｔ　ＱＣｓのベース・エミッタ間
電圧ＶＢＥＩ。Ｉ　ＶＢＥ＋　１＋　Ｖｎｇ＋ｓは約０
．７５ポル峯であるため、例えばＰＮＰ）ランジスタＱ
＋７のベースに印加される０ＭＯ８−ＮＡＮＤデー）２
１１の出力電圧に関してトランジスタＱＩＯｔＱｌ＋が
オンとなる入力スレッシュホールド電圧Ｖｉ４ｈは下記
のようになる。

Ｖ＋ｔｈ＝　　ＶｅＥ＋７＋Ｖａｇ＋ｓ＋Ｖｅｉ１１＋
Ｖｓ）：＋。

＝１．５ボルト さらに、出力負荷容量Ｃ×の放電もしくは充電を実行す
る出力トランジスタＱ１０９Ｑ＋２は出力抵抗の小さな
バイポーラ・トランジスタにより構成されているため、
久イツチング速度もしくは伝播遅延時間およびその出力
容量依存性を小さくすることができる。また、トランジ
スタＱ１゜、Ｑ、。

Ｑ＋　ｓ　＊　Ｑ　＋　４　Ｉ　Ｑ　Ｉｇはクランプド
・トランジスタであるため、その遅延時間を小さくする
ことができる。

しかしながら、第３３図のレベル変換器２２１において
も同様に、ＣＭＯ８争ＮＡＮＤゲート２１１の出力がロ
ーレベルの場合に、ＰＮＰ入力トランジスタＱ＋ｔのベ
ースから無視できない電流がこのゲート２１１の出力に
流れ込むため、上述の問題が完全には解決でトないこと
が本発明者の検討により明らかとされた。

第３４図はかかる問題をほぼ完全に解決するために最終
的に解決されたレベル変換器２１１を示し、第３２図の
マルチ・エミッタ・トランジスタＱＣｓは下記に説明す
るようにＭＯＳ　ＦＥＴによりて構成された高入力イン
ピーダンス回路によって置換されている。

すなわち、第３４図においてかかる高入力インビーグン
ス回路はＮチャンネルＭＯ８ＦＥＴ　Ｍ＋　＋　ｖ　Ｍ
　Ｉ　２　ｔ　Ｍ　ｌ　３　ｓ　Ｐ　Ｎ接合ダイオード
ＤＩ４によって構成されている。Ｎ４＋　＋　ｔ　Ｍ　
１２１　Ｍ　＋　３のドレイン・ソース径路は並列接続
され、各デートは内部論理ブロック２１の０ＭＯ８−Ｎ
ＡＮＤデート２１１．２１２，２１３にそれぞれ接続さ
れ、またこれらのドレイン・ソース径路にはＰＮ接合ダ
イオードＤ　Ｉ　４が直列に接続されている。

また、抵抗Ｒ８゜ｙ　Ｒａｔ、Ｒ３２１Ｒ３３１Ｒ２４
＊　Ｒ８，は、それぞれ２キロオーム、４キロオーム、
１０キロオーム、４キロオーム、５０〜７５オーム。

１６キロオームに設定されている。トランジスタＱＩ　
ＯＩ　Ｑ　Ｉ　ｌ　Ｉ　Ｑ　＋　３　Ｉ　Ｑ　＋　４の
各エミッタ面積は、それぞれ、６７２μｌ１１２，１３
２μｍ２，３６３μｍ２゜１８７μｌ１１２．２４２μ
ｌｌ１２に設定されている。

さらに、かかるレベル変換器２２１においてはその論理
処理機能をさらに向上するため、駆動トランジスタＱ、
と同一エミッタ面積を有する第２駆動トランジスタＱ２
゜がＱＩ＋と並列に接続され、上記高入力インピーダン
ス回路と同様にＮチャンネルＭＯＳ　ＦＥＴ　Ｍ、４．
Ｍ、、、Ｍ、、、ＰＮ接合ダイオードＤ１９．抵抗Ｒ１
により構成された第２高入力インピーダンス回路を構成
し、このレベル変換器２２１を６人カコンプレックス・
ゲート回路としての論理処理機能を有している。

さらに、このレベル変換器２２１には、内部論理ブロッ
ク２１からローレベルのイネーブル信号ＥＮが供給され
た場合に、その出力端子ＯＵＴ。

を７０−ティング状態に制御するための制御回路が同様
に付加されている。この制御回路は、ＮチャンネルＭＯ
Ｓ　ＦＥＴ　Ｍ、？、　　トランジスタＱ２１ｔＱ２２
？　Ｑ、２１１抵抗Ｒ２゜＋　Ｒ４１＠　Ｒ４２１Ｒ４
ｊｔシＢットキ・バリア・ダイオードＤ　＋　ｓ　ｖ　
Ｄ　＋　ｙ　＊　Ｄ　ｌｅ　ｙ　Ｃ４，によりて構成さ
れている。

さらに、第３４図のレベル変換器２２１においては、６
つのＭＯＳ　ＦＥＴ　Ｍ、ビー−−Ｍ　１　＠の各デー
トにおける入力スレッシュホールド電圧をＣＭＯＳロー
レベル出力電圧０．６ボルトとＣＭＯＳハイレベル出力
電圧４．４ボルトとの間島中間値２．５ポル日こ設定す
るため、Ｍｕ−−−−Ｍｌ６の比Ｗ／Ｌは下記の如く設
定されている。尚、この時、Ｍｌ−−−−Ｍ１６のし鯵
い値電圧ＶＴＨは約０．７５ボルドに設定され、ＰＮ接
合ダイオードＤ　Ｉ　４の順方向電圧Ｖｐ１４は０．７
５ボルトに設定され、またＭｌｌ−・−Ｍ、６のチャン
ネル・コンダクタンスβ０１ヨ、６０Ｘ１０−”［１／
オーム１に設定されている。

ＭＯＳ　ＦＥＴ　Ｍ、、のみがオンしている場合を考え
、そのゲート電圧Ｖｘ、デート・ソース間電圧Ｖａｓ＊
　　ドレイン電流ＩＯ，ドレイン電圧Ｖｖ等について計
算する６尚、この時Ｍ１は飽和領域にバイアスされてい
るものと考える。

Ｖｘ−ＶＧＳ＋ＶＦ１４　　　　　　　　　　　　　　
　　　　　　　−−−（１）ＶＹ＝Ｖｃｃ−Ｒ３５−よ
り−−−（３’）（１）式と（２）式より、 ｘＤｌ”Ｕ　−Ｌ　（ＶＸ、−ＶＦ１４．−ＶＴＨ）２
−　（４）　Ｌ ところで、Ｖｘが上昇することによりＶｙが低下し、ト
ランジスタＱ　Ｉ　ＯＩ　Ｑ　Ｉ　＋がオフとなること
に対応するＶＸが入力スレッシュホールド電圧としで考
えられる。

トランジスタＱＩＯｊＱ１１が蒼７となるドレイン電圧
ＶＹは、下記のように求められる。

ＶＹ＝ＶＢＥｌｌ＋ＶＢＥＩＯ−（−５）（３）式と（
５）式とから、 Ｖｃｃ−ＶＢＥＩＩ−ｖＢＥＩＯ より＝　　　１ｔ３ｓ　　　　　　　　　−（６）（４
）式と（６）式より、 Ｖｉ　　Ｖｃｃ−ＶＢＥＩＩ−ＶＢＥＩＯ。

Ｌ”　　　Ｒ３５顛較等７媚い　−（’？　＞Ｖｃｃが
５ボルトｙ　ＶｓｔｓｎとＶＲＥＩＱとが０．７５ボル
トＩ　Ｒ３！ｉ力弓６キロオーム、β。が６０×１０−
’［１／オーム］、■×が２．５ボルト？ＶＦ１４が０
．７５ボルト、ＶＴＩＩが０．７５ボルトの条件を上記
（７）式に入れると、 ３＋５　　　　　１ ′−・２ｘ１０３．了２ ６０ −ｘｌｏ３ ６０ 譚７．２９ζ− か（して、Ｍ、、−−−−Ｍ、６の比Ｗ／Ｌは２２／３
に設定することにより、レベル変換器２２１の入力スレ
ッジ１ホールド電圧を２．５ボルトに設定できる。

巣上の構成を有する第３４図の実施例においては、下記
の伝播遅延時間およびその出力容量依存性を有すること
が本発明者により確認された。

ｔｐｎｔ（ただしＣ５＝ＯｐＦの時）−−−−８，８ｎ
ｓｅｃｔｐＬｕ（ただしＣ５＝ＯｐＦの時）−−−−７
，８ｎｓｅｃＫ　ＨＬ−−−）Ｏ，１ｌｎｓｅｃ／ρＦ
ＫＬＨ−−−−０，０１ｎｓｅｃ／ｐＦ第５図には、第
３４図の実施例のレベル変換器の伝播遅延時間の出力負
荷容量依存性が一点鎖線により示されており、第１と第
２の伝播遅延時間ｔｐＨＬ、ｔｐＬｎのそれぞれの出力
容量依存性ＫＨＬ、　ＫＬＩ４が改善されていることが
理解で軽る。

また、第３４図のレベル変換器２２１は、下記の理由に
より希望の特性を得ることができる。

（１）上述した如く、トランジスタＱ１゜、Ｑ、、のベ
ース争エミッタ間電圧ＶＩＩ＋６１０ｇｖ日Ｅ１１に間
し１電源電圧Ｖｃｃ、抵抗Ｒ，，，ＭＯ８ＦＥＴ　Ｍ、
、−−−Ｍ１６のチャンネル・コンダクタンスβ。およ
びしきい値電圧ＶＴＩ１１ダイオードＤＩ４の順方向電
圧ＶＦＩ４に対応して、ＭＯＳ　ＦＥＴ　Ｍ、、−−−
−Ｍ、、の比Ｗ／Ｌを設定することにより、レベル変換
器２２１の入力スレッシュホールド電圧を０．６ボルト
と４．４ボルトの間の２．５ボルトに設定することがで
きる。

（２）出力負荷容量Ｃｘを放電と充電を実行する出力ト
ランジスタＱ１゜、Ｑ、は出力抵抗の小さなバイポーラ
・トランジスタにより構成されているため、スイッチン
グ動作速度もしくは伝播遅延時間およびその出力容量依
存性を小さくすることができる。

（３）駆動）ランジスタＱ＋＋のベースと内部論理ブロ
ック２１の出力との間にはＭＯＳ　ＦＥＴ　Ｍ１□によ
り構成された高入力インピーダンス回路が接続されてい
るため、ＭＯＳ　Ｆ’ＥＴ　Ｍ、、のデートから内部論
理ブロック２１の０ＭＯ８−ＮＡＮＤゲート２１１め出
力に流入する電流を無視できるレベルまで低減すること
ができ、０ＭＯ８−ＮＡＮＤデート２１１のＮチャンネ
ルＭＯ８ＦＥＴの比Ｗ／Ｌの着しい増大を防止すること
がときる。

（４）高入力インピーダンス回路のＭＯＳ　ＦＥＴ　Ｍ
ｌｌｔ　Ｍ１２ｔ　Ｍ１３は３人力ＯＲ論理を実行する
ため、レベル変換器２２１の論理処理機能が向上する。

（５）　２つの駆動トランジスタＱＩＩＩＱ２゜もＡＮ
Ｄ論理を実行するため、レベル変換器２２１の論理処理
機能がさらに向上する６ （６）　トランジスタＱ、。ｔ　ＱｌｌＩ　Ｑｌｆｆｌ
　Ｑ＋４１　Ｑ２゜はクランプド・トランジスタである
ため、その蓄積時間を小さくすることができる。

（７）イネーブル信号ＥＮをローレベルとすることによ
りレベル変換器２２１の出力トランジスタ釦。、Ｑ１２
が同時にオフとなって出力端子０ＵＴ１が７０−ティン
グ状態となり、この出力端子ＯＵＴ、と他の図示しない
論理回路の出力端子とを接続した並列運転に際し、この
出力端子０ｔＪＴ。

の信号レベルを内部論理ブロック２１の出力と無関係と
することができる。

第３６図は本発明の他の実施例によるレベル変換器２２
１の回路例を示し、その出力端子ＯＵＴ、はオープン・
コレクタ出力形の他のＴＴＬレベル論理用半導体集積回
路装置ＩＣ’の出力端子と共通接続され、この共通接続
点は２キロオームの負荷抵抗Ｒ９゜。を介して５ボルト
の電源電圧Ｖｃｃに接続されている。

オープン・コレクタ出力形のＴＴＬレベル回路装置ＩＣ
’は、特に限定されないが、シヲットキ・バリア・ダイ
オードＤ　１１　Ｄ２ｔ　Ｄｏｌｌ　マルチ・エミッタ
・トランジスタＱ’４０ｔ　クランプド・トランジスタ
Ｑ４１乃至Ｑ、４．抵抗Ｒ１゜乃至Ｒ，，，ＰＮ接合ダ
イオー゛ドＤ４により構成されている。しかし、出力ト
ランジスタＱ４ｊのコレクタはオープン・コレクタ出力
として出力端子としての４３番端子に接続される一方、
回路装置ＩＣ’の内部においてはいかなる回路素子も電
源電圧Ｖｃｃと出力トランジスタＱ４３のコレクタとの
間に接続されていない。

第３６図のレベル変換器２２１におし１ても、回路装置
ＩＣの内部において（・がなる回路素子も電源電圧Ｖｃ
ｃと出力トランジスタＱＩＧのコレクタとの開に接続さ
れていない点を除けば、第３４図のレベル変換器２２１
と全く同様に形成されてりする。

かくして、回路装置ＩＣの出力端子と回路装置ＩＣ’の
出力端子とは、いわゆるワイヤード・ＯＲ回路の形態に
接続されている。また、イネーブル信号ＥＮをローレベ
ルとすることによりレベル変換器２２１の出力１ランジ
スタＱ　Ｉ　Ｇを強制的にオフせしめ、出力端子ＯＵＴ
、のレベルを内部論理ブロック２１の出力と無関係にす
ることができる。

第３７図は、本発明の実施例による論理用半導体集積回
路装置ＩＣの半導体チ・ンプ表面における各回路ブロッ
クのレイアウトを示してしする。

半導体チップ３００の中央部（破線１０に囲まれた領域
）には０Ｍ０８回路（純ＣＭＯ８回路、又は準ＣＭＯ８
回路）によりて構成された内部論理ブロック２１が配線
され、半導体チップ３００の上辺部（破線１１によって
囲まれた領域）には第３１図の入力レベル変換器（内部
が斜線を施された三角形で示す）が複数個さらに第３４
図の出力レベル変換器（内部が白の三角形で示す）が複
数個それぞれ交互に配置され、同様に半導体チップ３０
０の右辺部（破線１２によって囲まれた領域）、下辺部
（破線ｌ、によって囲まれた領域）、左辺部（破線１４
によって囲＊札な領域）にはそれぞれ第３１図の入力レ
ベル変換器が複数個さらに第３４図の出力レベル変換器
が複数個交互に配置されている。

上辺部１の上には入力レベル変換器の個数に対応した個
数の入力用ボンデインクパッド（太い実線の四角形で示
す）と出力レベル変換器の個数に対応した個数の出力用
ポンディングパッド（細い実線の四角形で示す）とが配
置され、各入力レベル変換器の入力部は各入力用ポンデ
ィ、ングパッドと対面し、各入力レベル変換器の出力部
は内部論理ブロック２１と対面し、各出力レベル変換器
の入力部は内部論理ブロック２１と対面し、各出力レベ
ル変換器の出力部は各出力用ポンディングパッドと対面
している。

右辺部１２の右の複数の入力用ポンディングパッドと複
数の出力用ポンディングパッド、下辺部ρ、の下の複数
の入力用ポンディングパッドと複数の電力用ポンディン
グパッド、左辺部１４の左の複数の入力用ポンディング
パッドと複数の出力用ポンディングパッドは、上辺部ρ
、の場合と同様に配置されている。

右辺部ｎ　２９下辺部１３を左辺部１４内の入力レベル
変換器の入・出力部の方位と出力レベル変換器の入・出
力部の方位とはそれぞれ、上辺部Ｉ。

の場合と同様である。

電源電圧Ｖｃｃを供給するための電源用ポンディングパ
ッド３０は半導体チップ３００の四つのエッヂ部のうち
少なくともひとつに配置され、接地電位点に接続するた
めの接地用ポンディングパッド３１は上記四つのエッヂ
部のうち少なくともひとつに配置されている。

かかる第３７図に示したレイアウトの半導体チップ３０
０の裏面は、第３８図の金属リードフレームＬＦのタブ
リードＬｔの表面に物理的かつ電気的に密着して接続さ
れる。

第３８図のリードフレームＬｐにお（１ては、このリー
ドフレームＬｐは半導体チ・ンプ３００の右上部に対応
したリード部分り、〜Ｌ１０．わく部分Ｌｏｔ斜線を付
したダム部分Ｌｏを有してνする。しかし、災際は半導
、体チップの右下部、左下部、左上部に対応した部分に
ついてもこれと同様であるため、リードフレームＬｐは
斜線を付したダム部分によってわく部分Ｌｏｓ　リード
部分Ｌ１〜Ｌ６．。

タブリードＬｔが互（１に連結された構造の金属被加工
薄板である。

半導体チップ３００の裏面がタブリードＬＴの表面に接
続された後に、下記のボンディングワイヤ（例えば金線
又はアルミニウム線なと゛）の配線力ｆ行なわれる。

市販のワイヤポンディン装置を用（すること番こより、
ワイア１５により電源用ポンプイングツくラド３０とリ
ード部分Ｌｓ４とが電気的に接続され、さらに順次して
、ワイアｉ６により入力用）くラドとリード部しっとが
、ワイアｌ、により出力用ノ（ラドとリード部分Ｌ８と
が、ワイア１８により入カッ（・ラドとリード部分り、
とが、ワイアｌ、により出力用パッドとリード部分Ｉ６
とが、ワイアＩＨｏにより入力用パッドとリード部分り
、とが、ワイアｆｆｉ　１１により接地用ボンディング
パ・ラドとタブリードしＴとの間がそれぞれ電気的に接
続される。

上述のワイアの配線が完了した後のリードフレームＬＴ
と半導体チップ３００とは樹脂封止用の金型に納入され
、リードフレームＬｐのダム部り。

の内側に液状の樹脂が注入される。かかるダム部Ｌｏは
その外部に樹脂が流出することをさまた１ｆる。かかる
樹脂が固化した後、一体の構造となつ　　　　　゛たリ
ードフレームＬｐと半導体チップ３００と樹脂とは金型
から取り出され、さらにプレス機械等によってダム部Ｌ
ｏを除去することにより各リード部分り、、、−Ｌ、、
の間が電気的に分離されることができる。

固化樹脂の外部に突出した各リードＬ、ｌ−Ｌ６４は必
要に応じて下側にまげ゛られ、第３９図の完成図に不す
ように樹脂３０１によって封止された論理用半導体集積
回路装置ＩＣが完成する。同図に示すように、かがる回
路装置ＩＣは半導体チップ３００より発生する熱を封止
構造外部に積極的に逃がすための特別な放熱フィンを具
備していない。

もし、かかる放熱フィンを取りつけると、回路装置ＩＣ
のコストが不所望に増大する。

また、半導体チップの封止方法としては、上述の樹脂封
止方法のほかに、セラミック封正方法と金属ケースを用
いる方法が考えられるが、回路装置ＩＣのコストの点が
ら考えると、上述の樹脂封止方法が最も有利である。

第３７図乃至第３９図の図面を用いた実施例による論理
用半導体集積回路装置ＩＣにおいては、入力バッフ７２
０としての入力レベル変換器２０１．２０２−−−−２
Ｏｎの総数が１８〜５０．内部論理ブロック２１として
のＣＭＯＳデー）２１１゜２１２−−−−２１　Ｉｌノ
総数が２００−１５３０．出カパッ７ア３０としての出
力レベル変換器２２１ｔ２２２−−−−２２ｍの総数が
１８〜５０と半導体チップ３００が大規楔半導体集積回
路装置となっているにもかかわらず、下記の理由により
回路装置ＩＣを放熱フィン・レス構造とすることがで鰺
た。

すなわち、内部論理ブロック２１としての各ＣＭＯ８？
−）　２１１．２１２−−−−２１１ｙ＞ｒ−）当たり
の消費電力は０．０３９　ミリヮッ′トと極め七小さい
ため、ゲート数２００〜１５３ｏの内部論理ブ四ツク２
１全体の消費電力は７．８〜５９゜６７ミリワツトと極
めて小さい。第３１図の実施例による入力バッファ２０
としての各入力レベル変換器２０１，２０２−＝２Ｏｎ
は多くのバイポーラ命トランジスタを含んでいるので、
各変換器１個当りの消費電力は２．６ミリワツトと大か
く、変換器数１８〜５０の入力バッ７７２ｏ全体の消費
電力は４６．８〜１３０ミリワツトと大きい。

第３４図の実施例による出力バッ７ア２ｏとしての各出
力レベル変換器２２１．２２２−−−−２２ｍも多くの
バイポーラ・トランジスタを含んでいるので、各変換器
１個当りの消費電力は３．８ミＩＪワツトと大きく、変
換器数１８〜５０の出力パラフッ２２全体の消費電力は
６８．４〜１９０ミリワツトと大きい。

上述のデータから、変換器数１８の入力バッ７７２０、
デート数２００の内部論理ブロック２１゜変換器数１８
の出力バッ７ア２２の回路装置ＩＣにおいては、第３７
図の半導体チップ表面の中央部ｌ。では全体の６．４−
パーセントの熱が発生されるのに対し、較辺部ρＩｔ　
Ｌｔ　１．、　Ｌ合計で９３．６パーセントの熱が発生
される。

また、変換器５０の入力バッファ２０．ゲート数１５３
０の内部論理ブロック２１．変換器数５０の出力バッ７
ア２２の回路装置ＩＣにおいては、第３７図の半導体チ
ップ表面の中央部ρ。では全体の１５．８パーセントの
熱が発生され、各辺部ｌ目１２褒Ｃ−Ｃ合計で８４．２
パーセントの熱が発生される。

ところで、第３７図に示すようにわずかの熱を発生する
内部論理ブロック２１はチップの中央部１０に配置され
大量の熱を発生する入力バッファ２０と出力バラ７７２
２とはチップの各辺部７２Ｉ。

Ｉ２２．ρ３１１１４に配置されるため、第３８図から
各辺部ρＩｔ　Ｃ１１３１Ｉ２４の大量の熱はタブリー
ドＬｔと接地用リードとしてのリード部分Ｌ１を介して
回路装置ＩＣめ外部（特にプリント基板にＩＣが実装さ
れた場合、プリント基板のアースライン）に取り出され
るぽかりではなく、多数のボンディングワイアと各リー
ド部分Ｌ２−・−Ｌ６４とを介して回路装置ＩＣの外部
（特にプリント基板にＩＣが実装された場合、プリント
基板の信号ラインと電源ライン）に取り出されることが
でくる。

上記実施例とは反対にチ・ノブの中央部ｌ。に大量の熱
を発生する入力バッファ２０と出力バッファ２２を配置
し、中央部ｌ。の周辺に内部論理ブロック２１を配置し
た場合は、中央部ｌ。の大量の熱が回路装置■Ｃの外部
に容易に取り出されないことが、本発明者による計算よ
り確認された。

上記の理由により、上記実施例の回路装置ＩＣを放熱フ
ィン・レス構造とすることができた。また、かかる回路
装置ＩＣを樹脂封止構造としたため、ＩＣのコストを大
幅に低減することが可能となった。

第４０図は、第３７図乃至第３９図の図面を用いた実施
例による論理用半導体集積回路装置ＩＣと他のＴＴＬレ
ベルの論理用半導体集積回路装置４０．１，４０２−−
−−４０ｎｙ　５０１乃至５０５゜６００とをプリント
基板に実装することにより構成された電子システムのブ
ロックダイアグラムを示している。

同図において、ＴＴＬレベルの出力を有する装置４０１
，４０２−−−−４Ｏｎの各出力は回路装置ＩＣの入力
Ｉ’Ｎ目　ｌＮ２−−−−Ｉ’Ｎｎにそれぞれ供給され
、回路装置ＩＣの出力はＴＴＬ入カシカレベル置５０１
−−−−５０５の入力に供給さ゛れている。

さらに、回路装置ＩＣの出力０ＵＴ２と装置６００の出
力とが共通接続されることにより、同装置Ｉｃ、６００
は並列運転を実行する。

回路装置ＩＣの入力バップア２ｏと出カパッフ７２２と
に大量に発生する熱はプリント基板のアースライン、電
源ライン、入力信号ライン、出力信号ラインに放散され
ることがで終る。

また、出力バラ７７２２に供給されるイネーブル信号Ｅ
Ｎをローレベルに設定するとその出力ＯＵ　Ｔ　＋−Ｏ
Ｕ　Ｔｚ−−−−ＯＵ　Ｔｍは７ａ−ティング状態とな
り、装置５０１，５０２，５０３の入力レベル゛は装置
６００の出々レベルによって設定される。。

また、入力バッフ７２０と装置４０１，４０２−−−−
４Ｏｎとの間のインターフェースで高速度が得られ、内
部論理ブロック２１と入力バッファ２゜との間のインタ
ーフェースで高速度が得られ、出力バッ７ア２２の内部
論理ブロック２１との開のインターフェースで高速度が
得られ、装置５ｏ１−−−−５０５と出力バラ７７２ｏ
との闇のインターフェースでも高速度が得られる。

［効果］ 以上の実施例によれば、下記の如く理由より、好ましい
効果を得ることができる。

（１）入力レベル変換器２０１の出力容量Ｃｓの充電も
しくは放電を実行する出力トランジスタをバイポーラ・
トランジスタによって構成することにより、ＭＯＳ　　
ＦＥＴと比較してバイポーラ・トランジスタは小さな素
子寸法でもその出力抵抗が小さくその電流増幅率が大き
く、大きな充電電流もしくは放電電流が得られるという
作用により、入力レベル変換器の伝播遅延時間およびそ
の出力容量依存性を小さくすることができる。

（２）入力レベル変換器２０１においては、飽和領域に
駆動されるバイポーラ・トランジスタのベースとコレク
タとの間には多数キャリア動作を実行するショットキ・
バリア・ダイオードが接続されているため、コレクタ層
がらベース層中への少数キャリアの注入を低減で外るた
め、その蓄積時間を小さくすることができる。

（３）好ましい実施例による入力レベル変換器２０１に
おいては、高入力インピーダンスおよび電圧増幅機能を
有するＭＯＳバッフ７を介して駆動トランジスタＱ２の
ベース信号又はコレクタ信号が充電用バイポーラ出力ト
ランジスタＱ、のべ一入に伝達することにより、このＭ
ＯＳバッファの高入力インピーダンスおよび電圧増幅機
能の作用により、出力トランジスタＱ、の動作速度が向
上される。

（４）好ましい実施例による入力レベル変換器２０１に
おいては、入力端子ＩＮ、と駆動トランジスタダＱ２と
の間にはＰＮＰエミッタ番７オロワφトランジスタＱ、
とＰＮ接合ダイオードＤ、とを接続することにより、入
力レベル変換器２０１の人かりでなく、ＰＮＰ）ランジ
スタＱ、の電流増幅作用によりそのベースにおける入力
インピーダンスが向上するため、入力端子ＩＮ、に接続
されるＴＴＬレベルの信号源の出力インピーダンスの影
響を低減することがでトる。

（５）出力レベル変換器２２１の出力負荷容量ＣＸの充
電もしくは放電を実行する出力トランジスタをバイポー
ラ・トランジスタによって構成することにより、ＭＯＳ
　ＦＥＴと比較してバイポーラ・トランジスタは小さな
素子寸法でもその出力抵抗が小さくその電流増幅率が大
きく、大きな充電電流もしくは放電電流が得られるとい
う作用により、出力レベル変換器の伝播遅延時間および
その出力容量依存性を小さくすることができる。

（６）出力レベル変換器２２１においては、飽和領域に
駆動されるバイポーラ・トランジスタのベースとコレク
タとの開には多数キャリア動作を実行するショットキ・
バリア・ダイオードが接続されているため、コレクタ層
からベース層中への少数キャリアの注入を低減できるた
め、その蓄積時間を小さくすることがでとる。

（７）好ましい実施例による出力レベル変換器２２１に
おいては、内部論理ブロック２１の出力と駆動トランジ
スタＱ１１のベースとの開には高入力インピーダンスＭ
Ｏ８回路を接続することにより、このＭＯ８回路のＭＯ
Ｓ　ＦＥＴのゲートから内部論理ブロック２１の出力に
流入する電流を無視できるレベルまで低減することがで
きるため、内部論理ブロック２１の出力回路の集積密度
の低下およびスイッチング速度の低下を防止することが
できる。

（８）好ましい実施例による砥カレベル変換器２２１に
おいては、高入力インピーダンスＭＯ８回路に内部論理
ブロック２１の複数の出力信号を論理処理する機能をも
たせることにより、マスタースライス方式又はデートア
レイ方式の論理用半導体集積回路装置ＩＣの設計の自由
度を向上することができる。

（９）好ましい実施例による出力レベル変換器２２１に
おいては、イネーブル信号ＥＮによって出力端子ＯＵＴ
、を７０−ティング状態に制御するための制御回路が配
置されているため、この出力端子ＯＵＴ、と他の論理回
路の出力端子とが共通接続された場合に、この共通出力
端子のレベルを他の論理回路の出力によって設定するこ
とができる。

（１０）好ましい実施例によれば、純ＣＭＯ８回路又は
準ＣＭＯ３回路によって構成することによりその消費電
力が低減された内部論理ブロック２１を半導体チップ表
面の中央部に配置し、複数のバイポーラ・トランジスタ
を含みその消費電力の大きな入力レベル変換器２０１−
−−−と出力レベル変換器２２１とを半導体チ・ノブ表
面の周辺部に配置することにより、熱放散が容易となっ
たため、論理用半導体集積回路装置ＩＣを放電フィン・
レス構造としそのコスト、を低減することができた。

（１１）好ましい実施例によれば、論理用半導体集積回
路装置ＩＣを樹脂封止構造と一七たため、そのコストを
低減することができた。

（１２）一方、入力レベル変換器２０１の入力端子ＩＮ
、はＭＯＳ　ＦＥＴのゲートに印加されるのではなくシ
ョットキ・バリア・ダイオードＤ１のカソードもしくは
ＰＮＰ）ランジスタＱ４のベースに印加されているため
、入力端子ＩＮ、ｉこ印加されるサージ電圧に対する破
壊強度を向上することができた。

以上本発明者によってなされた発明を実施例１こもとづ
軽具体的に説明したが、本発明の上記実施例に限定され
るものではなく、その要曽を逸脱しない範囲で種々変更
可能であることはし１うまでもない。

例えば、第６図におし１ては、入力フ寸・ソファ２０（
７）　レベル変換器２０１，２０２−−−−２０ｎｌよ
ＥＣＬ−ＣＭＯＳレベル変換を実行し、出力ッ寸・ン７
ア２２のレベル変換器２２１，２２２−−−−２２箱（
よ０ＭＯ８−ＥＣＬレベル変換を実行するよう１こ構成
子ることも可能である。このためｌ二１よ、入力ノイ・
）７．２０．内部論理プロ・ンク２１．出カッく・ノ７
ア２２をグランドレベルと負の電源電圧−ＶＥＥで動作
させれば良いことは言うまでもなり１゜さらｌ二同様に
、第６図にお（１ては、入カッず・ン７ア２０のレベル
変換器２０１．２０２ｙ−２０ｎｌよｉ２Ｌ−ＣＭＯＳ
レベル変換を実行し、出力）〈・ン７ア２２のレベル変
換器２２１．２２２−−−−２２ＩＩＩは０ＭＯ８−ｉ
２Ｌレベル変換を実行するよう（こ構成することも可能
である。

さらに、第１４図乃至第２１図、第２３図乃至第２６図
、第２９図乃至第３０図の実施秒１ｉこおり・で、第３
１図のＰＮＰ・エミ・／夕・７オロワ・トランジスタＱ
、、ＰＮ接合ダイオードＤ２をイ寸加しても良い。

マタ、ＭＯＳ　ＦＥＴの比Ｗ／Ｌの公魚１−　ヲ３とし
ているのは、ＭＯＳ　ＦＥＴのチャンネル長りを３μｍ
としているためであり、現在ホトリソグラフィーの改良
によりこのチャンネル長しは２μ−９１１５ハさらに１
μ拍以下に微細化が進められ、これに対応して比Ｗ／Ｌ
の公魚しは小さくなるであろう。

また、この微細化に伴ってバイポーラ・トランジスタの
素子寸法の縮小化を進吃られ、回路内の抵抗の抵抗値の
変更も生じるであろう。

また封止樹脂３０１よりの多数のリードＬ、−−−−Ｌ
６４の取り出し方法も第３９図の実施例に限定されない
。封止樹脂３０１の外形を長方形ではなくほぼ正四角形
とし、全４辺から多数のリードＬ、−−−Ｌ４を取り出
す方が、リードフレームＬ丁と回路装置ＩＣの小型化に
適切であり、プリント基板上での実装密度が向上される
。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
を論理用半導体集積回路装置に適用した場合について説
明したが、それに限定されるものではない。

例えば、半導体チップ上には入力バッフ７２０゜内部論
理ブロック２１．出力バッ７ア２２だけで・はなく、必
要に応じてバイポーラ・アナログ回路。

ＭＯＳ−アナログ回路、ＰチャンネルＭＯ３・ロジック
、ＮチャンネルＭＯ８・ロジック＋　；２ｉＪ路、ＥＣ
Ｌ回路のいずれかが半導体チップ上に配置されることも
可能であることは言うまでもない。

【図面の簡単な説明】

第１図は本発明に先立って本願発明者によって検討され
たところの論理用半導体集積回路装置ＩＣのブロック図
を示し、 第２図は本発明に先立って本願発明者によって検討され
た入力バッファの回路図を示し、第３図は第２図の入力
バッファの伝播遅延時間の出力容量依存性を示し、 第４図は本発明に先立って本願発明者によって検討され
た出力バッ７アの回路図を示し、第５図は第４図の出力
バッ７アの伝播遅延時間の出力負荷容量依存性を示し、 第６図は本発明の実施例による論理用半導体集積回路装
置のブロック図を示し、 第７図と第８図とは第６図の回路装置の０ＭＯ８−ＮＡ
ＮＤデート２１１の回路例を示し、第９図と第１０図と
は第６図の回路装置ＣＭＯ８−ＮＯＲゲート２１１の回
路例を示し、第１１図と第１２図とは第６図の回路装置
の内部論理ブロック２１内のＣＭＯ８会Ｒ７−８７’Ｊ
ｉノブ・７０ツブの回路例を示し、 第１３図は第６図の回路装置の内部論理プロ・ンク２１
内の０ＭＯ８・デーティドＲ−Ｓフ１ルノブ・７０ツブ
の回路例を示し、 第１４図乃至第３１図は本発明の実施例による入力バッ
ファ２０のレベルｉ換器２０１の種々の回路図を示し、 第３２図乃至第３４図および第３６図は本発明の実施例
による出力バッファ２１のレベル変換器２２１の種々の
回路図を示し、 第３５図は第１と第２の伝播遅延時間ｔｐ＋ｕａ　ｊｐ
Ｌ）ｌを定義するための入出力の波形図を示し、第３７
図は本発明の実施例による論理用半導体集積回路装置の
半導体チップ表面における各回路ブロックのレイアウト
を示し、 第３８図は本発明の実施例による論理用半導体集積回路
装置の半導体チ・ツブのリードフレームＬＦのタブリー
ドＬＴへの接続およびボンディングワイアの接続の状態
を示す構造図を示し、第３９図は本発明の実施例による
回路装置の樹脂封止後の完成図を示し、 第４０図は本発明の実施例による回路装置と他の回路装
置とをプリント基板に実装することにより構成された電
子システムのプロ・ンクダイアグラムを、示している。 第１４図 第１６図 Ｌ 第１８図 第１５図 ｄ 第１７図 第１９図 第２０図 ヨ 第２２図 第２４図 ２６／ 第２１図 イク 第２３図 第２５図 第３２図 １／Ｊ 第３３図 第３４図 第３５図 高崎市西横手町１１１番地日立製 作所高崎工場内

Claims (1)

1. 【特許請求の範囲】 １、半導体集積回路装置は； （１）ＣＭＯＳレベルで動作する内部論理ブロック（２
   １）と、 （２）その入力端子にＴＴＬレベルの如き他の論理レベ
   ルの入力信号が供給されることによりその出力端子に上
   記内部論理ブロック（２１）の入力信号としてのＣＭＯ
   Ｓレベルの出力信号を取り出すための入力レベル変換器
   （２０１）と、（３）その入力端子に上記内部論理ブロ
   ック（２１）のＣＭＯＳレベルの出力信号が供給される
   ことによりその出力端子にＴＴＬレベルの如き他の論理
   レベルの出力信号を取り出すための出力レベル楼換器（
   ２２１）とを具備してなり、（４）上記入力レベル変換
   器（２０１）の出力容量（Ｃ８）の充電もしくは放電を
   実行するための該変換器（２０１）の出力トランジスタ
   はバイポーラ・トランジスタによって構成され、 （５）上記出力レベル変換器（２２１）の出力負荷容量
   （Ｃｘ　）の充電もしくは放電を実行するための該変換
   器（２２１）の出力トランジスタはバイポーラ・トラン
   ジスタによって構成されたことを特徴とする半導体集積
   回路装置。