JP2753247B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2753247B2 JP2753247B2 JP63035268A JP3526888A JP2753247B2 JP 2753247 B2 JP2753247 B2 JP 2753247B2 JP 63035268 A JP63035268 A JP 63035268A JP 3526888 A JP3526888 A JP 3526888A JP 2753247 B2 JP2753247 B2 JP 2753247B2
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- pmos
- npn transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の出力回路に係り、特
に、信号のレベル変換を行う出力回路において、高耐圧
性、高速性、高集性に優れた特性を有する出力回路に関
する。
に、信号のレベル変換を行う出力回路において、高耐圧
性、高速性、高集性に優れた特性を有する出力回路に関
する。
バイポーラトランジスタとCMOSを基本回路内で複合
し、CMOSの低消費電力性・高集積性とバイポーラトラン
ジスタの高速性を兼め備えたLSIを実現しようという狙
いで、バイポーラ・CMOS複合技術が開発されている。こ
のバイポーラ・CMOS複合技術はメモリ、ゲートアレイな
どに応用されており、既に製品が各社より発表されてい
る。このバイポーラ・CMOS複合技術によるゲートアレイ
に用いられる出力回路は、例えば日経エレクトロニクス
（85.8.12.p196）に開示されている。この回路図を第２
図に示す。基本的な動作は以下の通りである。内部回路
の出力信号を201のCMOSインバータに入力する。このイ
ンバータは内部回路の信号を電源電圧までフル振巾させ
る為の増幅回路である。インバータ201の出力は202のPM
OSトランジスタと203,204のNMOSトランジスタに送ら
れ、それぞれのMOSトランジスタは205,206のバイポーラ
トランジスタを駆動する。例えば入力端子207に“H"が
入力されるとインバータ201によつて入力は反転し“L"
となる。したがつて202のPMOSはオン、203,204のNMOSは
オフとなり、205のNPNトランジスタはオン,206のNPNト
ランジスタはオフとなり、結局208の出力は“H"とな
る。逆に、入力207に“L"が入力するとインバータ201に
よつて入力が反転し“H"となる。したがつて、202のPMO
Sはオフ、203,204のNMOSはオンとなり、205のNPNトラン
ジスタはオフ、206のNPNトランジスタはオンとなり、結
局208の出力は“L"となる。この様に、従来の出力回路
は、内部信号をCMOSで受け、CMOSによつてバイポーラを
駆動する事によつて相補動作を行い低消費電力化を達成
していた。
し、CMOSの低消費電力性・高集積性とバイポーラトラン
ジスタの高速性を兼め備えたLSIを実現しようという狙
いで、バイポーラ・CMOS複合技術が開発されている。こ
のバイポーラ・CMOS複合技術はメモリ、ゲートアレイな
どに応用されており、既に製品が各社より発表されてい
る。このバイポーラ・CMOS複合技術によるゲートアレイ
に用いられる出力回路は、例えば日経エレクトロニクス
（85.8.12.p196）に開示されている。この回路図を第２
図に示す。基本的な動作は以下の通りである。内部回路
の出力信号を201のCMOSインバータに入力する。このイ
ンバータは内部回路の信号を電源電圧までフル振巾させ
る為の増幅回路である。インバータ201の出力は202のPM
OSトランジスタと203,204のNMOSトランジスタに送ら
れ、それぞれのMOSトランジスタは205,206のバイポーラ
トランジスタを駆動する。例えば入力端子207に“H"が
入力されるとインバータ201によつて入力は反転し“L"
となる。したがつて202のPMOSはオン、203,204のNMOSは
オフとなり、205のNPNトランジスタはオン,206のNPNト
ランジスタはオフとなり、結局208の出力は“H"とな
る。逆に、入力207に“L"が入力するとインバータ201に
よつて入力が反転し“H"となる。したがつて、202のPMO
Sはオフ、203,204のNMOSはオンとなり、205のNPNトラン
ジスタはオフ、206のNPNトランジスタはオンとなり、結
局208の出力は“L"となる。この様に、従来の出力回路
は、内部信号をCMOSで受け、CMOSによつてバイポーラを
駆動する事によつて相補動作を行い低消費電力化を達成
していた。
上記従来技術は、5V電源系に使用されるものであり、
電源の電位差が大きくなつた場合のデバイスの耐圧の点
についての配慮がなされておらず、例えば、10V以上の
電位差を有する電源系において使用した場合には、デバ
イスの耐圧上の問題から、回路の信頼性が落ちる。ある
いは最悪の場合には回路の誤動作に至るといつた問題が
あつた。
電源の電位差が大きくなつた場合のデバイスの耐圧の点
についての配慮がなされておらず、例えば、10V以上の
電位差を有する電源系において使用した場合には、デバ
イスの耐圧上の問題から、回路の信頼性が落ちる。ある
いは最悪の場合には回路の誤動作に至るといつた問題が
あつた。
本発明の目的は、10V以上の電位差を有する電源系に
おいても使用可能な高耐圧型出力回路を提供することに
ある。
おいても使用可能な高耐圧型出力回路を提供することに
ある。
以下、従来技術の問題点を詳しく述べる。第２図に示
す従来回路は5V単一電源で使用するLSIに用い開発され
ており、5V単一電源で使用する限りでは、マージンを含
めても耐圧上の問題は全くない。しかし、10V以上の電
位差を有する電源系で使用すると、以下で説明する際
に、耐圧上に問題が生じる。第３図（ａ）は１チツプ内
に、＋5Vと−5.2Vの２電源を有するLSIの電源構成を示
している。１は第１の電源線であり、＋5Vの電位を有す
る。２はGND線であり、３は第２の電源線で−5.2Vの電
位を有する。この様に電源構成は、例えば１チツプ内に
ECLの信号レベルをTTLあるいはCMOSの信号レベルが混在
する場合に必要となる。301は内部回路であり、バイポ
ーラトランジスタとPMOS,NMOSが混在して２回路を構成
している。304,305はそれぞれECLの入力回路、出力回路
である。チツプ外からのECL信号を304で入力し、306の
レベル変換回路によつて内部信号に変換する。また、内
部信号は307のレベル変換回路でレベル変換し、305でEC
L信号をチツプ外に出力する。302,303はそれぞれTTLあ
るいはCMOSの入力回路、出力回路である。TTLレベルの
外部信号は302の入力回路からチツプ内に入り303の出力
回路からチツプ外に出力される。この様な電源構成をと
る事によつて、ECL/TTL入出力回路が１チツプ内に混在
するLSIが実現する。しかしながら、かかる電源構成に
おいては、以下の問題が生じる。第３図（ｂ）はLSIの
縦構造を示している。404はＰ型基板、401はバイポーラ
トランジスタ,402はPMOS,403はNMOS,405はコレクタ、40
6はPMOSのＮウエル、407はPMOSのソース、408はNMOSの
ドレインである。同図（ａ）に示した電源構成をとつた
場合、Ｐ型基板404はPN接合アイソレーシヨンをとる為
に、最も低い電位レベルである第２の電源（−5.2V）線
３に接続される。一方、同図（ａ）の内部回路301ある
いは入出力回路302,303で用いられるバイポーラトラン
ジスタ401とPMOS402,NMOS403には以下の電圧が印加され
る。すなわち、バイポーラトランジスタ401のコレクタ4
05には＋5V、PMOS402のソース407には＋5V、同じくPMOS
のＮウエル406には＋5V、NMOS403のドレイン408には＋5
Vが印加される。この時、405と404、406と404、408と40
3の間には10.2V、電源電位の変動による最悪の場合には
10.2V以上の電圧がかかる。この中でバイポーラのコレ
クタ405と基板404との間の耐圧、およびPMOSのＮウエル
406と基板404との間に耐圧は十分高く、問題は生じな
い。しかし、NMOS403のドレイン408と基板404との間の
耐圧は十分高いとは言えず、安定なデバイス特性が期待
できない。このNMOSの耐圧が問題となるのは第３図
（ａ）のTTL入力回路302、レベル変換回路306,307、内
部回路301、TTL出力回路303である。その他の回路304,3
05のNMOSのドレインは0V以下の電圧しかかからないの
で、耐圧の問題は生じない。この様に、第３図の様な電
源構成とした場合には、NMOSの耐圧が問題となる。ま
た、電源構成を第４図（ａ）の様にする事が考えられ
る。内部回路301は第２の電源線３とGND線２に接続す
る。チツプ外部のECL信号は入力回路304で内部信号に変
換し、内部信号は出力回路305でチツプ外部に出力す
る。TTL信号は入力回路302に入力し、レベル変換回路30
6にて内部信号に変換する。内部信号はレベル変換回路3
07にてレベル変換し、出力回路303にてチツプ外部に出
力する。かかる電源構成においては、ECL入力回路304、
内部回路301、ECL出力回路305は第２の電源線３とGND線
２に接続されており、これらの回路にかかる最大の電圧
は5.2Vであるので、電源バラツキを考慮しても耐圧上の
問題は生じない。しかしながら、TTL入力回路302および
レベル変換回路306、TTL出力回路303およびレベル変換
回路307において、同図（ｂ）のNMOS403のドレイン408
に＋5Vの電圧がかかるので、基板404（−5.2V）との間
に10.2Vの電位差を生じ、NMOSのドレイン−基板間耐圧
が問題となる。したがつて、第４図（ａ）の電源構成の
場合には、302の入力回路、306,307のレベル変換回路、
303の出力回路は耐圧上の問題からNMOSを使用した回路
構成にする事はできない。よつて、出力回路303に第２
図に示すNMOSを用いた従来回路を使用する事はできな
い。
す従来回路は5V単一電源で使用するLSIに用い開発され
ており、5V単一電源で使用する限りでは、マージンを含
めても耐圧上の問題は全くない。しかし、10V以上の電
位差を有する電源系で使用すると、以下で説明する際
に、耐圧上に問題が生じる。第３図（ａ）は１チツプ内
に、＋5Vと−5.2Vの２電源を有するLSIの電源構成を示
している。１は第１の電源線であり、＋5Vの電位を有す
る。２はGND線であり、３は第２の電源線で−5.2Vの電
位を有する。この様に電源構成は、例えば１チツプ内に
ECLの信号レベルをTTLあるいはCMOSの信号レベルが混在
する場合に必要となる。301は内部回路であり、バイポ
ーラトランジスタとPMOS,NMOSが混在して２回路を構成
している。304,305はそれぞれECLの入力回路、出力回路
である。チツプ外からのECL信号を304で入力し、306の
レベル変換回路によつて内部信号に変換する。また、内
部信号は307のレベル変換回路でレベル変換し、305でEC
L信号をチツプ外に出力する。302,303はそれぞれTTLあ
るいはCMOSの入力回路、出力回路である。TTLレベルの
外部信号は302の入力回路からチツプ内に入り303の出力
回路からチツプ外に出力される。この様な電源構成をと
る事によつて、ECL/TTL入出力回路が１チツプ内に混在
するLSIが実現する。しかしながら、かかる電源構成に
おいては、以下の問題が生じる。第３図（ｂ）はLSIの
縦構造を示している。404はＰ型基板、401はバイポーラ
トランジスタ,402はPMOS,403はNMOS,405はコレクタ、40
6はPMOSのＮウエル、407はPMOSのソース、408はNMOSの
ドレインである。同図（ａ）に示した電源構成をとつた
場合、Ｐ型基板404はPN接合アイソレーシヨンをとる為
に、最も低い電位レベルである第２の電源（−5.2V）線
３に接続される。一方、同図（ａ）の内部回路301ある
いは入出力回路302,303で用いられるバイポーラトラン
ジスタ401とPMOS402,NMOS403には以下の電圧が印加され
る。すなわち、バイポーラトランジスタ401のコレクタ4
05には＋5V、PMOS402のソース407には＋5V、同じくPMOS
のＮウエル406には＋5V、NMOS403のドレイン408には＋5
Vが印加される。この時、405と404、406と404、408と40
3の間には10.2V、電源電位の変動による最悪の場合には
10.2V以上の電圧がかかる。この中でバイポーラのコレ
クタ405と基板404との間の耐圧、およびPMOSのＮウエル
406と基板404との間に耐圧は十分高く、問題は生じな
い。しかし、NMOS403のドレイン408と基板404との間の
耐圧は十分高いとは言えず、安定なデバイス特性が期待
できない。このNMOSの耐圧が問題となるのは第３図
（ａ）のTTL入力回路302、レベル変換回路306,307、内
部回路301、TTL出力回路303である。その他の回路304,3
05のNMOSのドレインは0V以下の電圧しかかからないの
で、耐圧の問題は生じない。この様に、第３図の様な電
源構成とした場合には、NMOSの耐圧が問題となる。ま
た、電源構成を第４図（ａ）の様にする事が考えられ
る。内部回路301は第２の電源線３とGND線２に接続す
る。チツプ外部のECL信号は入力回路304で内部信号に変
換し、内部信号は出力回路305でチツプ外部に出力す
る。TTL信号は入力回路302に入力し、レベル変換回路30
6にて内部信号に変換する。内部信号はレベル変換回路3
07にてレベル変換し、出力回路303にてチツプ外部に出
力する。かかる電源構成においては、ECL入力回路304、
内部回路301、ECL出力回路305は第２の電源線３とGND線
２に接続されており、これらの回路にかかる最大の電圧
は5.2Vであるので、電源バラツキを考慮しても耐圧上の
問題は生じない。しかしながら、TTL入力回路302および
レベル変換回路306、TTL出力回路303およびレベル変換
回路307において、同図（ｂ）のNMOS403のドレイン408
に＋5Vの電圧がかかるので、基板404（−5.2V）との間
に10.2Vの電位差を生じ、NMOSのドレイン−基板間耐圧
が問題となる。したがつて、第４図（ａ）の電源構成の
場合には、302の入力回路、306,307のレベル変換回路、
303の出力回路は耐圧上の問題からNMOSを使用した回路
構成にする事はできない。よつて、出力回路303に第２
図に示すNMOSを用いた従来回路を使用する事はできな
い。
本発明は、かかる問題点を鑑み、高耐圧でかつ低消費
電力性・高速性を有する出力回路を提供することを目的
としている。
電力性・高速性を有する出力回路を提供することを目的
としている。
上記目的は、一対の第1PMOSトランジスタおよび第1NM
OSトランジスタによりCMOSインバータを構成し、CMOSイ
ンバータの入力側に入力端子を接続し、第1NMOSトラン
ジスタのソースに並列接続された抵抗とキャパシタンス
を介して第１の電位の電源線に、第1PMOSトランジスタ
のソースがダイオード接続された第1NPNトランジスタを
介して第２電位の電源線に、それぞれ接続され、第1PMO
Sトランジスタのドレイン−ソース間を第１インピーダ
ンス素子を介して接続し、CMOSインバータの出力側をエ
ミッタフォロワを構成する第2NPNトランジスタのベース
に接続し、該第2NPNトランジスタのコレクタを第1PMOS
トランジスタのソースに、エミッタを第２インピーダン
ス素子を介して第１電位の電源線にそれぞれ接続し、第
2NPNトランジスタのエミッタを出力端とする入力部と、
入力部の出力端子と接続する第3NPNトランジスタと第4N
PNトランジスタを差動対とし、第3NPNトランジスタ及び
第4NPNトランジスタのコレクタを、それぞれ第３、第４
のインピーダンス素子を介して第３電位の電源線と、シ
ョットキーダイオードを介して第２電位の電源線とに接
続し、第3NPNトランジスタと第4NPNトランジスタのエミ
ッタを第5NPNトランジスタ及び第５インピーダンス素子
を介して第１電位の電源線に接続し、第3NPNトランジス
タと第4NPNトランジスタのコレクタから相補信号を出力
するレベルシフト部と、第２電位の電源線と第３電位の
電源線の間に、互いに直列に接続された第2PMOSトラン
ジスタと第3PMOSトランジスタと第６インピーダンス素
子とにより構成される分岐及び互いに直列に接続された
第７インピーダンス素子と第6NPNトランジスタと第１ダ
イオードと第7NPNトランジスタとにより構成される分岐
を並列に接続し、第2PMOSトランジスタのドレインを上
記第6NPNトランジスタのベースに接続し、第3PMOSトラ
ンジスタのドレインを第7NPNトランジスタのベースに接
続し、第１ダイオードのアノードを第6NPNトランジスタ
のエミッタに、カソードを第7NPNトランジスタのコレク
タに、第２ダイオードのアノードを第7NPNトランジスタ
のコレクタに、カソードを第3PMOSトランジスタのソー
スに、第３のダイオードのアノードを第3PMOSトランジ
スタと第６インピーダンス素子との接続部に、カソード
を第2PMOSトランジスタのゲートにそれぞれ接続し、第4
PMOSトランジスタのソースを第2PMOSトランジスタのソ
ースに、ドレインを第7NPNトランジスタのベースに、ゲ
ートを第3PMOSトランジスタのゲートに接続し、第2PMOS
トランジスタ、第3PMOSトランジスタのゲートをレベル
シフト部から出力される相補信号の入力端とし、第１ダ
イオードと第7NPNトランジスタの接合部に出力端を接続
した出力部とを有することを特徴とする。
OSトランジスタによりCMOSインバータを構成し、CMOSイ
ンバータの入力側に入力端子を接続し、第1NMOSトラン
ジスタのソースに並列接続された抵抗とキャパシタンス
を介して第１の電位の電源線に、第1PMOSトランジスタ
のソースがダイオード接続された第1NPNトランジスタを
介して第２電位の電源線に、それぞれ接続され、第1PMO
Sトランジスタのドレイン−ソース間を第１インピーダ
ンス素子を介して接続し、CMOSインバータの出力側をエ
ミッタフォロワを構成する第2NPNトランジスタのベース
に接続し、該第2NPNトランジスタのコレクタを第1PMOS
トランジスタのソースに、エミッタを第２インピーダン
ス素子を介して第１電位の電源線にそれぞれ接続し、第
2NPNトランジスタのエミッタを出力端とする入力部と、
入力部の出力端子と接続する第3NPNトランジスタと第4N
PNトランジスタを差動対とし、第3NPNトランジスタ及び
第4NPNトランジスタのコレクタを、それぞれ第３、第４
のインピーダンス素子を介して第３電位の電源線と、シ
ョットキーダイオードを介して第２電位の電源線とに接
続し、第3NPNトランジスタと第4NPNトランジスタのエミ
ッタを第5NPNトランジスタ及び第５インピーダンス素子
を介して第１電位の電源線に接続し、第3NPNトランジス
タと第4NPNトランジスタのコレクタから相補信号を出力
するレベルシフト部と、第２電位の電源線と第３電位の
電源線の間に、互いに直列に接続された第2PMOSトラン
ジスタと第3PMOSトランジスタと第６インピーダンス素
子とにより構成される分岐及び互いに直列に接続された
第７インピーダンス素子と第6NPNトランジスタと第１ダ
イオードと第7NPNトランジスタとにより構成される分岐
を並列に接続し、第2PMOSトランジスタのドレインを上
記第6NPNトランジスタのベースに接続し、第3PMOSトラ
ンジスタのドレインを第7NPNトランジスタのベースに接
続し、第１ダイオードのアノードを第6NPNトランジスタ
のエミッタに、カソードを第7NPNトランジスタのコレク
タに、第２ダイオードのアノードを第7NPNトランジスタ
のコレクタに、カソードを第3PMOSトランジスタのソー
スに、第３のダイオードのアノードを第3PMOSトランジ
スタと第６インピーダンス素子との接続部に、カソード
を第2PMOSトランジスタのゲートにそれぞれ接続し、第4
PMOSトランジスタのソースを第2PMOSトランジスタのソ
ースに、ドレインを第7NPNトランジスタのベースに、ゲ
ートを第3PMOSトランジスタのゲートに接続し、第2PMOS
トランジスタ、第3PMOSトランジスタのゲートをレベル
シフト部から出力される相補信号の入力端とし、第１ダ
イオードと第7NPNトランジスタの接合部に出力端を接続
した出力部とを有することを特徴とする。
本発明によれば第１電位の電源線と第３電位の電源線
に接続する出力回路はNPNトランジスタ及びPMOSトラン
ジスタによって構成されており、NMOSは使用しておら
ず、耐圧上の問題が生じない。
に接続する出力回路はNPNトランジスタ及びPMOSトラン
ジスタによって構成されており、NMOSは使用しておら
ず、耐圧上の問題が生じない。
これは、耐圧上の問題を有するのは、基板とNMOSのド
レイン間のみであり、バイポーラのコレクタと基板間、
あるいはPMOSのＮウエルと基板間は十分に高い耐圧を有
しているためである。
レイン間のみであり、バイポーラのコレクタと基板間、
あるいはPMOSのＮウエルと基板間は十分に高い耐圧を有
しているためである。
また、本発明の出力回路は単一チャネルMOSで構成さ
れているが、差動回路を用いることにより、相補動作を
行う。従って、差動回路を流れる小さな定電流以外に
は、直流電流がほとんど流れないので、低消費電力化が
達成される。また、出力回路の出力段にはトーテムポー
ル構成のバイポーラトランジスタを使用しているので、
出力インピーダンスが小さく負荷駆動力が高いので安定
でる。またトーテムポールバイポーラはPMOSで駆動する
ので、回路が非常に小型となる。
れているが、差動回路を用いることにより、相補動作を
行う。従って、差動回路を流れる小さな定電流以外に
は、直流電流がほとんど流れないので、低消費電力化が
達成される。また、出力回路の出力段にはトーテムポー
ル構成のバイポーラトランジスタを使用しているので、
出力インピーダンスが小さく負荷駆動力が高いので安定
でる。またトーテムポールバイポーラはPMOSで駆動する
ので、回路が非常に小型となる。
以下、本発明について図面に従って説明する。
第１図は本発明の基本的な構成を示すものである。第
１図（ａ）において、105,106はPMOS、103,104はNPNト
ランジスタである。PMOS105はNPNトランジスタ103のベ
ース電流を供給し、103を駆動する。PMOS106はNPNトラ
ンジスタ104のベース電流を供給し、104を駆動する。入
力段はMOSで構成しているので入力インピーダンスが高
く、出力段はバイポーラトランジスタで構成しているの
で出力インピーダンスが小さく駆動力が高い。この回路
はPMOSおよびNPNトランジスタによつて構成されている
ので、第４図に示す電源構成にし基板電位を−5.2Vにし
ても、耐圧上の問題は生じない。従つて、第１図（ａ）
に示す回路構成とすれば、高耐圧化という第１の目的は
達成される。
１図（ａ）において、105,106はPMOS、103,104はNPNト
ランジスタである。PMOS105はNPNトランジスタ103のベ
ース電流を供給し、103を駆動する。PMOS106はNPNトラ
ンジスタ104のベース電流を供給し、104を駆動する。入
力段はMOSで構成しているので入力インピーダンスが高
く、出力段はバイポーラトランジスタで構成しているの
で出力インピーダンスが小さく駆動力が高い。この回路
はPMOSおよびNPNトランジスタによつて構成されている
ので、第４図に示す電源構成にし基板電位を−5.2Vにし
ても、耐圧上の問題は生じない。従つて、第１図（ａ）
に示す回路構成とすれば、高耐圧化という第１の目的は
達成される。
次に、低消費電力性を得る為に、NPNトランジスタ103
とNPNトランジスタ104が相補動作する必要がある。103
と104が相補動作する為には、PMOS101のゲート端子105
とPMOS102のゲート端子106に相補信号を入力すればよ
い。そこで、端子105,106に差動回路の出力端子を接続
する。第１図（ｂ）にかかる回路を示す。108は差動回
路、109は入力端子、110,111はNPNトランジスタであ
る。回路動作は以下の如くである。入力端子109に“H"
が入力すると、NPNトランジスタ110はオン、NPNトラン
ジスタ111はオフとなる。すると110のコレクタ106は
“L"、111のコレクタ105は“H"となる。105,106はそれ
ぞれPMOS101と102のゲートに接続されるので、PMOS101
はオフ、102はオンとなる。したがつて、NPNトランジス
タ103はオフ、104はオンとなり、出力107は“L"とな
る。一方、入力109に“L"が入力すると、110はオフ、11
1はオンとなり、106は“H"、105は“L"となる。したが
つて、101と103はオン、102と104はオフとなり、出力10
7は“H"となる。この様に入力段に差動回路を接続する
事によつて、相補動作が可能となり、出力段には直流電
流がないので低消費電力化が達成される。また、第１図
（ｂ）から明らかな様に、差動回路108は、NPNトランジ
スタによつて構成されているので、差動回路部にも耐圧
上の問題は生じない。以上の説明で明らかになつた様
に、第１図（ｂ）の回路によつて、高耐圧化、高速・低
消費電力化が達成される。
とNPNトランジスタ104が相補動作する必要がある。103
と104が相補動作する為には、PMOS101のゲート端子105
とPMOS102のゲート端子106に相補信号を入力すればよ
い。そこで、端子105,106に差動回路の出力端子を接続
する。第１図（ｂ）にかかる回路を示す。108は差動回
路、109は入力端子、110,111はNPNトランジスタであ
る。回路動作は以下の如くである。入力端子109に“H"
が入力すると、NPNトランジスタ110はオン、NPNトラン
ジスタ111はオフとなる。すると110のコレクタ106は
“L"、111のコレクタ105は“H"となる。105,106はそれ
ぞれPMOS101と102のゲートに接続されるので、PMOS101
はオフ、102はオンとなる。したがつて、NPNトランジス
タ103はオフ、104はオンとなり、出力107は“L"とな
る。一方、入力109に“L"が入力すると、110はオフ、11
1はオンとなり、106は“H"、105は“L"となる。したが
つて、101と103はオン、102と104はオフとなり、出力10
7は“H"となる。この様に入力段に差動回路を接続する
事によつて、相補動作が可能となり、出力段には直流電
流がないので低消費電力化が達成される。また、第１図
（ｂ）から明らかな様に、差動回路108は、NPNトランジ
スタによつて構成されているので、差動回路部にも耐圧
上の問題は生じない。以上の説明で明らかになつた様
に、第１図（ｂ）の回路によつて、高耐圧化、高速・低
消費電力化が達成される。
第１図（ｂ）に示す回路によつて、以下説明を行う。
まず、本発明回路はNPNトランジスタおよびPMOSトラン
ジスタによつて構成されており、NMOSは使用していな
い。したがつて、第４図（ａ）に示した電源構成に本発
明回路を使用しても耐圧上の問題は生じない。なぜなら
ば、耐圧上の問題を有するのは、基板とNMOSのドレイン
間のみであり、バイポーラのコレクタと基板間、あるい
はPMOSのＮウエルと基板間は十分に高い耐圧を有してい
るからである。
まず、本発明回路はNPNトランジスタおよびPMOSトラン
ジスタによつて構成されており、NMOSは使用していな
い。したがつて、第４図（ａ）に示した電源構成に本発
明回路を使用しても耐圧上の問題は生じない。なぜなら
ば、耐圧上の問題を有するのは、基板とNMOSのドレイン
間のみであり、バイポーラのコレクタと基板間、あるい
はPMOSのＮウエルと基板間は十分に高い耐圧を有してい
るからである。
次に、本発明回路（ｂ）の動作を説明する。入力109
に“H"が入つた場合、110はオン、111はオフ、よつて10
6は“L"、105は“H"となる。したがつて、101、103はオ
フ、102,104はオンとなり、出力107は“L"となる。逆
に、入力109に“L"が入つた場合、110はオフ、111はオ
ン、よつて106は“H"、105は“L"となる。したがつて、
101,103はオン、102,104はオフとなり、出力107は“H"
となる。かかる動作より明らかになつた様に、本発明回
路（ｂ）は単一チヤネルMOSで構成されているが、差動
回路を用いる事により、相補動作を行う。したがつて、
差動回路を流れる小さな定電流以外には、直流電流がほ
とんど流れないので、低消費電力化が達成される。ま
た、出力段にはトーテムポール構成のバイポーラトラン
ジスタを使用しているので、出力インピーダンスが小さ
く負荷駆動力が高いので高定である。また、トーテムバ
イポーラはPMOSで駆動するので、回路は非常に小型とな
る。
に“H"が入つた場合、110はオン、111はオフ、よつて10
6は“L"、105は“H"となる。したがつて、101、103はオ
フ、102,104はオンとなり、出力107は“L"となる。逆
に、入力109に“L"が入つた場合、110はオフ、111はオ
ン、よつて106は“H"、105は“L"となる。したがつて、
101,103はオン、102,104はオフとなり、出力107は“H"
となる。かかる動作より明らかになつた様に、本発明回
路（ｂ）は単一チヤネルMOSで構成されているが、差動
回路を用いる事により、相補動作を行う。したがつて、
差動回路を流れる小さな定電流以外には、直流電流がほ
とんど流れないので、低消費電力化が達成される。ま
た、出力段にはトーテムポール構成のバイポーラトラン
ジスタを使用しているので、出力インピーダンスが小さ
く負荷駆動力が高いので高定である。また、トーテムバ
イポーラはPMOSで駆動するので、回路は非常に小型とな
る。
以上の説明で明らか様に、本発明の回路は、PMOSとNP
Nバイポーラ構成により高耐圧化を達成し、かつ入力段
に差動回路を用いる事により、相補動作を行い低消費電
力化を達成している。
Nバイポーラ構成により高耐圧化を達成し、かつ入力段
に差動回路を用いる事により、相補動作を行い低消費電
力化を達成している。
次に図５に示す本発明の回路について説明する。な
お、本実施例は第４図（ａ）に示した電源構成における
レベル変換回路307および出力回路303を実現したもので
ある。したがつて、本実施例による出力回路は、第２の
電源−5.2VとGNDの間で動作する内部回路の信号を第１
の電源＋5VとGNDの間にあるTTLレベルの信号として出力
するものである。以上の事を前提として、以下回路構成
および回路動作を説明する。回路は大きく分けて入力部
507、レベルシフト部508、出力部509より構成される。
入力部の電源端子505はGNDに接続され、電源端子506は
第２の電源（−5.2V）に接続される。入力端子501には
内部回路からの信号が入力される。内部回路信号のロウ
レベルVILは−5.2V、ハイレベルVIHはOVかあるいはこれ
に近い振巾の信号である。入力部507によつて、入力信
号は約0.8V振巾の信号に変換する。入力部の出力109に
は変換後の約0.8V振巾の信号が現われる。この様に、約
5Vの振巾を持つ内部回路信号を入力部の出力109で約0.8
Vの振巾に変換する理由は、NPNトランジスタ110のベー
ス・エミツタ間にかかる逆バイアスを最小限に抑える為
である。次に、レベルシフト部の電源端子504は第１の
電源（＋5V）に接続され、電源端子506は第２の電源
（−5.2V）に接続される。このレベルシフト部508にお
いては、入力部の出力109の信号をレベルシフトして増
巾すると共に、相補信号を作つている。GNDより低い電
位であり、かつ振巾が約0.8Vの109の信号が、105,106で
は約5Vの振巾を持つ正の電位の振巾に変換される。105
と106の信号は互いに反転している。最後に、出力部509
の電源端子504は第１の電源（＋5V）に接続され、電源
端子505はGNDに接続される。出力部509はバツフア回路
であり、105,106の相補信号をシンプルエンド出力す
る。出力端子107にはTTLレベルの信号が出力される。PM
OS503と507の働きについては後述する。回路構成は以上
の如くであり、回路動作を以下説明する。なお、以下の
説明において、入力信号の“H"レベル“L"レベルと入力
部507の出力109の“H"レベル“L"レベルとレベルシフト
部の出力105,106の“H"レベル“L"レベルと出力信号の
“H"レベル“L"レベルはそれぞれ値が異なるが、簡単の
為に、それぞれの“H"はすべて“H"、それぞれの“L"レ
ベルはすべて“L"と記す。入力端子501に“H"が入る
と、109は“L"となる。よつて、110はオフ、111はオン
となり、106は“H"、105は“L"となる。101がオンとな
るので103はオン、507,102はオフとなるので104はオ
フ、したがつて出力端子107には“H"が出力される。ま
た、入力端子501に“L"が入力すると、109は“H"とな
り、110はオン、111はオフする。よつて、105は“H"、1
06は“L"となる。101がオフするので103がオフ、507、1
02がオンするので104はオン、したがつて出力端子107に
は“L"が出力される。かかる動作から、本実施例はスル
ー回路を構成している。本実施例をインバータ回路に変
更する事は容易に可能である。すなわち、105を110のコ
レクタに接続し、106を111のコレクタに接続する。かか
る構成においては、上記回路動作とは反転した信号が出
力されるので、結局インバータ回路となる。また、多入
力論理を構成したい場合には、入力部507のCMOS部によ
つて論理を構成する事ができる。更に本実施例回路の特
徴はPMOS503を追加する事によつて、トライステート回
路を構成している事である。イネーブル端子502に“H"
が入力するとPMOS503はオフし、回路は通常動作をす
る。一方、502に“L"が入力するとPMOS503はオンし、11
0と111のエミツタがハイレベルにクランプされ、110お
よび111の両方がオフする。よつて、105、106はいずれ
も“H"となり、101,102,507のPMOSはすべてオフする。
すなわち、103,104はいずれもオフとなり、出力はハイ
インピーダンスとなる。最後に、507のPMOSは104のベー
ス供給用MOSである。106が“L"の時、507は104にベース
電流を供給し続けるので、104はオン状態を維持する。
したがつて、TTL回路に接続される出力107は、TTLから
のシンク電流IOLを十分吸い込む事ができ、出力の“L"
が維持される。なお、本実施例の入力部507に用いたNMO
Sのドレインには電源構成から明らかな如く、最高でもO
Vの電圧しか印加されない。したがつて、入力部のNMOS
のドレイン・基板間には5.2Vの電位差しか生じないの
で、耐圧も問題ないことは自明である。
お、本実施例は第４図（ａ）に示した電源構成における
レベル変換回路307および出力回路303を実現したもので
ある。したがつて、本実施例による出力回路は、第２の
電源−5.2VとGNDの間で動作する内部回路の信号を第１
の電源＋5VとGNDの間にあるTTLレベルの信号として出力
するものである。以上の事を前提として、以下回路構成
および回路動作を説明する。回路は大きく分けて入力部
507、レベルシフト部508、出力部509より構成される。
入力部の電源端子505はGNDに接続され、電源端子506は
第２の電源（−5.2V）に接続される。入力端子501には
内部回路からの信号が入力される。内部回路信号のロウ
レベルVILは−5.2V、ハイレベルVIHはOVかあるいはこれ
に近い振巾の信号である。入力部507によつて、入力信
号は約0.8V振巾の信号に変換する。入力部の出力109に
は変換後の約0.8V振巾の信号が現われる。この様に、約
5Vの振巾を持つ内部回路信号を入力部の出力109で約0.8
Vの振巾に変換する理由は、NPNトランジスタ110のベー
ス・エミツタ間にかかる逆バイアスを最小限に抑える為
である。次に、レベルシフト部の電源端子504は第１の
電源（＋5V）に接続され、電源端子506は第２の電源
（−5.2V）に接続される。このレベルシフト部508にお
いては、入力部の出力109の信号をレベルシフトして増
巾すると共に、相補信号を作つている。GNDより低い電
位であり、かつ振巾が約0.8Vの109の信号が、105,106で
は約5Vの振巾を持つ正の電位の振巾に変換される。105
と106の信号は互いに反転している。最後に、出力部509
の電源端子504は第１の電源（＋5V）に接続され、電源
端子505はGNDに接続される。出力部509はバツフア回路
であり、105,106の相補信号をシンプルエンド出力す
る。出力端子107にはTTLレベルの信号が出力される。PM
OS503と507の働きについては後述する。回路構成は以上
の如くであり、回路動作を以下説明する。なお、以下の
説明において、入力信号の“H"レベル“L"レベルと入力
部507の出力109の“H"レベル“L"レベルとレベルシフト
部の出力105,106の“H"レベル“L"レベルと出力信号の
“H"レベル“L"レベルはそれぞれ値が異なるが、簡単の
為に、それぞれの“H"はすべて“H"、それぞれの“L"レ
ベルはすべて“L"と記す。入力端子501に“H"が入る
と、109は“L"となる。よつて、110はオフ、111はオン
となり、106は“H"、105は“L"となる。101がオンとな
るので103はオン、507,102はオフとなるので104はオ
フ、したがつて出力端子107には“H"が出力される。ま
た、入力端子501に“L"が入力すると、109は“H"とな
り、110はオン、111はオフする。よつて、105は“H"、1
06は“L"となる。101がオフするので103がオフ、507、1
02がオンするので104はオン、したがつて出力端子107に
は“L"が出力される。かかる動作から、本実施例はスル
ー回路を構成している。本実施例をインバータ回路に変
更する事は容易に可能である。すなわち、105を110のコ
レクタに接続し、106を111のコレクタに接続する。かか
る構成においては、上記回路動作とは反転した信号が出
力されるので、結局インバータ回路となる。また、多入
力論理を構成したい場合には、入力部507のCMOS部によ
つて論理を構成する事ができる。更に本実施例回路の特
徴はPMOS503を追加する事によつて、トライステート回
路を構成している事である。イネーブル端子502に“H"
が入力するとPMOS503はオフし、回路は通常動作をす
る。一方、502に“L"が入力するとPMOS503はオンし、11
0と111のエミツタがハイレベルにクランプされ、110お
よび111の両方がオフする。よつて、105、106はいずれ
も“H"となり、101,102,507のPMOSはすべてオフする。
すなわち、103,104はいずれもオフとなり、出力はハイ
インピーダンスとなる。最後に、507のPMOSは104のベー
ス供給用MOSである。106が“L"の時、507は104にベース
電流を供給し続けるので、104はオン状態を維持する。
したがつて、TTL回路に接続される出力107は、TTLから
のシンク電流IOLを十分吸い込む事ができ、出力の“L"
が維持される。なお、本実施例の入力部507に用いたNMO
Sのドレインには電源構成から明らかな如く、最高でもO
Vの電圧しか印加されない。したがつて、入力部のNMOS
のドレイン・基板間には5.2Vの電位差しか生じないの
で、耐圧も問題ないことは自明である。
第６図は第５図の実施例を一部変更した回路である。
全体の回路構成や回路動作は第５図の実施例と同じであ
る。変更した部分は、NPNトランジスタ110のコレクタと
GNDの間にシヨツトキダイオード602を挿入し、NPNトラ
ンジスタ111のコレクタとGNDの間にシヨツトキダイオー
ド601を挿入した所である。この様にダイオードを挿入
する事によつてNDNトランジスタ110と111のコレクタの
低レベルをGNDレベルにクランプする事ができる。この
クランプによつて、NPNトランジスタの飽和を防ぎ、回
路を安定に動作する事ができる。
全体の回路構成や回路動作は第５図の実施例と同じであ
る。変更した部分は、NPNトランジスタ110のコレクタと
GNDの間にシヨツトキダイオード602を挿入し、NPNトラ
ンジスタ111のコレクタとGNDの間にシヨツトキダイオー
ド601を挿入した所である。この様にダイオードを挿入
する事によつてNDNトランジスタ110と111のコレクタの
低レベルをGNDレベルにクランプする事ができる。この
クランプによつて、NPNトランジスタの飽和を防ぎ、回
路を安定に動作する事ができる。
また、第５図、第６図の実施例は、スルー回路を構成
しているが、端子105はトランジスタ110のコレクタに接
続し、端子106をトランジスタ111のコレクタに接続する
事によつて、インバータ回路を構成する事ができる。
しているが、端子105はトランジスタ110のコレクタに接
続し、端子106をトランジスタ111のコレクタに接続する
事によつて、インバータ回路を構成する事ができる。
本発明によれば、出力回路の高耐圧化を可能にし、か
つ高速・低消費電力化を実現する事ができる。すなわ
ち、本発明回路はレベルシフト回路部と出力バツフア回
路部とをPMOSとバイポーラトランジスタで構成している
ので、NMOSのドレイン−基板間の耐圧に制限されず高耐
圧化を達成している。また、PMOSによる単一チヤネルMO
Sを相補動作させる為に、出力バツフア部の前段のレベ
ルシフト部を差動回路で構成した。このことにより、出
力バツフア部は相補動作をするので、直流電流がほとん
ど流れず、低消費電力化が達成される。
つ高速・低消費電力化を実現する事ができる。すなわ
ち、本発明回路はレベルシフト回路部と出力バツフア回
路部とをPMOSとバイポーラトランジスタで構成している
ので、NMOSのドレイン−基板間の耐圧に制限されず高耐
圧化を達成している。また、PMOSによる単一チヤネルMO
Sを相補動作させる為に、出力バツフア部の前段のレベ
ルシフト部を差動回路で構成した。このことにより、出
力バツフア部は相補動作をするので、直流電流がほとん
ど流れず、低消費電力化が達成される。
第１図は本発明の基本的な特性を有する回路図、第２図
は従来例を示す回路図、第３図（ａ）および第４図
（ａ）は本発明が適用される電源構成を示す図、第３図
（ｂ）および第４図（ｂ）は本発明回路を形成するデバ
イスの縦構造を示す図、第５図は本発明の一実施例を示
す回路図、第６図は第５図の実施例を一部変更した回路
図である。 １……第１の電源線、２……GND、３……第３の電源
線、101,102……PMOS、103,104,110,111……NPNトラン
ジスタ、202……PMOS、203,204……NMOS、205,206……N
PNトランジスタ、302,304……入力回路、303,305……出
力回路、306,307……レベル変換回路、401……NPNトラ
ンジスタ、402……PMOS、403……NMOS、404……Ｐ基
板、405……コレクタ、406……Ｎウエル、501……入力
端子、504……第１の電源端子、505……GND端子、506…
…第２の電源端子、507……入力部、508……レベルシフ
ト部、509……出力部。
は従来例を示す回路図、第３図（ａ）および第４図
（ａ）は本発明が適用される電源構成を示す図、第３図
（ｂ）および第４図（ｂ）は本発明回路を形成するデバ
イスの縦構造を示す図、第５図は本発明の一実施例を示
す回路図、第６図は第５図の実施例を一部変更した回路
図である。 １……第１の電源線、２……GND、３……第３の電源
線、101,102……PMOS、103,104,110,111……NPNトラン
ジスタ、202……PMOS、203,204……NMOS、205,206……N
PNトランジスタ、302,304……入力回路、303,305……出
力回路、306,307……レベル変換回路、401……NPNトラ
ンジスタ、402……PMOS、403……NMOS、404……Ｐ基
板、405……コレクタ、406……Ｎウエル、501……入力
端子、504……第１の電源端子、505……GND端子、506…
…第２の電源端子、507……入力部、508……レベルシフ
ト部、509……出力部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上遠野 臣司 群馬県高崎市西横手町111番地 株式会 社日立製作所高崎工場内 (72)発明者 岡 則昭 群馬県高崎市西横手町111番地 株式会 社日立製作所高崎工場内 (72)発明者 高橋 卯 群馬県高崎市西横手町111番地 株式会 社日立製作所高崎工場内 (72)発明者 倉石 孝 群馬県高崎市西横手町111番地 株式会 社日立製作所高崎工場内 (72)発明者 今井 俊夫 神奈川県小田原市国府津2880番地 株式 会社日立製作所小田原工場内 (56)参考文献 特開 昭64−78015（ＪＰ，Ａ) 特開 昭64−81411（ＪＰ，Ａ) 特開 昭64−51823（ＪＰ，Ａ)
Claims (1)
- 【請求項１】一対の第1PMOSトランジスタおよび第1NMOS
トランジスタによりCMOSインバータを構成し、上記CMOS
インバータの入力側に入力端子を接続し、上記第1NMOS
トランジスタのソースに並列接続された抵抗とキャパシ
タンスを介して第１の電位の電源線に、上記第1PMOSト
ランジスタのソースがダイオード接続された第1NPNトラ
ンジスタを介して第２電位の電源線に、それぞれ接続さ
れ、上記第1PMOSトランジスタのドレイン−ソース間を
第１インピーダンス素子を介して接続し、上記CMOSイン
バータの出力側をエミッタフォロワを構成する第2NPNト
ランジスタのベースに接続し、該第2NPNトランジスタの
コレクタを上記第1PMOSトランジスタのソースに、エミ
ッタを第２インピーダンス素子を介して上記第１電位の
電源線にそれぞれ接続し、上記第2NPNトランジスタのエ
ミッタを出力端とする入力部と、 上記入力部の出力端子と接続する第3NPNトランジスタと
第4NPNトランジスタを差動対とし、上記第3NPNトランジ
スタ及び第4NPNトランジスタのコレクタを、それぞれ第
３、第４のインピーダンス素子を介して第３電位の電源
線と、ショットキーダイオードを介して第２電位の電源
線とに接続し、上記第3NPNトランジスタと第4NPNトラン
ジスタのエミッタを第5NPNトランジスタ及び第５インピ
ーダンス素子を介して上記第１電位の電源線に接続し、
上記第3NPNトランジスタと第4NPNトランジスタのコレク
タから相補信号を出力するレベルシフト部と、 上記第２電位の電源線と上記第３電位の電源線の間に、
互いに直列に接続された第2PMOSトランジスタと第3PMOS
トランジスタと第６インピーダンス素子とにより構成さ
れる分岐及び互いに直列に接続された第７インピーダン
ス素子と第6NPNトランジスタと第１ダイオードと第7NPN
トランジスタとにより構成される分岐を並列に接続し、
上記第2PMOSトランジスタのドレインを上記第6NPNトラ
ンジスタのベースに接続し、上記第3PMOSトランジスタ
のドレインを上記第7NPNトランジスタのベースに接続
し、上記第１ダイオードのアノードを上記第6NPNトラン
ジスタのエミッタに、カソードを上記第7NPNトランジス
タのコレクタに、第２ダイオードのアノードを上記第7N
PNトランジスタのコレクタに、カソードを上記第3PMOS
トランジスタのソースに、第３のダイオードのアノード
を上記第3PMOSトランジスタと上記第６インピーダンス
素子との接続部に、カソードを上記第2PMOSトランジス
タのゲートにそれぞれ接続し、第4PMOSトランジスタの
ソースを上記第2PMOSトランジスタのソースに、ドレイ
ンを上記第7NPNトランジスタのベースに、ゲートを上記
第3PMOSトランジスタのゲートに接続し、上記第2PMOSト
ランジスタ、上記第3PMOSトランジスタのゲートを上記
レベルシフト部から出力される相補信号の入力端とし、
上記第１ダイオードと上記第7NPNトランジスタの接合部
に出力端を接続した出力部とを有することを特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63035268A JP2753247B2 (ja) | 1988-02-19 | 1988-02-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63035268A JP2753247B2 (ja) | 1988-02-19 | 1988-02-19 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01212117A JPH01212117A (ja) | 1989-08-25 |
| JP2753247B2 true JP2753247B2 (ja) | 1998-05-18 |
Family
ID=12437050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63035268A Expired - Lifetime JP2753247B2 (ja) | 1988-02-19 | 1988-02-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2753247B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100117708A1 (en) * | 2008-11-11 | 2010-05-13 | Wei-Ta Chen | Voltage Level Converter without Phase Distortion |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5021828Y1 (ja) * | 1970-11-12 | 1975-07-01 | ||
| JPS5829939U (ja) * | 1981-08-24 | 1983-02-26 | 武田薬品工業株式会社 | バイアル用ゴム栓 |
| JPS6131441U (ja) * | 1984-07-31 | 1986-02-25 | 株式会社 大協ゴム精工 | 樹脂ラミネ−ト医薬品用ゴム栓 |
-
1988
- 1988-02-19 JP JP63035268A patent/JP2753247B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01212117A (ja) | 1989-08-25 |
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