JPH01212117A

JPH01212117A - 半導体集積回路装置

Info

Publication number: JPH01212117A
Application number: JP63035268A
Authority: JP
Inventors: Fumio Murabayashi; 文夫村林; Yoji Nishio; 洋二西尾; Shoichi Furutoku; 古徳　正一; Shinji Katono; 上遠野　臣司; Noriaki Oka; 岡　則昭; Shigeru Takahashi; 高橋　卯; Takashi Kuraishi; 倉石　孝; Toshio Imai; 俊夫今井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-02-19
Filing date: 1988-02-19
Publication date: 1989-08-25
Anticipated expiration: 2013-05-18
Also published as: JP2753247B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体集積回路装置の出力回路に係り、特に、
信号のレベル変換を行う出力回路において、高耐圧性、
高速性、高集性に優れた特性を有する出力回路に関する
。

〔従来の技術〕

バイポーラトランジスタと０ＭＯ８を基本回路内で複合
し、ＣＭＯ３の低消費電力性・高集積性とバイポーラト
ランジスタの高速性を兼め備えたＬＳＩを実現しようと
いう狙いで、バイポーラ・ＣＭＯ８複合技術が開発され
ている。このバイポーラ・ＣＭＯ８複合技術はメモリ、
ゲートアレイなどに応用されており、既に製品が各社よ
り発表されている。このバイポーラ・ＣＭＯ８複合技術
によるゲートアレイに用いられる出力回路は、例えば日
経エレクトロニクス（８５，８，１２，ｐ１９６）に開
示されている。この回路図を第２図に示す。

基本的な動作は以下の通りである。内部回路の出力信号
を２０１のＣＭＯＳインバータに入力する。

このインバータは内部回路の信号を電源電圧までフル振
巾させる為の増幅回路である。インバータ２０１の出力
は２０２のＰＭＯＳトランジスタと２０３．２０４（７
）ＮＭＯＳトランジスタに送られ、それぞれのＭＯＳト
ランジスタは２０５，２０６のバイポーラトランジスタ
を駆動する。例えば入力端子２０７に“Ｈ”が入力され
るとインバータ２０１によって入力は反転し“Ｌ”とな
る。したがって２０２のＰＭＯＳはオン、２０３，２０
４のＮＭＯ８はオフとなり、２０５のＮＰＮトランジス
タはオン、２０６のＮＰＮトランジスタはオフとなり、
結局２０８の出力はＩＩＨ”となる。逆に、入力２０７
に“Ｌ”が入力するとインバータ２０１によって入力が
反転し“ＨＩ＋となる。したがって、２０２のＰＭＯＳ
はオフ、２０３゜２０４のＮＭＯ８はオントなり、２０
５（７）ＮＰＮトランジスタはオフ、２０６のＮＰＮト
ランジスタはオンとなり、結局２０８の出力はｔｊ　Ｌ
　ｊ＋となる。この様に、従来の出力回路は、内部信号
をＣＭＯ３で受け、０ＭＯ８によってバイポーラを駆動
する事によって相補動作を行い低消費電力化を達成して
いた。

〔発明が解決しようとする課題〕

上記従来技術は、５ｖ電源系に使用されるものであり、
電源の電位差が大きくなった場合のデバイスの耐圧の点
についての配慮がなされておらず、例えば、１０ｖ以上
の電位差を有する電源系において使用した場合には、デ
バイスの耐圧上の問題から、回路の信頼性が落ちる。あ
るいは最悪の場合には回路の誤動作に至るといった問題
があった。

本発明の目的は、ＩＯＶ以上の電位差を有する電源系に
おいても使用可能な高耐圧型出力回路を提供することに
ある。

以下、従来技術の問題点を詳しく述べる。第２図に示す
従来回路は５ｖ単一電源で使用するＬＳＩに用い開発さ
れており、５■単一電源で使用する限りでは、マージン
を含めても耐圧上の問題は全くない。しかし、ＩＯＶ以
上の電位差を有する電源系で使用すると、以下で説明す
る様に、耐圧上の問題が生じる。第３図（ａ）は１チツ
プ内に、＋５Ｖと−５，２ｖの２電源を有するＬＳＩの
電源構成を示している。１は第１の電源線であり、＋５
Ｖの電位を有する。２はＧＮＤ線であり、３は第２の電
源線で−５，２ｖの電位を有する。この様に電源構成は
、例えば１チツプ内にＥＣＬの信号レベルをＴＴＬある
いはＣＭＯＳの信号レベルが混在する場合に必要となる
。

３０１は内部回路であり、バイポーラトランジスタとＰ
ＭＯＳ、ＮＭＯ８が混在して２回路を構成している。３
０４，３０５はそれぞれＥＣＬの入力回路、出力回路で
ある。チップ外からのＥＣＬ信号を３０４で入力し、３
０６のレベル変換回路によって内部信号に変換する。ま
た、内部信号は３０７のレベル変換回路でレベル変換し
、３０５でＥＣＬ信号をチップ外に出力する。３０２゜
３０３はそれぞれＴＴＬあるいは０ＭＯ８の入力回路、
出力回路である。ＴＴＬレベルの外部信号は３０２の入
力回路からチップ内に入り３０３の出力回路からチップ
外に出力される。この様な電源構成をとる事によって、
ＥＣＬ／ＴＴＬ入出力回路が１チツプ内に混在するＬＳ
Ｉが実現する。

しかしながら、かかる電源構成においては、以下の問題
が生じる。第３図（ｂ）はＬＳＩの縦構造を示している
。４０４はＰ型基板、４０１はバイポーラトランジスタ
、４０２はＰＭＯＳ、４０３はＮＭＯ８，４０５はコレ
クタ、４０６はＰＭＯ３のＮウェル、４０７はＰＭＯ３
（７）’／−ス、４０８はＮＭＯ５のドレインである。

同図（、）に示した電源構成をとった場合、Ｐ型基板４
０４はＰＮ接合アイソレーションをとる為に、最も低い
電位レベルである第２の電源（−５，２Ｖ）線３に接続
される。一方、同図（、）の内部回路３０１あるいは入
出力回路３０２，３０３で用いられるバイポーラトラン
ジスタ４０１とＰＭＯ８４０２゜ＮＭＯ５４０３には以
下の電圧が印加される。すなわち、バイポーラトランジ
スタ４０１のコレクタ４０５には＋５Ｖ、ＰＭＯ３４０
２（７）’／−Ｘ４０７には＋５ｖ、同じ＜ＰＭＯ８（
７）Ｎウェル４０６には＋５Ｖ、ＮＭＯ３４０３（７）
ドレイン４０８には＋５ｖが印加される。この時、４０
５と４０４，４０６と４０４，４０８と４０３の間には
１０．２Ｖ、電源電位の変動による最悪の場合には１０
．２Ｖ以上の電圧がかかる。この中でバイポーラのコレ
クタ４０５と基板４０４との間の耐圧、およびＰＭＯ８
のＮウェル４０６と基板４０４との間の耐圧は十分高く
、問題は生じない。

しかし、ＮＭＯ８４０３のドレイン４０８と基板４０４
との間の耐圧は十分高いとは言えず、安定なデバイス特
性が期待できない。このＮＭＯ８の耐圧が問題となるの
は第３図（ａ）のＴＴＬ入力回路３０２、レベル変換回
路３０６，３０７、内部回路３０１、ＴＴＬ出力回路３
０３である。その他の回路３０４，３０５のＮＭＯ８の
ドレインはＯｖ以下の電圧しかかからないので、耐圧の
問題は生じない。この様に、第３図の様な電源構成とし
た場合には、ＮＭＯ５の耐圧が問題となる。

また、電源構成を第４図（ａ）の様にする事が考えられ
る。内部回路３０１は第２の電源線３とＧＮＤ線２に接
続する。チップ外部のＥＣＬ信号は入力回路３０４で内
部信号に変換し、内部信号は出力回路３０５でチップ外
部に出力する。

ＴＴＬ信号は入力回路３０２に入力し、レベル変換回路
３０６にて内部信号に変換する。内部信号はレベル変換
回路３０７にてレベル変換し、出力回路３０３にてチッ
プ外部に出力する。かかる電源構成においては、ＥＣＬ
入力回路３０４、内部回路３０１、ＥＣＬ出力回路３０
５は第２の電源線３とＧＮＤ線２に接続されており、こ
れらの回路にかかる最大の電圧は５．２ｖであるので、
電源バラツキを考慮しても耐圧上の問題は生じない。

しかしながら、ＴＴＬ入力回路３０２およびレベル変換
回路３０６、ＴＴＬ出力回路３０３およびレベル変換回
路３０７においては、同図（ｂ）のＮＭＯ８４０３（Ｆ
）ドＬ／イ：／４０Ｂに＋５Ｖ（７）電圧がかかるので
、基板４０４　（−５，２Ｖ）との間に１０．２Ｖの電
位差を生じ、ＮＭＯ８のドレイン−基板間耐圧が問題と
なる。したがって、第４図（ａ）の電源構成の場合には
、３０２の入力回路、３０６，３０７のレベル変換回路
、３０３の出力回路は耐圧上の問題からＮＭＯ８を使用
した回路構成にする事はできない。よって、出力回路３
０３に第２図に示すＮＭＯ８を用いた従来回路を使用す
る事はできない。

本発明は、かかる問題点を鑑み、高耐圧でかつ低消費電
力性・高速性を有する出力回路を提供することを目的と
している。

〔課題を解決するための手段〕

上記目的は、出力回路をＮＰＮトランジスタおよびＰＭ
Ｏ８で構成し、高耐圧型回路とすると共に、単一チャネ
ルＭＯ３を相補信号によって相補動作させる事によって
達成される。以下、第１図によって本発明の詳細な説明
する。第１図（ａ）において、１０５，１０６はＰＭＯ
８，１０３゜１０４はＮＰＮトランジスタである。ＰＭ
Ｏ３１０５はＮＰＮトランジスタ１０３のベース電流を
供給し、１０３を駆動する。ＰＭＯ８１０６はＮＰＮト
ランジスタ１０４のベース電流を供給し、１０４を駆動
する。入力段はＭＯＳで構成しているので入力インピー
ダンスが高く、出力段はバイポーラトランジスタで構成
しているので出力インピーダンスが小さく駆動力が高い
。この回路はＰＭＯ８およびＮＰＮトランジスタによっ
て構成されているので、第４図に示す電源構成にし基板
電位を−５，２ｖにしても、耐圧上の問題は生じない。

従って、第１図（ａ）に示す回路構成とすれば、高耐圧
化という第１の目的は達成される。

次に、低消費電力性を得る為に、ＮＰＮトランジスタ１
０３とＮＰＮトランジスタ１０４が相補動作する必要が
ある。１０３と１０４が相補動作する為には、ＰＭＯ８
１０１（７）ゲート端子１０５とＰＭＯＳ１０２のゲー
ト端子ＩＱ６に相補信号を入力すればよい。そこで、端
子１０５，１０６に差動回路の出力端子を接続する。第
１図（ｂ）にかかる回路を示す。１０８は差動回路、１
０９は入力端子、１１０，１１１はＮＰＮトランジスタ
である。回路動作は以下の如くである。入力端子１０９
に“Ｈ”が入力すると、ＮＰＮトランジスタ１１０はオ
ン、ＮＰＮトランジスタ１１１はオフとなる。すると１
１０のコレクタ１０６は“Ｌ　Ｉｔ、１１１のコレクタ
１０５は１１Ｈ”となる。

１０５．１０６はそれぞれＰＭＯＳ１０１と１０２のゲ
ートに接続されるので、ＰＭＯ８１０１はオフ、１０２
はオンとなる。したがって、ＮＰＮトランジスタ１０３
はオフ、１０４はオンとなり、出力１０７は“Ｌ”とな
る。一方、入力１０９に“Ｌ”が入力すると、１１０は
オフ、１１１はオンとなり、１０６は“Ｈ”、１０５は
“Ｌ”となる。したがって、１０１と１０３はオン、１
０２と１０４はオフとなり、出力１０７は１４　Ｈｊｌ
となる。この様に入力段に差動回路を接続する事によっ
て、相補動作が可能となり、出力段には直流電流がない
ので低消費電力化が達成される。また、第１図（ｂ）か
ら明らかな様に、差動回路１０８は、ＮＰＮトランジス
タによって構成されているので、差動回路部にも耐圧上
の問題は生じない。以上の説明で明らかになった様に、
第１図（ｂ）の回路によって、高耐圧化、高速・低消費
電力化が構成される。

〔作用〕

第１図（ｂ）に示す回路によって、以下説明を行う。ま
ず、本発明回路はＮＰＮトランジスタおよびＰＭＯＳト
ランジスタによって構成されており、ＮＭＯＳは使用し
ていない。したがって、第４図（ａ）に示した電源構成
に本発明回路を使用しても耐圧上の問題は生じない。な
ぜならば、耐圧上の問題を有するのは、基板とＮＭＯＳ
のドレイン間のみであり、バイポーラのコレクタと基板
間、あるいはＰＭＯ８のＮウェルと基板間は十分に高い
耐圧を有しているからである。

次に１本発明回路（ｂ）の動作を説明する。入力１０９
にｕＨ”が入った場合、１１０はオン、１１１はオフ、
よって１０６は“Ｌ　Ｈ１１０５は“Ｈ”となる。した
がって、１０１，１０３はオフ、１０２，１０４はオン
となり、出力１０７は“Ｌ”となる。逆に、入力１０９
に“Ｌ”が入った場合、１１０はオフ、１１１はオン、
よって１０６は“Ｈ”、１０５はｔｌ　Ｌ　１＋　トナ
ル。１．、１＝がって、１０１，１０３はオン、１０２
，１０４はオフとなり、出力１０７は“Ｈ”となる。か
かる動作より明らかになった様に、本発明回路（ｂ）は
単一チャネルＭＯ３で構成されているが、差動回路を用
いる事により、相補動作を行う。したがって、差動回路
を流れる小さな定電流以外には、直流電流がほとんど流
れないので、低消費電力化が達成される。また、出力段
にはトーテムポール構成のバイポーラトランジスタを使
用しているので、出力インピーダンスが小さく負荷駆動
力が高いので高定である６また、トーテムバイポーラは
ＰＭＯ８で駆動するので、回路は非常に小型となる。

以上の説明で明らかな様に、本発明回路は、ＰＭＯ８と
ＮＰＮバイポーラ構成により高耐圧化を達成し、かつ入
力段に差動回路を用いる事により、相補動作を行い低消
費電力化を達成している。

〔実施例〕

以下、本発明の一実施例を第５図により説明する。なお
、本実施例は第４図（、）に示した電源構成におけるレ
ベル変換回路３０７および出力回路３０３を実現したも
のである。したがって、本実施例による出力回路は、第
２の電源−５，２ｖとＧＮＤの間で動作する内部回路の
信号を第１の電源＋５ｖとＧＮＤの間にあるＴＴＬレベ
ルの信号として出力するものである。以上の事を前提と
して、以下回路構成および回路動作を説明する。

回路は大きく分けて入力部５０７．レベルシフト部５０
８、出力部５０９より構成される。入力部の電源端子５
０５はＧＮＤに接続され、電源端子５０６は第２の電源
（−５，２Ｖ）に接続される。

入力端子５０１には内部回路からの信号が入力される。

内部回路信号のロウレベルＶＩＬは−５，２Ｖ、ハイレ
ベルＶＩＨはｏｖかあるいはこれに近い振巾の信号であ
る。入力部５０７によって、入力信号は約０．８　　Ｖ
振巾の信号に変換する。入力部の出力１０９には変換後
の約０．８　ｖ振巾の信号が現われる。この様に、約５
ｖの振巾を持つ内部回路信号を入力部の出力１０９で約
０．８　　Ｖの振巾に変換する理由は、ＮＰＮトランジ
スタ１１０のベース・エミッタ間にかかる逆バイアスを
最小限に抑える為である。次に、レベルシフト部の電源
端子５０４は第１の電源（＋　５　Ｖ）に接続され、電
源端子５０６は第２の電源（−５，２Ｖ）に接続される
。このレベルシフト部５０８においては、入力部の出力
１０９の信号をレベルシフトして増巾すると共に、相補
信号を作っている。ＧＮＤより低い電位であり、かっ振
巾が約０．８　　Ｖの１０９の信号が、１０５，１０６
では約５■の振巾を持つ正の電位の振巾に変換される。

１０５と１０６の信号は互いに反転している。最後に、
出力部５０９の電源端子５０４は第１の電源（＋５Ｖ）
に接続され、電源端子５０５はＧＮＤに接続される。出
力部５０９はバッファ回路であり、１０５．１０６の相
補信号をシンプルエンド出力する。出力端子１０７には
ＴＴＬレベルの信号が出力される。２ＭＯ８５０３と５
０７の働きについては後述する。回路構成は以上の如く
であり、回路動作を以下説明する。なお、以下の説明に
おいて、入力信号のｇｇＨ”レベルＫｇ　Ｌ　ＩＦレベ
ルと入力部５０７の出力１０９（７）”Ｈ”Ｌ／べ／Ｌ
ｌ”Ｌ”レベルとレベルシフト部の出力１０５，１０６
の“Ｈ”レベル“Ｌ”レベルと出力信号の１１　ＨＩ＋
レベル゛′Ｌ″レベルはそれぞれ値が異なるが、簡単の
為に、それぞれのａｔ　Ｈｎはすべてａ　Ｈｎ、それぞ
れの“Ｌ”レベルはすべて１４　Ｌ　１９と記す。入力
端子５０１にＨ”が入ると、１０９は１１　Ｌ　ｌｊと
なる。よって、１１０はオフ、１１１はオンとなり、１
０６は“Ｈ”、１０５は１１　Ｌ　ｌｊとなる。

１０１がオンとなるので１０３はオン、５０７゜１０２
はオフとなるので１０４はオフ、したがって出力端子１
０７には“Ｈ”が出力される。また、入力端子５０１に
ＲＬ　ｌｊが入力すると、１０９は“Ｈ”となり、１１
０はオン、１１１はオフする。

よッテ、１０５は１６　Ｈｌｊ、１０６はＬ″となる。

１０１がオフするので１０３がオフ、５０７゜１０２が
オンするので１０４はオン、したがって出力端子１０７
にはｕ　Ｌ　ｔｔが出力される。かがる動作から、本実
施例はスルー回路を構成している。

本実施例をインバータ回路に変更する事は容易に可能で
ある。すなわち、１０５を１１０のコレクタに接続し、
１０６を１１１のコレクタに接続する。かかる構成にお
いては、上記回路動作とは反転した信号が出力されるの
で、結局インバータ回路となる。また、多入力論理を構
成したい場合には、入力部５０７’のＣＭＯ５部によっ
て論理を構成する事ができる。更に本実施例回路の特徴
は２ＭＯ８５０３を追加する事によって、トライステー
ト回路を構成している事である。イネーブル端子５０２
に”Ｈ”が入力すると２ＭＯ８５０３はオフし、回路は
通常動作をする。一方、５０２に“Ｌ”が入力すると２
ＭＯ８５０３はオンし、１１０と１１１のエミッタがハ
イレベルにクランプされ、１１０および１１１の両方が
オフする。

よって、１０５．１０６はいずれも“Ｈ”となり、１０
１．１０２，５０７のＰＭＯＳはすべてオフする。すな
わち、１０３，１０４はいずれもオフとなり、出力はハ
イインピーダンスとなる。最後に、５０７（７）ＰＭＯ
Ｓは１ｏ４のベース供給用ＭＯ８である。１０６がＬ”
の時、５０７は１０４にベース電流を供給し続けるので
、１０４はオン状態を維持する。したがって、ＴＴＬ回
路に接続される出力１０７は、ＴＴＬからのシンク電流
ＩＯＬを十分吸い込む事ができ、出力の１１　Ｌ　＄１
が維持される。なお、本実施例の入ガ部５０７に用いた
ＮＭＯＳのドレインには電源構成がら明らかな如く、最
高でも○Ｖの電圧しか印加されない。

したがって、入力部のＮＭＯＳのドレイン・基板間には
５．２　ｖの電位差しか生じないので、耐圧も問題ない
ことは自明である。

第６図は第５図６実施例を一部変更した回路である。全
体の回路構成や回路動作は第５図の実施例と同じである
。変更した部分は、ＮＰＮトランジスタ１１０のコレク
タとＧＮＤの間にショットキダイオード６０２を挿入し
、ＮＰＮトランジスタ１１１のコレクタとＧＮＤの間に
ショットキダイオード６０１を挿入した所である。この
様にダイオードを挿入する事によってＮＤＮトランジス
タ１１０と１１１のコレクタの低レベルをＧＮＤレベル
にクランプする事ができる。このクランプによって、Ｎ
ＰＮトランジスタの飽和を防ぎ、回路を安定に動作する
事ができる。

また、第５図、第６図の実施例は、スルー回路を構成し
ているが、端子１０５をトランジスタ１１０のコレクタ
に接続し、端子１０６をトランジスタ１１１のコレクタ
に接続する事によって、インバータ回路を構成する事が
できる。

〔発明の効果〕

本発明によれば、出力回路の高耐圧化を可能にし、かつ
高速・低消費電力化を実現する事ができる。すなわち、
本発明回路はレベルシフト回路部と出力バッファ回路部
とをＰＭＯＳとバイポーラトランジスタで構成している
ので、ＮＭＯ３のドレイン−基板間の耐圧に制限されず
高耐圧化を達成している。また、ＰＭＯＳによる単一チ
ャネルＭＯ３を相補動作させる為に、出力バッファ部の
前段のレベルシフト部を差動回路で構成した。このこと
により、出力バッファ部は相補動作をするので、直流電
流がほとんど流れず、低消費電力化が達成される。

【図面の簡単な説明】

第１図は本発明の基本的な特性を有する回路図、第２図
は従来例を示す回路図、第３図（ａ）および第４図（ａ
）は本発明が適用される電源構成を示す図、第３図（ｂ
）および第４図（ｂ）は本発明回路を形成するデバイス
の縦構造を示す図、第５図は本発明の一実施例を示す回
路図、第６図は第５図の実施例を一部変更した回路図で
ある。ｌ・・・第１の電源線、２・・・ＧＮＤ、３・・・第３
の電源線、１０１，１０２１０２−Ｐ、１０３，１０４
゜１１０．１１１−ＮＰＮト５ンジスタ、２０２　・・
・ＰＭＯＳ、２０３，２０４−ＮＭＯ５，２０５゜２０
６・・・ＮＰＮトランジスタ、３０２，３０４・・・入
力回路、３０３，３０５・・・出力回路、３０６゜３０
７・・・レベル変換回路、４０１・・・ＮＰＮトランジ
スタ、４０２−Ｐ　Ｍ　ＯＳ、４０３・ＮＭＯ８，４０
４・・・Ｐ基板、４０５　・・・コレクタ、４０６・・
・Ｎウェル、５０１・・・入力端子、５０４・・・第１
の電源端子、５０５・・・ＧＮＤ端子、５０６・・・第
２の電源端子、５０７・・・入力部、５０８・・・レベ
ルシフト部、５０９・・・出力部。第１図第２図第３図（ｂ）４θ４８４図（ａ）（ｂ）４θ４第５図

Claims

【特許請求の範囲】１、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、バ
イポーラトランジスタを含み同一半導体基板上に形成し
た半導体集積回路装置において、該半導体基板の電位で
ある第１電位と、該第１電位より高い第２電位、該第２
電位より高い第３電位とを印加され、前記第２電位の電
源線と前記第３電位の電源線の間にＰＭＯＳトランジス
タとバイポーラトランジスタにより構成した回路を有す
ることを特徴とする半導体集積回路装置。２、前記回路が、前記第１電位と前記第２電位の範囲に
ある信号レベルの第１信号を入力し、該第１信号を信号
の高レベルが前記第２電位より高く前記第３電位より低
い範囲にある第２信号に変換して出力するバッファ回路
であることを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。３、前記出力回路が、前記第２電位の電源線と前記第３
電位の電源線の間に、直列に配置した第１ＰＭＯＳトラ
ンジスタと第２ＰＭＯＳトランジスタおよび直列に配置
された第１バイポーラトランジスタと第２バイポーラト
ランジスタを並列に配置し、前記第１ＰＭＯＳトランジ
スタのドレインを前記第１バイポーラトランジスタのベ
ースに接続し、前記第２ＰＭＯＳトランジスタのドレイ
ンを前記第２バイポーラトランジスタのベースに接続し
、前記第１バイポーラトランジスタと前記第２バイポー
ラトランジスタの接合部に出力信号取出端部を設けたこ
とを特徴とする特許請求の範囲第２項記載の半導体集積
回路装置。