JP4148119B2

JP4148119B2 - レベル変換回路

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Publication number: JP4148119B2
Application number: JP2003407280A
Authority: JP
Inventors: 寿明岩▲崎▼; 俊滋亀井
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2003-12-05
Filing date: 2003-12-05
Publication date: 2008-09-10
Anticipated expiration: 2023-12-05
Also published as: JP2005167901A

Description

本発明は、低電圧振幅の論理入力信号を高電圧振幅の論理出力信号に変換するレベル変換回路に関する。

近年、携帯電話機に代表されるように電子機器の小型化に対する要求が益々強まり、こに応えるために、種類の異なる複数の回路を同一のシリコンチップ上に混載して集積化するケースが増えている。この場合、回路の種類毎に電源電圧が異なる場合が多く、それらの回路間で信号電圧のレベル変換が必要となる場合が多い。またその際のレベル変換回路には、低消費電力、高速動作が強く求められる。

図８は、特許文献１に記載されているレベル変換機能を備えた入力バッファ回路の出力回路部の動作説明図である。この入力バッファ回路は、５Ｖ電源と０Ｖ（ＧＮＤ）との間で動作するＴＴＬ回路の出力電圧を入力信号として受けて、０Ｖ（ＧＮＤ）の高電位側電源ＧＮＤと−５．２Ｖの低電位側電源Ｖeeとの間で変化する出力電圧に変換する目的の回路である。図８には、その入力回路部と入力信号のレベル変換回路部は省略し出力回路部のみが示してある。

０Ｖの高電位側電源ＧＮＤと電源Ｖeeとの間にはＮＰＮトランジスタＴｒ１０と、ＮＰＮトランジスタＴｒ１１とが直列に接続されている。トランジスタＴｒ１０のベースはＰＭＯＳトランジスタＴｒ８のドレインに、トランジスタＴｒ８のソースは０Ｖ電源ＧＮＤに、ドレインは抵抗Ｒ１を介して電源Ｖeeに接続されている。また、トランジスタＴｒ１１のベースはＮＭＯＳトランジスタＴｒ９のソースに、トランジスタＴｒ９のドレインは高電位側電源ＧＮＤに、ソースは抵抗Ｒ２を介して電源Ｖeeに接続されている。トランジスタＴｒ８のゲートには入力信号ＩＮ１が、トランジスタＴｒ１１のゲートには入力信号ＩＮ１をレベルシフトした入力信号ＩＮ２が入力されている。

この出力回路の場合、入力信号ＩＮ１によりトランジスタＴｒ８がＯＮする時には、その入力信号ＩＮ１をレベルシフトした入力信号ＩＮ２によりトランジスタＴｒ９はＯＦＦにされる。すると、トランジスタＴｒ１０はＯＮし、トランジスタＴｒ１１はＯＦＦして出力電圧Ｖout は高電位側電源ＧＮＤの０Ｖにほぼ等しくなる。反対に、入力信号ＩＮ１によりトランジスタＴｒ８がＯＦＦする場合はトランジスタＴｒ９はＯＮし、トランジスタＴｒ１０はＯＦＦ、トランジスタＴｒ１１はＯＮとなって出力電圧Ｖout は低電位側電源Ｖeeの電圧にほぼ等しくなる。

このように動作するため、低電位側電源Ｖeeをマイナスの大きな電圧とすれば、出力振幅を拡大すると共に負荷駆動能力も大きくすることが可能である。しかし、出力トランジスタＴｒ１０、Ｔｒ１１を駆動するトランジスタＴｒ８、Ｔｒ９が、抵抗Ｒ１、Ｒ２と直列にして高電位側電源ＧＮＤと低電位側電源Ｖeeとの間に接続されているために、トランジスタＴｒ８、Ｔｒ９には高電位側電源ＧＮＤと低電位側電源Ｖeeとの間の高電位差に耐える耐圧が要求される。また、動作速度については抵抗Ｒ１、Ｒ２の値を小さくすれば速くすることは可能であるがそうすると消費電流が多くなり、逆に消費電流を下げるために抵抗値を大きくすると動作速度は遅くなるという問題がある。また、抵抗Ｒ１、Ｒ２を流れる電流は活用されていないという問題もある。
特開平０５−２６８０５７号公報

本発明は、このような従来技術の問題点を解決するためになされたもので、その課題は低耐圧の高速トランジスタが使用でき、無駄な電流を流さずに高速動作可能なレベル変換回路を提供することにある。

前記課題を達成するための請求項１に記載の発明は、低電圧振幅の論理入力信号を高電圧振幅の論理出力信号に変換するレベル変換回路であって、基準電位線の電位を基準に外部より供給される直流電圧を電源として該直流電圧より低い第１の電圧を前記基準電位線との間に生成して電流供給する電流供給型の第１の内部電源回路と、同じく前記外部より供給される直流電圧を電源として該直流電圧よりも低く、前記第１の電圧よりも高い第２の電圧を前記基準電位線との間に生成し、その出力端子に流入する電流を吸引して前記基準電位線に流す電流吸引型の第２の内部電源回路と、前記基準電位線の電位を基準として入力される入力信号を所定の電圧だけ前記外部より供給される直流電圧側にレベルシフトして出力する入力信号レベル変換回路と、前記基準電位線の電位を基準とした前記入力信号を入力として前記第１の電圧の供給線と前記基準電位線との間で動作する第１の制御回路と、前記入力信号レベル変換回路の出力信号を入力信号として前記外部より供給される直流電圧の供給線と前記第２の電圧の供給線との間で動作する第２の制御回路と、前記外部より供給される直流電圧の供給線と前記基準電位線との間で動作し、前記第１の制御回路の出力信号と前記第２の制御回路の出力信号とを入力信号として動作する出力段回路とを備えることを特徴とする。

このような構成とすれば、第１の制御回路及び第２の制御回路を外部から供給される直流電圧よりも低い電圧で動作させることができる。従って、第１の制御回路及び第２の制御回路に耐圧は低いが高速で動作するトランジスタを採用することが可能になり、レベル変換回路の全体としての動作速度が速くなると共に消費電力も低減する効果を奏する。
また、請求項２に記載の発明は、請求項１に記載のレベル変換回路において、前記第１の制御回路及び前記第２の制御回路をＣＭＯＳインバータ回路としたことを特徴とする。

このような構成とすれば、請求項１に記載の発明と同様の効果を奏する外、ＣＭＯＳを使用したことで消費電力も一層低減する効果を奏する。

また、請求項３に記載の発明は、請求項１に記載のレベル変換回路において、前記第１の制御回路及び前記第２の制御回路をＣＭＯＳ非反転バッファ回路としたことを特徴とする。

このような構成とすれば、請求項１に記載の発明と同様の効果を奏する外、レベル変換回路の出力には入力信号を論理反転した高振幅電圧が得られる。

また、請求項４に記載の発明は、請求項１ないし３の何れかに記載のレベル変換回路において、前記出力段回路は、前記外部より供給される直流電圧の供給線と前記基準電位線との間にプルアップトランジスタとして機能する第１のＰＭＯＳトランジスタとプルダウントランジスタとして機能する第１のＮＭＯＳトランジスタとを直列に接続して両トランジスタの相互接続点を出力端子とし、第１のＰＭＯＳトランジスタのゲートに前記第２の制御回路の出力信号を、第１のＮＭＯＳトランジスタのゲートに前記第２の制御回路の出力信号を入力した回路としたことを特徴とする。
このような構成とすれば、請求項１に記載の発明と同様の効果を奏する。

また、請求項５に記載の発明は、請求項４に記載のレベル変換回路において、前記第１のＰＭＯＳトランジスタに代えて第１のＮＰＮトランジスタを接続すると共に、該第１のＮＰＮトランジスタのベースと前記出力端子との間には抵抗を、コレクタとベース間には第２のＰＭＯＳトランジスタを接続して該第２のＰＭＯＳトランジスタのゲートに前記第２の制御回路の出力信号を入力したことを特徴とする。

このような構成とすれば、請求項１に記載の発明と同様の効果を奏する外、第１のＮＰＮトランジスタのベースと出力端子との間の抵抗を流れる電流も出力端子から流出して有効に利用されるため動作速度が速くなる。

また、請求項６に記載の発明は、請求項５に記載のレベル変換回路において、前記第２のＰＭＯＳトランジスタに代えて、第３のＰＭＯＳトランジスタと第４のＰＭＯＳトランジスタとを直列に接続し、その両トランジスタのゲートを相互接続して該相互接続点に前記第２の制御回路の出力信号を入力するようにしたことを特徴とする。

このような構成とすれば、請求項５に記載の発明と同様の効果を奏する外、第３のＰＭＯＳトランジスタと第４のＰＭＯＳトランジスタに耐圧の低いトランジスタを使用することができる。

また、請求項７に記載の発明は、請求項６に記載のレベル変換回路において、前記第１のＮＭＯＳトランジスタに代えて、第２のＮＭＯＳトランジスタと第３のＮＭＯＳトランジスタとを直列に接続し、その両トランジスタのゲートを相互接続して該相互接続点に前記第１の制御回路の出力信号を入力するようにしたことを特徴とする。

このような構成とすれば、請求項６に記載の発明と同様の効果を奏する外、第２のＮＭＯＳトランジスタと第３のＮＭＯＳトランジスタに耐圧の低いトランジスタを使用することができる。

また、請求項８に記載の発明は、請求項５または６に記載のレベル変換回路において、前記第１のＮＭＯＳトランジスタに代えて、第２のＮＰＮトランジスタを接続してそのベースに前記第１の制御回路の出力信号を入力するようにしたことを特徴とする。
このような構成としても、請求項１に記載の発明と同様の効果を奏する。

また、請求項９に記載の発明は、請求項１ないし８の何れかに記載のレベル変換回路において、前記入力信号レベル変換回路は、前記外部より供給される直流電圧の供給線と該入力信号レベル変換回路の入力端子間に、定電流源とツェナーダイオードとを該ツェナーダイオードを入力端子側にして直列接続した回路としたことを特徴とする。
このような構成とすれば、請求項１に記載の発明と同様の効果を奏する。

また、請求項１０に記載の発明は、請求項１ないし８の何れかに記載のレベル変換回路において、前記入力信号レベル変換回路は、前記外部より供給される直流電圧の供給線と該入力信号レベル変換回路の入力端子間に、定電流源と抵抗とを該抵抗を入力端子側にして直列接続した回路としたことを特徴とする。
このような構成とすれば、請求項１に記載の発明と同様の効果を奏する外、出力に大振幅の電圧信号を必要とする場合の入力信号のレベルシフトが容易となる。

また、請求項１１に記載の発明は、請求項１ないし１０の何れかに記載のレベル変換回路において、前記入力信号レベル変換回路と、前記第１の制御回路と、前記第２の制御回路と、前記出力段回路とからなるレベル変換回路を集積化して形成し、前記第１の内部電源回路と前記第２の内部電源回路は外部電源として形成して、該集積化したレベル変換回路に電源供給するようにしたことを特徴とする。

このような構成とすれば、請求項１に記載の発明と同様の効果を奏する外、レベル変換回路を多数必要とする場合に、第１の内部電源回路と第２の内部電源回路の電源容量を増して共通使用することが可能となる。

また、請求項１２に記載の発明は、請求項１ないし１１の何れかに記載のレベル変換回路において、前記レベル変換回路はＳＯＩ基板上に形成し、前記第１の制御回路及び第２の制御回路を各々が絶縁分離用トレンチによって囲まれた島状領域内に形成したことを特徴とする。

このような構成とすれば、請求項１に記載の発明と同様の効果を奏する外、第１の制御回路及び第２の制御回路をそれぞれ他の回路から電気的に完全分離できるため回路の集積化が容易となる。

また、請求項１３に記載の発明は、請求項１ないし１０の何れかに記載のレベル変換回路において、前記レベル変換回路はＳＯＩ基板上に形成し、前記第１の内部電源回路、第２の内部電源回路、入力信号レベル変換回路、第１の制御回路、第２の制御回路、出力段回路を、各々が絶縁分離用トレンチによって囲まれた島状領域内に形成したことを特徴とする。
このような構成とすれば、請求項１に記載の発明と同様の効果を奏する外、各回路間を電気的に完全分離できるため回路の集積化が容易となる。

また、請求項１４に記載の発明は、請求項１ないし１０の何れかに記載のレベル変換回路において、前記レベル変換回路はＳＯＩ基板上に形成し、該レベル変換回路を構成する各トランジスタを各々が絶縁分離用トレンチよって囲まれた島状領域内に形成したことを特徴とする。
このような構成とすれば、請求項１に記載の発明と同様の効果を奏する外、各トランジスタを他の回路部分から電気的に完全分離できるため回路の集積化が容易となる。

図１は、本発明のレベル変換回路の全体構成を表わすブロック図である。レベル変換回路１は、第１の内部電源回路２、第２の内部電源回路３、入力信号レベル変換回路４、第１の制御回路５、第２の制御回路６、出力段回路７の６個の回路ブロックにより構成される。
電源として、基準電位線９との間に直流電圧Ｖppが外部より供給される。直流電圧Ｖppの電源は高電圧側電源でその電圧は例えば＋２４Ｖである。直流電圧Ｖppは、その供給線（以下、Ｖpp電源線８という。）により第１の制御回路５を除く他の５個の回路ブロックに供給される。直流電圧Ｖppの電源の電位基準側である基準電位線９は接地されているものとし、以下の説明では接地線９という。接地線９は、第２の制御回路６を除く他の５個の回路ブロックに接続されている。

第１の内部電源回路２は、Ｖpp電源線８と接地線９の間の電圧を電源電圧として供給を受け、直流電圧Ｖppよりも低い第１の中間電圧Ｖ１（例えば、＋５Ｖ）を接地線９との間に生成する。その電圧は、出力線であるＶ１電源線１０を介して第１の制御回路６に供給される。第１の内部電源回路２は、第１の中間電圧Ｖ１により外部に電流を供給する電流供給型の電源回路である。

第２の内部電源回路３は、Ｖpp電源線８と接地線９の間の電圧を電源電圧として供給を受け、直流電圧Ｖppよりも低く第１の電圧Ｖ１よりも高い第２の電圧Ｖ２（例えば、＋１９Ｖ）を接地線９との間に生成する。その電圧は、出力線であるＶ２電源線１１を介して第２の制御回路６に供給される。ここで第２の内部電源回路３は、Ｖ２電源線１１に流れ込む電流を吸引して接地線９に流す電流吸引型の電源回路である。

第１の制御回路５は、Ｖ１電源線１０と接地線９との間から電源供給を受けて動作する。第１の制御回路５には、接地電位を基準とする入力信号Ｖinがそのまま入力信号として入力される。入力された信号は論理信号として扱われ、その論理を反転し、あるいは非反転のままバッファした信号が次段の出力段回路７に出力される。入力信号Ｖinは、例えば０−５Ｖで変化する低電圧振幅のＨ（“High" ）レベル（＋５Ｖに相当）またはＬ（“ Low" ）レベル（０Ｖに相当）の論理信号である。第１の制御回路５の出力は、入力信号ＶinのＨまたはＬの論理レベルと第１の制御回路５内の論理演算によって決まるＨまたはＬ論理レベルとなる。Ｈ論理レベルの出力の場合には、第１の電圧Ｖ１にほぼ等しい電圧が出力され、Ｌ論理レベルの出力の場合には接地電位にほぼ等しい電圧が出力される。

第２の制御回路６は、Ｖpp電源線８とＶ２電源線１１との間から電源供給を受けて動作する。第２の制御回路６には、入力信号レベル変換回路４の出力信号が入力信号として入力される。入力された信号は論理信号として扱われ、その論理を反転し、あるいは非反転のままバッファした信号が次段の出力段回路７に出力される。第２の制御回路６の出力は、その入力信号のＨまたはＬの論理レベルと第２の制御回路６内の論理演算によって決まるＨまたはＬ論理レベルとなる。Ｈ論理レベルの出力の場合には、直流電圧Ｖppにほぼ等しい電圧が出力され、Ｌ論理レベルの出力の場合には、第２の電圧Ｖ２にほぼ等しい電圧が出力される。

入力信号レベル変換回路４は、接地電位を基準とする入力信号Ｖinを所定の電圧だけ直流電圧Ｖpp側にレベルシフトして出力する。レベルシフトされた出力信号は、入力信号ＶinがＨ論理レベルの場合には第２の制御回路６によってＨ論理レベル入力として扱われ、入力信号ＶinがＬ論理レベルの場合には第２の制御回路６によってＬ論理レベル入力として扱われる。第１の制御回路５と第２の制御回路６の入出力間の論理演算のロジックは同じにされている。従って、第１の制御回路５の出力がＨ論理レベルの場合には第２の制御回路６の出力もＨ論理レベルとなり、第１の制御回路５の出力がＬ論理レベルの場合には第２の制御回路６の出力もＬ論理レベルとなる。

出力段回路７は、Ｖpp電源線８と接地線９の間から電源供給を受け、第１の制御回路５の出力信号と第２の制御回路６の出力信号の２つの信号を入力信号として動作する。その回路構成は、基本的にはＶpp電源線８と接地線９の間にプルアップトランジスタとプルダウントランジスタとを直列に接続し、その相互接続点を出力端子１３として出力信号Ｖout を出力する回路構成となっている。

第１の制御回路５の出力信号と第２の制御回路６の出力信号とが共にＨ論理レベルの出力である場合には、出力信号Ｖout はＬ論理レベルとなって接地電位にほぼ等しい電圧が出力される。反対に、第１の制御回路５の出力信号と第２の制御回路６の出力信号とが共にＬ論理レベルの出力である場合には、出力信号Ｖout はＨ論理レベルとなって直流電圧Ｖppにほぼ等しい電圧が出力される
入力信号Ｖinは例えば０−５Ｖの低電圧振幅の信号であり、これに対して出力信号Ｖout は例えば０−２４Ｖの大振幅の電圧信号となるので、入出力間で電圧のレベル変換が行なわれることになる。

このような回路構成の利点は、第１の制御回路５及び第２の制御回路６が共に直流電圧Ｖppよりも低い電源電圧で動作すればよい点にある。即ち、第１の制御回路５は第１の電圧Ｖ１と接地電位との差電圧（例えば、５Ｖ）で動作し、第２の制御回路６は直流電圧Ｖppと第２の電圧Ｖ２との差電圧（例えば、５Ｖ）で動作すればよく、これらの差電圧は直流電圧Ｖpp（例えば、２４Ｖ）よりも低い電圧である。従って、出力段回路７の駆動信号を出力する第１の制御回路５及び第２の制御回路６に、耐圧が低くて高速で動作するトランジスタを採用することが可能になる。その結果、レベル変換回路１の全体としての動作速度が速くなると共に消費電力も低減する効果がもたらされる。

次に、図１にブロック図で示したレベル変換回路１の更に詳しい実施形態を図面を参照して説明する。
（第１の実施形態）
図２に、レベル変換回路１の第１の実施形態の回路図を示す。外部より供給される直流電圧Ｖppはプラス側がＶpp電源線８により、マイナス側が接地された接地線９により各回路に供給される。直流電圧Ｖppは例えば＋２４Ｖである。

第１の内部電源回路２は、ＮＰＮトランジスタＱ１、ツェナーダイオードＺＤ１、抵抗Ｒ３、Ｒ４により構成される。抵抗Ｒ３とツェナーダイオードＺＤ１とは、抵抗Ｒ３をＶpp電源線８側にしてＶpp電源線８と接地線９との間に直列に接続されている。トランジスタＱ１のコレクタはＶpp電源線８に、ベースは抵抗Ｒ３とツェナーダイオードＺＤ１の相互接続点に接続され、エミッタは抵抗Ｒ４を介して接地線９に接続されている。トランジスタＱ１とツェナーダイオードＺＤ１とがエミッタフォロワ回路を構成しており、トランジスタＱ１のベースはツェナーダイオードＺＤ１により一定電圧に維持されているため、トランジスタＱ１のエミッタ電圧は一定となる。その電圧は第１の電圧Ｖ１としてＶ１電源線１０を介して第１の制御回路５に供給される。このように第１の内部電源回路２は、Ｖ１電源線１０に電流を供給する電流供給型電源を構成している。

第２の内部電源回路２は、ＮＰＮトランジスタＱ２、ツェナーダイオードＺＤ２、抵抗Ｒ５、Ｒ６、Ｒ７により構成される。抵抗Ｒ５とツェナーダイオードＺＤ２とは、抵抗Ｒ５をＶpp電源線８側にしてＶpp電源線８と接地線９との間に直列に接続されている。ツェナーダイオードＺＤ２のカソードと接地線９との間には、抵抗Ｒ６、Ｒ７が抵抗Ｒ７を接地線９側にして直列に接続されている。トランジスタＱ２のコレクタはツェナーダイオードＺＤ２のカソードに、エミッタは接地線９に、ベースは抵抗Ｒ６とＲ７の相互接続点に接続されている。

トランジスタＱ２のコレクタにはＶ２電源線１１が接続されている。Ｖ２電源線１１には第２の制御回路６のマイナス側電源線となっており、第２の制御回路６を流れた電流が流れ込む。この流れ込む電流が少ない間は、その電流の大部分はツェナーダイオードＺＤ２を通って接地線９に流出し、Ｖ２電源線１１の電圧である第２の電圧Ｖ２は一定に維持される。Ｖ２電源線１１に流れ込む電流が増加してツェナーダイオードＺＤ２を流れる電流が増加すると、ツェナーダイオードＺＤ２の電圧がその内部抵抗のために僅かに上昇する。電圧が僅かに上昇するとトランジスタＱ２のベース電流も増加してトランジスタＱ２のコレクタを通って接地線９に流れる電流が増加する。これによりツェナーダイオードＺＤ２に流れる電流の増加が抑制され、第２の電圧Ｖ２は一定電圧に維持される。このように第１の内部電源回路２は、Ｖ２電源線１１の電圧を第２の電圧Ｖ２に維持した状態で、Ｖ２電源線１１に流れ込む電流を吸引して接地線９に流出させる電流吸引型電源を構成している。

入力信号レベル変換回路４は、ＰＮＰトランジスタＱ３、Ｑ４、ツェナーダイオードＺＤ３、抵抗Ｒ８により構成される。ＰＮＰトランジスタＱ３、Ｑ４はカレントミラー回路を構成しており、エミッタは共にＶpp電源線８に接続され、ベースは共通にしてトランジスタＱ３のコレクタに接続されている。抵抗Ｒ８はトランジスタＱ３のコレクタと接地線９との間に接続されている。ツェナーダイオードＺＤ３は、トランジスタＱ３のコレクタと入力信号Ｖinが加えられる入力端子１２との間にアノードを入力端子側にして接続されている。

トランジスタＱ３のコレクタ電流は、抵抗Ｒ８の抵抗値で決まる一定電流となり、カレントミラー作用によりトランジスタＱ４のコレクタから同じ電流が流出する。流出した電流はツェナーダイオードＺＤ３を通って入力端子１２に流れる。これにより、トランジスタＱ４のコレクタ電圧は、入力信号Ｖinの電圧をツェナーダイオードＺＤ３のツェナー電圧だけＶpp電圧側にレベルシフトした電圧となる。このレベルシフトされた出力電圧は、第２の制御回路６に入力信号として与えられる。

第１の制御回路５は、ＣＭＯＳインバータ回路である。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とをＶ１電源線１０と接地線９との間に直列に接続し、共通接続したゲートを入力端子に、共通接続したドレインを出力端子としている。入力には接地電位を基準とする入力信号Ｖinが直接に印加される。この第１の制御回路５は第１の電圧Ｖ１、例えば５Ｖの低い電源電圧で動作するので、耐圧の低い、動作速度の速いトランジスタを採用することができる。

第２の制御回路６も、第１の制御回路５と同じＣＭＯＳインバータ回路であり、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２により構成されている。第２の制御回路６は、Ｖpp電源線８とＶ２電源線１１との間で動作する。直流電圧Ｖppを２４Ｖ、第２の電圧Ｖ２を１９Ｖとすれば、その差電圧５Ｖの低電圧で動作すればよいので、この回路の場合も耐圧の低い、動作速度の速いトランジスタを採用することができる。

出力段回路７は、プルアップトランジスタとしての第１のＰＭＯＳトランジスタＰ３とプルダウントランジスタとしての第１のＮＭＯＳトランジスタＮ３を、Ｖpp電源線８と接地線９との間に直列に接続した構成となっている。トランジスタＮ３のゲートには第１の制御回路５の出力信号が、トランジスタＰ３のゲートには第２の制御回路６の出力信号が印加される。出力信号Ｖout は、トランジスタＮ３とＰ３のドレインの相互接続点を出力端子１３として取り出される。このトランジスタＮ３、Ｐ３には、直流電圧Ｖppに耐える耐圧が要求される。

次に、このように構成されたレベル変換回路１の作用について説明する。直流電圧Ｖppは、例えば＋２４Ｖとする。ツェナーダイオードＺＤ１のツェナー電圧を５．７Ｖに選択すると第１の電圧Ｖ１は＋５Ｖの一定値となる。また、ツェナーダイオードＺＤ２のツェナー電圧を１９Ｖに選択すると第２の電圧Ｖ２も＋１９Ｖの一定値となる。
このような電源電圧の下で、入力信号Ｖinの入力端子１２がＬ論理レベルの０Ｖにされたとする。第１の制御回路５のトランジスタＮ１はＯＦＦ、トランジスタＰ１はＯＮとなり、出力段回路７のトランジスタＮ３のゲートに第１の電圧Ｖ１である＋５Ｖが加わってトランジスタＮ３はＯＮする。

一方、ツェナーダイオードＺＤ３のツェナー電圧を１９Ｖに選択すると、入力端子１２の電圧が０Ｖの場合には、第２の制御回路６の入力電圧は１９Ｖだけレベルシフトされて＋１９Ｖとなる。第２の制御回路６のトランジスタＮ２のソース電圧は第２の電圧Ｖ２に等しい＋１９ＶであるためトランジスタＮ２はＯＦＦする。トランジスタＰ２はソース電圧が＋２４ＶであるのでＯＮする。これにより、出力段回路７のトランジスタＰ３のゲートには直流電圧Ｖppである＋２４Ｖが加わってトランジスタＰ３はＯＦＦする。
この結果、出力段回路７のトランジスタＮ３はＯＮ、トランジスタＰ３はＯＦＦ状態となって出力電圧Ｖout は０Ｖとなる。

次に、入力信号Ｖinの入力端子１２がＨ論理レベルの＋５Ｖにされたとする。第１の制御回路５のトランジスタＮ１はＯＮ、トランジスタＰ１はＯＦＦして、出力段回路７のトランジスタＮ３のゲートには０Ｖが加わるためトランジスタＮ３はＯＦＦする。第２の制御回路６の入力電圧は直流電圧Ｖpp近くまで持ち上がるため、トランジスタＮ２はＯＮ、トランジスタＰ２はＯＦＦして、出力段回路７のトランジスタＰ３のゲートには第２の電圧Ｖ２である＋１９Ｖが加わるためトランジスタＰ３はＯＮする。

この結果、出力段回路７のトランジスタＮ３はＯＦＦ、トランジスタＰ３はＯＮ状態となって出力信号Ｖout には直流電圧Ｖppの＋２４Ｖが現れる。
このようにして本実施形態のレベル変換回路１によれば、入力信号Ｖinの０−５Ｖの電圧変化が出力信号Ｖout には０−２４Ｖの電圧変化に拡大変換されて現れる。即ち、電圧のレベル変換が行なわれる。

本レベル変換回路１の場合、先にも述べたように第１の制御回路５、第２の制御回路６は共に低い電源電圧で動作すればよいので、耐圧の低い、動作速度の速いトランジスタを採用できる利点がある。また、第１の制御回路５、第２の制御回路６をＣＭＯＳインバータ回路で構成しているため消費電力が少なくて済む。更に、出力段回路７のトランジスタＮ３、トランジスタＰ３のゲートは、前段のＣＭＯＳインバータ回路の出力により直接に駆動されるため動作速度が速くなる利点がある。

（第２の実施形態）
図３に、レベル変換回路の第２の実施形態の回路図を示す。図３に示すレベル変換回路１ａは、第１の実施形態の図２の出力段回路７中の第１のＰＭＯＳトランジスタＰ３を、第１のＮＰＮトランジスタＱ５、第２のＰＭＯＳトランジスタＰ４、抵抗Ｒ８で構成される回路に置き換える変更を加えた構成の回路である。ＮＰＮトランジスタＱ５はプルアップトランジスタとして機能し、そのコレクタはＶpp電源線８に、エミッタは出力端子１３に接続される。ＰＭＯＳトランジスタＰ４のソースはＶpp電源線８に、ドレインはトランジスタＱ５のベースに接続され、ゲートには第２の制御回路６の出力信号が印加される。抵抗Ｒ９は、トランジスタＱ５のベースと出力端子１３の間に接続される。

第２の制御回路６のトランジスタＰ２がＯＮ、トランジスタＮ２がＯＦＦとなった状態では、トランジスタＰ４はＯＦＦしてトランジスタＱ５にベース電流が供給されないため、トランジスタＱ５はＯＦＦする。反対に第２の制御回路６のトランジスタＰ２がＯＦＦ、トランジスタＮ２がＯＮとなった状態では、トランジスタＰ４がＯＮしてトランジスタＱ５にベース電流が供給されるためトランジスタＱ５はＯＮする。

即ち、第２の制御回路６の出力信号に対するトランジスタＱ５のＯＮ／ＯＦＦ動作は、第１の実施形態の図２の出力段回路７中のＰＭＯＳトランジスタＰ３のＯＮ／ＯＦＦ動作と同じとなる。従って、この本実施形態のレベル変換回路１ａの入力信号Ｖinと出力信号Ｖout との関係は第１の実施形態の回路の場合と同様となり、例えば入力信号Ｖinの０−５Ｖの電圧変化が出力信号Ｖout には０−２４Ｖの電圧変化に拡大変換されて現れる。即ち、電圧のレベル変換が行なわれる。

本実施形態の場合、出力段回路７ａの抵抗Ｒ９を流れる電流も出力端子１３から流出して有効に利用されるため、「背景技術」で説明した図８の出力回路の場合よりも動作速度が速くなる利点がある。

（第３の実施形態）
図４に、レベル変換回路の第３の実施形態の回路図を示す。図４に示すレベル変換回路１ｂは、第２の実施形態の図３の出力段回路７ａ中の第２のＰＭＯＳトランジスタＰ４を、第３のＰＭＯＳトランジスタＰ５と第４のＰＭＯＳトランジスタＰ６に置き換える変更を加えた回路である。トランジスタＰ４、Ｐ５は直列に接続され、トランジスタＰ５のソースはＶpp電源線８に、トランジスタＰ６のドレインはトランジスタＱ５のベースに接続される。トランジスタＰ５、Ｐ６のゲートは相互に接続され、その相互接続点に第２の制御回路６の出力信号が印加される。

第２の制御回路６のトランジスタＰ２がＯＮ、トランジスタＮ２がＯＦＦとなった状態では、トランジスタＰ５、Ｐ６は共にＯＦＦしてトランジスタＱ５にベース電流が供給されない。反対に第２の制御回路６のトランジスタＰ２がＯＦＦ、トランジスタＮ２がＯＮとなった状態では、トランジスタＰ５、Ｐ６は共にＯＮしてトランジスタＱ５にベース電流が供給される。このようにトランジスタＰ５、Ｐ６からなる回路は、第２の実施形態の図３のＰＭＯＳトランジスタＰ４と同じＯＮ／ＯＦＦ動作を行なう。

従って、本実施形態のレベル変換回路１ｂの入力信号Ｖinと出力電圧Ｖout との関係は第２の実施形態の場合と同様となり、例えば入力信号Ｖinの０−５Ｖの電圧変化が出力信号Ｖout には０−２４Ｖの電圧変化に拡大変換されて現れる。即ち、電圧のレベル変換が行なわれる。
本実施形態の場合、ＰＭＯＳトランジスタＰ５、Ｐ６の耐圧は、図３のＰＭＯＳトランジスタＰ４の耐圧の１／２程度で済み、低耐圧のトランジスタを採用できる利点がある。また、抵抗Ｒ９を流れる電流も出力端子１３から流出して有効に利用されるため、動作速度が速くなる利点がある。

（第４の実施形態）
図５に、レベル変換回路の第４の実施形態の回路図を示す。図５に示すレベル変換回路１ｃは、第３の実施形態の図４の出力段回路７ｂ中の第１のＮＭＯＳトランジスタＮ３を第２のＮＭＯＳトランジスタＮ４と第３のＮＭＯＳトランジスタＮ５に置き換える変更を加えた回路である。トランジスタＮ４、Ｎ５は直列に接続され、トランジスタＮ４のドレインは出力端子１３に、トランジスタＮ５のソースは接地線９に接続される。トランジスタＮ４、Ｎ５のゲートは相互に接続され、その相互接続点に第１の制御回路５の出力信号が印加される。

第１の制御回路５の出力信号が０Ｖの場合にはトランジスタＮ４、Ｎ５は共にＯＦＦし、第１の制御回路５の出力信号が第１の電圧Ｖ１である＋５Ｖの場合には、トランジスタＮ４、Ｎ５は共にＯＮする。即ち、図４の第１のＮＭＯＳトランジスタＮ３と同じ動作をする。
従って、本実施形態のレベル変換回路１ｃの入力信号Ｖinと出力信号Ｖout との関係は第３の実施形態の場合と同様となり、例えば入力信号Ｖinの０−５Ｖの電圧変化が出力信号Ｖout には０−２４Ｖの電圧変化に拡大変換されて現れる。即ち、電圧のレベル変換が行なわれる。

本実施形態の場合、ＮＭＯＳトランジスタＮ４、Ｎ５の耐圧は、図４のＮＭＯＳトランジスタＮ３の耐圧の１／２程度で済み、低耐圧のトランジスタを採用できる利点がある。

（第５の実施形態）
図６に、レベル変換回路の第５の実施形態の回路図を示す。図６に示すレベル変換回路１ｄは、第３の実施形態の図４の第１の制御回路５、第２の制御回路６のＣＭＯＳインバータ回路に同じ回路を従属接続で追加すると共に、第１のＮＭＯＳトランジスタＮ３を第２のＮＰＮトランジスタＱ６に、ツェナーダイオードＺＤ３を抵抗Ｒ１０に置き換える変更を加えた回路である。

図６に示すように、第１の制御回路５ａはＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とからなるＣＭＯＳインバータ回路に、ＰＭＯＳトランジスタＰ１ａとＮＭＯＳトランジスタＮ１ａとからなるＣＭＯＳインバータ回路を従属接続で追加してある。従って、第１の制御回路５ａは入力と出力とが同じ論理となるＣＭＯＳ非反転バッファ回路を構成している。

第２の制御回路６ａもＰＭＯＳトランジスタＰ２ａとＮＭＯＳトランジスタＮ２ａとからなるＣＭＯＳインバータ回路を従属接続で追加してある。従って、第２の制御回路６ａも入力と出力とが同じ論理となるＣＭＯＳ非反転バッファ回路を構成している。
このような回路構成としたことにより、第１の制御回路５ａ及び第２の制御回路６ａの出力信号の論理レベルは、第２の実施形態の図３の第１の制御回路５、第２の制御回路６のそれとは反対の論理レベルとなる。

また、図４の第１のＮＭＯＳトランジスタＮ３に代えて取り付けた第２のＮＰＮトランジスタＱ６は、第１の制御回路５ａの出力がＨ論理レベル（＋５Ｖ）のときにＯＮし、Ｌ論理レベル（０Ｖ）のときにＯＦＦする。この動作は、図４の第１のＮＭＯＳトランジスタＮ３の動作と同じである。
また、入力信号レベル変換回路４ａは、トランジスタＱ３、Ｑ４と抵抗Ｒ８とがカレントミラー回路を使用した定電流源１４を構成していてトランジスタＱ４のコレクタからは定電流が抵抗Ｒ１０に供給される。従って、抵抗Ｒ１０の両端の電圧は一定となっており、第２の制御回路６ａには入信号Ｖinの電圧を抵抗Ｒ１０の両端の電圧だけレベルシフトした電圧が入力される。この入力信号レベル変換回路４ａによれば、定電流の値と抵抗Ｒ１０の抵抗値を調整することで、レベルシフトする電圧を任意に調整することができる。

以上のような回路構成としたことにより、本実施形態のレベル変換回路１ｄの場合には、入力信号ＶinがＬ論理レベルの０Ｖの場合に、出力電圧Ｖout はＨ論理レベルとなって直流電圧Ｖppに等しい＋２４Ｖが出力され、Ｈ論理レベルの＋５Ｖの場合には、Ｌ論理レベルとなって０Ｖが出力される。
このように本実施形態のレベル変換回路１ｄによれば、例えば入力信号Ｖinの０−５Ｖの電圧変化が出力信号Ｖout には２４−０Ｖの電圧変化に拡大変換されて現れる。即ち、電圧レベルを変換させると同時に入力信号の論理を反転させることができる。

次に、これまでの第１〜第５の実施形態で説明してきたレベル変換回路を１チップのシリコン基板上に集積して形成する方法を、代表的な図２のレベル変換回路１の場合を例に説明する。このレベル変換回路１では電源供給に関して、直流電圧Ｖppを供給するＶpp電源線８、第１の中間電圧Ｖ１を供給するＶ１電源線１０、第２の中間電圧Ｖ２を供給するＶ２電源線１１、それに接地線９の計４本の電圧の異なる電源線を用いている。

従って、これらの何れかの電源線につながるトランジスタのコレクタ、エミッタ、ソース、ドレインは、他の電源線につながるトランジスタのコレクタ、エミッタ、ソース、ドレインとは電気的に分離されている必要がある。しかし、このように４種類の電圧で給電される多数のトランジスタを導電性を有する１個のシリコン基板上に電気的に分離した状態で形成することは容易なことではない。例えば、図２中の第１の制御回路５のＰＭＯＳトランジスタＰ１のソースはＶ１電源線１０と接続されて第１の中間電圧Ｖ１となっているので、このソース部分は直流電圧Ｖpp、第２の中間電圧Ｖ２、それに接地電位にある部分とは電気的に完全に分離する必要がある。しかし、導電性を有する同一シリコン基板上で、例えばＰＮ接合分離方式と呼ばれる方式を採用して電気的に分離を図るのは、寄生トランジスタが多数形成されるために非常な困難を伴う。

そこで、本発明ではそのような困難性を避けるために、ＳＯＩ（Silicon on Insulating Substrate ）基板上に絶縁分離用トレンチによって囲ったシリコンの島状領域を設け、その島状領域内にトランジスタあるいは回路ブロックを形成して他の部分との電気的分離を行なう。
図７は、例として第１の制御回路５、第２の制御回路６を構成するＣＭＯＳインバータ回路をそのようなシリコンの島状領域内に設けたＩＣチップの断面構造を模式的に表わしたものである。ＳＯＩ基板は、支持基板の上に絶縁層を設け、その上にシリコン層を形成した基板をいう。図７では、支持基板としてシリコン支持基板２０を使用し、その上に絶縁層としてシリコン酸化膜２１を形成し、更にその上にｎ型シリコン層２２を形成してＳＯＩ基板としている。このようなＳＯＩ基板は、ウェハの貼り合わせ、酸素イオンをシリコン基板内に打ち込んで内部に絶縁層を形成するＳＩＭＯＸ（Separation by Implanted Oxygen）と呼ばれる方法で作られる。

絶縁分離用トレンチ２３は、ｎ型シリコン層２２の表面よりドライエッチングによりシリコン酸化膜２１まで達する溝（トレンチ）を堀り、溝側壁に酸化膜２４を形成した後、多結晶シリコン２５を充填して形成される。絶縁分離用トレンチ２３は環状に形成され、これによりｎ型シリコン層２２が区画されてシリコンの島状領域（図には、２６、２７の２個のみを示す。）が形成される。各島状領域２６、２７は、側面及び底面がシリコン酸化膜で囲まれているため、隣り合う島状領域とは電気的に完全に分離されている。

図７は、島状領域２６に第１の制御回路５のＣＭＯＳインバータ回路を構成するＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１を、島状領域２７に第２の制御回路６のＣＭＯＳインバータ回路を構成するＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２を形成した場合を示している。島状領域２６、２７は、隣の島状領域とは電気的に完全分離されているために、隣の島状領域内のｎ型シリコン層２２にどのような電圧が印加されるかに考慮を払う必要がない。従って、一つの島状領域内に配置する回路のことのみを考えて集積化構造を検討すればよいこととなり、集積化のための構造設計が非常に容易となる。

図７では、第１の制御回路５と第２の制御回路６のみを島状領域２６、２７内に形成する例を示したが、図１に示したその他の回路ブロックも、それぞれ島状領域内に形成するとよい。また、そのように回路ブロック単位で島状領域に形成するのではなく、個々のトランジスタを独立した島状領域に形成して、他のトランジスタと電気的に分離するように形成してもよい。

本発明のレベル変換回路は、４本の電源線を使用しているため集積化に際して素子の電気的分離が重要問題であるが、このようにＳＯＩ基板と絶縁分離用トレンチを設ける構造を採用することでこの問題を解決することができる。

（変形の実施態様）
なお、これまでに説明したレベル変換回路を集積化する場合には、図１のブロック図における６個の回路ブロックの内、入力信号レベル変換回路４、第１の制御回路５、第２の制御回路６、出力段回路７の４個の回路ブロックからなるレベル変換回路のみを１チップに集積化し、残る第１の内部電源回路２、第２の内部電源回路３はそのチップ外に、即ち、外部電源として製作してもよい。このような構成の仕方は、レベル変換回路を多数必要とする場合に、第１の内部電源回路２、第２の内部電源回路３の電源容量を大きくして製作して、それを多数のレベル変換回路に対して共用できる利点がある。

本発明のレベル変換回路の全体構成を表わすブロック図である。第１の実施形態にかかるレベル変換回路の回路図である。第２の実施形態にかかるレベル変換回路の回路図である。第３の実施形態にかかるレベル変換回路の回路図である。第４の実施形態にかかるレベル変換回路の回路図である。第５の実施形態にかかるレベル変換回路の回路図である。レベル変換回路を電気的分離を行なって１チップ化する場合の説明図である。従来技術にかかるレベル変換回路の出力回路部である。

符号の説明

図面中、１、１ａ、１ｂ、１ｃ、１ｄはレベル変換回路、２は第１の内部電源回路、３は第２の内部電源回路、４、４ａは入力信号レベル変換回路、５、５ａは第１の制御回路、６、６ａは第２の制御回路、７、７ａ、７ｂ、７ｃは出力段回路、９は基準電位線（接地線）、１３は出力端子、１４は定電流源、２３は絶縁分離用トレンチ、２６、２７は島状領域、Ｎ３は第１のＮＭＯＳトランジスタ、Ｎ４は第２のＮＭＯＳトランジスタ、Ｎ５は第３のＮＭＯＳトランジスタ、Ｐ３は第１のＰＭＯＳトランジスタ、Ｐ４は第２のＰＭＯＳトランジスタ、Ｐ５は第３のＰＭＯＳトランジスタ、Ｐ６は第４のＰＭＯＳトランジスタ、Ｑ５は第１のＮＰＮトランジスタ、Ｑ６は第２のＮＰＮトランジスタ、Ｒ９、Ｒ１０は抵抗、Ｖ１は第１の電圧、Ｖ２は第２の電圧、Ｖppは外部より供給される直流電圧、ＺＤ３はツェナーダイオードを示す。

Claims

低電圧振幅の論理入力信号を高電圧振幅の論理出力信号に変換するレベル変換回路であって、
基準電位線の電位を基準に外部より供給される直流電圧を電源として該直流電圧より低い第１の電圧を前記基準電位線との間に生成して電流供給する電流供給型の第１の内部電源回路と、
同じく前記外部より供給される直流電圧を電源として該直流電圧よりも低く、前記第１の電圧よりも高い第２の電圧を前記基準電位線との間に生成し、その出力端子に流入する電流を吸引して前記基準電位線に流す電流吸引型の第２の内部電源回路と、
前記基準電位線の電位を基準として入力される入力信号を所定の電圧だけ前記外部より供給される直流電圧側にレベルシフトして出力する入力信号レベル変換回路と、
前記基準電位線の電位を基準とした前記入力信号を入力として前記第１の電圧の供給線と前記基準電位線との間で動作する第１の制御回路と、
前記入力信号レベル変換回路の出力信号を入力信号として前記外部より供給される直流電圧の供給線と前記第２の電圧の供給線との間で動作する第２の制御回路と、
前記外部より供給される直流電圧の供給線と前記基準電位線との間で動作し、前記第１の制御回路の出力信号と前記第２の制御回路の出力信号とを入力信号として動作する出力段回路とを備えることを特徴とするレベル変換回路。
請求項１に記載のレベル変換回路において、前記第１の制御回路及び前記第２の制御回路をＣＭＯＳインバータ回路としたことを特徴とするレベル変換回路。
請求項１に記載のレベル変換回路において、前記第１の制御回路及び前記第２の制御回路をＣＭＯＳ非反転バッファ回路としたことを特徴とするレベル変換回路。
請求項１ないし３の何れかに記載のレベル変換回路において、前記出力段回路は、前記外部より供給される直流電圧の供給線と前記基準電位線との間にプルアップトランジスタとして機能する第１のＰＭＯＳトランジスタとプルダウントランジスタとして機能する第１のＮＭＯＳトランジスタとを直列に接続して両トランジスタの相互接続点を出力端子とし、第１のＰＭＯＳトランジスタのゲートに前記第２の制御回路の出力信号を、第１のＮＭＯＳトランジスタのゲートに前記第２の制御回路の出力信号を入力した回路としたことを特徴とするレベル変換回路。
請求項４に記載のレベル変換回路において、前記第１のＰＭＯＳトランジスタに代えて第１のＮＰＮトランジスタを接続すると共に、該第１のＮＰＮトランジスタのベースと前記出力端子との間には抵抗を、コレクタとベース間には第２のＰＭＯＳトランジスタを接続して該第２のＰＭＯＳトランジスタのゲートに前記第２の制御回路の出力信号を入力したことを特徴とするレベル変換回路。
請求項５に記載のレベル変換回路において、前記第２のＰＭＯＳトランジスタに代えて、第３のＰＭＯＳトランジスタと第４のＰＭＯＳトランジスタとを直列に接続し、その両トランジスタのゲートを相互接続して該相互接続点に前記第２の制御回路の出力信号を入力するようにしたことを特徴とするレベル変換回路。
請求項６に記載のレベル変換回路において、前記第１のＮＭＯＳトランジスタに代えて、第２のＮＭＯＳトランジスタと第３のＮＭＯＳトランジスタとを直列に接続し、その両トランジスタのゲートを相互接続して該相互接続点に前記第１の制御回路の出力信号を入力するようにしたことを特徴とするレベル変換回路。
請求項５または６に記載のレベル変換回路において、前記第１のＮＭＯＳトランジスタに代えて、第２のＮＰＮトランジスタを接続してそのベースに前記第１の制御回路の出力信号を入力するようにしたことを特徴とするレベル変換回路。
請求項１ないし８の何れかに記載のレベル変換回路において、前記入力信号レベル変換回路は、前記外部より供給される直流電圧の供給線と該入力信号レベル変換回路の入力端子間に、定電流源とツェナーダイオードとを該ツェナーダイオードを入力端子側にして直列接続した回路としたことを特徴とするレベル変換回路。
請求項１ないし８の何れかに記載のレベル変換回路において、前記入力信号レベル変換回路は、前記外部より供給される直流電圧の供給線と該入力信号レベル変換回路の入力端子間に、定電流源と抵抗とを該抵抗を入力端子側にして直列接続した回路としたことを特徴とするレベル変換回路。
請求項１ないし１０の何れかに記載のレベル変換回路において、前記入力信号レベル変換回路と、前記第１の制御回路と、前記第２の制御回路と、前記出力段回路とからなるレベル変換回路を集積化して形成し、前記第１の内部電源回路と前記第２の内部電源回路は外部電源として形成して、該集積化したレベル変換回路に電源供給するようにしたことを特徴とするレベル変換回路。
前記レベル変換回路はＳＯＩ基板上に形成し、前記第１の制御回路及び第２の制御回路を各々が絶縁分離用トレンチによって囲まれた島状領域内に形成したことを特徴とする請求項１ないし１１の何れかに記載のレベル変換回路。
前記レベル変換回路はＳＯＩ基板上に形成し、前記第１の内部電源回路、第２の内部電源回路、入力信号レベル変換回路、第１の制御回路、第２の制御回路、出力段回路を、各々が絶縁分離用トレンチによって囲まれた島状領域内に形成したことを特徴とする請求項１ないし１０の何れかに記載のレベル変換回路。
前記レベル変換回路はＳＯＩ基板上に形成し、該レベル変換回路を構成する各トランジスタを各々が絶縁分離用トレンチよって囲まれた島状領域内に形成したことを特徴とする請求項１ないし１０の何れかに記載のレベル変換回路。