JP2712196B2 - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JP2712196B2 JP2712196B2 JP62248833A JP24883387A JP2712196B2 JP 2712196 B2 JP2712196 B2 JP 2712196B2 JP 62248833 A JP62248833 A JP 62248833A JP 24883387 A JP24883387 A JP 24883387A JP 2712196 B2 JP2712196 B2 JP 2712196B2
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- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ドライバ特に液晶ディスプレイや他の表示
装置等を駆動する高耐圧を必要とするドライバの配線方
法に関する。 〔従来の技術〕 従来の高電圧を有する金属酸化膜半導体集積回路（以
下MOS−IC）は、第２図の様に、高耐圧トランジスタ
（以下Tr）で構成される回路内の金属配線は、高耐圧Tr
と交差しない様に、高耐圧Trの領域から離れて、配線さ
れていた。もし金属配線が第３図の様に、高耐圧Trと交
差していると、11の矢印部分に電界が集中して、高耐圧
Trの耐圧を下げてしまうからである。 〔発明が解決しようとする問題点〕 しかし第２図の様な配線方法では、Trの領域から離れ
て、金属配線を通さなければならないので、ドライバの
出力ビット数や、配線の数が増加すると、配線領域がか
なりの面積を必要となるため、チップ・サイズを増大さ
せ、チップコストが上がってしまうという問題点があっ
た。 本発明の配線方法は、以上の様な問題点を解決するも
ので、その目的とするところは、高耐圧Trの耐圧を、下
げる事なくチップサイズを小さくし、チップコストの低
い、高耐圧な多出力ドライバを提供することにある。 〔問題点を解決するための手段〕 上記問題点を解決するために、本発明の半導体集積装
置は、オフセットゲート構造の高耐圧電界効果トランジ
スタと、該電界効果トランジスタの領域の上に絶縁層を
介して配設された配線とを含む半導体集積装置におい
て、前記配線は、前記電界効果トランジスタのゲート電
極の領域内に、該ゲート電極の領域からはみ出さないよ
うに配設されてなることを特徴とする。 〔実施例〕 第１図は、本発明を高耐圧Tr部に適用した実施例の断
面図であり、７のポリシリコンゲート、５のドレイン、
６のソース、８の低濃度イオン注入層からなるオフセッ
トゲート構造の高耐圧Tr2個を示している。10の金属配
線が２の酸化膜をはさんで７のゲートの上のみを通って
いる。 第２図は従来の実施例であり、10の金属配線がTr領域
から離れ、Trに交差しない様に配線されている。もしこ
の配線を第３図の様な場所に配線すると、11の矢印の示
す場所で電界集中が起こり、Trの耐圧が低下する。この
例の場合、配線の無い時Trの耐圧は87V、配線が有る場
合耐圧67Vにまで低下する。第１図と、第２図を比較す
ると、配線幅と、配線の間隔が５μｍであり、ソース電
極の数が減るため、従来例（第２図）に比べ、本発明の
配線方法（第１図）の方が35μｍ以上小さくなってい
る。 第４図は、本発明を実際の高耐圧ドライバーに適用し
たときの実施例のブロック図である。19のSIより入力さ
れるデータは、20のCK信号によりシフトレジスタ内を転
送し、21のLPパルスにより、ラッチ回路に出力される。
22の外部信号BKと論理積を取って、高電圧回路の16のレ
ベルシフト回路と17のドライバ回路に入力される。 低電圧回路の信号が内部で３本ドライバ回路に配線さ
れている。第５図は、上記レベルシフトとドライバ回路
の一部をあらわす平面図である。10の信号配線が４本、
Trのゲート７の上に配線されている。12の信号配線は、
従来の信号の配線の方法であり、Tr領域から離れて配線
されている。 この例の場合横方向の幅は、配線12と同じように配線
するのと比べて、高耐圧トランジスタの上に配線される
ので配線４本分の領域と、ソース・コンタクト用電極の
数が減るため、約80μｍ縮まり、ドライバ出力数64ビッ
トのうち、縦20ビット１列、横22ビット２列の構成であ
るので、縦1.6mm、横1.76mm縮まり、チップサイズでは
7.04mm×7.88mmが5.44mm×6.12mmに小さくなった。 〔発明の効果〕 以上の様に、本発明の配線方法の高耐圧ドライバを使
用すれば、ゲートの上を通る配線は、その配線が高耐圧
Trに対する影響を、ゲート金属がすべてさえぎるため
に、高耐圧Trの耐圧を低下させない。配線を通すための
領域が減少するので、chipサイズを小さくできて、チッ
プコストを下げる事ができる。配線の自由度を拡げるの
で、設計しやすくなる。ドライバのコストが下がれば、
それをいくつも必要とする、プラズマディスプレイ等の
表示体システム全体のコストを下げる事が可能となる。
装置等を駆動する高耐圧を必要とするドライバの配線方
法に関する。 〔従来の技術〕 従来の高電圧を有する金属酸化膜半導体集積回路（以
下MOS−IC）は、第２図の様に、高耐圧トランジスタ
（以下Tr）で構成される回路内の金属配線は、高耐圧Tr
と交差しない様に、高耐圧Trの領域から離れて、配線さ
れていた。もし金属配線が第３図の様に、高耐圧Trと交
差していると、11の矢印部分に電界が集中して、高耐圧
Trの耐圧を下げてしまうからである。 〔発明が解決しようとする問題点〕 しかし第２図の様な配線方法では、Trの領域から離れ
て、金属配線を通さなければならないので、ドライバの
出力ビット数や、配線の数が増加すると、配線領域がか
なりの面積を必要となるため、チップ・サイズを増大さ
せ、チップコストが上がってしまうという問題点があっ
た。 本発明の配線方法は、以上の様な問題点を解決するも
ので、その目的とするところは、高耐圧Trの耐圧を、下
げる事なくチップサイズを小さくし、チップコストの低
い、高耐圧な多出力ドライバを提供することにある。 〔問題点を解決するための手段〕 上記問題点を解決するために、本発明の半導体集積装
置は、オフセットゲート構造の高耐圧電界効果トランジ
スタと、該電界効果トランジスタの領域の上に絶縁層を
介して配設された配線とを含む半導体集積装置におい
て、前記配線は、前記電界効果トランジスタのゲート電
極の領域内に、該ゲート電極の領域からはみ出さないよ
うに配設されてなることを特徴とする。 〔実施例〕 第１図は、本発明を高耐圧Tr部に適用した実施例の断
面図であり、７のポリシリコンゲート、５のドレイン、
６のソース、８の低濃度イオン注入層からなるオフセッ
トゲート構造の高耐圧Tr2個を示している。10の金属配
線が２の酸化膜をはさんで７のゲートの上のみを通って
いる。 第２図は従来の実施例であり、10の金属配線がTr領域
から離れ、Trに交差しない様に配線されている。もしこ
の配線を第３図の様な場所に配線すると、11の矢印の示
す場所で電界集中が起こり、Trの耐圧が低下する。この
例の場合、配線の無い時Trの耐圧は87V、配線が有る場
合耐圧67Vにまで低下する。第１図と、第２図を比較す
ると、配線幅と、配線の間隔が５μｍであり、ソース電
極の数が減るため、従来例（第２図）に比べ、本発明の
配線方法（第１図）の方が35μｍ以上小さくなってい
る。 第４図は、本発明を実際の高耐圧ドライバーに適用し
たときの実施例のブロック図である。19のSIより入力さ
れるデータは、20のCK信号によりシフトレジスタ内を転
送し、21のLPパルスにより、ラッチ回路に出力される。
22の外部信号BKと論理積を取って、高電圧回路の16のレ
ベルシフト回路と17のドライバ回路に入力される。 低電圧回路の信号が内部で３本ドライバ回路に配線さ
れている。第５図は、上記レベルシフトとドライバ回路
の一部をあらわす平面図である。10の信号配線が４本、
Trのゲート７の上に配線されている。12の信号配線は、
従来の信号の配線の方法であり、Tr領域から離れて配線
されている。 この例の場合横方向の幅は、配線12と同じように配線
するのと比べて、高耐圧トランジスタの上に配線される
ので配線４本分の領域と、ソース・コンタクト用電極の
数が減るため、約80μｍ縮まり、ドライバ出力数64ビッ
トのうち、縦20ビット１列、横22ビット２列の構成であ
るので、縦1.6mm、横1.76mm縮まり、チップサイズでは
7.04mm×7.88mmが5.44mm×6.12mmに小さくなった。 〔発明の効果〕 以上の様に、本発明の配線方法の高耐圧ドライバを使
用すれば、ゲートの上を通る配線は、その配線が高耐圧
Trに対する影響を、ゲート金属がすべてさえぎるため
に、高耐圧Trの耐圧を低下させない。配線を通すための
領域が減少するので、chipサイズを小さくできて、チッ
プコストを下げる事ができる。配線の自由度を拡げるの
で、設計しやすくなる。ドライバのコストが下がれば、
それをいくつも必要とする、プラズマディスプレイ等の
表示体システム全体のコストを下げる事が可能となる。
【図面の簡単な説明】
第１図は、本発明の配線方法を、用いた高耐圧Trの断面
図。 第２図は、従来技術の配線方法を用いた高耐圧Trの断面
図。 第３図は、Trの耐圧の低下をまねく配線方法を示す、高
耐圧Trの断面図。 第４図は、本発明の実施例の高耐圧ドライバのブロック
図。 第５図は、レベルシフト回路と、ドライバ回路の一部を
示した平面図。 １……金属配線 ２……２層目の酸化膜（ポリシリコン形成後の酸化膜） ３……１層目の酸化膜（ポリシリコン形成前の酸化膜） ４……基板（P-あるいはN-） ５……ドレイン拡散（N+あるいはP+） ６……ソース拡散（N+あるいはP+） ７……ポリシリコン・ゲート ８……オフセット・イオン注入層（N-あるいはP-） ９……ゲート酸化膜 10……金属信号配線 11……電界集中が起こる場所 12……従来の金属信号配線 13……シフト・レジスタ 14……ラッチ回路 15……論理回路 16……レベルシフト回路 17……ドライバ回路 18……ドライバ出力 19……シリアルデータ入力端子 20……データ転送用クロック入力端子 21……ラッチパルス入力端子 22……外部制御信号入力端子 23……シリアルデータ出力端子
図。 第２図は、従来技術の配線方法を用いた高耐圧Trの断面
図。 第３図は、Trの耐圧の低下をまねく配線方法を示す、高
耐圧Trの断面図。 第４図は、本発明の実施例の高耐圧ドライバのブロック
図。 第５図は、レベルシフト回路と、ドライバ回路の一部を
示した平面図。 １……金属配線 ２……２層目の酸化膜（ポリシリコン形成後の酸化膜） ３……１層目の酸化膜（ポリシリコン形成前の酸化膜） ４……基板（P-あるいはN-） ５……ドレイン拡散（N+あるいはP+） ６……ソース拡散（N+あるいはP+） ７……ポリシリコン・ゲート ８……オフセット・イオン注入層（N-あるいはP-） ９……ゲート酸化膜 10……金属信号配線 11……電界集中が起こる場所 12……従来の金属信号配線 13……シフト・レジスタ 14……ラッチ回路 15……論理回路 16……レベルシフト回路 17……ドライバ回路 18……ドライバ出力 19……シリアルデータ入力端子 20……データ転送用クロック入力端子 21……ラッチパルス入力端子 22……外部制御信号入力端子 23……シリアルデータ出力端子
Claims (1)
- (57)【特許請求の範囲】 １．オフセットゲート構造の高耐圧電界効果トランジス
タと、 該電界効果トランジスタの領域の上に絶縁層を介して配
設された配線とを含む半導体集積装置において、 前記配線は、前記電界効果トランジスタのゲート電極の
領域内に、該ゲート電極の領域からはみ出さないように
配設されてなることを特徴とする半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62248833A JP2712196B2 (ja) | 1987-10-01 | 1987-10-01 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62248833A JP2712196B2 (ja) | 1987-10-01 | 1987-10-01 | 半導体集積装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6490549A JPS6490549A (en) | 1989-04-07 |
| JP2712196B2 true JP2712196B2 (ja) | 1998-02-10 |
Family
ID=17184101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62248833A Expired - Lifetime JP2712196B2 (ja) | 1987-10-01 | 1987-10-01 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712196B2 (ja) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5890755A (ja) * | 1981-11-25 | 1983-05-30 | Nec Corp | 半導体装置 |
| JPS58166773A (ja) * | 1982-03-09 | 1983-10-01 | ア−ルシ−エ− コ−ポレ−ション | 浮動ゲ−ト・メモリ装置 |
| JPH0683049B2 (ja) * | 1983-08-31 | 1994-10-19 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS6195545A (ja) * | 1984-10-17 | 1986-05-14 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61251162A (ja) * | 1985-04-30 | 1986-11-08 | Fujitsu Ltd | 半導体抵抗素子の構造 |
| JPS6290948A (ja) * | 1985-06-20 | 1987-04-25 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS63202941A (ja) * | 1987-02-18 | 1988-08-22 | Nec Corp | 半導体装置の配線路 |
-
1987
- 1987-10-01 JP JP62248833A patent/JP2712196B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6490549A (en) | 1989-04-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |