JP3167094B2 - マイクロ波スイッチ素子 - Google Patents
マイクロ波スイッチ素子Info
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- JP3167094B2 JP3167094B2 JP16049095A JP16049095A JP3167094B2 JP 3167094 B2 JP3167094 B2 JP 3167094B2 JP 16049095 A JP16049095 A JP 16049095A JP 16049095 A JP16049095 A JP 16049095A JP 3167094 B2 JP3167094 B2 JP 3167094B2
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- Japan
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- signal terminal
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Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
を用いるマイクロ波スイッチ素子に関する。
を用いるマイクロ波スイッチ素子に関する。
【０００２】
【従来の技術】マイクロ波スイッチ素子は、入力するマ
イクロ波信号を出力端子に出力させ、あるいは遮断する
機能を持っており、このようなマイクロ波スイッチ素子
は各種のマイクロ波システムに広く用いられている。そ
して、マイクロ波スイッチ素子を構成するスイッチ特性
を持つ素子として、例えば電界効果トランジスタ（以下
ＦＥＴという）が用いられる。
イクロ波信号を出力端子に出力させ、あるいは遮断する
機能を持っており、このようなマイクロ波スイッチ素子
は各種のマイクロ波システムに広く用いられている。そ
して、マイクロ波スイッチ素子を構成するスイッチ特性
を持つ素子として、例えば電界効果トランジスタ（以下
ＦＥＴという）が用いられる。
【０００３】ここで、ＦＥＴを用いた従来のマイクロ波
スイッチ素子について、図５を参照して説明する。６１
は入力信号源で、６２は、入力信号源６１のインピーダ
ンスである。入力信号源６１は入力信号端子６３に接続
され、入力信号端子６３は、スイッチ特性を持つＦＥＴ
６４のドレイン電極Ｄに接続されている。ＦＥＴ６４
は、ドレイン電極Ｄの他にソース電極Ｓ、ゲート電極Ｇ
を有し、ドレイン電極Ｄとソース電極Ｓは、例えばゲー
ト電極Ｇに対し対称な構造になっている。
スイッチ素子について、図５を参照して説明する。６１
は入力信号源で、６２は、入力信号源６１のインピーダ
ンスである。入力信号源６１は入力信号端子６３に接続
され、入力信号端子６３は、スイッチ特性を持つＦＥＴ
６４のドレイン電極Ｄに接続されている。ＦＥＴ６４
は、ドレイン電極Ｄの他にソース電極Ｓ、ゲート電極Ｇ
を有し、ドレイン電極Ｄとソース電極Ｓは、例えばゲー
ト電極Ｇに対し対称な構造になっている。
【０００４】ドレイン電極Ｄは出力信号端子６５に接続
され、出力信号端子６５は抵抗６６に接続されている。
また、ソース電極Ｓは接地されている。そしてＦＥＴ６
４のゲート電極Ｇは抵抗６７を通して制御信号端子６８
に接続されている。なお、抵抗６７は、ドレインＤ・ゲ
ートＧ間、あるいはソースＳ・ゲートＧ間のキャパシタ
が形成するインピーダンスに対し十分に大きな値のイン
ピーダンスを持っている。
され、出力信号端子６５は抵抗６６に接続されている。
また、ソース電極Ｓは接地されている。そしてＦＥＴ６
４のゲート電極Ｇは抵抗６７を通して制御信号端子６８
に接続されている。なお、抵抗６７は、ドレインＤ・ゲ
ートＧ間、あるいはソースＳ・ゲートＧ間のキャパシタ
が形成するインピーダンスに対し十分に大きな値のイン
ピーダンスを持っている。
【０００５】上記した構成によれば、ＦＥＴ６４のゲー
ト電極Ｇは、マイクロ波信号に対しドレイン電極Ｄより
非接地、いわゆるフローティングされた状態になる。そ
して、ＦＥＴ６４のゲート電極Ｇに対して、制御信号端
子６８からＦＥＴ６４のピンチオフ電圧以下の制御信号
電圧を印加すると、ＦＥＴ６４はオフ状態となる。ま
た、ＦＥＴ６４のゲート電極Ｇに対し、制御信号端子６
８から０［Ｖ］の電圧を印加すると、ＦＥＴ６４はオン
状態となる。
ト電極Ｇは、マイクロ波信号に対しドレイン電極Ｄより
非接地、いわゆるフローティングされた状態になる。そ
して、ＦＥＴ６４のゲート電極Ｇに対して、制御信号端
子６８からＦＥＴ６４のピンチオフ電圧以下の制御信号
電圧を印加すると、ＦＥＴ６４はオフ状態となる。ま
た、ＦＥＴ６４のゲート電極Ｇに対し、制御信号端子６
８から０［Ｖ］の電圧を印加すると、ＦＥＴ６４はオン
状態となる。
【０００６】
【発明が解決しようとする課題】上記した構成のマイク
ロ波スイッチ素子を用いて、例えば１入力１出力のスイ
ッチ回路が構成される。この場合、制御信号端子６８か
らＦＥＴ６４のゲート電極Ｇに０［Ｖ］の制御信号電圧
を印加すると、ＦＥＴ６４はオン状態になる。このと
き、入力信号端子６３に接続された信号源６１のインピ
ーダンス６２に比べて、ＦＥＴ６４のドレイン・ソース
間のインピーダンスは非常に小さい。このため、入力信
号端子６３より入力されるマイクロ波信号は、入力信号
端子６３側に反射される。
ロ波スイッチ素子を用いて、例えば１入力１出力のスイ
ッチ回路が構成される。この場合、制御信号端子６８か
らＦＥＴ６４のゲート電極Ｇに０［Ｖ］の制御信号電圧
を印加すると、ＦＥＴ６４はオン状態になる。このと
き、入力信号端子６３に接続された信号源６１のインピ
ーダンス６２に比べて、ＦＥＴ６４のドレイン・ソース
間のインピーダンスは非常に小さい。このため、入力信
号端子６３より入力されるマイクロ波信号は、入力信号
端子６３側に反射される。
【０００７】ところで、この状態では、ＦＥＴ６４のゲ
ート電極Ｇは高周波的に非接地になっている。したがっ
て、ドレイン電極Ｄ上の励振電圧をｖｄとすると、ゲー
ト電極Ｇ上の高周波電圧はｖｄ/2となって現れる。この
ため、励振電圧ｖｄが微小な信号であっても、ゲート電
極Ｇ上の高周波電圧は常にドレイン電極Ｄ上の励振電圧
ｖｄに追従して変化する。この結果、ゲート電極Ｇ下部
の動作層の比抵抗が高周波電圧によって変調され歪特性
が劣化する。
ート電極Ｇは高周波的に非接地になっている。したがっ
て、ドレイン電極Ｄ上の励振電圧をｖｄとすると、ゲー
ト電極Ｇ上の高周波電圧はｖｄ/2となって現れる。この
ため、励振電圧ｖｄが微小な信号であっても、ゲート電
極Ｇ上の高周波電圧は常にドレイン電極Ｄ上の励振電圧
ｖｄに追従して変化する。この結果、ゲート電極Ｇ下部
の動作層の比抵抗が高周波電圧によって変調され歪特性
が劣化する。
【０００８】ここで、ＦＥＴ６４のドレイン・ソース間
の直流特性、および、ドレイン電極上の励振電圧につい
て図６で説明する。曲線７１は、ドレイン・ソース間に
変調がかかった場合の高周波電圧のバイアスポイントを
示している。そして、曲線７２はドレイン・ソース間の
高周波電圧を、また点７１ａ〜７１ｄは、ドレイン・ソ
ース間の高周波電圧が重畳されたバイアスポイントを示
している。この図から分かるようにＶｄｓ−Ｉｄｓ特性
７３の線形性が悪くなっている。
の直流特性、および、ドレイン電極上の励振電圧につい
て図６で説明する。曲線７１は、ドレイン・ソース間に
変調がかかった場合の高周波電圧のバイアスポイントを
示している。そして、曲線７２はドレイン・ソース間の
高周波電圧を、また点７１ａ〜７１ｄは、ドレイン・ソ
ース間の高周波電圧が重畳されたバイアスポイントを示
している。この図から分かるようにＶｄｓ−Ｉｄｓ特性
７３の線形性が悪くなっている。
【０００９】上記したように従来のマイクロ波スイッチ
素子では、スイッチ特性を持つ素子であるＦＥＴのゲー
ト電極が高周波的にフローティングとなっている。この
ため、ゲート電圧が変調され入力信号に対するＦＥＴの
線形性が劣化する。
素子では、スイッチ特性を持つ素子であるＦＥＴのゲー
ト電極が高周波的にフローティングとなっている。この
ため、ゲート電圧が変調され入力信号に対するＦＥＴの
線形性が劣化する。
【００１０】この発明は、上記した欠点を解決するもの
で、良好な線形性を有するマイクロ波スイッチ素子を提
供することを目的とする。
で、良好な線形性を有するマイクロ波スイッチ素子を提
供することを目的とする。
【００１１】
【課題を解決するための手段】この発明のマイクロ波ス
イッチ素子は、ゲート電極に印加される制御信号によっ
て動作状態が制御される電界効果トランジスタと、この
電界効果トランジスタの前記ゲート電極が高周波数にお
いて接地され、また直流において非接地となるように、
前記電界効果トランジスタの前記ゲート電極に接続され
た伝搬波長の４分の１の長さを有する伝送線路およびこ
の伝送線路に接続された抵抗とで構成されている。
イッチ素子は、ゲート電極に印加される制御信号によっ
て動作状態が制御される電界効果トランジスタと、この
電界効果トランジスタの前記ゲート電極が高周波数にお
いて接地され、また直流において非接地となるように、
前記電界効果トランジスタの前記ゲート電極に接続され
た伝搬波長の４分の１の長さを有する伝送線路およびこ
の伝送線路に接続された抵抗とで構成されている。
【００１２】また、この発明のマイクロ波スイッチ素子
は、ゲート電極に印加される制御信号によって動作状態
が制御される電界効果トランジスタと、この電界効果ト
ランジスタの前記ゲート電極が高周波数において接地さ
れ、また直流において非接地となるように、前記電界効
果トランジスタの前記ゲート電極に接続された一端を開
放とした伝搬波長の４分の１の長さを有する伝送線路と
で構成されている。
は、ゲート電極に印加される制御信号によって動作状態
が制御される電界効果トランジスタと、この電界効果ト
ランジスタの前記ゲート電極が高周波数において接地さ
れ、また直流において非接地となるように、前記電界効
果トランジスタの前記ゲート電極に接続された一端を開
放とした伝搬波長の４分の１の長さを有する伝送線路と
で構成されている。
【００１３】
【作用】上記した構成によれば、スイッチ特性を持つ素
子のＦＥＴのゲート電極が高周波的に接地される。この
ため、ゲート電極の電圧が高周波信号によって変調され
なくなり入力信号の線形性が改善される。
子のＦＥＴのゲート電極が高周波的に接地される。この
ため、ゲート電極の電圧が高周波信号によって変調され
なくなり入力信号の線形性が改善される。
【００１４】また、ゲート電極に、入力信号の伝搬波長
の４分の１の長さを有する伝送線路を接続し、この伝送
線路に十分大きな抵抗値を有する抵抗を接続している。
この場合、抵抗は高周波的に開放状態とみなせるほど非
常に大きな抵抗値を持っている。しかし、伝送線路によ
りインピーダンス変換され非常に小さな値となる。した
がって、高周波的にゲート電極は接地状態になる。
の４分の１の長さを有する伝送線路を接続し、この伝送
線路に十分大きな抵抗値を有する抵抗を接続している。
この場合、抵抗は高周波的に開放状態とみなせるほど非
常に大きな抵抗値を持っている。しかし、伝送線路によ
りインピーダンス変換され非常に小さな値となる。した
がって、高周波的にゲート電極は接地状態になる。
【００１５】また、ゲート電極に、入力信号の伝搬波長
の４分の１の長さを有し、一端を開放とした伝送線路を
接続している。この場合、伝送線路の一端は開放のため
この部分のインピーダンスは非常に大きい。しかし、こ
のインピーダンスは伝送線路によりインピーダンス変換
され、ゲート電極のインピーダンスは接地とみなされ
る。
の４分の１の長さを有し、一端を開放とした伝送線路を
接続している。この場合、伝送線路の一端は開放のため
この部分のインピーダンスは非常に大きい。しかし、こ
のインピーダンスは伝送線路によりインピーダンス変換
され、ゲート電極のインピーダンスは接地とみなされ
る。
【００１６】
【実施例】この発明の一実施例について図１を参照して
説明する。
説明する。
【００１７】１１は入力信号源で、１２は、入力信号源
１１のインピーダンスである。入力信号源１１は入力信
号端子１３に接続されている。また、入力信号端子１３
はＦＥＴ１４のドレイン電極Ｄに接続されている。ＦＥ
Ｔ１４は、ドレイン電極Ｄの他にソース電極Ｓ、ゲート
電極Ｇを有し、ドレイン電極Ｄとソース電極Ｓは、例え
ばゲート電極Ｇに対して対称な構造になっている。な
お、ソース電極Ｓは接地されている。
１１のインピーダンスである。入力信号源１１は入力信
号端子１３に接続されている。また、入力信号端子１３
はＦＥＴ１４のドレイン電極Ｄに接続されている。ＦＥ
Ｔ１４は、ドレイン電極Ｄの他にソース電極Ｓ、ゲート
電極Ｇを有し、ドレイン電極Ｄとソース電極Ｓは、例え
ばゲート電極Ｇに対して対称な構造になっている。な
お、ソース電極Ｓは接地されている。
【００１８】そして、ドレイン電極Ｄは出力信号端子１
５に接続され、出力信号端子１５は抵抗１６に接続され
ている。また、ゲート電極Ｇは、入力信号の伝搬波長の
４分の１の長さを線路長とする伝送線路１７、そして非
常に大きな抵抗値を持つ抵抗１８を通して制御信号端子
１９に接続されている。
５に接続され、出力信号端子１５は抵抗１６に接続され
ている。また、ゲート電極Ｇは、入力信号の伝搬波長の
４分の１の長さを線路長とする伝送線路１７、そして非
常に大きな抵抗値を持つ抵抗１８を通して制御信号端子
１９に接続されている。
【００１９】このとき、ＦＥＴ１４のゲート電極Ｇのイ
ンピーダンスは、抵抗１８が高周波的に開放状態とみな
せるほど非常に大きな抵抗値を持っている。しかし、こ
の抵抗値は伝送線路１７でインピーダンス変換され非常
に小さな値となる。このため、ゲート電極Ｇは高周波的
に接地状態になる。
ンピーダンスは、抵抗１８が高周波的に開放状態とみな
せるほど非常に大きな抵抗値を持っている。しかし、こ
の抵抗値は伝送線路１７でインピーダンス変換され非常
に小さな値となる。このため、ゲート電極Ｇは高周波的
に接地状態になる。
【００２０】この場合、図２に示すようにドレイン・ソ
ース間にかかる高周波電圧２１は、ＦＥＴのＩｄｓーＶ
ｄｓ（Ｖｇｓ＝０Ｖ）曲線２２に重畳される。このと
き、曲線２３で示すように良好な線形性が実現される。
なお点２２ａ〜２２ｄは、ドレイン・ソース間の高周波
電圧が重畳されたバイアスポイントである。
ース間にかかる高周波電圧２１は、ＦＥＴのＩｄｓーＶ
ｄｓ（Ｖｇｓ＝０Ｖ）曲線２２に重畳される。このと
き、曲線２３で示すように良好な線形性が実現される。
なお点２２ａ〜２２ｄは、ドレイン・ソース間の高周波
電圧が重畳されたバイアスポイントである。
【００２１】次に、この発明の他の実施例について図３
を参照して説明する。
を参照して説明する。
【００２２】３１は入力信号源で、３２は、入力信号源
３１のインピーダンスである。入力信号源３１は入力信
号端子３３に接続されている。また、入力信号端子３３
はＦＥＴ３４のドレイン電極Ｄに接続されている。ＦＥ
Ｔ３４は、ドレイン電極Ｄの他にソース電極Ｓ、ゲート
電極Ｇを有し、ドレイン電極Ｄとソース電極Ｓは、例え
ばゲート電極Ｇに対して対称な構造になっている。ま
た、ドレイン電極Ｄは出力信号端子３５に接続され、出
力信号端子３５は抵抗３６に接続されている。なお、ソ
ース電極Ｓは接地されている。
３１のインピーダンスである。入力信号源３１は入力信
号端子３３に接続されている。また、入力信号端子３３
はＦＥＴ３４のドレイン電極Ｄに接続されている。ＦＥ
Ｔ３４は、ドレイン電極Ｄの他にソース電極Ｓ、ゲート
電極Ｇを有し、ドレイン電極Ｄとソース電極Ｓは、例え
ばゲート電極Ｇに対して対称な構造になっている。ま
た、ドレイン電極Ｄは出力信号端子３５に接続され、出
力信号端子３５は抵抗３６に接続されている。なお、ソ
ース電極Ｓは接地されている。
【００２３】そして、入力信号の伝搬波長の４分の１の
長さを有し、一端が開放の伝送線路３７がＦＥＴ３４の
ゲート電極Ｇに、制御信号端子３８と並列に接続されて
いる。
長さを有し、一端が開放の伝送線路３７がＦＥＴ３４の
ゲート電極Ｇに、制御信号端子３８と並列に接続されて
いる。
【００２４】この場合、伝送線路３７は一端が開放であ
るため、この部分のインピーダンスは非常に大きい。し
かし、このインピーダンスは伝送線路３７でインピーダ
ンス変換される。このため、ＦＥＴ３４のゲート電極Ｇ
のインピーダンスは接地とみなすことができる。なお図
３の実施例の場合は、抵抗を用いないため素子数を少な
くできる。
るため、この部分のインピーダンスは非常に大きい。し
かし、このインピーダンスは伝送線路３７でインピーダ
ンス変換される。このため、ＦＥＴ３４のゲート電極Ｇ
のインピーダンスは接地とみなすことができる。なお図
３の実施例の場合は、抵抗を用いないため素子数を少な
くできる。
【００２５】なお、上記した図１や図３の実施例は、入
力信号端子や出力信号端子に対しＦＥＴが並列に接続さ
れている。しかし、ＦＥＴを、入力信号端子や出力信号
端子に対し直列に接続することもできる。
力信号端子や出力信号端子に対しＦＥＴが並列に接続さ
れている。しかし、ＦＥＴを、入力信号端子や出力信号
端子に対し直列に接続することもできる。
【００２６】ここで、入力信号端子や出力信号端子に対
し、ＦＥＴが直列に接続された実施例について図４で説
明する。
し、ＦＥＴが直列に接続された実施例について図４で説
明する。
【００２７】図４（ａ）において、５１は入力信号源
で、５２は、入力信号源５１のインピーダンスである。
入力信号源５１は入力信号端子５３に接続されている。
また、入力信号端子５３はＦＥＴ５４のドレイン電極Ｄ
に接続されている。また、ＦＥＴ５４のソース電極Ｓは
出力信号端子５５に接続され、出力信号端子５５は抵抗
５６に接続されている。
で、５２は、入力信号源５１のインピーダンスである。
入力信号源５１は入力信号端子５３に接続されている。
また、入力信号端子５３はＦＥＴ５４のドレイン電極Ｄ
に接続されている。また、ＦＥＴ５４のソース電極Ｓは
出力信号端子５５に接続され、出力信号端子５５は抵抗
５６に接続されている。
【００２８】そして、ＦＥＴ５４のゲート電極Ｇは、入
力信号の伝搬波長の４分の１の長さを線路長とする伝送
線路５７、そして非常に大きな抵抗値を持つ抵抗５８を
通して制御信号端子５９に接続されている。この場合、
抵抗５８が高周波的に開放状態とみなせるほど非常に大
きな抵抗値を持つ。しかし、伝送線路５７によりインピ
ーダンス変換され、非常に小さな値となる。したがっ
て、高周波的にゲート電極Ｇは接地状態になる。
力信号の伝搬波長の４分の１の長さを線路長とする伝送
線路５７、そして非常に大きな抵抗値を持つ抵抗５８を
通して制御信号端子５９に接続されている。この場合、
抵抗５８が高周波的に開放状態とみなせるほど非常に大
きな抵抗値を持つ。しかし、伝送線路５７によりインピ
ーダンス変換され、非常に小さな値となる。したがっ
て、高周波的にゲート電極Ｇは接地状態になる。
【００２９】図４（ｂ）は、一端を開放とした伝搬波長
の４分の１波長の長さを有する伝送線路６０がＦＥＴ５
４のゲート電極Ｇに、制御信号端子５９と並列に接続さ
れている。この場合も、伝送線路６０の一端は開放のた
めこの部分のインピーダンスは非常に大きい。しかし、
このインピーダンスは伝送線路６０によりインピーダン
ス変換され、ＦＥＴ５４のゲート電極Ｇのインピーダン
スは接地とみなすことができる。なお、図４（ａ）に対
応する部分には同一の符号を付し、重複する説明は省略
する。
の４分の１波長の長さを有する伝送線路６０がＦＥＴ５
４のゲート電極Ｇに、制御信号端子５９と並列に接続さ
れている。この場合も、伝送線路６０の一端は開放のた
めこの部分のインピーダンスは非常に大きい。しかし、
このインピーダンスは伝送線路６０によりインピーダン
ス変換され、ＦＥＴ５４のゲート電極Ｇのインピーダン
スは接地とみなすことができる。なお、図４（ａ）に対
応する部分には同一の符号を付し、重複する説明は省略
する。
【００３０】
【発明の効果】この発明によれば、スイッチ素子として
用いるＦＥＴのゲート電極が高周波的に接地され、良好
な線形性を保つマイクロ波スイッチ素子を実現できる。
用いるＦＥＴのゲート電極が高周波的に接地され、良好
な線形性を保つマイクロ波スイッチ素子を実現できる。
【図１】本発明の一実施例を説明する図である。
【図２】本発明の動作を説明する図である。
【図３】本発明の他の実施例を説明する図である。
【図４】本発明の他の実施例を説明する図である。
【図５】従来例を説明する図である。
【図６】従来例の動作を説明する図である。
１１…入力信号源 １２…入力信号源のインピーダンス １３…入力信号端子 １４…ＦＥＴ １５…出力信号端子 １６…抵抗 １７…伝送線路 １８…抵抗 １９…制御信号端子 Ｄ…ドレイン電極 Ｇ…ゲート電極 Ｓ…ソース電極
Claims (2)
- 【請求項１】 ゲート電極に印加される制御信号によっ
て動作状態が制御される電界効果トランジスタと、この
電界効果トランジスタの前記ゲート電極が高周波数にお
いて接地され、また直流において非接地となるように、
前記電界効果トランジスタの前記ゲート電極に接続され
た伝搬波長の４分の１の長さを有する伝送線路およびこ
の伝送線路に接続された抵抗とを具備したマイクロ波ス
イッチ素子。 - 【請求項２】 ゲート電極に印加される制御信号によっ
て動作状態が制御される電界効果トランジスタと、この
電界効果トランジスタの前記ゲート電極が高周波数にお
いて接地され、また直流において非接地となるように、
前記電界効果トランジスタの前記ゲート電極に接続され
た一端を開放とした伝搬波長の４分の１の長さを有する
伝送線路とを具備したマイクロ波スイッチ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16049095A JP3167094B2 (ja) | 1995-06-27 | 1995-06-27 | マイクロ波スイッチ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16049095A JP3167094B2 (ja) | 1995-06-27 | 1995-06-27 | マイクロ波スイッチ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0918314A JPH0918314A (ja) | 1997-01-17 |
| JP3167094B2 true JP3167094B2 (ja) | 2001-05-14 |
Family
ID=15716074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16049095A Expired - Fee Related JP3167094B2 (ja) | 1995-06-27 | 1995-06-27 | マイクロ波スイッチ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3167094B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016054849A (ja) * | 2014-09-08 | 2016-04-21 | 株式会社松永製作所 | ロック機構及び車椅子 |
| KR101764240B1 (ko) * | 2014-12-05 | 2017-08-04 | 유영배 | 이동 침대 브레이크 시스템 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2494408C1 (ru) * | 2012-04-02 | 2013-09-27 | Федеральное государственное унитарное предприятие "Научно-производственное предприятие "Исток" (ФГУП НПП "Исток") | Устройство для измерения параметров рассеяния четырехполюсника на свч |
-
1995
- 1995-06-27 JP JP16049095A patent/JP3167094B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016054849A (ja) * | 2014-09-08 | 2016-04-21 | 株式会社松永製作所 | ロック機構及び車椅子 |
| KR101764240B1 (ko) * | 2014-12-05 | 2017-08-04 | 유영배 | 이동 침대 브레이크 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0918314A (ja) | 1997-01-17 |
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