JP2822733B2 - 増幅回路 - Google Patents
増幅回路Info
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Description
【０００１】
【産業上の利用分野】本発明はディジタル通信の変調波
を位相歪みなく増幅を行う増幅回路に関するものであ
る。
を位相歪みなく増幅を行う増幅回路に関するものであ
る。
【０００２】
【従来の技術】近年、携帯電話等のディジタル方式の無
線通信機器において、送信増幅器は高出力高効率で低歪
が要求されており、特に位相歪が問題視されている。以
下に図面を参照しながら、上記した従来の増幅回路の一
例について説明する。
線通信機器において、送信増幅器は高出力高効率で低歪
が要求されており、特に位相歪が問題視されている。以
下に図面を参照しながら、上記した従来の増幅回路の一
例について説明する。
【０００３】図７は従来の増幅回路のブロック図を示す
ものである。図７において、５１は入力端子、５２は出
力端子である。５３は電界効果トランジスタ（ＦＥＴ）
である。５４、５５は入出力整合回路（Ｍ．Ｎ．）であ
る。５６はＦＥＴのゲートバイアス端子、５７はＦＥＴ
のドレインバイアス端子である。
ものである。図７において、５１は入力端子、５２は出
力端子である。５３は電界効果トランジスタ（ＦＥＴ）
である。５４、５５は入出力整合回路（Ｍ．Ｎ．）であ
る。５６はＦＥＴのゲートバイアス端子、５７はＦＥＴ
のドレインバイアス端子である。
【０００４】以上のように構成された増幅回路につい
て、以下その動作について説明する。ＦＥＴ５３を使用
し、入出力整合回路５４、５５を付加したＦＥＴ増幅器
は、ＦＥＴ５３のドレインバイアス端子５７の電圧が低
くても十分動作し、出力電力に対する増幅器の直流消費
電力効率が良好であるため携帯電話等に頻繁に用いられ
ている。ＦＥＴ増幅器を効率よく使用するために、ＦＥ
Ｔのゲートバイアス端子５６の電圧すなわち動作電圧は
ピンチオフ電圧付近（ＡＢ級またはＢ級）で使用してい
る。更に必要に応じて振幅歪みは線形補償回路（特公平
２−２０６９０６）を使用することにより線形増幅器と
して使用している。
て、以下その動作について説明する。ＦＥＴ５３を使用
し、入出力整合回路５４、５５を付加したＦＥＴ増幅器
は、ＦＥＴ５３のドレインバイアス端子５７の電圧が低
くても十分動作し、出力電力に対する増幅器の直流消費
電力効率が良好であるため携帯電話等に頻繁に用いられ
ている。ＦＥＴ増幅器を効率よく使用するために、ＦＥ
Ｔのゲートバイアス端子５６の電圧すなわち動作電圧は
ピンチオフ電圧付近（ＡＢ級またはＢ級）で使用してい
る。更に必要に応じて振幅歪みは線形補償回路（特公平
２−２０６９０６）を使用することにより線形増幅器と
して使用している。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、ＦＥＴ増幅器の入力電力に対する通過位
相が大きく変化してしまうことがわかっている。このよ
うな増幅器では多値ＰＳＫ波を増幅した場合、出力端子
５２におけるスペクトラムが広がり、隣接チャンネルへ
妨害を与えてしまう。また、位相変化を抑えるためにＡ
級動作で使用すれば、電力効率が悪くなってしまうとい
う問題点を有していた。
うな構成では、ＦＥＴ増幅器の入力電力に対する通過位
相が大きく変化してしまうことがわかっている。このよ
うな増幅器では多値ＰＳＫ波を増幅した場合、出力端子
５２におけるスペクトラムが広がり、隣接チャンネルへ
妨害を与えてしまう。また、位相変化を抑えるためにＡ
級動作で使用すれば、電力効率が悪くなってしまうとい
う問題点を有していた。
【０００６】本発明は上記問題点に鑑み、ＦＥＴ増幅器
の入力電力に対する位相変化を小さくし、多値ＰＳＫ波
の増幅時に出力端子におけるスペクトラムの広がりが隣
接チャンネルへ及ぼす影響が小さく、電力効率の良い増
幅回路を提供することを目的とする。
の入力電力に対する位相変化を小さくし、多値ＰＳＫ波
の増幅時に出力端子におけるスペクトラムの広がりが隣
接チャンネルへ及ぼす影響が小さく、電力効率の良い増
幅回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明の増幅回路は、電界効果トランジスタのドレイ
ン端子とゲート端子の間に非線形抵抗を挿入し、ドレイ
ン・ゲート電圧に応じて非線形抵抗の値を変化させると
いう構成を備えたものである。
に本発明の増幅回路は、電界効果トランジスタのドレイ
ン端子とゲート端子の間に非線形抵抗を挿入し、ドレイ
ン・ゲート電圧に応じて非線形抵抗の値を変化させると
いう構成を備えたものである。
【０００８】
【作用】本発明は上記した構成によって、ＦＥＴ増幅器
の位相変化を小さくし、多値ＰＳＫ波の増幅時に出力端
子におけるスペクトラムの広がりが隣接チャンネルへ及
ぼす影響を小さくすることができる。
の位相変化を小さくし、多値ＰＳＫ波の増幅時に出力端
子におけるスペクトラムの広がりが隣接チャンネルへ及
ぼす影響を小さくすることができる。
【０００９】
【実施例】以下本発明の一実施例の増幅回路について、
図面を参照しながら説明する。
図面を参照しながら説明する。
【００１０】図１は本発明の実施例における増幅回路の
ブロック図を示すものである。図１において、１は入力
端子、２は出力端子である。３は電界効果トランジスタ
（ＦＥＴ）である。４、５は入出力整合回路（Ｍ．
Ｎ．）である。６はＦＥＴのゲートバイアス端子、７は
ＦＥＴのドレインバイアス端子である。８は非線形抵抗
である。
ブロック図を示すものである。図１において、１は入力
端子、２は出力端子である。３は電界効果トランジスタ
（ＦＥＴ）である。４、５は入出力整合回路（Ｍ．
Ｎ．）である。６はＦＥＴのゲートバイアス端子、７は
ＦＥＴのドレインバイアス端子である。８は非線形抵抗
である。
【００１１】以上のように構成された増幅回路につい
て、以下図１，図２，図３及び図４を用いてその動作を
説明する。
て、以下図１，図２，図３及び図４を用いてその動作を
説明する。
【００１２】まず図２は入力電力に対する通過位相の変
化を解析するための非線形ＦＥＴモデルである。図２の
非線形ＦＥＴモデルは、従来の非線形モデルを基にし
て、位相特性のふるまいの現象を容易に説明するため
に、位相特性のみに着目して簡略化した等価回路であ
る。このモデルでは４つの非線形素子をハーモニック成
分に分解し、基本波に対する線形素子として取り扱って
いる。従って、各素子は入力電力とバイアス電圧に応じ
てその値が変化する。Ｃgsはゲート・ソース間容量で一
般的にＶgsが小さくなるにつれて小さくなりピンチオフ
付近である値に漸近していく。ｇ1はゲート・ソース間
コンダクタンスでゲート・ソース間耐圧が十分に高けれ
ばＶgsが負の時はｇ1は小さく無視できるが、正のとき
は急激に大きくなる。ｇ2はゲート・ドレインコンダク
タンスでＶgd耐圧に関係し、Ｖgdが大きくなるにつれて
漏れ電流が生じ、これに応じてｇ2は大きくなる。ｇ3は
ドレイン・ソース間コンダクタンスで基本波の増幅器と
しての利得と負荷インピーダンスに関係し、利得が小さ
くなるとｇ3は大きくなる。Ｃgd，Ｃdsは一定であると
考える。ｇ1,ｇ2,ｇ3,Ｃgsを変化させた場合の位相計算
例を図３に示す。ｇ1,ｇ3が大きくなると位相は進み、
ｇ2,Ｃgsが大きくなると位相は遅れる。
化を解析するための非線形ＦＥＴモデルである。図２の
非線形ＦＥＴモデルは、従来の非線形モデルを基にし
て、位相特性のふるまいの現象を容易に説明するため
に、位相特性のみに着目して簡略化した等価回路であ
る。このモデルでは４つの非線形素子をハーモニック成
分に分解し、基本波に対する線形素子として取り扱って
いる。従って、各素子は入力電力とバイアス電圧に応じ
てその値が変化する。Ｃgsはゲート・ソース間容量で一
般的にＶgsが小さくなるにつれて小さくなりピンチオフ
付近である値に漸近していく。ｇ1はゲート・ソース間
コンダクタンスでゲート・ソース間耐圧が十分に高けれ
ばＶgsが負の時はｇ1は小さく無視できるが、正のとき
は急激に大きくなる。ｇ2はゲート・ドレインコンダク
タンスでＶgd耐圧に関係し、Ｖgdが大きくなるにつれて
漏れ電流が生じ、これに応じてｇ2は大きくなる。ｇ3は
ドレイン・ソース間コンダクタンスで基本波の増幅器と
しての利得と負荷インピーダンスに関係し、利得が小さ
くなるとｇ3は大きくなる。Ｃgd，Ｃdsは一定であると
考える。ｇ1,ｇ2,ｇ3,Ｃgsを変化させた場合の位相計算
例を図３に示す。ｇ1,ｇ3が大きくなると位相は進み、
ｇ2,Ｃgsが大きくなると位相は遅れる。
【００１３】図２のＦＥＴモデルを用いて図４に示す一
般的なＦＥＴ増幅器の位相特性を説明する。(a)部はＡ
級で動作で位相変化は起こらない。(b)部は入力電圧が
ピンチオフ付近まで振れるようになり、利得が下がり、
ｇ3が大きくなって、位相が進む。(c)部はゲート・ドレ
イン間ブレークダウンによる漏れ電流が流れ、ｇ2が大
きくなり、位相は遅れる。(d)部はＣgsが大きくなり始
め、位相は更に遅れる方向に移動する。(e)部はＶgsが
正になるとゲートに電流が流れ込み、ｇ1が急激に大き
くなり、位相は急激に進む。以上の結果から、(b)部の
位相変化を打ち消すためにｇ2を大きくすれば良いこと
が(c)部から理解できる。
般的なＦＥＴ増幅器の位相特性を説明する。(a)部はＡ
級で動作で位相変化は起こらない。(b)部は入力電圧が
ピンチオフ付近まで振れるようになり、利得が下がり、
ｇ3が大きくなって、位相が進む。(c)部はゲート・ドレ
イン間ブレークダウンによる漏れ電流が流れ、ｇ2が大
きくなり、位相は遅れる。(d)部はＣgsが大きくなり始
め、位相は更に遅れる方向に移動する。(e)部はＶgsが
正になるとゲートに電流が流れ込み、ｇ1が急激に大き
くなり、位相は急激に進む。以上の結果から、(b)部の
位相変化を打ち消すためにｇ2を大きくすれば良いこと
が(c)部から理解できる。
【００１４】以上のように本実施例のよれば、ＦＥＴ増
幅器の利得低下によるｇ3の増大をドレイン・ゲート間
電圧で検出し、位相変化を打ち消すように端子電圧に応
じて抵抗値を変化する非線形抵抗をドレイン・ゲート間
に挿入することにより、ＦＥＴ増幅器の位相変化を小さ
くすることができる。
幅器の利得低下によるｇ3の増大をドレイン・ゲート間
電圧で検出し、位相変化を打ち消すように端子電圧に応
じて抵抗値を変化する非線形抵抗をドレイン・ゲート間
に挿入することにより、ＦＥＴ増幅器の位相変化を小さ
くすることができる。
【００１５】以下本発明の第２の実施例について図面を
参照しながら説明する。図５は本発明の第２の実施例を
示す増幅回路のブロック図である。図５において、１１
は入力端子、１２は出力端子である。１３は電界効果ト
ランジスタ（ＦＥＴ）である。１４、１５は入出力整合
回路（Ｍ．Ｎ．）である。１６はＦＥＴのゲートバイア
ス端子、１７はＦＥＴのドレインバイアス端子である。
１８は可変抵抗である。１９は電圧検出回路である。
参照しながら説明する。図５は本発明の第２の実施例を
示す増幅回路のブロック図である。図５において、１１
は入力端子、１２は出力端子である。１３は電界効果ト
ランジスタ（ＦＥＴ）である。１４、１５は入出力整合
回路（Ｍ．Ｎ．）である。１６はＦＥＴのゲートバイア
ス端子、１７はＦＥＴのドレインバイアス端子である。
１８は可変抵抗である。１９は電圧検出回路である。
【００１６】以上のように構成された増幅回路につい
て、以下図５を用いてその動作を説明する。
て、以下図５を用いてその動作を説明する。
【００１７】ＦＥＴ増幅器の位相変化については本発明
の第１の実施例で示したようにＦＥＴの利得の低下が位
相変化に関係していることがわかる。そこで、ドレイン
・ゲート間の電圧を電圧検出回路１９で検出し、電圧に
応じて可変抵抗１８をコントロールするＦＥＴ増幅器で
ある。
の第１の実施例で示したようにＦＥＴの利得の低下が位
相変化に関係していることがわかる。そこで、ドレイン
・ゲート間の電圧を電圧検出回路１９で検出し、電圧に
応じて可変抵抗１８をコントロールするＦＥＴ増幅器で
ある。
【００１８】以上のように本実施例のよれば、ＦＥＴ増
幅器の利得の変化による図２のｇ3の変化による位相変
化を打ち消すように、ドレイン・ゲート間の電圧を電圧
検出回路１９で検出し、検出された電圧値に応じてドレ
イン・ゲート間に挿入した可変抵抗１８をコントロール
することにより、ＦＥＴ増幅器の位相変化を小さくする
ことができる。
幅器の利得の変化による図２のｇ3の変化による位相変
化を打ち消すように、ドレイン・ゲート間の電圧を電圧
検出回路１９で検出し、検出された電圧値に応じてドレ
イン・ゲート間に挿入した可変抵抗１８をコントロール
することにより、ＦＥＴ増幅器の位相変化を小さくする
ことができる。
【００１９】以下本発明の第３の実施例について図面を
参照しながら説明する。図６は本発明の第３の実施例を
示す増幅回路のブロック図である。図６において、２１
は入力端子、２２は出力端子である。２３は電界効果ト
ランジスタ（ＦＥＴ）である。２４、２５は入出力整合
回路（Ｍ．Ｎ．）である。２６はＦＥＴのゲートバイア
ス端子、２７はＦＥＴのドレインバイアス端子である。
２８は可変抵抗である。２９は検波回路である。
参照しながら説明する。図６は本発明の第３の実施例を
示す増幅回路のブロック図である。図６において、２１
は入力端子、２２は出力端子である。２３は電界効果ト
ランジスタ（ＦＥＴ）である。２４、２５は入出力整合
回路（Ｍ．Ｎ．）である。２６はＦＥＴのゲートバイア
ス端子、２７はＦＥＴのドレインバイアス端子である。
２８は可変抵抗である。２９は検波回路である。
【００２０】以上のように構成された増幅回路につい
て、以下図６を用いてその動作を説明する。
て、以下図６を用いてその動作を説明する。
【００２１】ＦＥＴ増幅器の位相変化については本発明
の第１の実施例で示したようにＦＥＴの利得の低下が位
相変化に関係していることがわかる。そこで、ＦＥＴ増
幅器への入力電力を検波回路２９で検出し、検出した値
に応じて可変抵抗２８をコントロールするＦＥＴ増幅器
である。
の第１の実施例で示したようにＦＥＴの利得の低下が位
相変化に関係していることがわかる。そこで、ＦＥＴ増
幅器への入力電力を検波回路２９で検出し、検出した値
に応じて可変抵抗２８をコントロールするＦＥＴ増幅器
である。
【００２２】以上のように本実施例のよれば、ＦＥＴ増
幅器の利得の変化による図２のｇ3の変化による位相変
化を打ち消すように、ＦＥＴ増幅器の入力電力を検波回
路２９で検出し、検出した値に応じてドレイン・ゲート
間に挿入した可変抵抗２８をコントロールすることによ
り、ＦＥＴ増幅器の位相変化を小さくすることができ
る。
幅器の利得の変化による図２のｇ3の変化による位相変
化を打ち消すように、ＦＥＴ増幅器の入力電力を検波回
路２９で検出し、検出した値に応じてドレイン・ゲート
間に挿入した可変抵抗２８をコントロールすることによ
り、ＦＥＴ増幅器の位相変化を小さくすることができ
る。
【００２３】なお、第２、第３の実施例において、ドレ
イン・ゲート間に挿入する可変抵抗１８、２８はＦＥＴ
等の半導体素子としてもかまわない。
イン・ゲート間に挿入する可変抵抗１８、２８はＦＥＴ
等の半導体素子としてもかまわない。
【００２４】
【発明の効果】以上のように本発明は、電界効果トラン
ジスタのドレイン端子とゲート端子の間に非線形抵抗を
挿入し、ドレイン・ゲート電圧に応じて非線形抵抗の値
を変化させることにより、ＦＥＴ増幅器の入力電力に対
する位相変化を小さくし、多値ＰＳＫ波の増幅時に出力
端子におけるスペクトラムの広がりが隣接チャンネルへ
及ぼす影響を小さくすることができる。
ジスタのドレイン端子とゲート端子の間に非線形抵抗を
挿入し、ドレイン・ゲート電圧に応じて非線形抵抗の値
を変化させることにより、ＦＥＴ増幅器の入力電力に対
する位相変化を小さくし、多値ＰＳＫ波の増幅時に出力
端子におけるスペクトラムの広がりが隣接チャンネルへ
及ぼす影響を小さくすることができる。
【図１】本発明の第１の実施例における増幅回路のブロ
ック図
ック図
【図２】本発明の第１の実施例の動作説明のための非線
形ＦＥＴ等価回路図
形ＦＥＴ等価回路図
【図３】本発明の第１の実施例の動作説明のための非線
形ＦＥＴ等価回路の各非線形素子によるＦＥＴ増幅器の
位相変化を示す図
形ＦＥＴ等価回路の各非線形素子によるＦＥＴ増幅器の
位相変化を示す図
【図４】本発明の第１の実施例の動作説明のための一般
的なＦＥＴ増幅器の入出力特性図
的なＦＥＴ増幅器の入出力特性図
【図５】本発明の第２の実施例における増幅回路のブロ
ック図
ック図
【図６】本発明の第３の実施例における増幅回路のブロ
ック図
ック図
【図７】従来の増幅回路のブロック図
１ 入力端子 ２ 出力端子 ３ 電界効果トランジスタ ４、５ 入出力整合回路 ６ ＦＥＴのゲートバイアス端子 ７ ＦＥＴのドレインバイアス端子 ８ 非線形抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金澤 邦彦 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平４−225611（ＪＰ，Ａ) 特開 平４−100303（ＪＰ，Ａ) 特開 平３−174810（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03F 1/00 - 3/72 H03G 1/00 - 3/34
Claims (3)
- 【請求項１】 電界効果トランジスタと、端子電圧によ
り抵抗値が変化する非線形抵抗とを具備し、前記電界効
果トランジスタのドレイン端子とゲート端子の間に前記
非線形抵抗を挿入し、ドレイン・ゲート電圧に応じて前
記非線形抵抗の値を変化させることにより、前記電界効
果トランジスタの入力電力に対する通過位相の変化を小
さくすることを特徴とする増幅回路。 - 【請求項２】 電界効果トランジスタと、可変抵抗と、
電圧検出回路とを具備し、前記電界効果トランジスタの
ドレイン端子とゲート端子の間に前記可変抵抗を挿入
し、前記電界トランジスタのドレイン端子とゲート端子
間に装着した前記電圧検出回路で検出した値に応じて前
記可変抵抗の値を変化させることを特徴とする増幅回
路。 - 【請求項３】 電界効果トランジスタと、可変抵抗と、
検波回路とを具備し、前記電界効果トランジスタのドレ
イン端子とゲート端子の間に前記可変抵抗を挿入し、前
記電界トランジスタの入力電力を前記検波回路で検出し
た値に応じて前記可変抵抗の値を変化させることを特徴
とする増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31578791A JP2822733B2 (ja) | 1991-11-29 | 1991-11-29 | 増幅回路 |
| US07/924,937 US5371477A (en) | 1991-08-05 | 1992-08-05 | Linear amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31578791A JP2822733B2 (ja) | 1991-11-29 | 1991-11-29 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152877A JPH05152877A (ja) | 1993-06-18 |
| JP2822733B2 true JP2822733B2 (ja) | 1998-11-11 |
Family
ID=18069556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31578791A Expired - Fee Related JP2822733B2 (ja) | 1991-08-05 | 1991-11-29 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822733B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI706616B (zh) * | 2020-02-12 | 2020-10-01 | 新唐科技股份有限公司 | 電源突波偵測電路 |
-
1991
- 1991-11-29 JP JP31578791A patent/JP2822733B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05152877A (ja) | 1993-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |