JP2903905B2 - 高周波帯高出力増幅器 - Google Patents
高周波帯高出力増幅器Info
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- JP2903905B2 JP2903905B2 JP27219292A JP27219292A JP2903905B2 JP 2903905 B2 JP2903905 B2 JP 2903905B2 JP 27219292 A JP27219292 A JP 27219292A JP 27219292 A JP27219292 A JP 27219292A JP 2903905 B2 JP2903905 B2 JP 2903905B2
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Description
【０００１】
【産業上の利用分野】本発明は高周波帯高出力増幅器に
関し、特に増幅器における最終増幅段の高効率，低歪化
を計るために改良された高周波帯高出力増幅器に関す
る。
関し、特に増幅器における最終増幅段の高効率，低歪化
を計るために改良された高周波帯高出力増幅器に関す
る。
【０００２】
【従来の技術】従来の高周波帯高出力増幅器の回路構成
は、図３に示すように、高周波信号の入力端子１５と、
この高出力増幅器の増幅信号の出力端子１６との間に最
終段の増幅素子のデプレッション型電界効果トランジス
タ（以後ＦＥＴという）１と、励振アンプ２と、ＦＥＴ
１の入力側に設けられた入力検波回路３，ＦＥＴ１の出
力側に設けられた減衰器４を含む出力検波回路５，入力
検波回路３の出力電圧と出力検波回路５の出力電圧との
差分を抽出する差分検出器６，差分を無くすべくＦＥＴ
１の出力印加電圧となる出力電圧を誤差方向に追従して
可変する機能を有する誤差増幅器７，誤差増幅器７の出
力電圧をＦＥＴ１の出力へ導く出力側電圧フィード用の
チョークコイル８から成るＦＥＴ１用飽絡線帰還回路９
と、ＦＥＴ１のゲートにＶｇｓ電圧２０を供給するチョ
ークコイル１３とから構成される。
は、図３に示すように、高周波信号の入力端子１５と、
この高出力増幅器の増幅信号の出力端子１６との間に最
終段の増幅素子のデプレッション型電界効果トランジス
タ（以後ＦＥＴという）１と、励振アンプ２と、ＦＥＴ
１の入力側に設けられた入力検波回路３，ＦＥＴ１の出
力側に設けられた減衰器４を含む出力検波回路５，入力
検波回路３の出力電圧と出力検波回路５の出力電圧との
差分を抽出する差分検出器６，差分を無くすべくＦＥＴ
１の出力印加電圧となる出力電圧を誤差方向に追従して
可変する機能を有する誤差増幅器７，誤差増幅器７の出
力電圧をＦＥＴ１の出力へ導く出力側電圧フィード用の
チョークコイル８から成るＦＥＴ１用飽絡線帰還回路９
と、ＦＥＴ１のゲートにＶｇｓ電圧２０を供給するチョ
ークコイル１３とから構成される。
【０００３】次に図３の従来回路の動作を図４，図５の
動作説明図により説明する。一般にＡ級動作の増幅器に
比して優れた効率を持つＢ級及びＣ級動作の増幅素子に
対して、飽絡線帰還を施す事によって高効率化ならびに
低歪化を計っている。飽絡線帰還回路９は図４に示すよ
うに、変調波の飽絡線に沿って無帰還の場合に一定の出
力印加電圧であったものを、飽絡線の大振幅，中振幅，
小振幅に合わせて、飽絡線帰還による振幅素子出力印加
電圧を変えている。
動作説明図により説明する。一般にＡ級動作の増幅器に
比して優れた効率を持つＢ級及びＣ級動作の増幅素子に
対して、飽絡線帰還を施す事によって高効率化ならびに
低歪化を計っている。飽絡線帰還回路９は図４に示すよ
うに、変調波の飽絡線に沿って無帰還の場合に一定の出
力印加電圧であったものを、飽絡線の大振幅，中振幅，
小振幅に合わせて、飽絡線帰還による振幅素子出力印加
電圧を変えている。
【０００４】次に図５のＦＥＴ１を含む飽絡線帰還回路
９の動作特性図５を参照して説明する。図５はＦＥＴ１
のＶ−Ｉ特性であり、Ｂ級、Ｃ級動作点のピンチオフ点
では、ほぼ半波の小振幅，中振幅，大振幅入力が印加さ
れる。一方Ｖ−Ｉ特性はピンチオフ点に近い方の非線形
領域とＶ＝０までの線形領域とを有している。主に非線
形領域で動作する中振幅，小振幅が波形歪を受け、時に
中振幅では図５に示すように、波形歪の無い場合の中振
幅出力に対して波形歪有りの中振幅出力が振幅圧縮され
て出力される。このようにＢ級、Ｃ級等の非線形動作に
より歪んだ増幅後の信号を飽絡線検波し、同様に入力側
でも検波した歪みのない入力信号とを差分検出器６にて
比較した後に、その差異をなくすべく誤差増幅器７の出
力電圧を増幅素子ＦＥＴ１の出力印加電圧として帰還さ
せる事によって、低歪率の入力信号に基づく増幅素子出
力制御が行なわれ結果としてＢ級、Ｃ級の高効率を保持
しながら、非線形性による増幅後の振幅歪みが増幅素子
出力電圧制御により軽減される事となる。なお、従来例
の飽絡線帰還を施した場合に、変調信号の飽絡線に追従
して増幅素子への出力印加電圧が可変される事により、
平均消費電力が低減され高効率化の一助を成している。
９の動作特性図５を参照して説明する。図５はＦＥＴ１
のＶ−Ｉ特性であり、Ｂ級、Ｃ級動作点のピンチオフ点
では、ほぼ半波の小振幅，中振幅，大振幅入力が印加さ
れる。一方Ｖ−Ｉ特性はピンチオフ点に近い方の非線形
領域とＶ＝０までの線形領域とを有している。主に非線
形領域で動作する中振幅，小振幅が波形歪を受け、時に
中振幅では図５に示すように、波形歪の無い場合の中振
幅出力に対して波形歪有りの中振幅出力が振幅圧縮され
て出力される。このようにＢ級、Ｃ級等の非線形動作に
より歪んだ増幅後の信号を飽絡線検波し、同様に入力側
でも検波した歪みのない入力信号とを差分検出器６にて
比較した後に、その差異をなくすべく誤差増幅器７の出
力電圧を増幅素子ＦＥＴ１の出力印加電圧として帰還さ
せる事によって、低歪率の入力信号に基づく増幅素子出
力制御が行なわれ結果としてＢ級、Ｃ級の高効率を保持
しながら、非線形性による増幅後の振幅歪みが増幅素子
出力電圧制御により軽減される事となる。なお、従来例
の飽絡線帰還を施した場合に、変調信号の飽絡線に追従
して増幅素子への出力印加電圧が可変される事により、
平均消費電力が低減され高効率化の一助を成している。
【０００５】しかしながら入出力信号飽絡線検波に基づ
く増幅素子出力電圧制御のみを行なった場合の歪は、Ｆ
ＥＴ１への入力印加電圧Ｖｇｓ電圧２０を固定としてい
たので、出力変調信号の中出力領域では波形歪みが発生
する点で改善の余地があった。すなわち、ＦＥＴ１自身
の持つＶ−Ｉ特性において、中振幅の出力時はＢ，Ｃ級
動作により出力半波スイングと大部分は非線形領域であ
る立ち上がり特性の湾曲領域で動作するので、出力波形
に歪みが生じる。一方、小信号時の歪は、信号自身が小
さいので、発生量としては無視し得る。又、大信号時は
出力半波スイングの殆どは線形領域で動作するので、Ｖ
−Ｉ特性の非線形領域の影響は表面化しない。ただし、
クリッピングを起こさない入出力状態での条件である。
く増幅素子出力電圧制御のみを行なった場合の歪は、Ｆ
ＥＴ１への入力印加電圧Ｖｇｓ電圧２０を固定としてい
たので、出力変調信号の中出力領域では波形歪みが発生
する点で改善の余地があった。すなわち、ＦＥＴ１自身
の持つＶ−Ｉ特性において、中振幅の出力時はＢ，Ｃ級
動作により出力半波スイングと大部分は非線形領域であ
る立ち上がり特性の湾曲領域で動作するので、出力波形
に歪みが生じる。一方、小信号時の歪は、信号自身が小
さいので、発生量としては無視し得る。又、大信号時は
出力半波スイングの殆どは線形領域で動作するので、Ｖ
−Ｉ特性の非線形領域の影響は表面化しない。ただし、
クリッピングを起こさない入出力状態での条件である。
【０００６】
【発明が解決しようとする課題】上述した従来の高周波
高出力増幅器は、増幅素子への入力印加電圧ＶｇｓをＢ
級あるいはＣ級に固定としていたので、中信号入力時に
おける変調信号の中出力領域において増幅素子のＶ−Ｉ
特性の非線形領域で波形歪みが発生する欠点があった。
高出力増幅器は、増幅素子への入力印加電圧ＶｇｓをＢ
級あるいはＣ級に固定としていたので、中信号入力時に
おける変調信号の中出力領域において増幅素子のＶ−Ｉ
特性の非線形領域で波形歪みが発生する欠点があった。
【０００７】
【課題を解決するための手段】本発明の高周波帯高出力
増幅器は入力される変調波の飽絡線に沿って小振幅，中
振幅，大振幅の変調された高周波信号を増幅する励振増
幅器と、この励振増幅器の出力レベルの一部を分岐して
検出する入力検波回路と、前記励振増幅器の出力信号を
入力して電力増幅する高周波増幅素子と、この高周波増
幅素子の出力信号の一部を分岐して検出する出力検波回
路と、前記入力検波回路の検波レベルと前記出力検波回
路の検波レベルとを入力して差のレベルを検出する差分
検出器と、この差分検出器の出力を増幅した後にチョー
クコイルを通して前記高周波増幅素子のドレイン出力端
子に帰還する第１のレベルを供給する高周波帯高出力増
幅器において、前記第１のレベルを極性反転して前記高
周波増幅素子のゲート入力端子に所定の基準電圧を供給
すべくシフトする利得設定を行って第２のレベルを生成
する反転増幅器と、前記高周波増幅素子のゲートソース
間電圧のカットオフ電圧に対応するオフセット電圧とな
る第３のレベルと前記第２のレベルとを相加する加算器
と、この加算器の出力レベルを前記高周波増幅素子のゲ
ート入力端子に供給する。
増幅器は入力される変調波の飽絡線に沿って小振幅，中
振幅，大振幅の変調された高周波信号を増幅する励振増
幅器と、この励振増幅器の出力レベルの一部を分岐して
検出する入力検波回路と、前記励振増幅器の出力信号を
入力して電力増幅する高周波増幅素子と、この高周波増
幅素子の出力信号の一部を分岐して検出する出力検波回
路と、前記入力検波回路の検波レベルと前記出力検波回
路の検波レベルとを入力して差のレベルを検出する差分
検出器と、この差分検出器の出力を増幅した後にチョー
クコイルを通して前記高周波増幅素子のドレイン出力端
子に帰還する第１のレベルを供給する高周波帯高出力増
幅器において、前記第１のレベルを極性反転して前記高
周波増幅素子のゲート入力端子に所定の基準電圧を供給
すべくシフトする利得設定を行って第２のレベルを生成
する反転増幅器と、前記高周波増幅素子のゲートソース
間電圧のカットオフ電圧に対応するオフセット電圧とな
る第３のレベルと前記第２のレベルとを相加する加算器
と、この加算器の出力レベルを前記高周波増幅素子のゲ
ート入力端子に供給する。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の回路構成を示すブロック
図である。図１において図３の従来例と同一の符号は同
一の構成と機能を有する。すなわち、本実施例は動作点
制御回路１４を追加している。この動作点制御回路１４
は、誤差増幅器７の出力電圧を反転増幅する直流増幅器
１０、小信号時の入力オフセット印加電圧（Ｖｇｓ）１
１を直流増幅器１０の出力電圧に加算する加算器１２
と、ＦＥＴ１の入力印加電圧となる加算器１２の出力電
圧をＦＥＴ１の入力へ導くチョークコイル１３を有する
入力側電圧フィード線とからなるＦＥＴ１用動作点制御
回路１４とで構成されている。
る。図１は本発明の一実施例の回路構成を示すブロック
図である。図１において図３の従来例と同一の符号は同
一の構成と機能を有する。すなわち、本実施例は動作点
制御回路１４を追加している。この動作点制御回路１４
は、誤差増幅器７の出力電圧を反転増幅する直流増幅器
１０、小信号時の入力オフセット印加電圧（Ｖｇｓ）１
１を直流増幅器１０の出力電圧に加算する加算器１２
と、ＦＥＴ１の入力印加電圧となる加算器１２の出力電
圧をＦＥＴ１の入力へ導くチョークコイル１３を有する
入力側電圧フィード線とからなるＦＥＴ１用動作点制御
回路１４とで構成されている。
【０００９】次に本実施例の動作を説明する。ＦＥＴ１
は、大振幅入力に対しては飽絡線帰還回路９の動作によ
り入力追従して誤差増幅器７の出力電圧は大きく、これ
が反転増幅器１０、加算器１２の入力側電圧としてフィ
ードするチョークコイル１３を経てＦＥＴ１の入力電圧
として到達し、ＦＥＴ１（ソース接地）の入力をピンチ
オフ状態（Ｂ級）あるいはさらに負の側に深くバイアス
する（Ｃ級）。ここでＢ，Ｃ級の設定は反転増幅器１０
の利得を可変する事により行なわれる。入力印加電圧に
よりＦＥＴ１はＢあるいはＣ級上で従来例と同様に飽絡
線帰還の作動でＦＥＴ１の出力電圧に帰還がかかり、高
効率化・低歪化が計られる。又、中振幅入力に対しては
同様に飽絡線帰還回路９の動作により入力追従して誤差
増幅器７の出力電圧は小さく、これがＦＥＴ１の入力電
圧として到達する事により、ＦＥＴ１の入力電圧は負の
側に浅くバイアスされる事となり、動作点はＡ級とな
る。したがって中振幅スイングがＶ−Ｉ特性上の線形動
作領域で行なわれる事から従来例のＢ級、Ｃ級固定入力
バイアス時に比して波形歪みは改善される。前述の動作
点の移動を図２のＶ−Ｉ特性上にて示す。さらに小振幅
入力時には、ＦＥＴ１への入力印加電圧は０Ｖの方向に
移動し、より浅い動作点となるが、反転増幅器１０の出
力電圧が０Ｖになったとしても、加算器１２に加算され
た入力オフセット印加電圧１１より浅い入力印加電圧に
はならず、中振幅入力から小振幅入力にかけてのＡ級動
作を保証している。上述した様に本発明は中小振幅入力
に対しては高効率化のメリットは少ないので、低歪化を
主眼として特性の改良をはかっている。なお、この入力
信号振幅に対してのダイナミックな最終段増幅素子の入
出力印加電圧制御回路は多様な変調波振幅に即応した高
周波帯高出力増幅器の高効率化・低歪化を行なう事がで
きる。
は、大振幅入力に対しては飽絡線帰還回路９の動作によ
り入力追従して誤差増幅器７の出力電圧は大きく、これ
が反転増幅器１０、加算器１２の入力側電圧としてフィ
ードするチョークコイル１３を経てＦＥＴ１の入力電圧
として到達し、ＦＥＴ１（ソース接地）の入力をピンチ
オフ状態（Ｂ級）あるいはさらに負の側に深くバイアス
する（Ｃ級）。ここでＢ，Ｃ級の設定は反転増幅器１０
の利得を可変する事により行なわれる。入力印加電圧に
よりＦＥＴ１はＢあるいはＣ級上で従来例と同様に飽絡
線帰還の作動でＦＥＴ１の出力電圧に帰還がかかり、高
効率化・低歪化が計られる。又、中振幅入力に対しては
同様に飽絡線帰還回路９の動作により入力追従して誤差
増幅器７の出力電圧は小さく、これがＦＥＴ１の入力電
圧として到達する事により、ＦＥＴ１の入力電圧は負の
側に浅くバイアスされる事となり、動作点はＡ級とな
る。したがって中振幅スイングがＶ−Ｉ特性上の線形動
作領域で行なわれる事から従来例のＢ級、Ｃ級固定入力
バイアス時に比して波形歪みは改善される。前述の動作
点の移動を図２のＶ−Ｉ特性上にて示す。さらに小振幅
入力時には、ＦＥＴ１への入力印加電圧は０Ｖの方向に
移動し、より浅い動作点となるが、反転増幅器１０の出
力電圧が０Ｖになったとしても、加算器１２に加算され
た入力オフセット印加電圧１１より浅い入力印加電圧に
はならず、中振幅入力から小振幅入力にかけてのＡ級動
作を保証している。上述した様に本発明は中小振幅入力
に対しては高効率化のメリットは少ないので、低歪化を
主眼として特性の改良をはかっている。なお、この入力
信号振幅に対してのダイナミックな最終段増幅素子の入
出力印加電圧制御回路は多様な変調波振幅に即応した高
周波帯高出力増幅器の高効率化・低歪化を行なう事がで
きる。
【００１０】
【発明の効果】以上説明した様に本発明は、飽絡線帰還
での最終段増幅素子の出力印加電圧制御により大振幅入
力時の低歪化を計ると共に、入力信号振幅に対応して増
幅素子入力印加電圧も制御する事により、大振幅入力時
には最終段増幅素子の動作をＢ級として高効率化し、中
振幅から小振幅入力時は動作点をＡ級へと移行させ波形
歪を低減する事を可能とする効果がある。したがって通
信端局の小型・軽量化及び歪による変調波サイドローブ
に起因した隣接チャンネル間干渉等を問題とする小チャ
ンネル・スペーシングを要求されるシステムの実現に対
しても効果を有する。
での最終段増幅素子の出力印加電圧制御により大振幅入
力時の低歪化を計ると共に、入力信号振幅に対応して増
幅素子入力印加電圧も制御する事により、大振幅入力時
には最終段増幅素子の動作をＢ級として高効率化し、中
振幅から小振幅入力時は動作点をＡ級へと移行させ波形
歪を低減する事を可能とする効果がある。したがって通
信端局の小型・軽量化及び歪による変調波サイドローブ
に起因した隣接チャンネル間干渉等を問題とする小チャ
ンネル・スペーシングを要求されるシステムの実現に対
しても効果を有する。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例の動作説明図である。
【図３】従来例のブロック図である。
【図４】本実施例と従来例を比較する説明図である。
【図５】従来例の動作説明図である。
１ 増幅素子（ＦＥＴ） ２ 励振アンプ ３ 入力検波回路 ４ 減衰器 ５ 出力検波回路 ６ 差分検出回路 ７ 誤差増幅器 ８，１３ チョークコイル ９ 飽絡線帰還回路 １０ 反転増幅器 １１ オフセット印加電圧 １２ 加算器 １４ 動作点制御回路 １５ 入力端子 １６ 出力端子 １７ コンデンサ １８ 同調回路
Claims (2)
- 【請求項１】 入力される変調波の飽絡線に沿って小振
幅，中振幅，大振幅の変調された高周波信号を増幅する
励振増幅器と、この励振増幅器の出力レベルの一部を分
岐して検出する入力検波回路と、前記励振増幅器の出力
信号を入力して電力増幅する高周波増幅素子と、この高
周波増幅素子の出力信号の一部を分岐して検出する出力
検波回路と、前記入力検波回路の検波レベルと前記出力
検波回路の検波レベルとを入力して差のレベルを検出す
る差分検出器と、この差分検出器の出力を増幅した後に
チョークコイルを通して前記高周波増幅素子のドレイン
出力端子に帰還する第１のレベルを供給する高周波帯高
出力増幅器において、前記第１のレベルを極性反転して
前記高周波増幅素子のゲート入力端子に所定の基準電圧
を供給すべくシフトする利得設定を行って第２のレベル
を生成する反転増幅器と、前記高周波増幅素子のゲート
ソース間電圧のカットオフ電圧に対応するオフセット電
圧となる第３のレベルと前記第２のレベルとを相加する
加算器と、この加算器の出力レベルを前記高周波増幅素
子のゲート入力端子に供給することを特徴とする高周波
帯高出力増幅器。 - 【請求項２】 前記加算器の出力レベルが前記入力され
る小振幅，中振幅に対応して前記高周波増幅素子をＢ級
Ｃ級動作の方向に制御することを特徴とする請求項１記
載の高周波帯高出力増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27219292A JP2903905B2 (ja) | 1992-10-12 | 1992-10-12 | 高周波帯高出力増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27219292A JP2903905B2 (ja) | 1992-10-12 | 1992-10-12 | 高周波帯高出力増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06125230A JPH06125230A (ja) | 1994-05-06 |
| JP2903905B2 true JP2903905B2 (ja) | 1999-06-14 |
Family
ID=17510375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27219292A Expired - Lifetime JP2903905B2 (ja) | 1992-10-12 | 1992-10-12 | 高周波帯高出力増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2903905B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3119216B2 (ja) * | 1997-10-15 | 2000-12-18 | 日本電気株式会社 | 高周波増幅回路 |
| JP4792273B2 (ja) * | 2005-10-18 | 2011-10-12 | 株式会社日立国際電気 | 増幅器 |
-
1992
- 1992-10-12 JP JP27219292A patent/JP2903905B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06125230A (ja) | 1994-05-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990223 |
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