JP3393518B2 - モノリシック集積化低位相歪電力増幅器 - Google Patents
モノリシック集積化低位相歪電力増幅器Info
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Description
【０００１】
【産業上の利用分野】本発明は、例えば携帯電話機など
の無線通信装置において、帯域制限されたディジタル信
号の変調波を低位相歪で高効率に増幅する低位相歪電力
増幅器に関する。
の無線通信装置において、帯域制限されたディジタル信
号の変調波を低位相歪で高効率に増幅する低位相歪電力
増幅器に関する。
【０００２】
【従来の技術】携帯電話機などに使用されている多値Ｐ
ＳＫ変調ディジタル方式の無線通信装置では、送信用電
力増幅器の高出力・高効率化および低歪化が要求されて
いる。無線通信装置の低歪化は、増幅器のＡ級動作によ
り実現するのが簡単である。しかし、Ａ級動作は、直流
入力からマイクロ波出力への変換効率が悪い。そこで、
高効率が要求される電池駆動の携帯電話機などではＡＢ
級動作が主流になっている。
ＳＫ変調ディジタル方式の無線通信装置では、送信用電
力増幅器の高出力・高効率化および低歪化が要求されて
いる。無線通信装置の低歪化は、増幅器のＡ級動作によ
り実現するのが簡単である。しかし、Ａ級動作は、直流
入力からマイクロ波出力への変換効率が悪い。そこで、
高効率が要求される電池駆動の携帯電話機などではＡＢ
級動作が主流になっている。
【０００３】ところが、ＡＢ級動作のＦＥＴ増幅器で
は、入力電力に対する出力位相が大きく変化することが
わかっている。このような増幅器で多値ＰＳＫ変調波を
増幅すると出力信号スペクトラムが広がり、隣接チャネ
ルへ妨害を与えてしまう。そこで、図８に示すように、
ＦＥＴを用いた電力増幅器３１の前段にプリディストー
ション型の位相歪補償回路３２を接続し、そこで逆方向
の位相を発生させて位相歪を打ち消す構成が考えられて
いる（小倉、「Ｓi-バイポーラトランジスタを用いた簡
易型リニアライザ」、1993年電子情報通信学会春季大
会、No.C-73 ）。
は、入力電力に対する出力位相が大きく変化することが
わかっている。このような増幅器で多値ＰＳＫ変調波を
増幅すると出力信号スペクトラムが広がり、隣接チャネ
ルへ妨害を与えてしまう。そこで、図８に示すように、
ＦＥＴを用いた電力増幅器３１の前段にプリディストー
ション型の位相歪補償回路３２を接続し、そこで逆方向
の位相を発生させて位相歪を打ち消す構成が考えられて
いる（小倉、「Ｓi-バイポーラトランジスタを用いた簡
易型リニアライザ」、1993年電子情報通信学会春季大
会、No.C-73 ）。
【０００４】この位相歪補償回路３２は、レベル調整用
アッテネータ３３とＳi バイポーラトランジスタを用い
た逆位相歪発生器３４により構成される。ＦＥＴを用い
た電力増幅器３１は、入力電力の増加に伴って通過位相
が進む特性を有する。一方、Ｓi バイポーラトランジス
タを用いた逆位相歪発生器３４は入力電力の増加に伴っ
て通過位相が遅れる特性であり、ＦＥＴを用いた電力増
幅器３１で発生する位相歪と逆の位相歪をあらかじめ入
力信号に与えて注入することにより不要な位相歪を打ち
消す構成になっている。しかし、このような位相歪補償
回路３２はＳiバイポーラトランジスタを用いているの
で、ＦＥＴを用いた電力増幅器３１とのモノリシックＩ
Ｃ化が困難であった。
アッテネータ３３とＳi バイポーラトランジスタを用い
た逆位相歪発生器３４により構成される。ＦＥＴを用い
た電力増幅器３１は、入力電力の増加に伴って通過位相
が進む特性を有する。一方、Ｓi バイポーラトランジス
タを用いた逆位相歪発生器３４は入力電力の増加に伴っ
て通過位相が遅れる特性であり、ＦＥＴを用いた電力増
幅器３１で発生する位相歪と逆の位相歪をあらかじめ入
力信号に与えて注入することにより不要な位相歪を打ち
消す構成になっている。しかし、このような位相歪補償
回路３２はＳiバイポーラトランジスタを用いているの
で、ＦＥＴを用いた電力増幅器３１とのモノリシックＩ
Ｃ化が困難であった。
【０００５】図９は、低位相歪化を図った従来の電力増
幅器の構成を示す（特開平５−１５２８７７号）。図に
おいて、４１は入力端子、４２は出力端子、４３はソー
ス接地ＦＥＴ、４４は入力整合回路、４５は出力整合回
路、４６はＦＥＴのゲートバイアス端子、４７はＦＥＴ
のドレインバイアス端子、４８は非線形抵抗である。
幅器の構成を示す（特開平５−１５２８７７号）。図に
おいて、４１は入力端子、４２は出力端子、４３はソー
ス接地ＦＥＴ、４４は入力整合回路、４５は出力整合回
路、４６はＦＥＴのゲートバイアス端子、４７はＦＥＴ
のドレインバイアス端子、４８は非線形抵抗である。
【０００６】本構成は、ソース接地ＦＥＴ増幅器の利得
低下によるドレインコンダクタンスＧd の増大により位
相が進み、ドレイン・ゲート間コンダクタンスＧdgの増
大により位相が遅れることに着目したものである。すな
わち、位相変化を打ち消すように端子電圧に応じて変化
する非線形抵抗４８をドレイン・ゲート間に挿入するこ
とにより、ＦＥＴ増幅器の位相変化を小さくする構成に
なっている。しかし、このような電力増幅器では、非線
形抵抗４８のような特別な制御素子を用いているので、
最適なＧdgを作りだすための調整が困難であり、さらに
それを能動的に制御するには特別な周辺回路が必要であ
った。
低下によるドレインコンダクタンスＧd の増大により位
相が進み、ドレイン・ゲート間コンダクタンスＧdgの増
大により位相が遅れることに着目したものである。すな
わち、位相変化を打ち消すように端子電圧に応じて変化
する非線形抵抗４８をドレイン・ゲート間に挿入するこ
とにより、ＦＥＴ増幅器の位相変化を小さくする構成に
なっている。しかし、このような電力増幅器では、非線
形抵抗４８のような特別な制御素子を用いているので、
最適なＧdgを作りだすための調整が困難であり、さらに
それを能動的に制御するには特別な周辺回路が必要であ
った。
【０００７】
【発明が解決しようとする課題】従来の電力増幅器にお
いて、位相歪を抑えるためにＡ級動作で使用すれば電力
効率が悪くなる。また、ＡＢ級動作時の位相歪を補償す
るために従来の位相歪補償回路を付加すれば、モノリシ
ックＩＣ化が困難なために装置コストが高くなる。ま
た、非線形抵抗を用いた構成においても、ドレイン・ゲ
ート間に負帰還がかかるので利得が小さくなり、高出力
・高効率化が望めなかった。
いて、位相歪を抑えるためにＡ級動作で使用すれば電力
効率が悪くなる。また、ＡＢ級動作時の位相歪を補償す
るために従来の位相歪補償回路を付加すれば、モノリシ
ックＩＣ化が困難なために装置コストが高くなる。ま
た、非線形抵抗を用いた構成においても、ドレイン・ゲ
ート間に負帰還がかかるので利得が小さくなり、高出力
・高効率化が望めなかった。
【０００８】本発明は、特別な付加回路を用いずにＦＥ
Ｔ増幅器の入力電力に対する位相変化が小さく、電力効
率がよく、モノリシックＩＣ化が容易で低コストな低位
相歪電力増幅器を提供することを目的とする。
Ｔ増幅器の入力電力に対する位相変化が小さく、電力効
率がよく、モノリシックＩＣ化が容易で低コストな低位
相歪電力増幅器を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の低位相歪電力増
幅器は、増幅器として機能するソース接地ＦＥＴ（ドレ
イン接地ＦＥＴ）と、増幅作用のある逆位相歪発生器と
して機能するドレイン接地ＦＥＴ（ソース接地ＦＥＴ）
とを組み合わせて構成する。
幅器は、増幅器として機能するソース接地ＦＥＴ（ドレ
イン接地ＦＥＴ）と、増幅作用のある逆位相歪発生器と
して機能するドレイン接地ＦＥＴ（ソース接地ＦＥＴ）
とを組み合わせて構成する。
【００１０】
【作用】本発明では、増幅作用のあるドレイン接地ＦＥ
Ｔ（ソース接地ＦＥＴ）を用いた逆位相歪発生器での位
相遅れ（位相進み）と、ソース接地ＦＥＴ（ドレイン接
地ＦＥＴ）を用いた増幅器での位相進み（位相遅れ）と
を組み合わせることにより、電力増幅器全体の位相歪を
打ち消すことができる。
Ｔ（ソース接地ＦＥＴ）を用いた逆位相歪発生器での位
相遅れ（位相進み）と、ソース接地ＦＥＴ（ドレイン接
地ＦＥＴ）を用いた増幅器での位相進み（位相遅れ）と
を組み合わせることにより、電力増幅器全体の位相歪を
打ち消すことができる。
【００１１】
【実施例】図１は、本発明の低位相歪電力増幅器の第１
実施例の構成を示す（請求項１）。
実施例の構成を示す（請求項１）。
【００１２】図において、１１は入力端子、１２は出力
端子、１３はドレイン接地ＦＥＴ２０を用いた逆位相歪
発生器、１４はソース接地ＦＥＴ２５を用いた増幅器で
あり、逆位相歪発生器１３と増幅器１４が縦続に接続さ
れる。２１，２６は入力整合回路、２２，２７は出力整
合回路、２３，２８はゲートバイアス端子、２４，２９
はドレインバイアス端子である。
端子、１３はドレイン接地ＦＥＴ２０を用いた逆位相歪
発生器、１４はソース接地ＦＥＴ２５を用いた増幅器で
あり、逆位相歪発生器１３と増幅器１４が縦続に接続さ
れる。２１，２６は入力整合回路、２２，２７は出力整
合回路、２３，２８はゲートバイアス端子、２４，２９
はドレインバイアス端子である。
【００１３】なお、逆位相歪発生器１３をソース接地Ｆ
ＥＴを用いた構成とし、増幅器１４をドレイン接地ＦＥ
Ｔを用いた構成としてもよい（請求項２）。以下、図２
〜図６を参照して本構成の動作原理について説明する。
ＥＴを用いた構成とし、増幅器１４をドレイン接地ＦＥ
Ｔを用いた構成としてもよい（請求項２）。以下、図２
〜図６を参照して本構成の動作原理について説明する。
【００１４】図２は、ソース接地ＦＥＴ増幅器とドレイ
ン接地ＦＥＴ増幅器のＡＢ級動作時の入出力特性を示
す。矢印は１dB利得圧縮点を示す。一般に、ソース接地
ＦＥＴ増幅器では入力電力の増加に伴って利得が低下す
るとともに、出力位相が進む方向に変化する。一方、ド
レイン接地ＦＥＴ増幅器では入力電力の増加に伴って利
得が低下するとともに、出力位相が遅れる方向に変化す
る。
ン接地ＦＥＴ増幅器のＡＢ級動作時の入出力特性を示
す。矢印は１dB利得圧縮点を示す。一般に、ソース接地
ＦＥＴ増幅器では入力電力の増加に伴って利得が低下す
るとともに、出力位相が進む方向に変化する。一方、ド
レイン接地ＦＥＴ増幅器では入力電力の増加に伴って利
得が低下するとともに、出力位相が遅れる方向に変化す
る。
【００１５】ここで、ソース接地ＦＥＴ増幅器とドレイ
ン接地ＦＥＴ増幅器で位相歪が逆になる要因を解析的に
説明する。図３は非線形ＦＥＴ等価回路を示す。非線形
素子としては、Ｇdg、Ｃgs、Ｇgs、Ｇd が考えられる。
大信号領域すなわち飽和領域に達した場合には、ドレイ
ン・ゲート間でブレークダウン電流が流れ、ゲートのジ
ョットキー接合において順方向リーク電流が流れるの
で、ＧdgおよびＧgsの増大により位相が変化する。一
方、位相変化が生じはじめる初期段階では、Ｇd および
Ｃgsの増大が特に位相特性に影響を及ぼす。
ン接地ＦＥＴ増幅器で位相歪が逆になる要因を解析的に
説明する。図３は非線形ＦＥＴ等価回路を示す。非線形
素子としては、Ｇdg、Ｃgs、Ｇgs、Ｇd が考えられる。
大信号領域すなわち飽和領域に達した場合には、ドレイ
ン・ゲート間でブレークダウン電流が流れ、ゲートのジ
ョットキー接合において順方向リーク電流が流れるの
で、ＧdgおよびＧgsの増大により位相が変化する。一
方、位相変化が生じはじめる初期段階では、Ｇd および
Ｃgsの増大が特に位相特性に影響を及ぼす。
【００１６】次に、Ｇd およびＣgsの増大による位相変
化について、図４に示す簡略化した等価回路を用いて説
明する。図４(1) はソース接地ＦＥＴの等価回路であ
る。小信号解析を簡単にするために、大信号時にのみ影
響を与えるＧdg，Ｃdg，Ｇgsを省略する。ここでは、入
出力インピーダンスをＺ0 とする。
化について、図４に示す簡略化した等価回路を用いて説
明する。図４(1) はソース接地ＦＥＴの等価回路であ
る。小信号解析を簡単にするために、大信号時にのみ影
響を与えるＧdg，Ｃdg，Ｇgsを省略する。ここでは、入
出力インピーダンスをＺ0 とする。
【００１７】
【数１】
【００１８】となる。また、その位相は、
【００１９】
【数２】
【００２０】となる。ここで、
【００２１】
【数３】
【００２２】とおくと、
【００２３】
【数４】
【００２４】が成り立つ。よって、ソース接地ＦＥＴの
場合には、 Ｇd の増加に応じて位相が進む Ｃgsの増加に応じて位相が遅れる ことがわかる。
場合には、 Ｇd の増加に応じて位相が進む Ｃgsの増加に応じて位相が遅れる ことがわかる。
【００２５】次に、ドレイン接地ＦＥＴについて説明す
る。図４(2) はドレイン接地ＦＥＴの等価回路である。
さらに、解析を簡単にするために、入出力間に直列に入
っており容量値が小さく位相変化にさほど影響を及ぼさ
ないと考えられるＣdsを省略する。
る。図４(2) はドレイン接地ＦＥＴの等価回路である。
さらに、解析を簡単にするために、入出力間に直列に入
っており容量値が小さく位相変化にさほど影響を及ぼさ
ないと考えられるＣdsを省略する。
【００２６】
【数５】
【００２７】となる。また、その位相は、
【００２８】
【数６】
【００２９】となる。ここで、
【００３０】
【数７】
【００３１】とおくと、
【００３２】
【数８】
【００３３】が成り立つ。また、
【００３４】
【数９】
【００３５】であるので、１−ｇmＺ0＜０のとき、
【００３６】
【数１０】
【００３７】となる。ここで、ｆ＝ 1.9ＧHz、Ｃgs＝
1.1ｐＦ、Ｚ0 ＝50Ωのときに、 １−ωＣgsＺ0＝１−2π×1.9×109×1.1×10-12×50≒
0.4 ＞０ となるので、
1.1ｐＦ、Ｚ0 ＝50Ωのときに、 １−ωＣgsＺ0＝１−2π×1.9×109×1.1×10-12×50≒
0.4 ＞０ となるので、
【００３８】
【数１１】
【００３９】が成り立つ。よって、ドレイン接地ＦＥＴ
の場合には、１−ｇmＺ0＜０のとき、 Ｇd の増加に応じて位相が遅れる Ｃgsの増加に応じて位相が遅れる ことがわかる。
の場合には、１−ｇmＺ0＜０のとき、 Ｇd の増加に応じて位相が遅れる Ｃgsの増加に応じて位相が遅れる ことがわかる。
【００４０】以上のことから、Ｇd がソース接地ＦＥＴ
とドレイン接地ＦＥＴで位相の進み遅れが逆になる主な
要因であることがわかる。図５は、ソース接地ＦＥＴと
ドレイン接地ＦＥＴのゲート電圧Ｖgsに対する位相特性
を示す。バイアス点を飽和電流値Idssの１／２から１／
10まで変化させ、１dB利得圧縮点での位相を比較してい
る。ソース接地ＦＥＴでは、Idss／４付近で位相変化が
小さく、Idss／10付近に近くなると位相が大きく進む。
一方、ドレイン接地ＦＥＴでは、Idss／２付近で位相が
遅れ、Idss／10付近に近くなると位相変化が小さくな
る。したがって、ソース接地ＦＥＴでは動作点をIdss／
４付近に設定し、ドレイン接地ＦＥＴでは動作点をIdss
／10付近に設定すると位相歪を低減できる。すなわち、
単体での位相特性の改善には、ソース接地ＦＥＴでは動
作点をIdss／４付近に設定し、ドレイン接地ＦＥＴでは
動作点をIdss／10付近に設定すればよい。
とドレイン接地ＦＥＴで位相の進み遅れが逆になる主な
要因であることがわかる。図５は、ソース接地ＦＥＴと
ドレイン接地ＦＥＴのゲート電圧Ｖgsに対する位相特性
を示す。バイアス点を飽和電流値Idssの１／２から１／
10まで変化させ、１dB利得圧縮点での位相を比較してい
る。ソース接地ＦＥＴでは、Idss／４付近で位相変化が
小さく、Idss／10付近に近くなると位相が大きく進む。
一方、ドレイン接地ＦＥＴでは、Idss／２付近で位相が
遅れ、Idss／10付近に近くなると位相変化が小さくな
る。したがって、ソース接地ＦＥＴでは動作点をIdss／
４付近に設定し、ドレイン接地ＦＥＴでは動作点をIdss
／10付近に設定すると位相歪を低減できる。すなわち、
単体での位相特性の改善には、ソース接地ＦＥＴでは動
作点をIdss／４付近に設定し、ドレイン接地ＦＥＴでは
動作点をIdss／10付近に設定すればよい。
【００４１】このように、ソース接地ＦＥＴとドレイン
接地ＦＥＴの位相変化は互いに逆特性になるので、ドレ
イン接地ＦＥＴとソース接地ＦＥＴを縦続に接続し、動
作点を適切に設定すれば、図６に示すように互いの位相
歪を補償することができる。
接地ＦＥＴの位相変化は互いに逆特性になるので、ドレ
イン接地ＦＥＴとソース接地ＦＥＴを縦続に接続し、動
作点を適切に設定すれば、図６に示すように互いの位相
歪を補償することができる。
【００４２】なお、図６は、前段にドレイン接地ＦＥＴ
を用いた逆位相歪発生器を配置し、後段にソース接地Ｆ
ＥＴを用いた増幅器を配置した構成の位相変化−入力電
力特性を示し、ΔＰは前段ドレイン接地ＦＥＴの利得分
による位相変化のずれを示す。
を用いた逆位相歪発生器を配置し、後段にソース接地Ｆ
ＥＴを用いた増幅器を配置した構成の位相変化−入力電
力特性を示し、ΔＰは前段ドレイン接地ＦＥＴの利得分
による位相変化のずれを示す。
【００４３】したがって、図１に示す構成のように、ド
レイン接地ＦＥＴを用いた逆位相歪発生器１３とソース
接地ＦＥＴを用いた増幅器１４を組み合わせ、各段ごと
の動作点を最適化することにより、電力増幅器全体で位
相歪を補償することができる。この構成では、ともに増
幅作用のあるＦＥＴを組み合わせているので、電力効率
が高くかつモノリシックＩＣ化が容易である。なお、ド
レイン接地ＦＥＴおよびソース接地ＦＥＴを３段以上の
多段構成としても、同様に低位相歪電力増幅器を実現す
ることができる。
レイン接地ＦＥＴを用いた逆位相歪発生器１３とソース
接地ＦＥＴを用いた増幅器１４を組み合わせ、各段ごと
の動作点を最適化することにより、電力増幅器全体で位
相歪を補償することができる。この構成では、ともに増
幅作用のあるＦＥＴを組み合わせているので、電力効率
が高くかつモノリシックＩＣ化が容易である。なお、ド
レイン接地ＦＥＴおよびソース接地ＦＥＴを３段以上の
多段構成としても、同様に低位相歪電力増幅器を実現す
ることができる。
【００４４】図７は、本発明の低位相歪電力増幅器の第
２実施例の構成を示す（請求項３）。図において、１１
は入力端子、１２は出力端子、１３はドレイン接地ＦＥ
Ｔ２０を用いた逆位相歪発生器、１４はソース接地ＦＥ
Ｔ２５を用いた増幅器であり、増幅器１４と逆位相歪発
生器１３が縦続に接続される。
２実施例の構成を示す（請求項３）。図において、１１
は入力端子、１２は出力端子、１３はドレイン接地ＦＥ
Ｔ２０を用いた逆位相歪発生器、１４はソース接地ＦＥ
Ｔ２５を用いた増幅器であり、増幅器１４と逆位相歪発
生器１３が縦続に接続される。
【００４５】なお、増幅器１４をドレイン接地ＦＥＴを
用いた構成とし、逆位相歪発生器１３をソース接地ＦＥ
Ｔを用いた構成としてもよい（請求項４）。本実施例の
構成においても、第１実施例と同様に、ソース接地ＦＥ
Ｔとドレイン接地ＦＥＴの位相変化は互いに逆特性にな
る。したがって、ソース接地ＦＥＴを用いた増幅器とド
レイン接地ＦＥＴを用いた逆位相歪発生器を縦続に接続
し、動作点を適切に設定することにより互いの位相歪を
補償することができる。すなわち、電力増幅器全体で位
相歪を補償することができる。この構成では、ともに増
幅作用のあるＦＥＴを組み合わせているので、電力効率
が高くかつモノリシックＩＣ化が容易である。なお、ソ
ース接地ＦＥＴおよびドレイン接地ＦＥＴを３段以上の
多段構成としても、同様に低位相歪電力増幅器を実現す
ることができる。
用いた構成とし、逆位相歪発生器１３をソース接地ＦＥ
Ｔを用いた構成としてもよい（請求項４）。本実施例の
構成においても、第１実施例と同様に、ソース接地ＦＥ
Ｔとドレイン接地ＦＥＴの位相変化は互いに逆特性にな
る。したがって、ソース接地ＦＥＴを用いた増幅器とド
レイン接地ＦＥＴを用いた逆位相歪発生器を縦続に接続
し、動作点を適切に設定することにより互いの位相歪を
補償することができる。すなわち、電力増幅器全体で位
相歪を補償することができる。この構成では、ともに増
幅作用のあるＦＥＴを組み合わせているので、電力効率
が高くかつモノリシックＩＣ化が容易である。なお、ソ
ース接地ＦＥＴおよびドレイン接地ＦＥＴを３段以上の
多段構成としても、同様に低位相歪電力増幅器を実現す
ることができる。
【００４６】なお、以上示した回路構成は、飽和領域で
動作する電力増幅器だけでなく、大きな位相変化が問題
となる振幅制限回路などにも適用可能である。
動作する電力増幅器だけでなく、大きな位相変化が問題
となる振幅制限回路などにも適用可能である。
【００４７】
【発明の効果】以上説明したように、本発明の低位相歪
電力増幅器は、ソース接地ＦＥＴとドレイン接地ＦＥＴ
とを組み合わせることにより、増幅器全体の位相歪を打
ち消して低位相歪化を実現することができる。これによ
り、多値ＰＳＫ変調波の増幅時に出力端子におけるスペ
クトラムの広がりを小さくでき、隣接チャネルに及ぼす
影響を小さくすることができる。
電力増幅器は、ソース接地ＦＥＴとドレイン接地ＦＥＴ
とを組み合わせることにより、増幅器全体の位相歪を打
ち消して低位相歪化を実現することができる。これによ
り、多値ＰＳＫ変調波の増幅時に出力端子におけるスペ
クトラムの広がりを小さくでき、隣接チャネルに及ぼす
影響を小さくすることができる。
【００４８】また、各ＦＥＴを同一基板上に作製するこ
とができるので、電力増幅器全体のモノリシックＩＣ化
が極めて容易になり、コストを低減することができる。
また、位相歪を抑えることで増幅器のバックオフを小さ
くして飽和領域付近での動作が可能となり、使用時の電
力効率を高めることができる。
とができるので、電力増幅器全体のモノリシックＩＣ化
が極めて容易になり、コストを低減することができる。
また、位相歪を抑えることで増幅器のバックオフを小さ
くして飽和領域付近での動作が可能となり、使用時の電
力効率を高めることができる。
【図１】本発明の低位相歪電力増幅器の第１実施例の構
成を示す図。
成を示す図。
【図２】ソース接地ＦＥＴ増幅器とドレイン接地ＦＥＴ
増幅器の入出力特性を示す図。
増幅器の入出力特性を示す図。
【図３】非線形ＦＥＴ等価回路を示す図。
【図４】ソース接地ＦＥＴおよびドレイン接地ＦＥＴの
等価回路を示す図。
等価回路を示す図。
【図５】ソース接地ＦＥＴとドレイン接地ＦＥＴのゲー
ト電圧Ｖgsに対する位相特性を示す図。
ト電圧Ｖgsに対する位相特性を示す図。
【図６】前段ドレイン接地ＦＥＴ、後段ソース接地ＦＥ
Ｔ構成の位相変化−入力電力特性を示す図。
Ｔ構成の位相変化−入力電力特性を示す図。
【図７】本発明の低位相歪電力増幅器の第２実施例の構
成を示す図。
成を示す図。
【図８】低歪化を図った従来の電力増幅器の構成を示す
図。
図。
【図９】低歪化を図った従来の電力増幅器の構成を示す
図。
図。
１１ 入力端子
１２ 出力端子
１３ 逆位相歪発生器
１４ 増幅器
２０ ドレイン接地ＦＥＴ
２１，２６ 入力整合回路
２２，２７ 出力整合回路
２３，２８ ゲートバイアス端子
２４，２９ ドレインバイアス端子
２５ ソース接地ＦＥＴ
３１ 電力増幅器
３２ 位相歪補償回路
３３ レベル調整用アッテネータ
３４ 逆位相歪発生器
４１ 入力端子
４２ 出力端子
４３ ソース接地ＦＥＴ
４４ 入力整合回路
４５ 出力整合回路
４６ ゲートバイアス端子
４７ ドレインバイアス端子
４８ 非線形抵抗
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭60−165109（ＪＰ，Ａ)
特開 昭60−157305（ＪＰ，Ａ)
特開 平５−235646（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 1/00 - 3/72
Claims (4)
- 【請求項１】 ＡＢ級動作をするソース接地ＦＥＴを用
いた増幅器の前段にドレイン接地ＦＥＴを用いた逆位相
歪発生器を接続した低位相歪電力増幅器において、 前記増幅器と前記逆位相歪発生器は同一基板上にモノリ
シックに集積化され、 前記ソース接地ＦＥＴおよび前記ドレイン接地ＦＥＴ
は、出力位相−入力電力特性における１ｄＢ利得圧縮点
での出力位相の変化をバイアス点に依存して互いに正負
逆方向に変化させる非線形コンダクタンスをドレイン−
ソース間に有し、 前記増幅器は、前記１ｄＢ利得圧縮点
での電力効率が概ね最大となるように前記ソース接地Ｆ
ＥＴのバイアス点が飽和ドレイン電流の１／４から１／
10の範囲内で予め設定され、 前記逆位相歪発生器は、前記非線形コンダクタンスを制
御して、前記１ｄＢ利得圧縮点での出力位相の変化が概
ね零となるように前記ドレイン接地ＦＥＴのバイアス点
が飽和ドレイン電流の１／２から１／10の範囲内で予め
設定された ことを特徴とするモノリシック集積化低位相
歪電力増幅器。 - 【請求項２】 ＡＢ級動作をするドレイン接地ＦＥＴを
用いた増幅器の前段にソース接地ＦＥＴを用いた逆位相
歪発生器を接続した低位相歪電力増幅器において、 前記増幅器と前記逆位相歪発生器は同一基板上にモノリ
シックに集積化され、 前記ソース接地ＦＥＴおよび前記ドレイン接地ＦＥＴ
は、出力位相−入力電力特性における１ｄＢ利得圧縮点
での出力位相の変化をバイアス点に依存して互いに正負
逆方向に変化させる非線形コンダクタンスをドレイン−
ソース間に有し、 前記増幅器は、前記１ｄＢ利得圧縮点での電力効率が概
ね最大となるように前記ドレイン接地ＦＥＴのバイアス
点が飽和ドレイン電流の１／２から１／10の範囲内で予
め設定され、 前記逆位相歪発生器は、前記非線形コンダクタンスを制
御して、前記１ｄＢ利得圧縮点での出力位相の変化が概
ね零となるように前記ソース接地ＦＥＴのバイアス点が
飽和ドレイン電流の１／４から１／10の範囲内で予め設
定された ことを特徴とするモノリシック集積化低位相歪
電力増幅器。 - 【請求項３】 ＡＢ級動作をするソース接地ＦＥＴを用
いた増幅器の後段にドレイン接地ＦＥＴを用いた逆位相
歪発生器を接続した低位相歪電力増幅器において、 前記増幅器と前記逆位相歪発生器は同一基板上にモノリ
シックに集積化され、 前記ソース接地ＦＥＴおよび前記ドレイン接地ＦＥＴ
は、出力位相−入力電力特性における１ｄＢ利得圧縮点
での出力位相の変化をバイアス点に依存して互いに正負
逆方向に変化させる非線形コンダクタンスをドレイン−
ソース間に有し、 前記増幅器は、前記１ｄＢ利得圧縮点での電力効率が概
ね最大となるように前記ソース接地ＦＥＴのバイアス点
が飽和ドレイン電流の１／４から１／10の範囲内で予め
設定され、 前記逆位相歪発生器は、前記非線形コンダクタンスを制
御して、前記１ｄＢ利得圧縮点での出力位相の変化が概
ね零となるように前記ドレイン接地ＦＥＴのバイアス点
が飽和ドレイン電流の１／２から１／10の範囲内で予め
設定された ことを特徴とするモノリシック集積化低位相
歪電力増幅器。 - 【請求項４】 ＡＢ級動作をするドレイン接地ＦＥＴを
用いた増幅器の後段にソース接地ＦＥＴを用いた逆位相
歪発生器を接続した低位相歪電力増幅器において、 前記増幅器と前記逆位相歪発生器は同一基板上にモノリ
シックに集積化され、 前記ソース接地ＦＥＴおよび前記ドレイン接地ＦＥＴ
は、出力位相−入力電力特性における１ｄＢ利得圧縮点
での出力位相の変化をバイアス点に依存して互いに正負
逆方向に変化させる非線形コンダクタンスをドレイン−
ソース間に有し、 前記増幅器は、前記１ｄＢ利得圧縮点での電力効率が概
ね最大となるように前記ドレイン接地ＦＥＴのバイアス
点が飽和ドレイン電流の１／２から１／10の範囲内で予
め設定され、 前記逆位相歪発生器は、前記非線形コンダクタンスを制
御して、前記１ｄＢ利得圧縮点での出力位相の変化が概
ね零となるように前記ソース接地ＦＥＴのバイアス点が
飽和ドレイン電流の１／４から１／10の範囲内で予め設
定された ことを特徴とするモノリシック集積化低位相歪
電力増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21912294A JP3393518B2 (ja) | 1994-09-13 | 1994-09-13 | モノリシック集積化低位相歪電力増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21912294A JP3393518B2 (ja) | 1994-09-13 | 1994-09-13 | モノリシック集積化低位相歪電力増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0884027A JPH0884027A (ja) | 1996-03-26 |
| JP3393518B2 true JP3393518B2 (ja) | 2003-04-07 |
Family
ID=16730593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21912294A Expired - Fee Related JP3393518B2 (ja) | 1994-09-13 | 1994-09-13 | モノリシック集積化低位相歪電力増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3393518B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7768345B2 (en) | 2004-01-05 | 2010-08-03 | Nec Corporation | Amplifier |
-
1994
- 1994-09-13 JP JP21912294A patent/JP3393518B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0884027A (ja) | 1996-03-26 |
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