JP3393517B2 - モノリシック集積化低位相歪電力増幅器 - Google Patents
モノリシック集積化低位相歪電力増幅器Info
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- JP3393517B2 JP3393517B2 JP21912194A JP21912194A JP3393517B2 JP 3393517 B2 JP3393517 B2 JP 3393517B2 JP 21912194 A JP21912194 A JP 21912194A JP 21912194 A JP21912194 A JP 21912194A JP 3393517 B2 JP3393517 B2 JP 3393517B2
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Description
【０００１】
【産業上の利用分野】本発明は、例えば携帯電話機など
の無線通信装置において、帯域制限されたディジタル信
号の変調波を低位相歪で高効率に増幅する低位相歪電力
増幅器に関する。
の無線通信装置において、帯域制限されたディジタル信
号の変調波を低位相歪で高効率に増幅する低位相歪電力
増幅器に関する。
【０００２】
【従来の技術】携帯電話機などに使用されている多値Ｐ
ＳＫ変調ディジタル方式の無線通信装置では、送信用電
力増幅器の高出力・高効率化および低歪化が要求されて
いる。無線通信装置の低歪化は、増幅器のＡ級動作によ
り実現するのが簡単である。しかし、Ａ級動作は、直流
入力からマイクロ波出力への変換効率が悪い。そこで、
高効率が要求される電池駆動の携帯電話機などではＡＢ
級動作が主流になっている。
ＳＫ変調ディジタル方式の無線通信装置では、送信用電
力増幅器の高出力・高効率化および低歪化が要求されて
いる。無線通信装置の低歪化は、増幅器のＡ級動作によ
り実現するのが簡単である。しかし、Ａ級動作は、直流
入力からマイクロ波出力への変換効率が悪い。そこで、
高効率が要求される電池駆動の携帯電話機などではＡＢ
級動作が主流になっている。
【０００３】ところが、ＡＢ級動作のＦＥＴ増幅器で
は、入力電力に対する出力位相が大きく変化することが
わかっている。このような増幅器で多値ＰＳＫ変調波を
増幅すると出力信号スペクトラムが広がり、隣接チャネ
ルへ妨害を与えてしまう。そこで、図８に示すように、
ＦＥＴを用いた電力増幅器３１の前段にプリディストー
ション型の位相歪補償回路３２を接続し、そこで逆方向
の位相を発生させて位相歪を打ち消す構成が考えられて
いる（小倉、「Ｓi-バイポーラトランジスタを用いた簡
易型リニアライザ」、1993年電子情報通信学会春季大
会、No.C-73 ）。
は、入力電力に対する出力位相が大きく変化することが
わかっている。このような増幅器で多値ＰＳＫ変調波を
増幅すると出力信号スペクトラムが広がり、隣接チャネ
ルへ妨害を与えてしまう。そこで、図８に示すように、
ＦＥＴを用いた電力増幅器３１の前段にプリディストー
ション型の位相歪補償回路３２を接続し、そこで逆方向
の位相を発生させて位相歪を打ち消す構成が考えられて
いる（小倉、「Ｓi-バイポーラトランジスタを用いた簡
易型リニアライザ」、1993年電子情報通信学会春季大
会、No.C-73 ）。
【０００４】この位相歪補償回路３２は、レベル調整用
アッテネータ３３とＳi バイポーラトランジスタを用い
た逆位相歪発生器３４により構成される。ＦＥＴを用い
た電力増幅器３１は、入力電力の増加に伴って通過位相
が進む特性を有する。一方、Ｓi バイポーラトランジス
タを用いた逆位相歪発生器３４は入力電力の増加に伴っ
て通過位相が遅れる特性であり、ＦＥＴを用いた電力増
幅器３１で発生する位相歪と逆の位相歪をあらかじめ入
力信号に与えて注入することにより不要な位相歪を打ち
消す構成になっている。しかし、このような位相歪補償
回路３２はＳiバイポーラトランジスタを用いているの
で、ＦＥＴを用いた電力増幅器３１とのモノリシックＩ
Ｃ化が困難であった。
アッテネータ３３とＳi バイポーラトランジスタを用い
た逆位相歪発生器３４により構成される。ＦＥＴを用い
た電力増幅器３１は、入力電力の増加に伴って通過位相
が進む特性を有する。一方、Ｓi バイポーラトランジス
タを用いた逆位相歪発生器３４は入力電力の増加に伴っ
て通過位相が遅れる特性であり、ＦＥＴを用いた電力増
幅器３１で発生する位相歪と逆の位相歪をあらかじめ入
力信号に与えて注入することにより不要な位相歪を打ち
消す構成になっている。しかし、このような位相歪補償
回路３２はＳiバイポーラトランジスタを用いているの
で、ＦＥＴを用いた電力増幅器３１とのモノリシックＩ
Ｃ化が困難であった。
【０００５】図９は、低位相歪化を図った従来の電力増
幅器の構成を示す（特開平５−１５２８７７号）。図に
おいて、４１は入力端子、４２は出力端子、４３はソー
ス接地ＦＥＴ、４４は入力整合回路、４５は出力整合回
路、４６はＦＥＴのゲートバイアス端子、４７はＦＥＴ
のドレインバイアス端子、４８は非線形抵抗である。
幅器の構成を示す（特開平５−１５２８７７号）。図に
おいて、４１は入力端子、４２は出力端子、４３はソー
ス接地ＦＥＴ、４４は入力整合回路、４５は出力整合回
路、４６はＦＥＴのゲートバイアス端子、４７はＦＥＴ
のドレインバイアス端子、４８は非線形抵抗である。
【０００６】本構成は、ソース接地ＦＥＴ増幅器の利得
低下によるドレインコンダクタンスＧd の増大により位
相が進み、ドレイン・ゲート間コンダクタンスＧdgの増
大により位相が遅れることに着目したものである。すな
わち、位相変化を打ち消すように端子電圧に応じて変化
する非線形抵抗４８をドレイン・ゲート間に挿入するこ
とにより、ＦＥＴ増幅器の位相変化を小さくする構成に
なっている。しかし、このような電力増幅器では、非線
形抵抗４８のような特別な制御素子を用いているので、
最適なＧdgを作りだすための調整が困難であり、さらに
それを能動的に制御するには特別な周辺回路が必要であ
った。
低下によるドレインコンダクタンスＧd の増大により位
相が進み、ドレイン・ゲート間コンダクタンスＧdgの増
大により位相が遅れることに着目したものである。すな
わち、位相変化を打ち消すように端子電圧に応じて変化
する非線形抵抗４８をドレイン・ゲート間に挿入するこ
とにより、ＦＥＴ増幅器の位相変化を小さくする構成に
なっている。しかし、このような電力増幅器では、非線
形抵抗４８のような特別な制御素子を用いているので、
最適なＧdgを作りだすための調整が困難であり、さらに
それを能動的に制御するには特別な周辺回路が必要であ
った。
【０００７】
【発明が解決しようとする課題】従来の電力増幅器にお
いて、位相歪を抑えるためにＡ級動作で使用すれば電力
効率が悪くなる。また、ＡＢ級動作時の位相歪を補償す
るために従来の位相歪補償回路を付加すれば、モノリシ
ックＩＣ化が困難なために装置コストが高くなる。ま
た、非線形抵抗を用いた構成においても、ドレイン・ゲ
ート間に負帰還がかかるので利得が小さくなり、高出力
・高効率化が望めなかった。
いて、位相歪を抑えるためにＡ級動作で使用すれば電力
効率が悪くなる。また、ＡＢ級動作時の位相歪を補償す
るために従来の位相歪補償回路を付加すれば、モノリシ
ックＩＣ化が困難なために装置コストが高くなる。ま
た、非線形抵抗を用いた構成においても、ドレイン・ゲ
ート間に負帰還がかかるので利得が小さくなり、高出力
・高効率化が望めなかった。
【０００８】本発明は、特別な付加回路を用いずにＦＥ
Ｔ増幅器の入力電力に対する位相変化が小さく、電力効
率がよく、モノリシックＩＣ化が容易で低コストな低位
相歪電力増幅器を提供することを目的とする。
Ｔ増幅器の入力電力に対する位相変化が小さく、電力効
率がよく、モノリシックＩＣ化が容易で低コストな低位
相歪電力増幅器を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の低位相歪電力増
幅器は、増幅器として機能するソース接地ＦＥＴと、ゲ
ート接地ＦＥＴまたはドレイン接地ＦＥＴとを並列に接
続して構成する。
幅器は、増幅器として機能するソース接地ＦＥＴと、ゲ
ート接地ＦＥＴまたはドレイン接地ＦＥＴとを並列に接
続して構成する。
【００１０】
【作用】本発明では、ソース接地ＦＥＴを用いた増幅器
での位相進みと、ゲート接地ＦＥＴまたはドレイン接地
ＦＥＴを用いた増幅器での位相遅れとを組み合わせるこ
とにより、電力増幅器全体の位相歪を打ち消すことがで
きる。
での位相進みと、ゲート接地ＦＥＴまたはドレイン接地
ＦＥＴを用いた増幅器での位相遅れとを組み合わせるこ
とにより、電力増幅器全体の位相歪を打ち消すことがで
きる。
【００１１】
【実施例】図１は、本発明の低位相歪電力増幅器の第１
実施例の構成を示す（請求項１）。
実施例の構成を示す（請求項１）。
【００１２】図において、１１は入力端子、１２は出力
端子、１３はゲート接地ＦＥＴを用いた増幅器、１４は
ソース接地ＦＥＴを用いた増幅器、１５は分配器、１６
は合成器、１７は位相器であり、増幅器１３と増幅器１
４が並列に接続される。
端子、１３はゲート接地ＦＥＴを用いた増幅器、１４は
ソース接地ＦＥＴを用いた増幅器、１５は分配器、１６
は合成器、１７は位相器であり、増幅器１３と増幅器１
４が並列に接続される。
【００１３】入力端子１１から入力された信号は、分配
器１５で増幅器１３と増幅器１４に分配され、それぞれ
増幅されて逆位相歪をもつ信号となる。位相器１７は、
同相増幅するゲート接地ＦＥＴを用いた増幅器１３と、
逆相増幅するソース接地ＦＥＴを用いた増幅器１４との
位相を調整するものであり、ここでは増幅器１３の入力
側に接続されているが、増幅器１３の出力側あるいは増
幅器１４側でもよい。逆位相歪をもつ信号は合成器１６
で合成され、位相歪が打ち消されて出力端子１２から出
力される。なお、分配器１５および合成器１６での分配
・合成比率は、必ずしも１：１である必要はない。
器１５で増幅器１３と増幅器１４に分配され、それぞれ
増幅されて逆位相歪をもつ信号となる。位相器１７は、
同相増幅するゲート接地ＦＥＴを用いた増幅器１３と、
逆相増幅するソース接地ＦＥＴを用いた増幅器１４との
位相を調整するものであり、ここでは増幅器１３の入力
側に接続されているが、増幅器１３の出力側あるいは増
幅器１４側でもよい。逆位相歪をもつ信号は合成器１６
で合成され、位相歪が打ち消されて出力端子１２から出
力される。なお、分配器１５および合成器１６での分配
・合成比率は、必ずしも１：１である必要はない。
【００１４】また、ゲート接地ＦＥＴを用いた増幅器１
３をドレイン接地ＦＥＴを用いた構成に代えてもよい。
以下、図２〜図４を参照して本構成の動作原理について
説明する。
３をドレイン接地ＦＥＴを用いた構成に代えてもよい。
以下、図２〜図４を参照して本構成の動作原理について
説明する。
【００１５】図２は、ソース接地ＦＥＴ増幅器、ゲート
接地ＦＥＴ増幅器、ドレイン接地ＦＥＴ増幅器のＡＢ級
動作時の入出力特性を示す。矢印は１dB利得圧縮点を示
す。一般に、ソース接地ＦＥＴ増幅器では入力電力の増
加に伴って利得が低下するとともに、出力位相が進む方
向に変化する。一方、ゲート接地ＦＥＴまたはドレイン
接地ＦＥＴ増幅器では、入力電力の増加に伴って利得が
低下するとともに、出力位相が遅れる方向に変化する。
接地ＦＥＴ増幅器、ドレイン接地ＦＥＴ増幅器のＡＢ級
動作時の入出力特性を示す。矢印は１dB利得圧縮点を示
す。一般に、ソース接地ＦＥＴ増幅器では入力電力の増
加に伴って利得が低下するとともに、出力位相が進む方
向に変化する。一方、ゲート接地ＦＥＴまたはドレイン
接地ＦＥＴ増幅器では、入力電力の増加に伴って利得が
低下するとともに、出力位相が遅れる方向に変化する。
【００１６】図３は、ソース接地ＦＥＴ、ゲート接地Ｆ
ＥＴ、ドレイン接地ＦＥＴのゲート電圧Ｖgsに対する位
相特性を示す。ここではバイアス点を飽和電流値Idssの
１／２から１／10まで変化させ、１dB利得圧縮点での位
相を比較している。ソース接地ＦＥＴでは、Idss／４付
近で位相変化が小さく、Idss／10付近に近くなると位相
が大きく進む。一方、ゲート接地ＦＥＴまたはドレイン
接地ＦＥＴでは、Idss／４付近で位相が遅れ、Idss／10
付近に近くなると位相変化が小さくなる。したがって、
ソース接地ＦＥＴでは動作点をIdss／４付近に設定し、
ゲート接地ＦＥＴまたはドレイン接地ＦＥＴでは、動作
点をIdss／10付近に設定すると位相歪を低減できる。す
なわち、単体での位相特性の改善には、ソース接地ＦＥ
Ｔでは動作点をIdss／４付近に設定し、ゲート接地ＦＥ
Ｔまたはドレイン接地ＦＥＴでは動作点をIdss／10付近
に設定すればよい。
ＥＴ、ドレイン接地ＦＥＴのゲート電圧Ｖgsに対する位
相特性を示す。ここではバイアス点を飽和電流値Idssの
１／２から１／10まで変化させ、１dB利得圧縮点での位
相を比較している。ソース接地ＦＥＴでは、Idss／４付
近で位相変化が小さく、Idss／10付近に近くなると位相
が大きく進む。一方、ゲート接地ＦＥＴまたはドレイン
接地ＦＥＴでは、Idss／４付近で位相が遅れ、Idss／10
付近に近くなると位相変化が小さくなる。したがって、
ソース接地ＦＥＴでは動作点をIdss／４付近に設定し、
ゲート接地ＦＥＴまたはドレイン接地ＦＥＴでは、動作
点をIdss／10付近に設定すると位相歪を低減できる。す
なわち、単体での位相特性の改善には、ソース接地ＦＥ
Ｔでは動作点をIdss／４付近に設定し、ゲート接地ＦＥ
Ｔまたはドレイン接地ＦＥＴでは動作点をIdss／10付近
に設定すればよい。
【００１７】このように、ソース接地ＦＥＴと、ゲート
接地ＦＥＴまたはドレイン接地ＦＥＴの位相変化は互い
に逆特性になるので、ソース接地ＦＥＴとゲート接地Ｆ
ＥＴまたはドレイン接地ＦＥＴを並列に接続して動作点
を適切に設定すれば、図４に示すように互いの位相歪を
補償することができる。
接地ＦＥＴまたはドレイン接地ＦＥＴの位相変化は互い
に逆特性になるので、ソース接地ＦＥＴとゲート接地Ｆ
ＥＴまたはドレイン接地ＦＥＴを並列に接続して動作点
を適切に設定すれば、図４に示すように互いの位相歪を
補償することができる。
【００１８】したがって、図１に示す構成のように、ゲ
ート接地ＦＥＴを用いた増幅器１３とソース接地ＦＥＴ
を用いた増幅器１４を組み合わせ、動作点を最適化する
ことにより、電力増幅器全体で位相歪を補償することが
できる。この並列構成では、ともに増幅作用のあるＦＥ
Ｔを組み合わせているので、電力効率が高くかつモノリ
シックＩＣ化が容易である。
ート接地ＦＥＴを用いた増幅器１３とソース接地ＦＥＴ
を用いた増幅器１４を組み合わせ、動作点を最適化する
ことにより、電力増幅器全体で位相歪を補償することが
できる。この並列構成では、ともに増幅作用のあるＦＥ
Ｔを組み合わせているので、電力効率が高くかつモノリ
シックＩＣ化が容易である。
【００１９】図５は、本発明の低位相歪電力増幅器の第
２実施例の構成を示す。本実施例は、第１実施例の構成
において、ゲート接地ＦＥＴを用いた増幅器１３の利得
を補うために、増幅器１３の前段に線形増幅器１８を接
続したことを特徴とする。線形増幅器１８は、増幅器１
３の後段に接続してもよい。なお、本実施例では、位相
器１７をソース接地ＦＥＴを用いた増幅器１４の前段に
配置している。また、ゲート接地ＦＥＴを用いた増幅器
１３をドレイン接地ＦＥＴを用いた構成に代えることが
できる。
２実施例の構成を示す。本実施例は、第１実施例の構成
において、ゲート接地ＦＥＴを用いた増幅器１３の利得
を補うために、増幅器１３の前段に線形増幅器１８を接
続したことを特徴とする。線形増幅器１８は、増幅器１
３の後段に接続してもよい。なお、本実施例では、位相
器１７をソース接地ＦＥＴを用いた増幅器１４の前段に
配置している。また、ゲート接地ＦＥＴを用いた増幅器
１３をドレイン接地ＦＥＴを用いた構成に代えることが
できる。
【００２０】図６は、本発明の低位相歪電力増幅器の第
３実施例の構成を示す。本実施例は、第２実施例の線形
増幅器１８とゲート接地ＦＥＴを用いた増幅器１３に代
えて、カスコード型ＦＥＴ１９を用いたことを特徴とす
る。
３実施例の構成を示す。本実施例は、第２実施例の線形
増幅器１８とゲート接地ＦＥＴを用いた増幅器１３に代
えて、カスコード型ＦＥＴ１９を用いたことを特徴とす
る。
【００２１】カスコード型ＦＥＴ１９は、前段のソース
接地ＦＥＴ２１のドレイン端子と後段のゲート接地ＦＥ
Ｔ２２のソース端子がカスコード接続される。ソース接
地ＦＥＴ２１のゲート端子（Ｖg ）、ゲート接地ＦＥＴ
２２のゲート端子（Ｖc ）とドレイン端子（Ｖd ）に電
力を供給するバイアス回路を有する。入力信号は前段の
ソース接地ＦＥＴ２１のゲート端子に入力され、後段の
ゲート接地ＦＥＴ２２のドレイン端子から出力信号が取
り出される構成になっている。
接地ＦＥＴ２１のドレイン端子と後段のゲート接地ＦＥ
Ｔ２２のソース端子がカスコード接続される。ソース接
地ＦＥＴ２１のゲート端子（Ｖg ）、ゲート接地ＦＥＴ
２２のゲート端子（Ｖc ）とドレイン端子（Ｖd ）に電
力を供給するバイアス回路を有する。入力信号は前段の
ソース接地ＦＥＴ２１のゲート端子に入力され、後段の
ゲート接地ＦＥＴ２２のドレイン端子から出力信号が取
り出される構成になっている。
【００２２】図７は、カスコード型ＦＥＴ１９のソース
接地ＦＥＴ２１のゲート電圧（Ｖg)と、ゲート接地ＦＥ
Ｔ２２のゲート電圧（Ｖc ）を変化させたときの１dB利
得圧縮点での出力位相を示す。カスコード型ＦＥＴ１９
は、ゲート接地ＦＥＴと同じように入力電力の増加に伴
って利得が低下するとともに、出力位相が遅れる方向に
変化する。この場合、各ＦＥＴともにゲート電圧を負の
方向にすると、位相が小さくなることがわかる。ゲート
電圧Ｖg,Ｖc を変化させることは、両者の電圧配分を変
化させることと等価であり、前段の印加電圧が後段の印
加電圧よりも小さいときに高出力・高効率となる。
接地ＦＥＴ２１のゲート電圧（Ｖg)と、ゲート接地ＦＥ
Ｔ２２のゲート電圧（Ｖc ）を変化させたときの１dB利
得圧縮点での出力位相を示す。カスコード型ＦＥＴ１９
は、ゲート接地ＦＥＴと同じように入力電力の増加に伴
って利得が低下するとともに、出力位相が遅れる方向に
変化する。この場合、各ＦＥＴともにゲート電圧を負の
方向にすると、位相が小さくなることがわかる。ゲート
電圧Ｖg,Ｖc を変化させることは、両者の電圧配分を変
化させることと等価であり、前段の印加電圧が後段の印
加電圧よりも小さいときに高出力・高効率となる。
【００２３】なお、以上示した回路構成は、飽和領域で
動作する電力増幅器だけでなく、大きな位相変化が問題
となる振幅制限回路などにも適用可能である。
動作する電力増幅器だけでなく、大きな位相変化が問題
となる振幅制限回路などにも適用可能である。
【００２４】
【発明の効果】以上説明したように、本発明の低位相歪
電力増幅器は、ソース接地ＦＥＴとゲート接地ＦＥＴま
たはドレイン接地ＦＥＴとを組み合わせることにより、
増幅器全体の位相歪を打ち消して低位相歪化を実現する
ことができる。これにより、多値ＰＳＫ変調波の増幅時
に出力端子におけるスペクトラムの広がりを小さくで
き、隣接チャネルに及ぼす影響を小さくすることができ
る。
電力増幅器は、ソース接地ＦＥＴとゲート接地ＦＥＴま
たはドレイン接地ＦＥＴとを組み合わせることにより、
増幅器全体の位相歪を打ち消して低位相歪化を実現する
ことができる。これにより、多値ＰＳＫ変調波の増幅時
に出力端子におけるスペクトラムの広がりを小さくで
き、隣接チャネルに及ぼす影響を小さくすることができ
る。
【００２５】また、各ＦＥＴを同一基板上に作製するこ
とができるので、電力増幅器全体のモノリシックＩＣ化
が極めて容易になり、コストを低減することができる。
また、位相歪を抑えることで増幅器のバックオフを小さ
くして飽和領域付近での動作が可能となり、使用時の電
力効率を高めることができる。
とができるので、電力増幅器全体のモノリシックＩＣ化
が極めて容易になり、コストを低減することができる。
また、位相歪を抑えることで増幅器のバックオフを小さ
くして飽和領域付近での動作が可能となり、使用時の電
力効率を高めることができる。
【図１】本発明の低位相歪電力増幅器の第１実施例の構
成を示す図。
成を示す図。
【図２】ソース接地ＦＥＴ増幅器、ゲート接地ＦＥＴ増
幅器、ドレイン接地ＦＥＴ増幅器の入出力特性を示す
図。
幅器、ドレイン接地ＦＥＴ増幅器の入出力特性を示す
図。
【図３】ソース接地ＦＥＴ、ゲート接地ＦＥＴ、ドレイ
ン接地ＦＥＴのゲート電圧Ｖgsに対する位相特性を示す
図。
ン接地ＦＥＴのゲート電圧Ｖgsに対する位相特性を示す
図。
【図４】並列接続構成における入出力特性を示す図。
【図５】本発明の低位相歪電力増幅器の第２実施例の構
成を示す図。
成を示す図。
【図６】本発明の低位相歪電力増幅器の第３実施例の構
成を示す図。
成を示す図。
【図７】カスコード型ＦＥＴのゲート電圧Ｖg に対する
位相特性を示す図。
位相特性を示す図。
【図８】低歪化を図った従来の電力増幅器の構成を示す
図。
図。
【図９】低歪化を図った従来の電力増幅器の構成を示す
図。
図。
１１ 入力端子
１２ 出力端子
１３ ゲート接地ＦＥＴを用いた増幅器
１４ ソース接地ＦＥＴを用いた増幅器
１５ 分配器
１６ 合成器
１７ 位相器
１８ 線形増幅器
１９ カスコード型ＦＥＴ
２１ ソース接地ＦＥＴ
２２ ゲート接地ＦＥＴ
３１ 電力増幅器
３２ 位相歪補償回路
３３ レベル調整用アッテネータ
３４ 逆位相歪発生器
４１ 入力端子
４２ 出力端子
４３ ソース接地ＦＥＴ
４４ 入力整合回路
４５ 出力整合回路
４６ ゲートバイアス端子
４７ ドレインバイアス端子
４８ 非線形抵抗
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭60−59805（ＪＰ，Ａ)
特開 昭60−157305（ＪＰ，Ａ)
特開 平５−235646（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 1/00 - 3/72
Claims (3)
- 【請求項１】 ＡＢ級動作をするソース接地ＦＥＴを用
いた第１の増幅器と、ＡＢ級動作をする ゲート接地ＦＥＴあるいはドレイン接
地ＦＥＴを用いた第２の増幅器と、入力端子から入力する入力信号を前記第１の増幅器と前
記第２の増幅器に分配する分配器と、 前記第１の増幅器と前記第２の増幅器の出力信号を合成
して出力端子に出力する合成器と、 前記第１の増幅器の前後または前記第２の増幅器の前後
のいずれかに挿入され、分配合成された信号の経路長が
等しくなるように調整する位相器とを備えた低位相歪電
力増幅器において、 前記第１の増幅器と前記第２の増幅器は同一基板上にモ
ノリシックに集積化され、 前記ソース接地ＦＥＴおよび前記ゲート接地ＦＥＴある
いは前記ドレイン接地ＦＥＴは、出力位相−入力電力特
性における１ｄＢ利得圧縮点での出力位相の変化をバイ
アス点に依存して互いに正負逆方向に変化させる非線形
コンダクタンスをドレイン−ソース間に有し、 前記第１の増幅器は、前記１ｄＢ利得圧縮点での電力効
率が概ね最大となるように前記ソース接地ＦＥＴのバイ
アス点が飽和ドレイン電流の１／４から１／10の範囲内
で予め設定され、 前記第２の増幅器は、前記非線形コンダクタンスを制御
して、前記１ｄＢ利得圧縮点での出力位相の変化が概ね
零となるように前記ゲート接地ＦＥＴあるいは前記ドレ
イン接地ＦＥＴのバイアス点が飽和ドレイン電流の１／
２から１／10の範囲内で予め設定された ことを特徴とす
るモノリシック集積化低位相歪電力増幅器。 - 【請求項２】 請求項１に記載のモノリシック集積化低
位相歪電力増幅器において、 前記第２の増幅器の前後いずれかに、前記第１の増幅器
と同等の出力を得るた めの線形増幅器が挿入された こと
を特徴とするモノリシック集積化低位相歪電力増幅器。 - 【請求項３】 請求項２に記載のモノリシック集積化低
位相歪電力増幅器において、 前記線形増幅器と前記第２の増幅器の組み合わせに代え
て、カスコード型ＦＥＴを用いて増幅器を構成すること
を特徴とするモノリシック集積化低位相歪電力増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21912194A JP3393517B2 (ja) | 1994-09-13 | 1994-09-13 | モノリシック集積化低位相歪電力増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21912194A JP3393517B2 (ja) | 1994-09-13 | 1994-09-13 | モノリシック集積化低位相歪電力増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0884026A JPH0884026A (ja) | 1996-03-26 |
| JP3393517B2 true JP3393517B2 (ja) | 2003-04-07 |
Family
ID=16730579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21912194A Expired - Fee Related JP3393517B2 (ja) | 1994-09-13 | 1994-09-13 | モノリシック集積化低位相歪電力増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3393517B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007259253A (ja) | 2006-03-24 | 2007-10-04 | Sharp Corp | 電力増幅器 |
-
1994
- 1994-09-13 JP JP21912194A patent/JP3393517B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0884026A (ja) | 1996-03-26 |
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