JP3395068B2 - モノリシック集積化ｆｅｔ電力増幅器 - Google Patents
モノリシック集積化ｆｅｔ電力増幅器Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、無線通信装置におい
て、帯域制限されたディジタル信号の変調波を低位相歪
で高効率に増幅するＦＥＴ電力増幅器に関する。 【０００２】 【従来の技術】多値ＰＳＫ変調ディジタル方式を採用し
た無線通信装置では、送信用電力増幅器の高出力・高効
率化および低歪化が要求されている。これに応えるもの
として、ソース接地ＦＥＴとゲート接地ＦＥＴとをカス
コード接続したＦＥＴ電力増幅器がある。 【０００３】図７は、従来のカスコード接続ＦＥＴ電力
増幅器の構成を示す。図において、前段のソース接地Ｆ
ＥＴ２１のドレイン端子と後段のゲート接地ＦＥＴ２２
のソース端子がカスコード接続される。ソース接地ＦＥ
Ｔ２１とゲート接地ＦＥＴ２２のゲート幅は同じであ
る。ソース接地ＦＥＴ２１のゲート端子（Ｖg ）、ゲー
ト接地ＦＥＴ２２のゲート端子（Ｖc ）とドレイン端子
（Ｖd ）に電力を供給するバイアス回路を有する。入力
信号は前段のソース接地ＦＥＴ２１のゲート端子に入力
され、後段のゲート接地ＦＥＴ２２のドレイン端子から
出力信号が取り出される構成になっている。 【０００４】ここで、ソース接地ＦＥＴ２１とゲート接
地ＦＥＴ２２に流れる電流量が常に同じになることを考
慮すれば、同一の大きさのゲート幅のＦＥＴを組み合わ
せているので、前段のソース接地ＦＥＴ２１と後段のゲ
ート接地ＦＥＴ２２の接続部分におけるアイドル時の直
流電圧Ｖd-s は、ゲート接地ＦＥＴ２２のゲート電圧Ｖ
c にほぼ追従し、 Ｖd-s ≒Ｖc −Ｖg …(1) となる。したがって、ゲート電圧Ｖg,Ｖc を変化させる
ことは、両者の電圧配分を変化させることと等価であ
り、前段の印加電圧が後段の印加電圧よりも小さいとき
に高出力・高効率となる。 【０００５】図８は、ソース接地ＦＥＴ増幅器とゲート
接地ＦＥＴ増幅器のＡＢ級動作時の入出力特性を示す。
矢印は１dB利得圧縮点を示す。一般に、ソース接地ＦＥ
Ｔ増幅器では入力電力の増加に伴って利得が低下すると
ともに、出力位相が進む方向に変化する。一方、ゲート
接地ＦＥＴ増幅器では入力電力の増加に伴って利得が低
下するとともに、出力位相が遅れる方向に変化する。 【０００６】このように、ソース接地ＦＥＴとゲート接
地ＦＥＴの位相変化は互いに逆特性になるので、ソース
接地ＦＥＴとゲート接地ＦＥＴをカスコード接続し、動
作点を適切に設定すれば、図９に示すように互いの位相
歪を補償することができる。なお、ΔＰは前段ソース接
地ＦＥＴの利得分による位相変化のずれを示す。 【０００７】 【発明が解決しようとする課題】しかし、実際のカスコ
ード接続ＦＥＴ電力増幅器では、前段のソース接地ＦＥ
Ｔおよび後段のゲート接地ＦＥＴのドレイン電圧が、ド
レイン電流Ｉd −ドレイン電圧Ｖd 特性における電流飽
和領域で動作する場合には電流が飽和する。したがっ
て、Ｖd-s が多少変化したとしても流れる電流量はさほ
ど変わらない。すなわち、ゲート電圧Ｖg,Ｖc を変化さ
せＶd-s を変化させても、ソース接地ＦＥＴとゲート接
地ＦＥＴはほぼ同じ動作点で動作することになり、位相
歪を小さくするためにそれぞれ最適な動作点に設定する
ことができなかった。 【０００８】本発明は、特別な付加回路を用いずに入力
電力に対する位相変化が小さく、電力効率がよく、モノ
リシックＩＣ化が容易で低コストなＦＥＴ電力増幅器を
提供することを目的とする。 【０００９】 【課題を解決するための手段】本発明は、ソース接地Ｆ
ＥＴとゲート接地ＦＥＴとをカスコード接続したＦＥＴ
電力増幅器において、ソース接地ＦＥＴのゲート幅をゲ
ート接地ＦＥＴのゲート幅より大きくする。 【００１０】 【作用】前段のソース接地ＦＥＴは増幅器として機能す
る。後段のゲート接地ＦＥＴは増幅作用のある逆位相歪
発生器として機能する。この前段のソース接地ＦＥＴの
ゲート幅を後段のゲート接地ＦＥＴのゲート幅より大き
くすることにより、ＦＥＴの動作点を互いに別々に設定
することができる。これにより、ソース接地ＦＥＴによ
る位相進みの寄与分を大きくし、ゲート接地ＦＥＴによ
る過剰な位相遅れの寄与分を打ち消すことができ、歪補
償効果を高めることができる。 【００１１】 【実施例】図１は、本発明のＦＥＴ電力増幅器の基本構
成を示す。図において、前段のソース接地ＦＥＴ１１の
ドレイン端子と後段のゲート接地ＦＥＴ１２のソース端
子がカスコード接続される。ソース接地ＦＥＴ１１のゲ
ート幅は、ゲート接地ＦＥＴ１２のゲート幅より大き
い。ソース接地ＦＥＴ１１のゲート端子（Ｖg ）、ゲー
ト接地ＦＥＴ１２のゲート端子（Ｖc ）とドレイン端子
（Ｖd ）に電力を供給するバイアス回路を有する。入力
信号は前段のソース接地ＦＥＴ１１のゲート端子に入力
され、後段のゲート接地ＦＥＴ１２のドレイン端子から
出力信号が取り出される構成になっている。 【００１２】以下、図２〜図５を参照して本構成の動作
原理について説明する。まず、ソース接地ＦＥＴとゲー
ト接地ＦＥＴで位相歪が逆になる要因を解析的に説明す
る。位相変化が生じはじめる初期段階では、Ｇd および
Ｃgsの増大が特に位相特性に影響を及ぼす。 【００１３】そこで、Ｇd およびＣgsの増大による位相
変化について、図２に示す簡略化した等価回路を用いて
説明する。図２(1) はソース接地ＦＥＴの等価回路であ
る。ここでは、入力インピーダンスをＺ01、出力インピ
ーダンスをＺ02とする。 【００１４】 【数１】【００１５】となる。また、その位相は、 【００１６】 【数２】 【００１７】となる。ここで、 【００１８】 【数３】 【００１９】とおくと、 【００２０】 【数４】 【００２１】が成り立つ。よって、ソース接地ＦＥＴの
場合には、 Ｇd の増加に応じて位相が進む Ｃgsの増加に応じて位相が遅れる ことがわかる。 【００２２】次に、ゲート接地ＦＥＴについて説明す
る。図２(2) はゲート接地ＦＥＴの等価回路である。さ
らに、解析を簡単にするために、入出力間に直列に入っ
ており容量値が小さく位相変化にさほど影響を及ぼさな
いと考えられるＣdsを省略する。 【００２３】 【数５】【００２４】となる。また、その位相は、 【００２５】 【数６】 【００２６】となる。ここで、 【００２７】 【数７】 【００２８】とおくと、 【００２９】 【数８】 【００３０】が成り立つ。よって、ゲート接地ＦＥＴの
場合には、 Ｇd の増加に応じて位相が遅れる Ｃgsの増加に応じて位相が遅れる ことがわかる。 【００３１】図３は、入力電圧に応じたＦＥＴのＧd と
Ｃgsの実測値を示す。Ｇd とＣgsとでは、Ｇd の方が入
力電圧に対する変化量が相対的に大きい。以上のことか
ら、Ｇd がソース接地ＦＥＴとゲート接地ＦＥＴで位相
の進み遅れが逆になる主な要因であることがわかる。 【００３２】次に、ソース接地ＦＥＴとゲート接地ＦＥ
Ｔとをカスコード接続した構成について、Ｇd およびＣ
gsによる位相変化を図４に示す簡略化した等価回路を用
いて説明する。 【００３３】 【数９】 【００３４】ここで、Ｃgs2 >>Ｃds1 ，ｇm2>>Ｇd1，Ｇ
d2，ωＣgs2 であるので、 【００３５】 【数１０】 【００３６】となる。また、その位相は、 【００３７】 【数１１】 【００３８】となる。ここで、 【００３９】 【数１２】 【００４０】とすれば、 【００４１】 【数１３】 【００４２】であり、 【００４３】 【数１４】 【００４４】が成り立つ。ここで、(24)式をソース接地
ＦＥＴ単体の伝達関数 (6)式と比較すると、Ｇd1が（Ｇ
d2／ｇm2）倍に、Ｃds1 が（Ｃgs2 Ｇd2／２ｇm2）倍に
なることが特徴である。この結果、Ｇd1による位相進み
の寄与分が小さくなり、Ｃgs1,Ｃgs2,Ｇd2による位相遅
れの寄与分が相対的に大きくなる。そこで、位相変化を
小さくするためには、Ｇd1による位相進みの寄与分を大
きくする必要がある。 【００４５】図５は、ソース接地ＦＥＴとゲート接地Ｆ
ＥＴのゲート電圧Ｖgsに対する位相特性を示す。バイア
ス点を飽和電流値IdssからIdss／５まで変化させ、１dB
利得圧縮点での位相を比較している。ソース接地ＦＥＴ
では、Idss／２付近で位相変化が小さく、Idss／５付近
に近くなると位相が大きく進む。一方、ゲート接地ＦＥ
Ｔでは、バイアス変化による位相変化の差が少ない。こ
のことから、ソース接地ＦＥＴでは、バイアスによって
位相偏差を調整できることがわかる。 【００４６】ここで、カスコード接続ＦＥＴ電力増幅器
のソース接地ＦＥＴのゲート幅をゲート接地ＦＥＴのゲ
ート幅より大きくすると、ソース接地ＦＥＴとゲート接
地ＦＥＴに流れる電流量が同じになる。これにより、ソ
ース接地ＦＥＴのバイアスはゲート接地ＦＥＴのバイア
スよりも深くなる。したがって、ソース接地ＦＥＴとゲ
ート接地ＦＥＴの動作点が互いに別々に設定されること
になり、同じゲート幅のＦＥＴを組み合わせた場合より
もソース接地ＦＥＴによる位相進みの寄与分が大きくな
る。 【００４７】以上の結果から、カスコード接続ＦＥＴ電
力増幅器では、ソース接地ＦＥＴのバイアスを深くして
ドレイン電流を小さくすることにより、Ｇd1を大きくす
ることができる。 【００４８】図６は、ソース接地ＦＥＴとゲート接地Ｆ
ＥＴのゲート幅の比率を変えたときの位相特性を示す。
ソース接地ＦＥＴとゲート接地ＦＥＴのゲート幅比率と
して、２：１，１：１，１：２のものを示す。な
お、ソース接地ＦＥＴとゲート接地ＦＥＴのバイアス電
圧配分は１：１である。ドレイン電流が50ｍＡ（Idss／
２）程度では、ゲート幅比率，での位相偏差量にさ
ほど差が見られない。しかし、ドレイン電流が20ｍＡ
（Idss／５）程度では、ゲート幅比率の方が位相偏差
が小さくなっており、ドレイン電流が小さいほどその差
が開くことがわかる。これにより、ソース接地ＦＥＴの
ゲート幅を大きくし、かつドレイン電流を小さくするこ
とにより、位相偏差を小さくできることが確認できる。 【００４９】なお、この回路構成は、飽和領域で動作す
るカスコード接続ＦＥＴ電力増幅器だけでなく、大きな
位相変化が問題となる振幅制限回路などにも適用可能で
ある。 【００５０】 【発明の効果】以上説明したように、本発明のＦＥＴ電
力増幅器は、ソース接地ＦＥＴとゲート接地ＦＥＴとを
カスコード接続し、かつ前段のソース接地ＦＥＴのゲー
ト幅を大きくすることにより、増幅器全体の位相歪を打
ち消して低位相歪化を実現することができる。これによ
り、多値ＰＳＫ変調波の増幅時に出力端子におけるスペ
クトラムの広がりを小さくでき、隣接チャネル漏洩電力
に及ぼす影響を小さくすることができる。 【００５１】また、各ＦＥＴを同一基板上に作製するこ
とができるので、電力増幅器全体のモノリシック集積化
が極めて容易であり、コストを低減することができる。
また、位相歪を抑えることにより増幅器のバックオフを
小さくして飽和領域付近での動作が可能となり、使用時
の電力効率を高めることができる。
て、帯域制限されたディジタル信号の変調波を低位相歪
で高効率に増幅するＦＥＴ電力増幅器に関する。 【０００２】 【従来の技術】多値ＰＳＫ変調ディジタル方式を採用し
た無線通信装置では、送信用電力増幅器の高出力・高効
率化および低歪化が要求されている。これに応えるもの
として、ソース接地ＦＥＴとゲート接地ＦＥＴとをカス
コード接続したＦＥＴ電力増幅器がある。 【０００３】図７は、従来のカスコード接続ＦＥＴ電力
増幅器の構成を示す。図において、前段のソース接地Ｆ
ＥＴ２１のドレイン端子と後段のゲート接地ＦＥＴ２２
のソース端子がカスコード接続される。ソース接地ＦＥ
Ｔ２１とゲート接地ＦＥＴ２２のゲート幅は同じであ
る。ソース接地ＦＥＴ２１のゲート端子（Ｖg ）、ゲー
ト接地ＦＥＴ２２のゲート端子（Ｖc ）とドレイン端子
（Ｖd ）に電力を供給するバイアス回路を有する。入力
信号は前段のソース接地ＦＥＴ２１のゲート端子に入力
され、後段のゲート接地ＦＥＴ２２のドレイン端子から
出力信号が取り出される構成になっている。 【０００４】ここで、ソース接地ＦＥＴ２１とゲート接
地ＦＥＴ２２に流れる電流量が常に同じになることを考
慮すれば、同一の大きさのゲート幅のＦＥＴを組み合わ
せているので、前段のソース接地ＦＥＴ２１と後段のゲ
ート接地ＦＥＴ２２の接続部分におけるアイドル時の直
流電圧Ｖd-s は、ゲート接地ＦＥＴ２２のゲート電圧Ｖ
c にほぼ追従し、 Ｖd-s ≒Ｖc −Ｖg …(1) となる。したがって、ゲート電圧Ｖg,Ｖc を変化させる
ことは、両者の電圧配分を変化させることと等価であ
り、前段の印加電圧が後段の印加電圧よりも小さいとき
に高出力・高効率となる。 【０００５】図８は、ソース接地ＦＥＴ増幅器とゲート
接地ＦＥＴ増幅器のＡＢ級動作時の入出力特性を示す。
矢印は１dB利得圧縮点を示す。一般に、ソース接地ＦＥ
Ｔ増幅器では入力電力の増加に伴って利得が低下すると
ともに、出力位相が進む方向に変化する。一方、ゲート
接地ＦＥＴ増幅器では入力電力の増加に伴って利得が低
下するとともに、出力位相が遅れる方向に変化する。 【０００６】このように、ソース接地ＦＥＴとゲート接
地ＦＥＴの位相変化は互いに逆特性になるので、ソース
接地ＦＥＴとゲート接地ＦＥＴをカスコード接続し、動
作点を適切に設定すれば、図９に示すように互いの位相
歪を補償することができる。なお、ΔＰは前段ソース接
地ＦＥＴの利得分による位相変化のずれを示す。 【０００７】 【発明が解決しようとする課題】しかし、実際のカスコ
ード接続ＦＥＴ電力増幅器では、前段のソース接地ＦＥ
Ｔおよび後段のゲート接地ＦＥＴのドレイン電圧が、ド
レイン電流Ｉd −ドレイン電圧Ｖd 特性における電流飽
和領域で動作する場合には電流が飽和する。したがっ
て、Ｖd-s が多少変化したとしても流れる電流量はさほ
ど変わらない。すなわち、ゲート電圧Ｖg,Ｖc を変化さ
せＶd-s を変化させても、ソース接地ＦＥＴとゲート接
地ＦＥＴはほぼ同じ動作点で動作することになり、位相
歪を小さくするためにそれぞれ最適な動作点に設定する
ことができなかった。 【０００８】本発明は、特別な付加回路を用いずに入力
電力に対する位相変化が小さく、電力効率がよく、モノ
リシックＩＣ化が容易で低コストなＦＥＴ電力増幅器を
提供することを目的とする。 【０００９】 【課題を解決するための手段】本発明は、ソース接地Ｆ
ＥＴとゲート接地ＦＥＴとをカスコード接続したＦＥＴ
電力増幅器において、ソース接地ＦＥＴのゲート幅をゲ
ート接地ＦＥＴのゲート幅より大きくする。 【００１０】 【作用】前段のソース接地ＦＥＴは増幅器として機能す
る。後段のゲート接地ＦＥＴは増幅作用のある逆位相歪
発生器として機能する。この前段のソース接地ＦＥＴの
ゲート幅を後段のゲート接地ＦＥＴのゲート幅より大き
くすることにより、ＦＥＴの動作点を互いに別々に設定
することができる。これにより、ソース接地ＦＥＴによ
る位相進みの寄与分を大きくし、ゲート接地ＦＥＴによ
る過剰な位相遅れの寄与分を打ち消すことができ、歪補
償効果を高めることができる。 【００１１】 【実施例】図１は、本発明のＦＥＴ電力増幅器の基本構
成を示す。図において、前段のソース接地ＦＥＴ１１の
ドレイン端子と後段のゲート接地ＦＥＴ１２のソース端
子がカスコード接続される。ソース接地ＦＥＴ１１のゲ
ート幅は、ゲート接地ＦＥＴ１２のゲート幅より大き
い。ソース接地ＦＥＴ１１のゲート端子（Ｖg ）、ゲー
ト接地ＦＥＴ１２のゲート端子（Ｖc ）とドレイン端子
（Ｖd ）に電力を供給するバイアス回路を有する。入力
信号は前段のソース接地ＦＥＴ１１のゲート端子に入力
され、後段のゲート接地ＦＥＴ１２のドレイン端子から
出力信号が取り出される構成になっている。 【００１２】以下、図２〜図５を参照して本構成の動作
原理について説明する。まず、ソース接地ＦＥＴとゲー
ト接地ＦＥＴで位相歪が逆になる要因を解析的に説明す
る。位相変化が生じはじめる初期段階では、Ｇd および
Ｃgsの増大が特に位相特性に影響を及ぼす。 【００１３】そこで、Ｇd およびＣgsの増大による位相
変化について、図２に示す簡略化した等価回路を用いて
説明する。図２(1) はソース接地ＦＥＴの等価回路であ
る。ここでは、入力インピーダンスをＺ01、出力インピ
ーダンスをＺ02とする。 【００１４】 【数１】【００１５】となる。また、その位相は、 【００１６】 【数２】 【００１７】となる。ここで、 【００１８】 【数３】 【００１９】とおくと、 【００２０】 【数４】 【００２１】が成り立つ。よって、ソース接地ＦＥＴの
場合には、 Ｇd の増加に応じて位相が進む Ｃgsの増加に応じて位相が遅れる ことがわかる。 【００２２】次に、ゲート接地ＦＥＴについて説明す
る。図２(2) はゲート接地ＦＥＴの等価回路である。さ
らに、解析を簡単にするために、入出力間に直列に入っ
ており容量値が小さく位相変化にさほど影響を及ぼさな
いと考えられるＣdsを省略する。 【００２３】 【数５】【００２４】となる。また、その位相は、 【００２５】 【数６】 【００２６】となる。ここで、 【００２７】 【数７】 【００２８】とおくと、 【００２９】 【数８】 【００３０】が成り立つ。よって、ゲート接地ＦＥＴの
場合には、 Ｇd の増加に応じて位相が遅れる Ｃgsの増加に応じて位相が遅れる ことがわかる。 【００３１】図３は、入力電圧に応じたＦＥＴのＧd と
Ｃgsの実測値を示す。Ｇd とＣgsとでは、Ｇd の方が入
力電圧に対する変化量が相対的に大きい。以上のことか
ら、Ｇd がソース接地ＦＥＴとゲート接地ＦＥＴで位相
の進み遅れが逆になる主な要因であることがわかる。 【００３２】次に、ソース接地ＦＥＴとゲート接地ＦＥ
Ｔとをカスコード接続した構成について、Ｇd およびＣ
gsによる位相変化を図４に示す簡略化した等価回路を用
いて説明する。 【００３３】 【数９】 【００３４】ここで、Ｃgs2 >>Ｃds1 ，ｇm2>>Ｇd1，Ｇ
d2，ωＣgs2 であるので、 【００３５】 【数１０】 【００３６】となる。また、その位相は、 【００３７】 【数１１】 【００３８】となる。ここで、 【００３９】 【数１２】 【００４０】とすれば、 【００４１】 【数１３】 【００４２】であり、 【００４３】 【数１４】 【００４４】が成り立つ。ここで、(24)式をソース接地
ＦＥＴ単体の伝達関数 (6)式と比較すると、Ｇd1が（Ｇ
d2／ｇm2）倍に、Ｃds1 が（Ｃgs2 Ｇd2／２ｇm2）倍に
なることが特徴である。この結果、Ｇd1による位相進み
の寄与分が小さくなり、Ｃgs1,Ｃgs2,Ｇd2による位相遅
れの寄与分が相対的に大きくなる。そこで、位相変化を
小さくするためには、Ｇd1による位相進みの寄与分を大
きくする必要がある。 【００４５】図５は、ソース接地ＦＥＴとゲート接地Ｆ
ＥＴのゲート電圧Ｖgsに対する位相特性を示す。バイア
ス点を飽和電流値IdssからIdss／５まで変化させ、１dB
利得圧縮点での位相を比較している。ソース接地ＦＥＴ
では、Idss／２付近で位相変化が小さく、Idss／５付近
に近くなると位相が大きく進む。一方、ゲート接地ＦＥ
Ｔでは、バイアス変化による位相変化の差が少ない。こ
のことから、ソース接地ＦＥＴでは、バイアスによって
位相偏差を調整できることがわかる。 【００４６】ここで、カスコード接続ＦＥＴ電力増幅器
のソース接地ＦＥＴのゲート幅をゲート接地ＦＥＴのゲ
ート幅より大きくすると、ソース接地ＦＥＴとゲート接
地ＦＥＴに流れる電流量が同じになる。これにより、ソ
ース接地ＦＥＴのバイアスはゲート接地ＦＥＴのバイア
スよりも深くなる。したがって、ソース接地ＦＥＴとゲ
ート接地ＦＥＴの動作点が互いに別々に設定されること
になり、同じゲート幅のＦＥＴを組み合わせた場合より
もソース接地ＦＥＴによる位相進みの寄与分が大きくな
る。 【００４７】以上の結果から、カスコード接続ＦＥＴ電
力増幅器では、ソース接地ＦＥＴのバイアスを深くして
ドレイン電流を小さくすることにより、Ｇd1を大きくす
ることができる。 【００４８】図６は、ソース接地ＦＥＴとゲート接地Ｆ
ＥＴのゲート幅の比率を変えたときの位相特性を示す。
ソース接地ＦＥＴとゲート接地ＦＥＴのゲート幅比率と
して、２：１，１：１，１：２のものを示す。な
お、ソース接地ＦＥＴとゲート接地ＦＥＴのバイアス電
圧配分は１：１である。ドレイン電流が50ｍＡ（Idss／
２）程度では、ゲート幅比率，での位相偏差量にさ
ほど差が見られない。しかし、ドレイン電流が20ｍＡ
（Idss／５）程度では、ゲート幅比率の方が位相偏差
が小さくなっており、ドレイン電流が小さいほどその差
が開くことがわかる。これにより、ソース接地ＦＥＴの
ゲート幅を大きくし、かつドレイン電流を小さくするこ
とにより、位相偏差を小さくできることが確認できる。 【００４９】なお、この回路構成は、飽和領域で動作す
るカスコード接続ＦＥＴ電力増幅器だけでなく、大きな
位相変化が問題となる振幅制限回路などにも適用可能で
ある。 【００５０】 【発明の効果】以上説明したように、本発明のＦＥＴ電
力増幅器は、ソース接地ＦＥＴとゲート接地ＦＥＴとを
カスコード接続し、かつ前段のソース接地ＦＥＴのゲー
ト幅を大きくすることにより、増幅器全体の位相歪を打
ち消して低位相歪化を実現することができる。これによ
り、多値ＰＳＫ変調波の増幅時に出力端子におけるスペ
クトラムの広がりを小さくでき、隣接チャネル漏洩電力
に及ぼす影響を小さくすることができる。 【００５１】また、各ＦＥＴを同一基板上に作製するこ
とができるので、電力増幅器全体のモノリシック集積化
が極めて容易であり、コストを低減することができる。
また、位相歪を抑えることにより増幅器のバックオフを
小さくして飽和領域付近での動作が可能となり、使用時
の電力効率を高めることができる。
【図面の簡単な説明】
【図１】本発明のＦＥＴ電力増幅器の基本構成を示す
図。 【図２】ソース接地ＦＥＴおよびゲート接地ＦＥＴの等
価回路を示す図。 【図３】入力電圧に応じたＦＥＴのＧd とＣgsの実測値
を示す図。 【図４】カスコード接続ＦＥＴの等価回路を示す図。 【図５】ソース接地ＦＥＴとゲート接地ＦＥＴのゲート
電圧Ｖgsに対する位相特性を示す図。 【図６】ソース接地ＦＥＴとゲート接地ＦＥＴのゲート
幅の比率を変えたときの位相特性を示す図。 【図７】従来のカスコード接続電力増幅器の構成を示す
図。 【図８】ソース接地ＦＥＴ増幅器とゲート接地ＦＥＴ増
幅器の入出力特性を示す図。 【図９】前段ソース接地ＦＥＴ、後段ゲート接地ＦＥＴ
構成の位相変化−入力電力特性を示す図。 【符号の説明】 １１ ソース接地ＦＥＴ １２ ゲート接地ＦＥＴ ２１ ソース接地ＦＥＴ ２２ ゲート接地ＦＥＴ
図。 【図２】ソース接地ＦＥＴおよびゲート接地ＦＥＴの等
価回路を示す図。 【図３】入力電圧に応じたＦＥＴのＧd とＣgsの実測値
を示す図。 【図４】カスコード接続ＦＥＴの等価回路を示す図。 【図５】ソース接地ＦＥＴとゲート接地ＦＥＴのゲート
電圧Ｖgsに対する位相特性を示す図。 【図６】ソース接地ＦＥＴとゲート接地ＦＥＴのゲート
幅の比率を変えたときの位相特性を示す図。 【図７】従来のカスコード接続電力増幅器の構成を示す
図。 【図８】ソース接地ＦＥＴ増幅器とゲート接地ＦＥＴ増
幅器の入出力特性を示す図。 【図９】前段ソース接地ＦＥＴ、後段ゲート接地ＦＥＴ
構成の位相変化−入力電力特性を示す図。 【符号の説明】 １１ ソース接地ＦＥＴ １２ ゲート接地ＦＥＴ ２１ ソース接地ＦＥＴ ２２ ゲート接地ＦＥＴ
フロントページの続き
(56)参考文献 特開 平３−241905（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 1/00 - 3/72
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 ＡＢ級動作をするソース接地ＦＥＴとゲ
ート接地ＦＥＴとをカスコード接続したＦＥＴ電力増幅
器において、前記ソース接地ＦＥＴとゲート接地ＦＥＴは同一基板上
にモノリシックに集積化され、 前記ソース接地ＦＥＴおよび前記ゲート接地ＦＥＴは、
出力位相−入力電力特性における１ｄＢ利得圧縮点での
出力位相の変化をバイアス点に依存して互いに正負逆方
向に変化させる非線形コンダクタンスをドレイン−ソー
ス間に有し、 前記非線形コンダクタンスを制御して、前記１ｄＢ利得
圧縮点での電力効率が概ね最大かつ出力位相の変化が概
ね零となるように前記カスコード接続したＦＥＴのバイ
アス点が飽和ドレイン電流の１／２から１／５の範囲内
で予め設定され 、 前記ソース接地ＦＥＴのゲート幅と前記ゲート接地ＦＥ
Ｔのゲート幅の比を２：１に設定し、各ＦＥＴの動作点
を互いに別々に設定可能にしたことを特徴とするモノリ
シック集積化ＦＥＴ電力増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19164794A JP3395068B2 (ja) | 1994-08-15 | 1994-08-15 | モノリシック集積化ｆｅｔ電力増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19164794A JP3395068B2 (ja) | 1994-08-15 | 1994-08-15 | モノリシック集積化ｆｅｔ電力増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0865057A JPH0865057A (ja) | 1996-03-08 |
| JP3395068B2 true JP3395068B2 (ja) | 2003-04-07 |
Family
ID=16278144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19164794A Expired - Lifetime JP3395068B2 (ja) | 1994-08-15 | 1994-08-15 | モノリシック集積化ｆｅｔ電力増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3395068B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1994
- 1994-08-15 JP JP19164794A patent/JP3395068B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH0865057A (ja) | 1996-03-08 |
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