KR100292780B1 - 활성 피드백 전치보정 선형화 - Google Patents

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케빈 더블류. 코바야시
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갈라스 윌리엄 이.
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Abstract

선형 전력 증폭기는 활성 피드백 전치보정 선형화(active feedback pre-distortion linearization)를 이용하고 있다. 이 전력 증폭기는 전치보정 능동 피드백 구동기 증폭기 및 전력 증폭기를 포함하는 2단(two-stage) 증폭기이다. 구동기 증폭기(driver amplifier)는 입력전력이 증가한 때, 이득이 증대하고 삽입 위상이 저하하는 특성을 부여하고, 이 특성에 따라 출력 전력 증폭기를 갖는, 입력 전력이 저하하면 이득이 압축되고 삽입 위상이 증가하는 특성이 보상된다. 본 발명에 의한 이 2단 선형 전력 증폭기는 향상된 선형 효율을 가지며, 또 대량생산이 가능하며, 우수한 반복 정밀도를 갖는다. 외부 전압포스트를 구비한 전압 바이어스 회로에 의해, 2단 증폭기가 외부전압에 의해 조정되어, 최적인 성능을 얻는 것이 가능하다.

Description

활성 피드백 전치보정 선형화
[기술분야]
본 발명은 모놀리식(monolithic) 선형 전력증폭기에 관한 것으로서, 특히, 전치보정 능동 피드백 구동기 증폭기 및 출력전력 증폭기를 포함하고 있는 2단 모놀리식 선형 전력증폭기에 관한 것이다. 여기서, 이 2단 모놀리식 선형 전력 증폭기는 상기 구동기 증폭기내에 능동 피드백을 포함하지만, 이것은 입력 RF 신호에 전치보정을 가하고, 이것을 증폭하는 것에 의해, 상기 출력 전력 증폭기단의 진폭 및 위상 특성을 보상하는 진폭 및 위상 특성을 생성하고, 이것에 의해 결합된 2단 증폭기의 선형 출력 특성이 연장된다.
[종래기술]
선형전력 증폭기들의 효율을 향상시키는 일은, 위성과 지상 통신시스템을 위한 송신기를 포함하는 여러 가지 통신 시스템에 대한 비용, 중량, 무게, 크기 및 통합화의 복잡성(integration complexity)을 저감하기 위한 열쇠이다. 선형 증폭기는 송신된 신호의 진폭 및 위상 특성이 보존되지 않으면 안되는 부정(non-constant) 인벨로프(envelope) 스켐을 사용하는 통신에 대해서도 요구된다. 선형 전력 전송을 요구하는 이들 시스템의 예로서는 페이즈드 어레이(phased array), 위성 다운 링크, 및 셀룰러 전화나 코드 리스 전화등의 지상무선 통신 시스템등이 포함된다. 이와 같은 시스템에 있어서는, 선형 효율이 높으면 높을수록, 전력 증폭기단, 증폭기 매트릭스 또는 증폭기 어레이내에서 결합하는 것을 필요로 하는 증폭기 셀의 수가 적게되고, 그 결과로서, DC 변환기의 주변 하드웨어 및 장비도 적어진다. 증폭기 셀들의 수를 제한함으로써, 전체로서의 크기, 중량 및 통합화의 복잡성이 저감되고, 그 결과 전체로서의 비용이 저감되고, 성능이 향상되게 된다. 이와 같은 크기 및 중량의 저감은 스페이스크라프트의 중량이 중요한 위성 통신 시스템 등의 몇 개의 용도에서는 특히 요망된다. 향상된 효율을 가진 선형 전력 증폭기는 또한 셀룰러 전화 시스템이나 코드리스 전화 시스템 등의 지상통신 시스템에 있어서도 유익하다. 증폭기의 성능의 향상은 결과로서 축전지의 수명 향상으로 이어진다.
상술한 바와 같이, 부정(non-constant) 인벨로프 변조 통신 시스템에서는, 전송된 정보의 진폭 및 위상 특성을 보존하는 것은 시스템 성능에서 매우 중요하다. 이 때문에, 이와 같은 통신 시스템은 통상 증폭기가 선형 동작의 영역내에 들어 갈 때까지, 입력 전력을 백오프(back off)하기 위한 회로를 채용하는 전력증폭기들을 필요로 한다. 이와 같은 시스템들은 전력 증폭기 출력 검출기 및 가변 이득 증폭기를 제어된 루프내에서 사용하는 것이 알려져 있다. 그러나, 증폭기의 선형성을 향상시키기 위해서는 증폭기의 전력 추가 효율(PAE)을 저감하는 등의 압축의 백오프에 대한 트레이드 오프(tradeoff)가 존재한다. 종래의 기술에서는 수 데시벨만의 압축 백업오프의 경우에 있어서 전형적인 선형전력효율은, 약 20에서 50%이며, 이것은 전력 증폭기의 포화상태에 있어서의 전력 추가 효율이 약 35%에서 최고 80%의 범위에 달하는 데에 비해, 효율성능이 상당히 떨어진다. 불행하게도, 부정(non-constant) 인벨로프 변조 시스템에서는, 전력증폭기는 선형영역에서 동작하고, 또는 압축의 백오프를 필요로 하고, 이것은 효율을 더 열화시킨다.
증폭기들의 선형전력 효율을 개선하기 위한, 몇 개의 기법, 예를 들면, 피드포워드 선형화(feedforward linearization) 및 전치보정기술이 알려져 있다. 이러한 기술들이 : IEEE Transactions on Communications Technology, Vol. COM-19, No. 3, June 1971, pp.320-325에 게재된 H. Seidel에 의한 논문 "A Feedforward Experiment Applied to an L-4 Carrier System Amplifier"(피드포워드 실험의 L-4 반송파 시스템 증폭기로의 적용) : 1993 IEEE MMWMC Symp. Dig., Atlanta, GA, pp.155-158에 게재된 A. Katz, S. Moochalla, 및 J. Klatshin에 의한 논문 "Passive FETMMIC Linearizer for C,X and Ku-Band Satellite Applications(C, X 및 Ku 밴드 위성용도를 위한 수동 FET MMIC 리니어라이저)" : 1985 IEEE MTTSymp. Kig., ST. 1OUIS, mo, PP. 661 - 664에 게재된 A.Katz, R. Sudarsanm 및 D. Aubert 등에 의한 논문 "A Relective Diode Linearizer for Spacecraft Applications(스페이스 용도를 위한 반사 다이오드 리니어라이저)" ; IEEETransactions on MTT, Vol.MTT-34, No. 12, December 1986, pp. 1327-1332에 게재된 R.Inada, H. Ogawa, S. Kitazume 및 P. Desantis에 의한 논문 "A compact 4-GHz Linearizer for Space Use(스페이스용도를 위한 콤팩트한 4-GHz 리니어라이저)" : 및 미국 특허 제5,264,806호에 있어서 개시되어 있다.
불행하게도 이러한 기술들은 비교적 복잡한 방법 또는 시스템을 수반하며, 이들은 추가의 하드웨어를 요구하고, 이들은 대량생산환경에서는 경제적으로 실현가능하지 않고, 또는 매우 민감하고 정밀한 조정을 필요로 한다. 그 위에, 이들 주지의 시스템의 다수는 저 코스트, 소형이 문제로 되고 또 부분 성능의 조정이 거의 허용되지 않는 휴대 핸드셋 용도에는 실현 불가능하다.
제1도는 본 발명에 따른 선형화된 2단 전력 증폭기의 블록도.
제2도는 본 발명에 따른 선형화된 2단 전력증폭기에 있는 전치보정 능동 피드백 구동기 증폭기(pre-distortion active feedback driver amplifier)의 개략도.
제3a도는 이득, 출력전력(Pout)과 전력 추가 효율(power-added efficiency: PAE)을 본 발명에 따른 전치보정 능동 피드백 구동기 증폭기의 입력전력(Pin)의 함수로서 표시한 그래프.
제3b도는 이득, 출력전력(Pout)과 정규화된(normalized) 삽입위상(insertion phase)을 본 발명에 따른 전치보정 능동 피드백 구동기 증폭기의 입력전력(Pin)의 함수로서 나타낸 그래프.
제4도는 본 발명에 따른 선형화된 2단 전력증폭기의 출력전력 증폭부를 도시 한 개략도.
제5a도는 이득, 출력전력(Pout)과 전력 추가 효율(PAE)을 출력전력 증폭부의 입력전력 PIN의 함수로서 도시한 그래프.
제5b도는 이득, 출력전력(Pout)과 정규화된 삽입위상(insertion phase)을 출력전력 증폭부의 입력전력 PIN의 함수로서 도시한 그래프.
제6a도는 이득, 출력전력(Pout)과 전력 추가 효율(PAE)을 본 발명에 따른 선형화된 2단 전력증폭기의 입력전력(PIN)의 함수로서 도시한 그래프.
제6b도는 이득, 출력전력(Pout)과 정규화된 삽입위상(insertion phase)을 본 발명에 따른 선형화된 2단 전력증폭기의 입력전력(PIN)의 함수로서 도시한 그래프.
제7도는 조정 바이어스 회로가 능동 피드백 트랜지스터에 연결되어 있는 전치보정 능동 피드백 구동기 증폭기의 다른 실시예를 도시한 개략도.
제8도는 조정 바이어스 회로가 평형(balanced) 컬렉터 결합 트랜지스터에 연결되어 있는 전치보정 능동 피드백 구동기 증폭기의 또 다른 실시예를 도시한 개략도.
제9a도는 비교적 높은 동조 전압(Vafb)이 공급되었을 때, 제8도에 도시된 회로의 상태를 도시한 단순개략도.
제9b도는 제9a도에 도시된 회로의 이득, 출력전력(Pout)과 전력 추가 효율(PAE)을 도시한 그래프.
제9c도는 이득, 출력전력(Pout)과 정규화된 삽입위상(insertion phase)을 제9a도에 도시된 회로의 입력전력(Pin)의 함수로서 도시한 그래프.
제10a도는 제9a도와 비슷하나, 중간조정 전압(Vafb)에 대한 도면.
제10b도는 이득, 출력전력(Pout)과 전력 추가 효율(PAE)을 제10a도에 도시된 회로의 입력전력(PIN)의 함수로서 도시한 그래프.
제1Oc도는 이득, 출력전력(Pout)과 정규화된 삽입위상(insertion phase)을 제10a도에 도시된 회로의 입력전력(PIN)의 함수로서 도시한 그래프.
제11a도는 제8도의 전치보정 구동회로의 비교적 낮은 동조 전압(Vafb)에 대한 단순개략도.
제11b도는 이득, 출력전력(Pout)과 전력 추가 효율(PAE)을 제11a도에 도시된 회로의 입력전력(PIN)의 함수로서 도시한 그래프.
제11c도는 이득, 출력전력(Pout)과 정규화된 삽입위상(insertion phase)을 제11a도에 도시된 회로의 입력전력(PIN)의 함수로서 도시한 그래프.
〈도면의 주요부분에 대한 부호의 설명〉
20 : 선형 전력증폭기 26 : 입력 정합망
22 : 전치보정 능동 피드백구동 증폭기 28 : 출력 정합망
24 : 전력 증폭기
[발명의 요약]
본 발명의 하나의 목적은 종래의 기술에서의 여러 가지 문제들을 해결하는 선형 전력증폭기를 제공하는 것에 있다.
본 발명의 또 다른 목적은 향상된 효율을 가진 선형 전력 증폭기를 제공하는 것이다.
간단히, 본 발명은 능동 피드백 전치보정 선형화를 이용하는 선형 전력증폭기에 관한 것이다. 이 선형 전력증폭기는 전치보정 능동 피드백 구동기 증폭기와 전력 증폭기를 가지고 있는 2단 증폭기로서 실현된다. 구동기 증폭기(driver amplifier)는 입력전력이 증가함에 따라, 이득의 증대(gain expansion)와 삽입위상(insertion phase)의 저감을 부여하지만, 이것은 입력전력에 따라 생기는 출력전력 증폭기의 이득 압축(compression)과 삽입위상의 증가를 보상하고, 그 결과로서, 비교적 우수한 선형 전력의 가능출력 및 관련하는 전력 추가 효율(PAE)을 가진 2단 증폭기가 얻어진다. 외부 전압 바이어스부분을 가진 회로에 의해, 이 2단 증폭기는 외부전압으로 동조되어 최적 성능이 얻어치게 된다.
본 발명에 따른 전력증폭기가 도1에 개략 블록도로 도시되어 있지만, 여기에서는 본 전력증폭기 전체가 참조번호 (20)로 나타내어진다. 이 선형전력 증폭기(20)는 전치보정 능동 피드백 구동 증폭기(22)와 한 개의 전력 증폭기(24)로 구성되어 있으며, 모두 입력단자와 출력 단자들을 가지고 있다. 2단 선형 전력증폭기(20)의 개선된 효율은 전치보정 능동 피드백 구동기 증폭기(22)내에 능동 피드백을 이용함으로써 달성된다. 이 전치보정 능동 피드백 구동기 증폭기(22)는 입력 RF 신호 RFin에, 전치 보정을 가하여 증폭하고, 이 증폭된 신호는 전력 증폭기(24)에 공급된다. 결합된 2단 증폭기(20)의 출력 선형 특성을 연장하기 위해, 이 전치 보정 능동 피드백 구동기 증폭기(22)는 출력 전력 증폭기단(24)의 진폭 및 위상 특성을 보상하도록, 입력 RF 신호 RFin의 진폭 및 위상 특성을 조작한다. 예를 들면, 입력 전력에 따라 이득이 압축하고 삽입 위상이 증가하는 특성을 가진 출력 전력 증폭기(24)를 보상하기 위해, 구동기 증폭기(22)는 입력전력이 증가하면, 이득이 증대하고, 삽입 위상(insertion phase)을 저감하는 특성을 갖도록 구성되고, 이에 따라, 비교적 우수한 선형 출력전력 능력 및 이것과 관련한 전력 추가 효율이 달성되어도 된다.
이하에 상세히 설명되는 것과 같이, 위에 설명된 전치 보정 및 전치 증폭 특성을 달성하기 위해, 구동기 증폭기(22) 내에 능동 피드백을 포함하지만, 이 방법은 당 분야에 있어서 주지의 일반적으로 복잡한, 전치 보정회로 및 선형화 기술과 비교하여, 몇 개의 장점을 제공한다. 예를 들면, 본 발명에 따른 이 능동 피드백 기술은 칩의 크기를 실질적으로 증가시키지 않고, 모놀릭으로 집적하는 것이 가능하다. 게다가, 본 발명에 따른 2단 선형화 전력 증폭기(20)는 RF 피드백을 포함하고 있지만, 이것은 이 형태(topology)를 본질적으로 보다 안정하게 하고, 용이하게 자기 바이어스된다. 이것은 또한 최적의 성능을 달성하기 위해 전기적으로 조정되는 것이 가능하며, 또한, 저전원 전압(즉, 2 내지 3Vbc 다이오드 강하)에 의한 동작을 가능하게 하고, 축전지 동작의 휴대 유닛에 대해 사용하는 것을 가능하게 한다.
도 2에는 전치보정 능동 피드백 구동기 증폭기(22)의 개략도가 도시되어 있다. 전치보정 능동 피드백 구동기 증폭기(22)는 바이폴러(bipolar) 트랜지스터(Q1)를 포함하지만, 이것은 입력 임피던스 정합을 위한 입력 정합망(26), 출력 임피던스 정합을 위한 출력 정합망(28), 및 출력 바이어스망(30)을 포함한다. 입력 정합망(26), 출력 정합망(28)과 출력 바이어스망(30)은 당업자에 있어서는 주지이다. RF 신호(RFin)는 입력 정합망(26)을 통해 바이폴러 전력 트랜지스터(Q1)의 베이스에 인가된다. 바이폴러 전력 트랜지스터(Q1)의 베이스는 트랜지스터(Q6)뿐만 아니라 다수의 저항들(Rbb1,Rbb6,Rref)을 포함하는 전류 미러(current mirror)를 통해 바이어스된다. 트랜지스터(Q6)는 트랜지스터(Q7) 및 베이스 저항(Rb7)을 포함하는 파워-다운 이미터 팔로우어 회로(power-down emitter follower circuit)에 의해서 구동된다. 파워-다운 이미터 팔로우어 회로는 전압원(Vpd)에 의해서 제어된다. 한쌍의 바이패스 커패시터들(Cbyp1, Cbyp2)은 고주파 잡음을 필터하기 위해서, DC 전압( Vpd,Vcc)에 대해서만 사용된다.
능동 피드백 루프는 능동 피드백 트랜지스터(Q4)에 의서 공급되지만 그 트랜지스터의 베이스는 베이스 동조 저항(Rbt)을 통해 전력 트랜지스터(Q1)의 컬렉터에 결합된다. 능동 피드백 트랜지스터(Q4)의 이미터는, 저항(Rfb)과 커패시터(Cfb)로 구성된 직렬 R-C 망을 통해 전력 트랜지스터(Q1)의 베이스에 결합된다. 능동 피드백 트랜지스터(Q4)의 베이스 동조 저항(Rbt)과 저항(Rfb)과 커패시터(Cfb)의 값은 구동 증폭기(22)의 RF피드백을 설정한다.
능동 피드백 트랜지스터(Q4)에 대한 이미터 전류 바이어스는 트랜지스터(Q3)를 포함하고 있는 전류원에 의해서 제공되지만, 트랜지스터(Q3)는 트랜지스터(Q6)와 저항(Rbb6)을 포함하는 트랜지스터(Q1)로부터의 미러시킨다. 능동 피드백 트랜지스터(Q4)의 컬렉터 전류는 바이어싱 트랜지스터(Q6)를 포함하는 제2 피드백 루프를 통해 바이어스된다. 특히, 능동 피드백 트랜지스터(Q4)의 컬렉터는 트랜지스터(Q5)의 컬렉터에 직접 접속되고, 트랜지스터(Q5)에 의해 능동 피드백 트랜지스터(Q4)에 바이어스가 제공되고, 동시에, 저주파 RF 부하가 제공된다. 트랜지스터(Q5)의 베이스는 베이스 저항(Rb5)을 통해서 전압원(Vcc)에 접속된다. 트랜지스터(Q5)를 포함하는 전류원은 트랜지스터(Q5)의 바이어스 전류(Ie5)를 설정한다. 트랜지스터들(Q4,Q5)의 컬렉터에 결합된 보상 커패시터(Ccc)는 저역 필터링을 제공한다. 보상 커패시터(Ccc)의 값은 최적의 전치보정 특성을 달성하기 위해 선택된다.
동작에 있어서는, 트랜지스터(Q4,Q5)들은 포화영역 또는 포화부근에서 바이어스된다. 특히, 트랜지스터(Q4)가 포화영역내에서 동작하고 있고, 하나의 베이스-컬렉터 접속이 순방향으로 강하게 바이어스되어 있는 경우에는, 다른 쪽의 트랜지스터(Q5)는 순방향 능동 영역이 포화 근방에서 동작하지만, 단 이 컬렉터 베이스 접합은 순방향으로 가볍게 바이어스된다. 이 전치보정특성은 능동 피드백 트랜지스터(Q4)의 바이어스 포화 정도, 보상 커패시터(Ccc)의 값 및 컬렉터 접속된 트랜지스터들(Q4)과 트랜지스터(Q5)의 DC 결합에 의존한다.
도3a에는 도 2에 도시된 전치 보정 능동 피드백 구동기 증폭기(22)의 이득 출력 전력(Pout) 및 전력 추가 효율(power-added efficiency: PAE)의 그래프가 RF 신호(RFin)의 입력전력의 함수로서 도시되어 있다. 도3a에 있어서, 곡선(32)은 전치보정 능동 피드백 구동기 증폭기의 이득을 RF 신호(RFin)의 입력전력의 함수로서 나타낸다. 곡선(34)은 전치보정 능동 피드백 구동기 증폭기의 출력전력(Pout)을 입력전력(Pin)의 함수로서 나타내고, 한편 곡선(36)은 전치보정 능동 피드백 구동기 증폭기의 전력 추가 효율(PAE)을 입력전력의 함수로서 나타낸다. 도3a에 있는 곡선을 참조하면, 전치보정 능동 피드백 구동기 증폭기의 이득은 입력전력(Pin)이 증가함에 따라 증가하여 가며, RF신호(RFin)의 입력전력(Pin)이 더욱 높아 지면 롤 오프(roll off)한다. 한편 곡선(34,36)에 의해 도시된 바와 같이, 출력전력(Pout) 및 전력 추가 효율은 입력전력(Pin)이 증가하면, 그에 따라 증가하여 가고, 전력 레벨이 더 높아지면, 포화에 달한다.
도3b에는 전치보정 능동 피드백 구동기 증폭기(22)의 이득, 출력전력(Pout) 및 정규화된 삽입위상(insertion phase)의 그래프가 입력전력(Pin)의 함수로서 도시되어 있다. 곡선(38)은 전치보정 능동 피드백 구동기 증폭기(22)의 이득을 입력전력의 함수로서 나타낸다. 곡선(40)은 전치보정 능동 피드백 구동기 증폭기(22)의 출력전력을 RF 신호(RFin)의 입력전력(Pin)의 함수로서 나타낸다. 곡선(38,40)은 도3a에 도시된 곡선(32,34)과 비슷하다. 곡선(42)은 전치보정 능동 피드백 구동기 증폭기의 정규화된 삽입 위상을 입력전력(Pin)의 함수로서 나타낸다. 곡선(42)을 참조하면, 전치보정 능동 피드백 구동기 증폭기(22)의 삽입위상은 입력전력(Pin)의 레벨이 증가함에 따라 감소하다가, 그 후 증가하며, 그보다 전력 레벨이 높아지면, 상승 기울기가 떨어지는 것을 알 수 있다. 다음에 상세히 기술되는 것과 같이, 전치보정 능동 피드백 구동기 증폭기(22)의 그 이득이 증대하는 특성과 삽입위상이 증가하는 특성은 출력증폭기(24)의 이득압축 특성을 보상한다.
도4에는 본 발명과 함께 사용하는 데에 적합한 전형적인 출력 전력 증폭기(24)의 개략도가 도시되어 있지만, 이것은 전력 트랜지스터(Qpal)를 포함한다. 전치 보정 능동 피드백 구동기 증폭기(22)(도 2)의 출력은 입력 정합망(44)을 통해 전력 증폭기(24)에 결합된다. 특히, 출력 정합망(28)(도2)으로부터의 RF 출력은 전력 증폭기(24)의 RF 입력단자에 직접 결합된다. 전력 증폭기(24)의 RF 입력단자(RFin)는 입력 정합망(44)에 접속되고, 입력 정합망(44)은 전력 트랜지스터(Qpa1)의 베이스에 접속된다. 전력 증폭기(24)의 출력(RFout)은 직렬로 결합된 출력 정합망(46)을 통해 전력 트랜지스터(Qpal)이미터에서 얻어진다. 출력 바이어스 망(50)과 입력 바이어스 망(48)은 전력 트랜지스터(Qpal)의 베이스와 컬렉터에 접속된다. 전력 다운전압(power-down voltage:Vpd)은 여러가지 기존의 무선 휴대용 핸드셋 시스템에 전형적인 입력 바이어스 망(48)에 인가된다. 정합망(46)과 입력 정합망(44)은 전력 증폭기(24)의 성능을 최적화하기 위해서 사용되어진다. 이들 정합망(44,46)은 이들이 접속된 회로의 임피던스를 정합하여 성능을 최적화하기 위해 사용되어진다. 예를들면, 입력 정합 망(44)은 전치보정 능동 피드백 구동기 증폭기(22)의 출력 임피던스를 정합하도록 구성되고, 출력 정합망(46)은 전력 증폭기(24)가 접속되어야 할 회로의 입력 임피던스를 정합하도록 구성된다. 출력 바이어스 망(50)과 입력 바이어스 망(48)은 전력 트랜지스터(Qpal)를 바이어스하고, 이들이 그 선형 영역에서 동작하는 것을 강제하기 위해 사용된다. 출력 바이어스 망(50)뿐만 아니라 입력 정합망(44), 출력 정합 망(46)과 입력 바이어스 망(48)은 당업자에 있어서는 주지이다.
도5a에는 전력 증폭기(24)의 이득, 출력전력(Pout) 및 전력 추가 효율(PAE)의 그래프가, 입력전력(즉 전치보정 능동 피드백 구동기 증폭기의 출력)의 함수로서 도시되어 있다. 곡선(52)은 전력 증폭기(24)의 이득을 입력전력(Pin)의 함수로서 나타낸다. 도5a에 도시되어 있는 것과 같이, 그 이득은 입력전력(Pin)의 레벨이 증가하면 압축되지만, 이것은 위에서 기술한 것과 같이, 이득이 입력전력(Pin)의 레벨의 증가와 함께 증가하는 전치 보정 능동 피드백 구동기 증폭기(22)의 이득 특성에 의해 보상된다. 곡선(54,56)은 전력증폭기(24)의 출력전력(Pout) 및 전력 추가 효율(PAE)은 입력 전력(Pin)의 레벨이 증가하면 그와 함께 증가하고, 입력 전력 레벨이 더 증가하면 포화하는 것을 나타낸다.
도5b에는 전력 증폭기(24)의 이득, 출력전력(Pout) 및 삽입위상(insertion phase)의 그래프가 전력 증폭기(24)에 대한 입력 전력 입력전력(Pin)의 함수로서 도시된다. 곡선(58,60)은 전력증폭기(24)의 출력전력(Pout)과 이득을 각각 나타내지만, 이것은 도5a에 도시된 곡선(52,54)과 비슷하다. 곡선(62)은 전력증폭기(24)의 삽입위상을 입력전력(Pin)의 함수로서 나타낸다. 도5b는 전력증폭기(24)가 압축으로 향하면, 삽입위상의 기울기가 급속히 증가하고, 입력전력(Pin)의 레벨의 증가와 선형이 되지 않는 것이 도시되어 있다. 예를 들면, 1dB의 압축일 때의 출력 전력(P1dB)은 23dBm로 되지만, 이것은 30%의 효율 및 +3°의 삽입 위상에 대응한다. 여기서, 1dB의 압축값은 전력증폭기(24)가 포화상태로 되기 직전의 선형 전력 증폭의 상한을 나타낸다.
도6a,6b의 그래프는 전치보정 능동 피드백 구동기 증폭기(22)와, 전력증폭기(24)가 결합된 경우의 (즉, 2단 전력 증폭기(20))의 성능을 나타낸다. 도6a의 그래프는 결합된 2단 선형전력 증폭기(20)의 이득, 출력전력(Pout)과 전력 추가 효율(PAE)을 나타낸다. 곡선(64)은 입력 전력(Pin)의 함수로서의 2단 선형 전력 증폭기(20)의 이득을 나타내고, 한편 곡선(66)은 출력전력(Pout)을 나타낸다. 곡선(68)은 입력전력(Pin)의 함수로서의 결합된 2단 선형출력 증폭기(20)의 전력 추가 효율(PAE)을 나타낸다. 도6은 1dB의 압축(P1db)에 있어서, 효율이 약 49%로 되는 것을 나타낸다. 도5a를 참조하면, 1dB의 압축(P1dB)에 있어서, 전력증폭기(24)의 효율은 단독으로는 단지 30%이었다. 이와 같이, 도6a로부터, 이 결합된 2단 선형 전력 증폭기(20)에서는 1dB의 압축에 있어서 전력 추가 효율(PAE)이 19% 향상하는 것을 알수 있다.
도6b의 그래프는 본 발명에 의한 이 2단 선형 전력증폭기(20)의 이득, 출력 전력(Pout) 및 정규화된 삽입위상(insertion phase)을 입력전력(Pin)의 함수로서 나타낸다. 곡선(70)은 2단 선형출력 증폭기(20)의 이득을 나타내며, 곡선(72)은 출력전력(Pout)을 입력전력(Pin)의 함수로서 나타낸다. 곡선(70,72)은 각각 도6a의 곡선(64,66)과 비슷하다. 곡선(74)은 2단 선형출력 증폭기(20)의 정규화된 삽입위상을 입력전력(Pin)의 함수로서 나타낸다. 도6b의 곡선(74)을 참조하면, 2단 선형 출력 증폭기(20)에서는 1dB 압축점(P1dB)에 있어서, 위상 선형성(phase linearity)을 5°이내로 유지할 수 있는 것을 알 수 있다.
도7 및 도8에는 본 발명의 다른 중요한 특징이 나타나 있다. 이들 실시예에서는 전치보정 능동 피드백 구동기 증폭기(22)에는 트랜지스터들(Q5 또는 Q4)의 이미터에 있는 능동 피드백 트랜지스터들(Q4 또는 Q5)의 바이어스 특성을 제어하기 위한 전압제어 전류원이 설치되고, 이것이 전력 증폭기단(24)과 결합했을 때, 최적의 출력 전력 효율을 달성할 수 있도록 조정된다. 능동 피드백 바이어스 동조회로들이 빠져 있는 상태에서는, 전치보정 능동 피드백 구동 증폭기(22)에 대한 개략도의 밸런스는 도2에 도시된 것과 본질적으로 동일하다. 이 때문에 동일한 참조 번호가 부여되고, 상세하게는 설명되지 않는다.
도7을 참조하면, 전치보정 능동 피드백 구동기 증폭기(22)에 파선으로 나타낸 상자(76)에 의해 나타낸 능동 피드백 바이어스 동조 회로(76)가 설치되어 있다. 능동 피드백 바이어스 전류(Ifb)의 조정을 가능하게 하는 동시에, 이것과 관련하는 전치 보정 특성을 가능으로 하기 위해, 능동 피드백 바이어스 동조 회로(76)가 피드백 트랜지스터(Q4)의 이미터에, 전류 미러 결합된 전류원으로서 실현된다. 능동 피드백 바이어스 동조 회로(76)는 한 쌍의 전류 미러 트랜지스터들(Q3,Q8), 바이어스 전류(Ifb)를 설정하는데 사용되는 기준 저항(Rafb) 및 이미터 팔로우어 트랜지스터(Q9)를 포함한다. 이미터 팔로우어 트랜지스터(Q9)는 베이스저항(R9)을 통해 능동 피드백 바이어스 제어 전압(Vafb)(예: 동조 전압)에 결합된다. 이미터 팔로우어 트랜지스터(Q9)의 컬렉터는 전원 전압(Vcc)에 결합되고, 바이패스(bypass) 커패시터(Cbyp3)에 의해서 바이패스된다. 마찬가지로 전원전압(Vafb)도 커패시터(Cbyp4)에 의해 바이패스된다. 이하에 상세히 설명되는 것과 같이, 능동 피드백 바이어스 전압(Vafb)을 변동함으로써, 피드백 바이어스 전류(Ifb)가 조정되고, 피드백 바이어스 전류(Ifb)가 동조되고, 피드백 바이어스 전류(Ifb)의 조정에 의해, 전치보정 능동 피드백 트랜지스터(Q4)가 조정된다.
도8에는 전치보정 능동 피드백 구동 증폭기(22)의 파선으로 나타낸 상자(78)내에 도시되는 다른 능동 피드백 바이어스 동조 회로(78)를 갖는, 다른 대체 실시예가 도시되어 있다. 이 실시예에 있어서는, 능동 피드백 바이어스 동조 회로(78)는 트랜지스터(Q5)에 대한 전류원 바이어스로서 실현된다. 이 실시예에 있어서는, 능동 피드백 바이어스 동조 회로(78)는 전류원으로서 실현되며, 전류 미러가 피드백 트랜지스터(Q5)의 이미터에 결합된다. 능동 피드백 바이어스 동조 회로(78)는 미러 트랜지스터(78)와 트랜지스터(Q5)의 전류 바이어스(Ie5)를 설정하는 기준 저항(Rafb)을 포함한다. 능동 피드백 바이어스 동조 회로(78)는 또한 베이스 저항(Rb9)을 통해서 능동 피드백 바이어스 제어전압(Vafb)에 연결되어 있는 이미터 팔로우어 트랜지스터(Q9)를 포함하고 있다. 이미터 팔로우어 트랜지스터(Q9)의 컬렉터는 전원전압(Vcc)에 연결되어 있으며, 바이패스 커패시터(Cbyp3)에 의해 바이패스된다. 마찬가지로 능동 피드백 바이어스 제어전압(Vafb)도 커패시터(Cbyp4)에 의해서 바이패스된다.
이 실시예에 있어서는 능동 피드백 바이어스 동조 전압(Vafb)을 변화시키면 트랜지스터(Q9)의 이미터를 통해 흐르는 전류(Ie5)도 변화하고, 이 변화는 능동 피드백 트랜지스터(Q4)의 DC 바이어스를 변화시키고, 이 전치 보정 특성에 영향을 주도록 조정할 수 있다. 특히, 능동 피드백 바이어스 조정 전압(Vafb)이 증가하면, 트랜지스터(Q5)의 이미터를 통해 흐르는 전류(Ie5)가 증가하고, 이 증가는 피드백 트랜지스터(Q4)의 베이스-컬렉터 접합을 순방향으로 보다 강하게 바이어스시키며, 전치 보정 능동 피드백 트랜지스터(Q4)를 보다 깊게 포화상태로 바이어스시키고, 그 결과, 전치보정 능동 피드백 구동 증폭기(22)의 전치보정 특성을 변화시킨다.
능동 피드백 바이어스 조정 회로(78)가 2단 선형 전력 증폭기(20)에 끼치는 영향은 도9,10,11에 도시되어 있다. 특히, 이러한 도면들(도9,10,11)은 도 8에 도시된 것과 같이, 전치 보정 능동 피드백 구동기 증폭기(22)가 능동 피드백 바이어스 동조 회로를 포함한 경우의 2단 선형 전력 증폭기(20)의 특성을, 능동 피드백 바이서스 전압(Vafb)의 값이, 각각 높은 경우, 중간의 경우 및 낮은 경우에 대해 나타낸다. 도9a,10a, 11a는 각각 중, 고, 저치(低値)의 피드백 트랜지스터(Q4)에 주는 영향을 나타내고, 한편, 도9b,1Ob,11b는 능동 피드백 바이어스 동조 회로(78)를 포함하고 있는 2단 선형 전력 증폭기(20)의 이득, 출력전력(Pout) 및 전력효율(PAE)을 입력전력(Pin)의 함수로서 나타낸다. 곡선(80,82,84) (도9b,1Ob,11b)들은 능동 피드백 바이어스 동조 회로(78)를 포함한 2단 선형 전력 증폭기(20)의 이득을, 또한 곡선들(86,88,90)은 출력전력을, 그리고, 곡선들(92,94,96)은 전력 추가 효율(PAE)을 각각 입력전력(Pin)의 함수로서 고, 중간 및 저치의 능동 피드백 바이어스 전압(Vafb)에 대해 나타낸다. 도9c,1Oc,11c들은 능동 피드백 바이어스 동조 회로(78)를 포함한 2단 선형전력증폭기(20)의 이득, 출력전력(Pout) 및 삽입위상을 각각 입력전력(Pin)의 함수로서 고, 중, 저치의 능동 피드백 바이어스 전압(Vafb)에 대해 나타내고 있다. 곡선들(98,100,102)은 이득을 표시하지만, 이들은 각각 도9b, 1Ob, 11b에 도시된 곡선들(80,82,84)과 비슷하다. 곡선들(104, 106, 108)(도9c,1Oc,11c)은 출력전력(Pout)을 표시하지만, 이들은 각각 도9b, 10b, 11b에 도시된 곡선들(86,88,90)과 비슷하다. 곡선들(110,112,114)은 능동 피드백 바이어스 동조 회로(78)를 포함하고 있는 2단 선형전력증폭기(20)의 삽입위상을 입력전력(Pin)의 함수로서 각각 고, 중, 저치의 능동 피드백 바이어스 전압(Vafb)에 대해 나타낸다.
도9에서 도11을 참조하면, 능동 피드백 바이어스 전압(vafb)을 저하시켜 가면, 피드백 트랜지스터(Q4)의 DC 바이어스가 도9a, 10a, 11a의 바이어스 전류값 및 벡터로 표시되도록, 깊은 포화 상태로부터 점차 빠져 나온다. 피드백 트랜지스터(Q4)가 포화상태로부터 빠져 나오게 되면, 전력 추가 효율(PAE)은 1dB 압축점(P1dB)에 있어서, 48%(곡선92)에서 50%(곡선96)로 약간 증가하게 된다. 그러나 곡선들(110.112.114)은 능동 동조 전압(Vafb)이 낮추어 가면, 삽입위상은 1dB 압축점(P1dB)에 있어서 6°에서 8.5°로 약간 열화할 뿐이라는 것을 알 수 있다.
상기 설명으로부터 본 발명의 여러 가지 수정 및 변형을 생각해 내는 것이 가능할 것이다. 따라서, 본 발명은 다음의 특허청구범위를 일탈하지 않고, 위에 구체적으로 설명된 것 이외의 실시예가 가능하다는 것을 이해해야 한다.
본 발명에 의하면, 향상된 효율을 가진 선형 전력 증폭기를 제공한다.

Claims (32)

  1. 2단 선형 전력 증폭기회로에 있어서, 입력단자와 출력단자를 가진 전력 증폭기로서, 그 입력 단자에 인가된 증가하는 전력의 함수로서 감소하는 이득 특성을 가진, 전력 증폭기와, 입력 단자와 출력 단자를 가진 전치보정 구동기 증폭기로서, 상기 구동기 증폭기의 상기 출력 단자는 2단 전력 증폭기를 형성하는 상기 전력 증폭기의 상기 입력 단자에 접속되고, 상기 전치보정 구동기 증폭기 회로는 베이스, 이미터 및 컬렉터를 갖춘 전력 트랜지스터를 가지며, 상기 베이스는 RF 입력 신호 RFin를 수신하기 위한 상기 입력 단자에 연결되고 상기 컬렉터는 상기 전치보정 구동기 증폭기 회로의 상기 출력 단자에 전기적으로 연결되며, 상기 구동기 증폭기는 상기 전력 증폭기를 보상하기 위해 그 입력 단자에 인가된 상기 전력의 함수로서 증가하는 이득 특성을 가지며, 상기 구동기 증폭기 회로는 베이스, 컬렉터 및 이미터를 가진 능동 피드백 트랜지스터를 구비하는 제 1 피드백 루프를 구비하는, 전치보정 구동기 증폭기 회로를 포함하는 2단 선형 전력 증폭기회로.
  2. 제1항에 있어서, 상기 능동 피드백 트랜지스터는 그 포화된 바이어스 포인트에서 실질적으로 동작하는 2단 선형 전력 증폭기회로.
  3. 제1항에 있어서, 상기 능동 피드백 트랜지스터의 베이스는 상기 구동기 증폭기의 출력에 전기적으로 연결되는 2단 선형 전력 증폭기회로.
  4. 제2항에 있어서, 상기 능동 피드백 트랜지스터를 바이어스시키는 제2 피드백 루프를 더 구비하는 2단 선형 전력 증폭기회로.
  5. 제4항에 있어서, 상기 제2 피드백 루프는 베이스, 컬렉터, 및 이미터를 가지는 바이어싱 트랜지스터를 구비하는 2단 선형 전력 증폭기회로.
  6. 제5항에 있어서, 상기 바이어싱 트랜지스터는 실질적으로 그 포화점에서 또는 포화점 근방에서 동작하는 2단 선형 전력 증폭기회로.
  7. 제5항에 있어서, 상기 능동 피드백 트랜지스터의 컬렉터는 상기 바이어싱 트랜지스터의 상기 컬렉터에 전기적으로 연결되는 2단 선형 전력 증폭기회로.
  8. 제7항에 있어서, 상기 능동 피드백 트랜지스터의 상기 이미터는 상기 구동기 증폭기의 상기 입력 단자에 전기적으로 연결되는 2단 선형 전력 증폭기회로.
  9. 제1항에 있어서, 상기 구동기 증폭기는 입력전력이 증가하면 삽입위상이 감소하는 특성을 가지도록 설계되어 있는 2단 선형 전력 증폭기회로.
  10. 제9항에 있어서, 총 이득과 삽입위상은 소정의 출력전력에 대해 상기 입력전력의 함수로서 증가하는 2단 선형 전력 증폭기회로.
  11. 제1항에 있어서, 상기 능동 피드백 트랜지스터의 바이어스를 외부에서 전자적으로 조정할 수 있는 능동 피드백 바이어싱 동조 회로를 더 구비하는 2단 선형 전력 증폭기회로.
  12. 제5항에 있어서, 상기 능동 피드백 트랜지스터의 바이어스를 전자적으로 조정할 수 있는 능동 피드백 바이어싱 트랜지스터를 더 구비하는 2단 선형 전력 증폭기회로.
  13. 제11항에 있어서, 상기 능동 피드백 바이어싱 회로는 외부 전압을 상기 동조 회로에 인가하기 위한 전압포트를 구비하는 2단 선형 전력 증폭기회로.
  14. 제12항에 있어서, 상기 능동 피드백 바이어싱 회로는 외부전압을 상기 조정 회로에 인가하기 위한 전압 포트를 구비하는 2단 선형 전력 증폭기회로.
  15. 2단 선형 전력 증폭기회로에 있어서, 입력단자와 출력단자를 가진 전력 증폭기 회로로서, 입력 전력의 증가 함수로서 감소하는 이득 특성과, 입력 전력의 증가 함수로서 증가하는 삽입위상 특성을 갖는, 전력증폭기 회로와, RF 입력신호를 수신하기 위한 입력단자와 출력단자를 가진 구동기 증폭기 회로로서, 상기 출력 단자는 2단 전력 증폭기 회로를 형성하는 상기 전력 증폭기 회로의 상기 입력 단자에 전기적으로 연결되고, 상기 입력 전력의 함수로서 증가는 이득 특성을 가지며 상기 입력 전력의 함수로서 감소하는 삽입 위상 특성을 가지며, 베이스, 컬렉터 및 이미터를 갖는 능동 피드백 트랜지스터를 구비하는 제 1 피드백 루프를 구비하는, 구동기 증폭기 회로를 포함하는 2단 선형 전력 증폭기회로.
  16. 2단 선형 전력 증폭기회로에 있어서, 입력단자와 출력단자를 가진 전력증폭기 회로로서, 입력 전력의 증가 함수로서 증가하는 삽입 위상 특성을 가진, 전력증폭기 회로와, RF 입력신호를 수신하기 위한 입력단자와 출력단자를 가진 구동기 증폭기 회로로서, 상기 출력 단자는 2단 전력 증폭기 회로를 형성하는 상기 전력 증폭기 회로의 상기 입력 단자에 전기적으로 연결되고, 상기 입력 전력의 함수로서 감소하는 삽입 위상 특성을 가지며, 베이스, 컬렉터 및 이미터를 가진 능동 피드백 트랜지스터를 구비하는 제 1 피드백 루프를 구비하는, 구동기 증폭기 회로를 포함하는 2단 선형 전력 증폭기회로.
  17. 2단 선형 전력 증폭기회로에 있어서, 입력단자와 출력단자를 가진 전력 증폭기 회로로서, 상기 입력단자에 인가된 상기 입력전력의 소정 함수로서 변화하는 소정의 특성을 갖는, 전력증폭기 회로와, RF 입력신호를 수신하기 위한 입력단자와 출력단자를 가진 구동기 증폭기 회로로서, 상기 출력 단자는 2단 전력 증폭기 회로를 형성하는 상기 전력 증폭기의 상기 입력 단자에 전기적으로 연결되고, 상기 전력 증폭기의 상기 소정 특성들을 보상하기 위한 전치보정 특성들을 가지며, 베이스, 컬렉터 및 이미터를 가진 능동 피드백 트랜지스터를 구비하는 능동 피드백 루프를 구비하는, 구동기 증폭기 회로를 포함하는 2단 선형 전력 증폭기회로.
  18. 제17항에 있어서, 상기 소정의 특성은 이득(gain)인 2단 선형 전력 증폭기회로.
  19. 제18항에 있어서, 상기 전력 증폭기 회로는 소정의 출력 전력에 대해 입력전력의 증가 함수로서 증가하는 이득특성을 갖는 2단 선형 전력 증폭기회로.
  20. 제19항에 있어서, 상기 구동 증폭기 회로는 소정의 출력전력에 대해 입력전력의 증가 함수로서 증가하는 이득특성을 갖는 2단 선형 전력 증폭기회로.
  21. 제18항에 있어서, 상기 소정의 특성은 삽입위상인 2단 선형 전력 증폭기회로.
  22. 제19항에 있어서, 상기 전력 증폭기는 입력전력의 증가 함수로서 증가하는 삽입위상특성을 가지는 2단 선형 전력 증폭기회로.
  23. 제20항에 있어서, 상기 구동 증폭기 회로는 입력전력의 증가 함수로서 감소하는 삽입위상특성을 가지는 2단 선형 전력 증폭기회로.
  24. 제17항에 있어서, 상기 구동 증폭기 회로는 전력 트랜지스터와 상기 전력 트랜지스터를 바이어싱시키기 위한 제1 피드백 루프를 구비하는 2단 선형 전력 증폭기회로.
  25. 제24항에 있어서, 상기 제1 피드백 루프는 능동 피드백 트랜지스터를 구비하는 2단 선형 전력 증폭기회로.
  26. 제25항에 있어서, 상기 피드백 트랜지스터를 바이어싱시키기 위한 제2 피드백 루프를 더 구비하는 2단 선형 전력 증폭기회로.
  27. 제26 항에 있어서, 상기 제2 피드백 루프는 상기 피드백 트랜지스터를 바이어싱시키는 바이어싱 트랜지스터를 구비하는 2단 선형 전력 증폭기회로.
  28. 제27항에 있어서, 상기 피드백 트랜지스터는 실질적으로 그 포화점에서 동작하는 2단 선형 전력 증폭기회로.
  29. 제28항에 있어서, 상기 바이어싱 트랜지스터는 실질적으로 그 포화점에서 동작하는 2단 선형 전력 증폭기회로.
  30. 제26항에 있어서, 상기 제2 피드백 루프의 바이어스 레벨을 전자적으로 조정할 수 있는 동조 회로를 더 구비하는 2단 선형 전력 증폭기회로.
  31. 제30항에 있어서, 상기 동조 회로는 외부 전압원에 접속하기 위한 포트를 구비하는 2단 선형 전력 증폭기회로.
  32. 제28항에 있어서, 상기 바이어싱 트랜지스터는 상기 피드백 트랜지스터의 컬렉터에 직접 연결되는 컬렉터를 가지는 2단 선형 전력 증폭기회로.
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