JP7357562B2 - 高周波スイッチ回路 - Google Patents

Description

本発明は、無線通信機器に用いられる高周波スイッチ回路に係り、特に、スイッチング時間の高速化を図ったものに関する。

従来、高周波信号の切り替えを行う半導体高周波スイッチ回路は、ＧａＡｓ等化合物半導体を用いた電界効果トランジスタであるＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）、ＨＥＭＴ（High Electron Mobility Transistor）等や、ＳＯＩ（Silicon on Insulator）基板等を用いたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）により構成されたものがよく用いられている。
かかる半導体高周波スイッチ回路は、その使用条件などに応じて、挿入損失、アイソレーション、ハンドリングパワー、歪特性等の電気的特性について、好適な特性、レベルであることが所望される。

図５には、従来の高周波スイッチ回路の一例が示されており、以下、同図を参照しつつ、従来回路について説明する。
この従来回路は、１つの制御信号によってＳＰＤＴ（Single Pole Double Throw）スイッチの経路切り替えを可能に構成されたものである。すなわち、従来回路は、デプレッションモードの高周波スイッチ用電界効果トランジスタ（以下「スイッチＦＥＴ」と称すると共に、図５においては「ＦＥＴ」と表記）を主たる構成要素として構成されている。

かかる従来回路は、制御信号入力端子ＣＯＮＴに正の電圧ＶＤＤが印加されると、バイアス抵抗器Ｒｂ１，Ｒｂ２からなるバイアス回路１００Ａを介してＤＣデカップリングキャパシタＣ１，Ｃ２が充電され、スイッチＦＥＴのソース電圧ＶＳ１が上昇する。

スイッチＦＥＴのゲートは、ゲート抵抗器Ｒｇ１を介してグランドに接続されているため、スイッチＦＥＴのゲート・ソース間電圧Ｖｇｓは、－ＶＳ１となる。
しかして、スイッチＦＥＴのしきい値電圧Ｖｔｈｎに対して、Ｖｔｈｎ≧－ＶＳ１となったときに、スイッチＦＥＴはオフ状態となり、高周波入出力端子Ｔ１，Ｔ２間が遮断される。

一方、制御信号入力端子ＣＯＮＴにグランド電位が印加されると、バイアス回路１００Ａを介してＤＣデカップリングキャパシタＣ１，Ｃ２の電荷が放電され、スイッチＦＥＴのソース電圧ＶＳ１は下降する。そして、スイッチＦＥＴのしきい値電圧Ｖｔｈｎに対して、Ｖｔｈｎ≦－ＶＳ１となったときに、スイッチＦＥＴはオン状態となり、高周波入出力端子Ｔ１，Ｔ２間が導通状態となる。
この種の従来回路は、例えば、特許文献１等に開示されたものがある。

なお、図５に示された従来回路におけるアイソレーション向上を図った回路として、図６に示された構成のものも良く知られている。
以下、図６を参照しつつ、この従来回路について概括的に説明する。
この従来回路は、図５に示された回路に、シャント用電界効果トランジスタ（以下、「シャントＦＥＴ」と称すると共に、図６においては「ＳＨ－ＦＥＴ」と表記）を付加した構成を有するものとなっている。シャントＦＥＴは、エンハンスメント型ＦＥＴであり、そのゲートにはゲート抵抗器Ｒｇ２を介して制御信号端子ＣＯＮＴから制御信号が印加されるようになっている。
また、シャントＦＥＴは、そのソースがスイッチＦＥＴのソースと共にＤＣデカップリングキャパシタＣ２を介して高周波入出力端子Ｔ２に接続される一方、ドレインはＤＣデカップリングキャパシタＣ３を介してグランドに接続されている。

かかる構成においては、スイッチＦＥＴがオフ状態の場合に、シャントＦＥＴがオン状態となり、スイッチＦＥＴ側からの漏洩高周波信号をグランドへバイパスさせて高周波入出力端子Ｔ２への高周波信号の漏洩を防止し、高いアイソレーションが確保されるようになっている。

特開２０１１－２５９２３６号公報

しかしながら、上述の従来回路においては、高周波信号のリーク抑圧のために、インピーダンスが高いバイアス回路が用いられる構成が採られることから、ＤＣデカップリングキャパタＣ１，Ｃ２の短時間での電荷放電が難しく、スイッチＦＥＴが導通状態になる際の立ち上がりに時間を要し、所望するスイッチング時間で動作する回路が得難いという問題がある。

本発明は、上記実状に鑑みてなされたもので、スイッチング時間の高速化を図ることのできる高周波スイッチ回路を提供するものである。

上記本発明の目的を達成するため、本発明に係る高周波スイッチ回路は、
高周波入出力端子間に第１の電界効果トランジスタが接続され、前記第１の電界効果トランジスタのドレイン・ソース間には第１の抵抗器が接続され、前記第１の電界効果トランジスタのゲートは第２の抵抗器を介してグランドに接続され、前記第１の電界効果トランジスタのソース・ゲート間に第２の電界効果トランジスタが接続され、前記第２の電界効果トランジスタのゲートは、第３の抵抗器を介して制御信号が印加可能とされ、前記制御信号に基づいて前記第１の電界効果トランジスタのドレイン、ソースに電圧供給を行うバイアス回路が設けられ、
前記第１の電界効果トランジスタはデプレッションモードで動作し、かつ、前記第２の電界効果トラジスタと極性が異なる電界効果トランジスタが用いられてなるものである。

本発明によれば、高周波入出力端子間に設けられ高周波信号の通過、遮断を制御する高周波スイッチ用の電界効果トランジスタのゲート・ソース間に極性の異なる短絡用の電界効果トランジスタを設けて高周波スイッチ用の電界効果トランジスタが導通状態となる際に、短絡用の電界効果トランジスタも導通状態として高周波スイッチ用の電界効果トランジスタのゲート・ソース間の電位差を早期に小さくできるようにしたので、高周波スイッチ用の電界効果トランジスタを従来に比して素速く導通状態とすることができ、スイッチング時間の高速化が図られた高周波スイッチ回路を提供することができるという効果を奏するものである。

本発明の実施の形態における高周波スイッチ回路の第１の回路構成例を示す回路図である。 本発明の実施の形態における高周波スイッチ回路の第２の回路構成例を示す回路図である。 第１の回路構成例におけるゲート・ソース間電圧の過渡応答特性の一例を示す特性線図である。 第２の回路構成例におけるゲート・ソース間電圧の過渡応答特性の一例を示す特性線図である。 従来の高周波スイッチ回路の回路構成例を示す回路図である。 図５に示された従来回路におけるアイソレーション向上を図った回路構成例を示す回路図である。

以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における高周波スイッチ回路の第１の回路構成例について、図１を参照しつつ説明する。
この高周波スイッチ回路は、２つの電界効果トランジスタ（以下、「ＦＥＴ」と称する）、すなわち、第１のＦＥＴ（図１においては「ＦＥＴ１」と表記）１と第２のＦＥＴ（図１においては「ＦＥＴ２」と表記）２とを主たる構成要素として、ＳＰＤＴスイッチが構成されたものである。

本発明の実施の形態において、高周波スイッチとしての第１のＦＥＴ１には、デプレッションモードのＮチャンネル型のＦＥＴが、短絡スイッチとしての第２のＦＥＴ２には、エンハンスメントモードのＰチャンネル型のＦＥＴが、それぞれ用いられている。第２のＦＥＴ２については、デプレッションモードのＰチャンネル型のＦＥＴを用いることもできる。
なお、良く知られているように制御信号入力端子３３へ印加する電圧のバイアス条件を変えて、Ｎ型とＰ型の関係を反転させても本質的に同様な回路が実現できることは勿論である。

以下、具体的な回路構成について説明する。
第１のＦＥＴ１は、ドレインが第１のＤＣデカップリングキャパシタ（図１においては「Ｃ１」と表記）２１を介して第１の高周波入出力端子（図１においては「Ｔ１」と表記）３１に接続される一方、ソースが第２のＤＣデカップリングキャパシタ（図１においては「Ｃ２」と表記）２２を介して第２の高周波入出力端子（図１においては「Ｔ２」と表記）３２に接続されている。
また、第１のＦＥＴ１のゲートは、第２の抵抗器としての第１のゲート抵抗器（図１においては「Ｒｇ１」と表記）１２を介してグランドに接続されている。さらに、第１のＦＥＴ１のドレイン・ソース間には、第１の抵抗器としての第１のドレイン・ソース間抵抗器（図１においては「Ｒｄｓ１」と表記）１１が接続されている。

第２のＦＥＴ２のドレインは、第１のＦＥＴ１のゲートに接続される一方、ソースは、第１のＦＥＴ１のソースに接続されている。
また、第２のＦＥＴ２のゲートは、第３の抵抗器としての第２のゲート抵抗器（図１においては「Ｒｇ２」と表記）１３を介して制御信号入力端子（図１においては「Ｔcnt」と表記）３３に接続されている。
制御信号入力端子３３とグランドとの間には、制御信号入力端子３３側から第１のバイアス抵抗器（図１においては「Ｒｂ１」と表記）１４と第２のバイアス抵抗器（図１においては「Ｒｂ２」と表記）１５が直列接続されて設けられている。

そして、第１のバイアス抵抗器１４と第２のバイアス抵抗器１５の相互の接続点は、第１のＦＥＴ１のソースと第２のＤＣデカップリングキャパシタ２２の相互の接続点に接続されている。
これら第１及び第２のバイアス抵抗器１４，１５によりバイアス回路１００が構成されている。

次に、かかる構成における動作について説明する。
先ず、制御信号入力端子３３に正の電圧ＶＤＤが印加された場合、バイアス回路１００を介して第１及び第２のＤＣデカップリングキャパシタ２１，２２が充電され、第１のＦＥＴ１のソース電圧ＶＳ１が上昇する。第１のＦＥＴ１のゲートは、第１のゲート抵抗器１２を介してグランドに接続されているため、第１のＦＥＴ１のゲート・ソース間電圧Ｖｇｓは－ＶＳ１となる。

第１のＦＥＴ１のしきい値電圧をＶｔｈｎとすると、このしきい値電圧Ｖｔｈｎに対して、第１のＦＥＴ１のゲート・ソース間電圧がＶｔｈｎ≧－ＶＳ１となったときに、第１のＦＥＴ１はオフ状態となり、第１及び第２の高周波入出力端子３１，３２間は遮断されることとなる。

一方、第２のＦＥＴ２のゲート電圧はＶＤＤとなるため、第２のＦＥＴ２のゲート・ソース間電圧は（ＶＤＤ－ＶＳ１）となる。第２のＦＥＴ２のしきい値電圧をＶｔｈｐとすると、Ｖｔｈｐ≦（ＶＤＤ－ＶＳ１）となり、第２のＦＥＴ２はオフ状態となるため、第１のＦＥＴ１の動作に何ら影響を与えることはない。

次に、制御信号入力端子３３にグランド電位が印加された場合、第１及び第２のＤＣデカップリングキャパシタ２１，２２は、バイアス回路１００を介して放電されるが、バイアス回路１００はインピーダンスが高いために、従来回路同様何ら方策が講じられない場合には放電に時間を要する。
本発明の実施の形態においては、第２のＦＥＴ２のゲート電圧はグランド電位となり、Ｖｔｈｐ≧－ＶＳ１となるため、第２のＦＥＴ２はオン状態となり電荷放電が促進される。この結果、第１のＦＥＴ１のゲート・ソース間電位差が瞬時に小さくされるため、第１のＦＥＴ１は従来と異なり速く導通状態となる。
また、制御信号入力端子３３にグランド電位が印加されて第２のＦＥＴ２がオン状態となると第２のＦＥＴ２のソース電圧は徐々に小さくなり、第２のＦＥＴ２のゲート・ソース間電位差がしきい値電圧に達する。したがって、第１のＦＥＴ１のしきい値電圧をＶｔｈ１、第２のＦＥＴ２のしきい値電圧をＶｔｈ２とすると、この２つのＦＥＴのしきい値電圧の間には、｜Ｖｔｈ１｜≧｜Ｖｔｈ２｜の関係が成立するように構成することで、高周波スイッチ用の電界効果トランジスタのスイッチング時間の高速化が確実になされることになる。

図３には、第１のＦＥＴ１のゲート・ソース間電圧の過渡応答特性の一例が示されており、以下、同図について説明する。
図３において、横軸は制御信号の印加時からの経過時間を表している。
また、図３において、紙面左側の縦軸はゲート・ソース間電圧を、紙面右側の縦軸は制御信号電圧を、それぞれ表している。

図３には、制御信号がＶＤＤ（５Ｖ）からグランド電位に変化した時刻ｔ０からの第１のＦＥＴ１のゲート・ソース間電圧の変化特性の例が、二点鎖線の特性線（「実施例１」と表記）により示されている。また、図５に示された従来回路における同様の変化特性の例が点線（「従来例１」と表記）により示されている。
従来回路の場合、時刻ｔ０において制御信号がＶＤＤからグランド電位に切り替わった後、時刻ｔ１においてゲート・ソース間電圧がしきい値Ｖｔｈｎに達している。

これに対して、本発明の実施の形態における高周波スイッチ回路の場合、時刻ｔ１より早い時刻ｔ２（ｔ２＜ｔ１）において第１のＦＥＴ１のゲート・ソース間電圧がしきい値Ｖｔｈｎに達しており、第２のＦＥＴ２による第１のＦＥＴ１のスイッチング時間の高速化が確実になされていることが確認できる。

次に、第２の回路構成例について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の回路構成例は、第１の回路構成例を基本として、特に、高周波入出力端子３１，３２間のアイソレーション向上のために短絡用の第３のＦＥＴ（図２においては「ＦＥＴ３」と表記）３を設けたものである（詳細は後述）。

以下、具体的に回路構成について説明する。
最初に、この第２の回路構成例において、第１のＦＥＴ１ＡにはデプレッションモードのＮチャンネル型ＪＦＥＴ（Junction Field Effect Transistor）が、第２のＦＥＴ２Ａには、エンハンスメントモードのＰチャンネル型ＪＦＥＴが、第３のＦＥＴ３には、エンハンスメントモードのＮチャンネル型ＪＦＥＴが、それぞれ用いられている。

この第２の回路構成例において、第１のＦＥＴ１Ａは、図１に示された第１の回路構成例同様に高周波入出力端子３１，３２間に設けられており、その回路接続は図１と同一であるので、ここでの再度の詳細な説明は省略する。
第２のＦＥＴ２Ａは、ゲートが第２のゲート抵抗器１３を介して制御信号入力端子３３に接続されている点は同一であるが、制御信号入力端子３３は、第３のゲート抵抗器（図２においては「Ｒｇ３」と表記）１６を介して第３のＦＥＴ３のゲートにも接続されている。

第３のＦＥＴ３は、ドレインが第１のＦＥＴ１Ａのソースと第２のＤＣデカップリングキャパシタ２２との接続点に接続される一方、ソースは第３のＤＣデカップリングキャパシタ（図２においては「Ｃ３」と表記）２３を介してグランドに接続されている。
また、第３のＦＥＴ３のドレインとソースの間には、第２のドレイン・ソース間抵抗器（図２においては「Ｒｄｓ２」と表記）１７が接続されている。
第１のＦＥＴ１Ａのソースとグランドとの間には、バイアス抵抗器１５が第１の回路構成例同様に接続されて設けられている。
なお、この第２の回路構成例においては、図１に示されたバイアス抵抗器１４が省略されている。これは、ＪＦＥＴを用いた場合、ゲートからドレイン、ソースへ電流が流れるため、バイアス抵抗器１４を省くことができるためである。

次に、かかる構成のおける動作について説明する。
まず、制御信号入力端子３３に正の電圧ＶＤＤが印加された場合、第３のゲート抵抗器１６と第３のＦＥＴ３のゲート順方向電流により第１乃至第３のデカップリングキャパシタ２１～２３が充電され、第１のＦＥＴ１Ａのソース電圧ＶＳ１が上昇する。第１のＦＥＴ１Ａのゲートは、第１のゲート抵抗器１２を介してグランドに接続されているため、第１のＦＥＴ１Ａのゲート・ソース間電圧Ｖｇｓは－ＶＳ１となる。

第１のＦＥＴ１Ａのしきい値電圧をＶｔｈｎとすると、このしきい値電圧Ｖｔｈｎに対して、第１のＦＥＴ１Ａのゲート・ソース間電圧－ＶＳ１が、Ｖｔｈｎ≧－ＶＳ１となったときに、第１のＦＥＴ１Ａはオフ状態となり、第１及び第２の高周波入出力端子３１，３２間は遮断されることとなる。

一方、第２のＦＥＴ２Ａのゲート電圧はＶＤＤとなるため、第２のＦＥＴ２Ａのゲート・ソース間電圧は（ＶＤＤ－ＶＳ１）となる。第２のＦＥＴ２Ａのしきい値電圧をＶｔｈｐとすると、Ｖｔｈｐ≦（ＶＤＤ－ＶＳ１）となり、第２のＦＥＴ２Ａはオフ状態となるため、第１のＦＥＴ１Ａの動作に何ら影響を与えることはない。

次に、制御信号入力端子３３にグランド電位が印加された場合、第１及び第２のＤＣデカップリングキャパシタ２１，２２は、第２のバイアス抵抗器１５を介して放電されるが、バイアス回路としての第２のバイアス抵抗器１５のインピーダンスが高いために、従来回路同様何ら方策が講じられない場合には放電に時間を要する。
しかしながら、この第２の回路構成例においては、第２のＦＥＴ２Ａのゲート電圧はグランド電位となり、Ｖｔｈｐ≧－ＶＳ１となるため、第２のＦＥＴ２はオン状態となり電荷放電が促進される。この結果、第１のＦＥＴ１Ａのゲート・ソース間電位差が瞬時に小さくされるため、第１のＦＥＴ１Ａは従来と異なり速く導通状態となる。

なお、アイソレーション向上のために設けられた第３のＦＥＴ３の動作は、従来から良く知られている通りである。
すなわち、以下、概括的に説明すれば、まず、第１のＦＥＴ１Ａがオフ状態にある場合、第３のＦＥＴ３がオン状態となり、第１のＦＥＴ１Ａ側からの漏洩高周波信号をグランドへバイパスさせて第２の高周波入出力端子３２への高周波信号の漏洩を防止し、アイソレーションが確保されるようになっている。

図４には、第１のＦＥＴ１ＡにＪＦＥＴを用いたこの第２の回路構成例における第１のＦＥＴ１Ａのゲート・ソース間電圧の過渡応答特性の一例が示されており、以下、同図について説明する。
図４において、横軸は制御信号の印加時からの経過時間を表している。
また、図４において、紙面左側の縦軸はゲート・ソース間電圧を、紙面右側の縦軸は制御信号電圧を、それぞれ表している。
図４には、制御信号がＶＤＤ（５Ｖ）からグランド電位に変化した時刻ｔ０からの第１のＦＥＴ１Ａのゲート・ソース間電圧の変化特性の例が二点鎖線の特性線（「短絡ＪＦＥＴ有」と表記）により示されている。また、図５に示された従来回路における同様の変化特性の例が点線（「短絡ＪＦＥＴ無」と表記）により示されている。

従来回路の場合、時刻ｔ０において制御信号がＶＤＤからグランド電位に切り替わった後、時刻ｔ１においてゲート・ソース間電圧がしきい値Ｖｔｈｎに達している。

これに対して、ＪＦＥＴを用いた第２の回路構成例の場合、時刻ｔ１より早い時刻ｔ２（ｔ２＜ｔ１）において第１のＦＥＴ１Ａのゲート・ソース間電圧がしきい値Ｖｔｈｎに達しており、第２のＦＥＴ２Ａによる第１のＦＥＴ１Ａのスイッチング時間の高速化が確実になされていることが確認できる。

スイッチング時間の高速化が所望される高周波スイッチ回路に適用できる。

１…第１のＦＥＴ
２…第２のＦＥＴ
３…第３のＦＥＴ
１４…第１のバイアス抵抗器
１５…第２のバイアス抵抗器
３１…第１の高周波入出力端子
３２…第２の高周波入出力端子
３３…制御信号入力端子

Claims (2)

1. 高周波入出力端子間に第１の電界効果トランジスタが接続され、前記第１の電界効果トランジスタのドレイン・ソース間には第１の抵抗器が接続され、前記第１の電界効果トランジスタのゲートは第２の抵抗器を介してグランドに接続され、前記第１の電界効果トランジスタのソース・ゲート間に第２の電界効果トランジスタが接続され、前記第２の電界効果トランジスタのゲートは、第３の抵抗器を介して制御信号が印加可能とされ、前記制御信号に基づいて前記第１の電界効果トランジスタのドレイン、ソースに電圧供給を行うバイアス回路が設けられ、
   前記第１の電界効果トランジスタはデプレッションモードで動作し、かつ、前記第２の電界効果トラジスタと極性が異なる電界効果トランジスタが用いられてなることを特徴とする高周波スイッチ回路。
2. 前記第１の電界効果トランジスタのしきい値電圧Ｖｔｈ１と前記第２の電界効果トランジスタのしきい値電圧Ｖｔｈ２は、｜Ｖｔｈ１｜≧｜Ｖｔｈ２｜の関係を満たすことを特徴とする請求項１記載の高周波スイッチ回路。

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