JPH07211916A - トランジスタ素子及びその作製方法 - Google Patents
トランジスタ素子及びその作製方法Info
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- JPH07211916A JPH07211916A JP6018991A JP1899194A JPH07211916A JP H07211916 A JPH07211916 A JP H07211916A JP 6018991 A JP6018991 A JP 6018991A JP 1899194 A JP1899194 A JP 1899194A JP H07211916 A JPH07211916 A JP H07211916A
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Abstract
(57)【要約】
【目的】ソース部／ドレイン部間の耐圧向上を図ること
ができ、しかも、チャネル部４５・ソース部４６・ドレ
イン部４７を形成すべき半導体層３０の厚さが薄くなっ
てもソース部及びドレイン部のシート抵抗の増加を抑制
することができるＳＯＩ構造を有するトランジスタ素子
を提供する。 【構成】トランジスタ素子は、（イ）ゲート電極部４１
と、（ロ）ゲート電極部４１の下に形成されたチャネル
部４５と、（ハ）チャネル部４５の一方の側に接して形
成されたソース部４６と、（ニ）ソース部４６の外側の
半導体層に形成された、金属若しくは金属化合物から成
る第１の導電領域５１と、（ホ）チャネル部４５の他方
の側に接して形成されたドレイン部４７と、（ヘ）ドレ
イン部４７の外側の半導体層に形成された、金属若しく
は金属化合物から成る第２の導電領域５２から構成され
ている。
ができ、しかも、チャネル部４５・ソース部４６・ドレ
イン部４７を形成すべき半導体層３０の厚さが薄くなっ
てもソース部及びドレイン部のシート抵抗の増加を抑制
することができるＳＯＩ構造を有するトランジスタ素子
を提供する。 【構成】トランジスタ素子は、（イ）ゲート電極部４１
と、（ロ）ゲート電極部４１の下に形成されたチャネル
部４５と、（ハ）チャネル部４５の一方の側に接して形
成されたソース部４６と、（ニ）ソース部４６の外側の
半導体層に形成された、金属若しくは金属化合物から成
る第１の導電領域５１と、（ホ）チャネル部４５の他方
の側に接して形成されたドレイン部４７と、（ヘ）ドレ
イン部４７の外側の半導体層に形成された、金属若しく
は金属化合物から成る第２の導電領域５２から構成され
ている。
Description
【０００１】
【産業上の利用分野】本発明は、トランジスタ素子及び
その作製方法に関する。
その作製方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化に伴い、半導体製
造プロセルの寸法ルールも微細化が進行している。その
ため、素子分離技術においても、従来のＬＯＣＯＳ法で
は、バーズピークの影響により、微細化に対処できなく
なりつつある。それ故、０．１μｍルールの半導体素子
における素子分離技術として、ＳＯＩ（SemiconductorO
n Insulator）技術が注目されている。このＳＯＩ技術
を用いたトランジスタ素子はα線に対する耐性が高い。
また、バルクの半導体基板を用いて作製されたトランジ
スタ素子に問題となるソース・ドレイン領域と半導体基
板との間の寄生容量の発生がないため、トランジスタ素
子の高速動作を得ることができる。このように、ＳＯＩ
技術を用いたトランジスタ素子においては、高い信頼性
と高速動作性を得ることができる。
造プロセルの寸法ルールも微細化が進行している。その
ため、素子分離技術においても、従来のＬＯＣＯＳ法で
は、バーズピークの影響により、微細化に対処できなく
なりつつある。それ故、０．１μｍルールの半導体素子
における素子分離技術として、ＳＯＩ（SemiconductorO
n Insulator）技術が注目されている。このＳＯＩ技術
を用いたトランジスタ素子はα線に対する耐性が高い。
また、バルクの半導体基板を用いて作製されたトランジ
スタ素子に問題となるソース・ドレイン領域と半導体基
板との間の寄生容量の発生がないため、トランジスタ素
子の高速動作を得ることができる。このように、ＳＯＩ
技術を用いたトランジスタ素子においては、高い信頼性
と高速動作性を得ることができる。
【０００３】以下、従来のＳＯＩ技術を用いたＭＯＳ型
トランジスタの作製方法を、図１１及び図１２を参照し
て、簡単に説明する。
トランジスタの作製方法を、図１１及び図１２を参照し
て、簡単に説明する。
【０００４】［工程−１０］先ず、シリコンから成る第
１の半導体基板１０の一方の面１０Ａに溝部２０を形成
する（図１１の（Ａ）参照）。
１の半導体基板１０の一方の面１０Ａに溝部２０を形成
する（図１１の（Ａ）参照）。
【０００５】［工程−２０］次に、溝部２０内及び第１
の半導体基板１０の一方の面１０Ａに二酸化シリコンか
ら成る絶縁層２１を堆積させ、更に、この絶縁層２１上
にポリシリコン層２２を堆積させた後、かかるポリシリ
コン層２２の表面を平滑化する（図１１の（Ｂ）参
照）。
の半導体基板１０の一方の面１０Ａに二酸化シリコンか
ら成る絶縁層２１を堆積させ、更に、この絶縁層２１上
にポリシリコン層２２を堆積させた後、かかるポリシリ
コン層２２の表面を平滑化する（図１１の（Ｂ）参
照）。
【０００６】［工程−３０］その後、第１の半導体基板
１０の一方の面１０Ａに形成されたポリシリコン層２２
と、シリコンから成る第２の半導体基板１１とを張り合
わせる（図１１の（Ｃ）参照）。
１０の一方の面１０Ａに形成されたポリシリコン層２２
と、シリコンから成る第２の半導体基板１１とを張り合
わせる（図１１の（Ｃ）参照）。
【０００７】［工程−４０］次いで、第１の半導体基板
１０の他方の面１０Ｂを研磨して、溝部２０の底面２０
Ａを露出させる（図１１の（Ｄ）参照）。これによっ
て、隣接する溝部２０の間にシリコンから成る半導体層
３０が露出する。半導体層３０の各々は、溝部２０及び
絶縁層２１によって電気的に分離されている。尚、この
半導体層３０は第１の半導体基板１０から構成されてい
る。
１０の他方の面１０Ｂを研磨して、溝部２０の底面２０
Ａを露出させる（図１１の（Ｄ）参照）。これによっ
て、隣接する溝部２０の間にシリコンから成る半導体層
３０が露出する。半導体層３０の各々は、溝部２０及び
絶縁層２１によって電気的に分離されている。尚、この
半導体層３０は第１の半導体基板１０から構成されてい
る。
【０００８】［工程−５０］その後、従来の方法にて半
導体層３０にゲート電極部４１、ゲートサイドウオール
４４、チャネル部４５、ソース部４６及びドレイン部４
７を形成する（図１２の（Ａ）参照）。こうして、ＭＯ
Ｓ型トランジスタが作製される。次に、全面に層間絶縁
層６０を堆積させた後、ソース部４６及びドレイン部４
７の上方の層間絶縁層６０に開口部６１を設け、かかる
開口部６１内を含む層間絶縁層６０上に金属配線材料層
６２を形成する（図１２の（Ｂ）参照）。これによって
コンタクトホールが形成される。
導体層３０にゲート電極部４１、ゲートサイドウオール
４４、チャネル部４５、ソース部４６及びドレイン部４
７を形成する（図１２の（Ａ）参照）。こうして、ＭＯ
Ｓ型トランジスタが作製される。次に、全面に層間絶縁
層６０を堆積させた後、ソース部４６及びドレイン部４
７の上方の層間絶縁層６０に開口部６１を設け、かかる
開口部６１内を含む層間絶縁層６０上に金属配線材料層
６２を形成する（図１２の（Ｂ）参照）。これによって
コンタクトホールが形成される。
【０００９】
【発明が解決しようとする課題】ＳＯＩ構造を有するＭ
ＯＳ型トランジスタが微細化するに従い、半導体層３０
を薄くする必要がある。もしも、寸法ルールの微細化に
伴って半導体層３０を薄くしない場合には、ソース部／
ドレイン部間の耐圧劣化の問題やショートチャネル効果
等の問題が生じる。
ＯＳ型トランジスタが微細化するに従い、半導体層３０
を薄くする必要がある。もしも、寸法ルールの微細化に
伴って半導体層３０を薄くしない場合には、ソース部／
ドレイン部間の耐圧劣化の問題やショートチャネル効果
等の問題が生じる。
【００１０】また、ＳＯＩ構造を有するＭＯＳ型トラン
ジスタは、ソース部４６、チャネル部４５、ドレイン部
４７が絶縁層２１上に形成されている。それ故、トラン
ジスタ素子がオン状態で、正孔若しくは電子が半導体層
３０中を移動するとき、正孔若しくは電子が移動する領
域におけるシリコン原子はイオン化され、半導体層３０
内（特にチャネル部４５内）に堆積する。このため、ソ
ース部／ドレイン部間の耐圧劣化が発生する。尚、通常
のＭＯＳ型トランジスタにおいては、ウエルが半導体基
板を介して接地されているため、このような問題は発生
しない。
ジスタは、ソース部４６、チャネル部４５、ドレイン部
４７が絶縁層２１上に形成されている。それ故、トラン
ジスタ素子がオン状態で、正孔若しくは電子が半導体層
３０中を移動するとき、正孔若しくは電子が移動する領
域におけるシリコン原子はイオン化され、半導体層３０
内（特にチャネル部４５内）に堆積する。このため、ソ
ース部／ドレイン部間の耐圧劣化が発生する。尚、通常
のＭＯＳ型トランジスタにおいては、ウエルが半導体基
板を介して接地されているため、このような問題は発生
しない。
【００１１】この問題を解決する一手段として、ソース
部及びドレイン部の表面にサリサイド層を形成し、チャ
ネル部に蓄積されたイオンをサリサイド層を介して接地
する技術が、例えば、文献 "SUPPRESSION OF LATCH IN
SOI MOSFETs BY SILICIDATION OF SOURCE", L. J. McDA
ID, et al., ELECTRONICS LETTERS, 23rd May 1991,vo
l. 27 No. 11, pp1003-1005 に述べられているが、チャ
ネル部に蓄積されたイオンは完全には接地されず、ソー
ス部／ドレイン部間の耐圧向上は不十分である。
部及びドレイン部の表面にサリサイド層を形成し、チャ
ネル部に蓄積されたイオンをサリサイド層を介して接地
する技術が、例えば、文献 "SUPPRESSION OF LATCH IN
SOI MOSFETs BY SILICIDATION OF SOURCE", L. J. McDA
ID, et al., ELECTRONICS LETTERS, 23rd May 1991,vo
l. 27 No. 11, pp1003-1005 に述べられているが、チャ
ネル部に蓄積されたイオンは完全には接地されず、ソー
ス部／ドレイン部間の耐圧向上は不十分である。
【００１２】また、寸法ルールが０．５μｍの場合、必
要とされる半導体層３０の厚さは約１００ｎｍであり、
寸法ルールが０．３５μｍの場合、必要とされる半導体
層３０の厚さは約７０ｎｍである。このように半導体層
３０の厚さが薄くなるに従い、ソース部４６及びドレイ
ン部４７のシート抵抗が増加するという問題もある。例
えば、半導体層３０の厚さが約１００ｎｍの場合、シー
ト抵抗は７０Ω／□程度であるが、半導体層３０の厚さ
が約７０ｎｍになると、シート抵抗は１００Ω／□以上
にまで増加する。今後、半導体層３０の厚さが更に薄く
なるに従い、ソース部４６及びドレイン部４７のシート
抵抗が益々増加するといった問題がある。このようなシ
ート抵抗の増加によりトランジスタ素子の寄生抵抗が増
加し、素子特性が劣化する。
要とされる半導体層３０の厚さは約１００ｎｍであり、
寸法ルールが０．３５μｍの場合、必要とされる半導体
層３０の厚さは約７０ｎｍである。このように半導体層
３０の厚さが薄くなるに従い、ソース部４６及びドレイ
ン部４７のシート抵抗が増加するという問題もある。例
えば、半導体層３０の厚さが約１００ｎｍの場合、シー
ト抵抗は７０Ω／□程度であるが、半導体層３０の厚さ
が約７０ｎｍになると、シート抵抗は１００Ω／□以上
にまで増加する。今後、半導体層３０の厚さが更に薄く
なるに従い、ソース部４６及びドレイン部４７のシート
抵抗が益々増加するといった問題がある。このようなシ
ート抵抗の増加によりトランジスタ素子の寄生抵抗が増
加し、素子特性が劣化する。
【００１３】一方、半導体層３０の厚さを薄くしていく
と、層間絶縁層６０に開口部６１を異方性ドライエッチ
ングによって形成する際、オーバエッチによって半導体
層３０が無くなってしまう場合がある。また、コンタク
トホールと半導体層３０とが接する面積が少なくなり、
コンタクト抵抗が増加するという問題もある。
と、層間絶縁層６０に開口部６１を異方性ドライエッチ
ングによって形成する際、オーバエッチによって半導体
層３０が無くなってしまう場合がある。また、コンタク
トホールと半導体層３０とが接する面積が少なくなり、
コンタクト抵抗が増加するという問題もある。
【００１４】更には、半導体層３０の厚さを薄くしてい
くと、ドレイン部の電界ピークが高くなり、ＳＯＩ構造
を有するトランジスタ素子において、トランジスタ素子
の劣化やバイポーラ効果などの特性劣化が生じる。
くと、ドレイン部の電界ピークが高くなり、ＳＯＩ構造
を有するトランジスタ素子において、トランジスタ素子
の劣化やバイポーラ効果などの特性劣化が生じる。
【００１５】従って、本発明の目的は、ソース部／ドレ
イン部間の耐圧向上を図ることができ、しかも、寸法ル
ールの微細化に伴いチャネル部・ソース部・ドレイン部
を形成すべき半導体層の厚さが薄くなってもソース部及
びドレイン部のシート抵抗の増加を抑制することができ
るＳＯＩ構造を有するトランジスタ素子及びその作製方
法を提供することにある。
イン部間の耐圧向上を図ることができ、しかも、寸法ル
ールの微細化に伴いチャネル部・ソース部・ドレイン部
を形成すべき半導体層の厚さが薄くなってもソース部及
びドレイン部のシート抵抗の増加を抑制することができ
るＳＯＩ構造を有するトランジスタ素子及びその作製方
法を提供することにある。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
めの本発明のトランジスタ素子は、図１に模式的な一部
断面図を示すように、絶縁層２１上に形成された半導体
層３０にチャネル部４５、ソース部４６及びドレイン部
４７が形成されたトランジスタ素子であって、（イ）ゲ
ート電極部４１と、（ロ）ゲート電極部４１の下に形成
されたチャネル部４５と、（ハ）チャネル部４５の一方
の側に接して形成されたソース部４６と、（ニ）ソース
部４６の外側の半導体層に形成された、金属若しくは金
属化合物から成る第１の導電領域５１と、（ホ）チャネ
ル部４５の他方の側に接して形成されたドレイン部４７
と、（ヘ）ドレイン部４７の外側の半導体層に形成され
た、金属若しくは金属化合物から成る第２の導電領域５
２、から構成されていることを特徴とする。
めの本発明のトランジスタ素子は、図１に模式的な一部
断面図を示すように、絶縁層２１上に形成された半導体
層３０にチャネル部４５、ソース部４６及びドレイン部
４７が形成されたトランジスタ素子であって、（イ）ゲ
ート電極部４１と、（ロ）ゲート電極部４１の下に形成
されたチャネル部４５と、（ハ）チャネル部４５の一方
の側に接して形成されたソース部４６と、（ニ）ソース
部４６の外側の半導体層に形成された、金属若しくは金
属化合物から成る第１の導電領域５１と、（ホ）チャネ
ル部４５の他方の側に接して形成されたドレイン部４７
と、（ヘ）ドレイン部４７の外側の半導体層に形成され
た、金属若しくは金属化合物から成る第２の導電領域５
２、から構成されていることを特徴とする。
【００１７】本発明のトランジスタ素子は、ゲート電極
部４１の側壁には絶縁材料から成るゲートサイドウオー
ル４４が形成されており、ゲートサイドウオール４４が
ソース部４６及びドレイン部４７を被覆している構造と
することができる。
部４１の側壁には絶縁材料から成るゲートサイドウオー
ル４４が形成されており、ゲートサイドウオール４４が
ソース部４６及びドレイン部４７を被覆している構造と
することができる。
【００１８】更に、本発明のトランジスタ素子は、図９
に模式的な一部断面図を示すように、チャネル部４５が
形成された半導体層３０の厚さがソース部４６及びドレ
イン部４７が形成された半導体層３０の厚さよりも薄い
構造とすることができる。
に模式的な一部断面図を示すように、チャネル部４５が
形成された半導体層３０の厚さがソース部４６及びドレ
イン部４７が形成された半導体層３０の厚さよりも薄い
構造とすることができる。
【００１９】金属化合物として、例えばチタンシリサイ
ドから成るシリサイドを挙げることができる。一方、金
属として、タングステンを挙げることができる。
ドから成るシリサイドを挙げることができる。一方、金
属として、タングステンを挙げることができる。
【００２０】上記の目的を達成するための本発明の第１
の態様に係るトランジスタ素子の作製方法は、絶縁層上
に形成された半導体層にゲート電極部、チャネル部、ソ
ース部及びドレイン部が形成されたトランジスタ素子の
作製方法であって、（イ）半導体層の一方の面上に絶縁
層を形成する工程と、（ロ）半導体層の他方の面上にゲ
ート電極部を形成する工程と、（ハ）半導体層にソース
部及びドレイン部を形成し、以ってゲート電極部の下の
半導体層にチャネル部を形成する工程と、（ニ）ソース
部の外側の半導体層に金属若しくは金属化合物から成る
第１の導電領域を形成し、併せて、ドレイン部の外側の
半導体層に金属若しくは金属化合物から成る第２の導電
領域を形成する工程、から成ることを特徴とする。
の態様に係るトランジスタ素子の作製方法は、絶縁層上
に形成された半導体層にゲート電極部、チャネル部、ソ
ース部及びドレイン部が形成されたトランジスタ素子の
作製方法であって、（イ）半導体層の一方の面上に絶縁
層を形成する工程と、（ロ）半導体層の他方の面上にゲ
ート電極部を形成する工程と、（ハ）半導体層にソース
部及びドレイン部を形成し、以ってゲート電極部の下の
半導体層にチャネル部を形成する工程と、（ニ）ソース
部の外側の半導体層に金属若しくは金属化合物から成る
第１の導電領域を形成し、併せて、ドレイン部の外側の
半導体層に金属若しくは金属化合物から成る第２の導電
領域を形成する工程、から成ることを特徴とする。
【００２１】上記の目的を達成するための本発明の第２
の態様に係るトランジスタ素子の作製方法は、絶縁層上
に形成された半導体層にゲート電極部、チャネル部、ソ
ース部及びドレイン部が形成されたトランジスタ素子の
作製方法であって、（イ）ソース部を形成すべき半導体
層の領域の外側の領域に金属若しくは金属化合物から成
る第１の導電領域を形成し、併せて、ドレイン部を形成
すべき半導体層の領域の外側の領域に金属若しくは金属
化合物から成る第２の導電領域を形成する工程と、
（ロ）半導体層の一方の面上に絶縁層を形成する工程
と、（ハ）半導体層の他方の面上にゲート電極部を形成
する工程と、（ニ）半導体層にソース部及びドレイン部
を形成し、以ってゲート電極部の下の半導体層にチャネ
ル部を形成する工程、から成ることを特徴とする。
の態様に係るトランジスタ素子の作製方法は、絶縁層上
に形成された半導体層にゲート電極部、チャネル部、ソ
ース部及びドレイン部が形成されたトランジスタ素子の
作製方法であって、（イ）ソース部を形成すべき半導体
層の領域の外側の領域に金属若しくは金属化合物から成
る第１の導電領域を形成し、併せて、ドレイン部を形成
すべき半導体層の領域の外側の領域に金属若しくは金属
化合物から成る第２の導電領域を形成する工程と、
（ロ）半導体層の一方の面上に絶縁層を形成する工程
と、（ハ）半導体層の他方の面上にゲート電極部を形成
する工程と、（ニ）半導体層にソース部及びドレイン部
を形成し、以ってゲート電極部の下の半導体層にチャネ
ル部を形成する工程、から成ることを特徴とする。
【００２２】本発明の第１及び第２の態様に係るトラン
ジスタ素子の作製方法においては、前記工程（ハ）と
（ニ）の間に、ゲート電極部の側壁に絶縁材料から成る
ゲートサイドウオールを形成する工程を含ませることが
できる。また、半導体層の一方の面上に絶縁層を形成す
る工程において、チャネル部を形成すべき半導体層の厚
さを、ソース部及びドレイン部を形成すべき半導体層の
厚さよりも薄くすることができる。
ジスタ素子の作製方法においては、前記工程（ハ）と
（ニ）の間に、ゲート電極部の側壁に絶縁材料から成る
ゲートサイドウオールを形成する工程を含ませることが
できる。また、半導体層の一方の面上に絶縁層を形成す
る工程において、チャネル部を形成すべき半導体層の厚
さを、ソース部及びドレイン部を形成すべき半導体層の
厚さよりも薄くすることができる。
【００２３】本発明の第１及び第２の態様に係るトラン
ジスタ素子の作製方法においては、第１及び第２の導電
領域を、金属から構成し、そして、第１及び第２の導電
領域を形成すべき半導体層の領域を全て金属に置換する
ことによって形成することができる。この場合、ＣＶＤ
法によって、第１及び第２の導電領域を形成すべき半導
体層の領域を全て金属に置換することができ、金属はタ
ングステンから構成することができる。
ジスタ素子の作製方法においては、第１及び第２の導電
領域を、金属から構成し、そして、第１及び第２の導電
領域を形成すべき半導体層の領域を全て金属に置換する
ことによって形成することができる。この場合、ＣＶＤ
法によって、第１及び第２の導電領域を形成すべき半導
体層の領域を全て金属に置換することができ、金属はタ
ングステンから構成することができる。
【００２４】あるいは又、第１の導電領域及び第２の導
電領域を、金属化合物から構成し、そして、第１及び第
２の導電領域を形成すべき半導体層の一方の面上若しく
は他方の面上に金属層を形成した後、金属層と半導体層
とを反応させることによって形成することができる。こ
の場合、金属層は遷移金属若しくは貴金属から成り、金
属層と半導体層との反応は、（Ａ）半導体層を構成する
原子と金属層を構成する遷移金属若しくは貴金属とが反
応し、且つ、半導体層を構成する原子から成る酸化物と
金属層を構成する遷移金属若しくは貴金属とは反応しな
い温度で、金属層と半導体層とを反応させる熱処理工程
と、（Ｂ）未反応の金属層を除去する工程、にて行うこ
とができる。尚、金属化合物として、チタンシリサイド
から成るシリサイドを挙げることができる。
電領域を、金属化合物から構成し、そして、第１及び第
２の導電領域を形成すべき半導体層の一方の面上若しく
は他方の面上に金属層を形成した後、金属層と半導体層
とを反応させることによって形成することができる。こ
の場合、金属層は遷移金属若しくは貴金属から成り、金
属層と半導体層との反応は、（Ａ）半導体層を構成する
原子と金属層を構成する遷移金属若しくは貴金属とが反
応し、且つ、半導体層を構成する原子から成る酸化物と
金属層を構成する遷移金属若しくは貴金属とは反応しな
い温度で、金属層と半導体層とを反応させる熱処理工程
と、（Ｂ）未反応の金属層を除去する工程、にて行うこ
とができる。尚、金属化合物として、チタンシリサイド
から成るシリサイドを挙げることができる。
【００２５】
【作用】本発明のトランジスタ素子においては、ソース
部４６及びドレイン部４７の外側に第１及び第２の導電
領域５１，５２が形成されている。従って、トランジス
タ素子がオン状態で、正孔若しくは電子が半導体層３０
中を移動するとき、正孔若しくは電子が移動する領域に
おけるシリコン原子はイオン化されるが、チャネル部４
５からソース部４６及びドレイン部４７を介して第１及
び第２の導電領域５１，５２に吸収され、チャネル部４
５に堆積することがない。その結果、ソース部／ドレイ
ン部間の耐圧劣化が発生するという問題を回避すること
ができる。また、第１及び第２の導電領域５１，５２が
形成されているので、半導体層３０を薄くしても、ソー
ス部４６及びドレイン部４７のシート抵抗の増加を防ぐ
ことができる。
部４６及びドレイン部４７の外側に第１及び第２の導電
領域５１，５２が形成されている。従って、トランジス
タ素子がオン状態で、正孔若しくは電子が半導体層３０
中を移動するとき、正孔若しくは電子が移動する領域に
おけるシリコン原子はイオン化されるが、チャネル部４
５からソース部４６及びドレイン部４７を介して第１及
び第２の導電領域５１，５２に吸収され、チャネル部４
５に堆積することがない。その結果、ソース部／ドレイ
ン部間の耐圧劣化が発生するという問題を回避すること
ができる。また、第１及び第２の導電領域５１，５２が
形成されているので、半導体層３０を薄くしても、ソー
ス部４６及びドレイン部４７のシート抵抗の増加を防ぐ
ことができる。
【００２６】尚、チャネル部４５が形成された半導体層
３０の厚さがソース部４６及びドレイン部４７が形成さ
れた半導体層３０の厚さよりも薄い構造にすれば、コン
タクトホールの形成時、半導体層がドライエッチングに
よって消失することを防止することができ、コンタクト
抵抗の増加を防止することができる。
３０の厚さがソース部４６及びドレイン部４７が形成さ
れた半導体層３０の厚さよりも薄い構造にすれば、コン
タクトホールの形成時、半導体層がドライエッチングに
よって消失することを防止することができ、コンタクト
抵抗の増加を防止することができる。
【００２７】
【実施例】以下、図面を参照して、実施例に基づき本発
明を説明する。各実施例においてはトランジスタ素子と
してＭＯＳ型トランジスタを例にとり説明する。尚、実
施例１及び実施例２は本発明の第１の態様に係るトラン
ジスタ素子の作製方法に関し、実施例３及び実施例４は
本発明の第２の態様に係るトランジスタ素子の作製方法
に関する。また、実施例５は、チャネル部が形成された
半導体層の厚さがソース部及びドレイン部が形成された
半導体層の厚さよりも薄い構造を有するトランジスタ素
子に関する。
明を説明する。各実施例においてはトランジスタ素子と
してＭＯＳ型トランジスタを例にとり説明する。尚、実
施例１及び実施例２は本発明の第１の態様に係るトラン
ジスタ素子の作製方法に関し、実施例３及び実施例４は
本発明の第２の態様に係るトランジスタ素子の作製方法
に関する。また、実施例５は、チャネル部が形成された
半導体層の厚さがソース部及びドレイン部が形成された
半導体層の厚さよりも薄い構造を有するトランジスタ素
子に関する。
【００２８】（実施例１）実施例１のトランジスタ素子
は、図１に模式的な一部断面図を示すように、絶縁層２
１上に形成された半導体層３０にチャネル部４５、ソー
ス部４６及びドレイン部４７が形成された、ＳＯＩ構造
を有するＭＯＳ型トランジスタであり、ゲート電極部４
１が半導体層３０上に形成されている。チャネル部４５
は、ゲート電極部４１の下に形成されている。また、ソ
ース部４６がチャネル部４５の一方の側に接して形成さ
れており、ドレイン部４７がチャネル部４５の他方の側
に接して形成されている。
は、図１に模式的な一部断面図を示すように、絶縁層２
１上に形成された半導体層３０にチャネル部４５、ソー
ス部４６及びドレイン部４７が形成された、ＳＯＩ構造
を有するＭＯＳ型トランジスタであり、ゲート電極部４
１が半導体層３０上に形成されている。チャネル部４５
は、ゲート電極部４１の下に形成されている。また、ソ
ース部４６がチャネル部４５の一方の側に接して形成さ
れており、ドレイン部４７がチャネル部４５の他方の側
に接して形成されている。
【００２９】本発明のトランジスタ素子を最も特徴付け
る要素は、ソース部４６の外側の半導体層３０に形成さ
れた、金属若しくは金属化合物から成る第１の導電領域
５１と、ドレイン部４７の外側の半導体層３０に形成さ
れた、金属若しくは金属化合物から成る第２の導電領域
５２である。実施例１におけるこれらの第１及び第２の
導電領域５１，５２は、シリサイドから成る金属化合
物、より具体的にはチタンシリサイド（ＴｉＳｉ2）か
ら構成されている。
る要素は、ソース部４６の外側の半導体層３０に形成さ
れた、金属若しくは金属化合物から成る第１の導電領域
５１と、ドレイン部４７の外側の半導体層３０に形成さ
れた、金属若しくは金属化合物から成る第２の導電領域
５２である。実施例１におけるこれらの第１及び第２の
導電領域５１，５２は、シリサイドから成る金属化合
物、より具体的にはチタンシリサイド（ＴｉＳｉ2）か
ら構成されている。
【００３０】実施例１においては、更に、ゲート電極部
４１の側壁に絶縁材料（例えばＳｉＯ2）から成るゲー
トサイドウオール４４が形成されており、このゲートサ
イドウオール４４はソース部４６及びドレイン部４７を
被覆している。
４１の側壁に絶縁材料（例えばＳｉＯ2）から成るゲー
トサイドウオール４４が形成されており、このゲートサ
イドウオール４４はソース部４６及びドレイン部４７を
被覆している。
【００３１】実施例１のトランジスタ素子は、本発明の
第１の態様に係るトランジスタ素子の作製方法によって
作製される。尚、ゲート電極部４１の側壁に絶縁材料か
ら成るゲートサイドウオール４４を形成する工程を含
む。
第１の態様に係るトランジスタ素子の作製方法によって
作製される。尚、ゲート電極部４１の側壁に絶縁材料か
ら成るゲートサイドウオール４４を形成する工程を含
む。
【００３２】金属化合物（具体的にはチタンシリサイ
ド，ＴｉＳｉ2）から成る第１の導電領域５１及び第２
の導電領域５２は、第１及び第２の導電領域を形成すべ
き半導体層３０の他方の面３０Ｂ上に金属層５０（具体
的にはチタン，Ｔｉ）を形成した後、金属層５０と半導
体層３０（具体的にはＳｉから成る）とを反応させるこ
とによって形成される。
ド，ＴｉＳｉ2）から成る第１の導電領域５１及び第２
の導電領域５２は、第１及び第２の導電領域を形成すべ
き半導体層３０の他方の面３０Ｂ上に金属層５０（具体
的にはチタン，Ｔｉ）を形成した後、金属層５０と半導
体層３０（具体的にはＳｉから成る）とを反応させるこ
とによって形成される。
【００３３】以下、図２、図３及び図４を参照して、実
施例１のトランジスタ素子の作製方法を説明する。
施例１のトランジスタ素子の作製方法を説明する。
【００３４】［工程−１００］ （絶縁層の形成）先
ず、半導体層３０の一方の面上に絶縁層２１を形成す
る。具体的には、Ｓｉ（１００）から成る第１の半導体
基板１０を準備する。そして、かかる第１の半導体基板
１０の一方の面１０Ａにレジストを塗布・乾燥した後、
フォトリソグラフィ技術を用いてレジストをパターニン
グする。次いで、このパターニングされたレジストをマ
スクとして第１の半導体基板１０をドライエッチング
し、第１の半導体基板１０の一方の面１０Ａに溝部２０
を形成した後、レジストを除去する。こうして、図２の
（Ａ）に示す構造を得ることができる。尚、第１の半導
体基板１０のエッチング条件を以下に例示する。 使用ガス ： ＳｉＣｌ4／Ｎ2＝１０／１０sccm 圧力 ： １．３Ｐａ マイクロ波パワー： ８５０Ｗ ＲＦパワー ： ２００Ｗ
ず、半導体層３０の一方の面上に絶縁層２１を形成す
る。具体的には、Ｓｉ（１００）から成る第１の半導体
基板１０を準備する。そして、かかる第１の半導体基板
１０の一方の面１０Ａにレジストを塗布・乾燥した後、
フォトリソグラフィ技術を用いてレジストをパターニン
グする。次いで、このパターニングされたレジストをマ
スクとして第１の半導体基板１０をドライエッチング
し、第１の半導体基板１０の一方の面１０Ａに溝部２０
を形成した後、レジストを除去する。こうして、図２の
（Ａ）に示す構造を得ることができる。尚、第１の半導
体基板１０のエッチング条件を以下に例示する。 使用ガス ： ＳｉＣｌ4／Ｎ2＝１０／１０sccm 圧力 ： １．３Ｐａ マイクロ波パワー： ８５０Ｗ ＲＦパワー ： ２００Ｗ
【００３５】その後、溝部２０内を含む第１の半導体基
板１０の一方の面１０Ａ上に、ＳｉＯ2から成る絶縁層
２１をＣＶＤ法にて堆積させる。絶縁層２１の堆積条件
を以下に例示する。 使用ガス： ＳｉＨ4／Ｏ2＝１００／１０００sccm 及
びＮ2＝３０slm 温度 ： ４２０゜Ｃ 圧力 ： １３Ｐａ 膜厚 ： ０．４μｍ
板１０の一方の面１０Ａ上に、ＳｉＯ2から成る絶縁層
２１をＣＶＤ法にて堆積させる。絶縁層２１の堆積条件
を以下に例示する。 使用ガス： ＳｉＨ4／Ｏ2＝１００／１０００sccm 及
びＮ2＝３０slm 温度 ： ４２０゜Ｃ 圧力 ： １３Ｐａ 膜厚 ： ０．４μｍ
【００３６】次いで、絶縁層２１の上にポリシリコン層
２２を、例えば以下の条件のＬＰ−ＣＶＤ法にて堆積さ
せる。 使用ガス： ＳｉＨ4／Ｈ2／Ｎ2＝１００／４００／２
００sccm 温度 ： ６１０゜Ｃ 圧力 ： ７０Ｐａ 膜厚 ： ０．２μｍ
２２を、例えば以下の条件のＬＰ−ＣＶＤ法にて堆積さ
せる。 使用ガス： ＳｉＨ4／Ｈ2／Ｎ2＝１００／４００／２
００sccm 温度 ： ６１０゜Ｃ 圧力 ： ７０Ｐａ 膜厚 ： ０．２μｍ
【００３７】その後、ポリシリコン層２２の表面にレジ
ストを塗布し、全面をエッチバックすることによって、
ポリシリコン層２２を平滑化する（図２の（Ｂ）参
照）。エッチバックの条件を以下に例示する。 使用ガス ： Ｃ2Ｃｌ3Ｆ3／ＳＦ6＝６０／１０
sccm 圧力 ： １．３Ｐａ マイクロ波パワー： ８５０Ｗ ＲＦパワー ： １５０Ｗ
ストを塗布し、全面をエッチバックすることによって、
ポリシリコン層２２を平滑化する（図２の（Ｂ）参
照）。エッチバックの条件を以下に例示する。 使用ガス ： Ｃ2Ｃｌ3Ｆ3／ＳＦ6＝６０／１０
sccm 圧力 ： １．３Ｐａ マイクロ波パワー： ８５０Ｗ ＲＦパワー ： １５０Ｗ
【００３８】次に、ポリシリコン層２２の表面を研磨
し、かかるポリシリコン層２２の表面とシリコンから成
る第２の半導体基板１１とを張り合わせる（図２の
（Ｃ）参照）。張り合わせは、第１及び第２の半導体基
板１０，１１を重ね合わせた状態で、例えば１１００゜
Ｃ×３０分の熱処理を施すことによって行うことができ
る。
し、かかるポリシリコン層２２の表面とシリコンから成
る第２の半導体基板１１とを張り合わせる（図２の
（Ｃ）参照）。張り合わせは、第１及び第２の半導体基
板１０，１１を重ね合わせた状態で、例えば１１００゜
Ｃ×３０分の熱処理を施すことによって行うことができ
る。
【００３９】その後、第１の半導体基板１０の裏面１０
Ｂから第１の半導体基板１０を研磨し、隣接する溝部２
０の間にシリコン（より具体的には第１の半導体基板１
０を構成していたシリコン）から成る半導体層３０を露
出させる（図２の（Ｄ）参照）。溝部２０の底面２０Ａ
まで研磨が進むと、溝部２０内に形成されたＳｉＯ2か
ら成る絶縁層２１が露出する。ＳｉＯ2はＳｉより硬い
ので、ＳｉＯ2が研磨ストッパーとなり、シリコン層３
０が研磨され過ぎることを防ぐことができる。こうし
て、半導体層３０の一方の面３０Ａ上に絶縁層２１が形
成され、ＳＯＩ構造を有する基板が作製される。
Ｂから第１の半導体基板１０を研磨し、隣接する溝部２
０の間にシリコン（より具体的には第１の半導体基板１
０を構成していたシリコン）から成る半導体層３０を露
出させる（図２の（Ｄ）参照）。溝部２０の底面２０Ａ
まで研磨が進むと、溝部２０内に形成されたＳｉＯ2か
ら成る絶縁層２１が露出する。ＳｉＯ2はＳｉより硬い
ので、ＳｉＯ2が研磨ストッパーとなり、シリコン層３
０が研磨され過ぎることを防ぐことができる。こうし
て、半導体層３０の一方の面３０Ａ上に絶縁層２１が形
成され、ＳＯＩ構造を有する基板が作製される。
【００４０】［工程−１１０］ （ゲート電極部の形
成）次に、半導体層３０の他方の面３０Ｂ上にゲート電
極部４１を形成する（図３の（Ａ）参照）。そのため
に、半導体層３０の他方の面３０Ｂ上に、先ず、従来の
方法を用いてＳｉＯ2から成るゲート酸化膜４０を形成
する。その後、ゲート酸化膜４０上にボロンをドープし
たポリシリコン膜（ＤＯＰＯＳ）４２をＣＶＤ法にて堆
積させる。ポリシリコン膜４２は、例えば以下の条件で
成膜することができる。 使用ガス： ＳｉＨ4／ＰＨ3／Ｈｅ＝５００／０．３５
／５０sccm 温度 ： ５８０゜Ｃ 圧力 ： ８０Ｐａ 膜厚 ： ０．１５μｍ
成）次に、半導体層３０の他方の面３０Ｂ上にゲート電
極部４１を形成する（図３の（Ａ）参照）。そのため
に、半導体層３０の他方の面３０Ｂ上に、先ず、従来の
方法を用いてＳｉＯ2から成るゲート酸化膜４０を形成
する。その後、ゲート酸化膜４０上にボロンをドープし
たポリシリコン膜（ＤＯＰＯＳ）４２をＣＶＤ法にて堆
積させる。ポリシリコン膜４２は、例えば以下の条件で
成膜することができる。 使用ガス： ＳｉＨ4／ＰＨ3／Ｈｅ＝５００／０．３５
／５０sccm 温度 ： ５８０゜Ｃ 圧力 ： ８０Ｐａ 膜厚 ： ０．１５μｍ
【００４１】次いで、ポリシリコン膜４２上にＷＳｉ2
層４３をＣＶＤ法にて成膜する。ＷＳｉ2層４３は、例
えば以下の条件で成膜することができる。 使用ガス： ＷＦ6／ＳｉＨ4／Ｈｅ＝１０／１０００／
３６０sccm 温度 ： ３６０゜Ｃ 圧力 ： ２７Ｐａ 膜厚 ： ０．１５μｍ
層４３をＣＶＤ法にて成膜する。ＷＳｉ2層４３は、例
えば以下の条件で成膜することができる。 使用ガス： ＷＦ6／ＳｉＨ4／Ｈｅ＝１０／１０００／
３６０sccm 温度 ： ３６０゜Ｃ 圧力 ： ２７Ｐａ 膜厚 ： ０．１５μｍ
【００４２】その後、ＷＳｉ2層４３上にレジストを塗
布し、レジストをパターニングし、ドライエッチングに
よって、ＷＳｉ2層４３、ポリシリコン膜４２を例えば
下記の条件にてエッチングし、レジストを除去する。こ
れによって、ゲート酸化膜４０、ポリシリコン膜４２及
びＷＳｉ2層４３から構成されたゲート電極部４１が形
成される（図３の（Ａ）参照）。 使用ガス ： Ｃ2Ｃｌ3Ｆ3／ＳＦ6＝６５／５sc
cm 圧力 ： １．３Ｐａ マイクロ波パワー： ７００Ｗ ＲＦパワー ： １００Ｗ
布し、レジストをパターニングし、ドライエッチングに
よって、ＷＳｉ2層４３、ポリシリコン膜４２を例えば
下記の条件にてエッチングし、レジストを除去する。こ
れによって、ゲート酸化膜４０、ポリシリコン膜４２及
びＷＳｉ2層４３から構成されたゲート電極部４１が形
成される（図３の（Ａ）参照）。 使用ガス ： Ｃ2Ｃｌ3Ｆ3／ＳＦ6＝６５／５sc
cm 圧力 ： １．３Ｐａ マイクロ波パワー： ７００Ｗ ＲＦパワー ： １００Ｗ
【００４３】［工程−１２０］ （ソース部及びドレイ
ン部の形成）その後、半導体層３０にソース部４６及び
ドレイン部４７を形成し、以ってゲート電極部４１の下
の半導体層３０にチャネル部４５を形成する。具体的に
は、レジストによるマスクを形成して、ｎ型又はｐ型の
ソース部４６／ドレイン部４７を、例えばイオン注入法
にて形成する（図３の（Ｂ）参照）。イオン注入の条件
を以下に例示する。 ｎ型ソース部／ドレイン部の形成 イオン ： Ａｓ ドーズ量 ： ５×１０14／ｃｍ2 加速電圧 ： ３０ｋｅＶ ｐ型ソース部／ドレイン部の形成 イオン ： ＢＦ2 ドーズ量 ： １×１０14／ｃｍ2 加速電圧 ： ３０ｋｅＶ
ン部の形成）その後、半導体層３０にソース部４６及び
ドレイン部４７を形成し、以ってゲート電極部４１の下
の半導体層３０にチャネル部４５を形成する。具体的に
は、レジストによるマスクを形成して、ｎ型又はｐ型の
ソース部４６／ドレイン部４７を、例えばイオン注入法
にて形成する（図３の（Ｂ）参照）。イオン注入の条件
を以下に例示する。 ｎ型ソース部／ドレイン部の形成 イオン ： Ａｓ ドーズ量 ： ５×１０14／ｃｍ2 加速電圧 ： ３０ｋｅＶ ｐ型ソース部／ドレイン部の形成 イオン ： ＢＦ2 ドーズ量 ： １×１０14／ｃｍ2 加速電圧 ： ３０ｋｅＶ
【００４４】［工程−１３０］ （ゲートサイドウオー
ルの形成）次に、ゲート電極部４１の側壁に絶縁材料か
ら成るゲートサイドウオール４４を形成する（図３の
（Ｃ）参照）。具体的には、全面にＳｉＯ2から成る絶
縁材料層を、以下に例示するＣＶＤ法にて堆積させる。 使用ガス： ＳｉＨ4／Ｏ2／Ｎ2＝２５０／２５０／１
００sccm 温度 ： ４２０゜Ｃ 膜厚 ： ０．３５μｍ
ルの形成）次に、ゲート電極部４１の側壁に絶縁材料か
ら成るゲートサイドウオール４４を形成する（図３の
（Ｃ）参照）。具体的には、全面にＳｉＯ2から成る絶
縁材料層を、以下に例示するＣＶＤ法にて堆積させる。 使用ガス： ＳｉＨ4／Ｏ2／Ｎ2＝２５０／２５０／１
００sccm 温度 ： ４２０゜Ｃ 膜厚 ： ０．３５μｍ
【００４５】その後、異方性ドライエッチングによっ
て、絶縁材料から成るゲートサイドウオール４４を形成
する。ドライエッチングの条件を、例えば以下のとおり
とすることができる。 使用ガス ： Ｃ4Ｆ8＝５０sccm 圧力 ： ２Ｐａ ＲＦパワー ： １２００Ｗ
て、絶縁材料から成るゲートサイドウオール４４を形成
する。ドライエッチングの条件を、例えば以下のとおり
とすることができる。 使用ガス ： Ｃ4Ｆ8＝５０sccm 圧力 ： ２Ｐａ ＲＦパワー ： １２００Ｗ
【００４６】こうして、実施例１においては、ゲートサ
イドウオール４４によってソース部４６及びドレイン部
４７が被覆される。この状態では、半導体層３０の内、
露出した領域は、ゲートサイドウオール４４と溝部２０
に挟まれた領域である。この領域に、次の工程で第１及
び第２の導電領域を形成する。
イドウオール４４によってソース部４６及びドレイン部
４７が被覆される。この状態では、半導体層３０の内、
露出した領域は、ゲートサイドウオール４４と溝部２０
に挟まれた領域である。この領域に、次の工程で第１及
び第２の導電領域を形成する。
【００４７】［工程−１４０］ （第１及び第２の導電
領域の形成）次に、ソース部４６の外側の半導体層３０
に金属化合物から成る第１の導電領域５１を形成し、併
せて、ドレイン部４７の外側の半導体層３０に金属化合
物から成る第２の導電領域５２を形成する。実施例１に
おいては、そのために、第１及び第２の導電領域を形成
すべき半導体層３０の他方の面３０Ｂ上に金属層５０を
形成した後、金属層５０と半導体層３０とを反応させ
る。金属層５０はチタンから成り、第１及び第２の導電
領域５１，５２はチタンシリサイド（ＴｉＳｉ2）から
成る。
領域の形成）次に、ソース部４６の外側の半導体層３０
に金属化合物から成る第１の導電領域５１を形成し、併
せて、ドレイン部４７の外側の半導体層３０に金属化合
物から成る第２の導電領域５２を形成する。実施例１に
おいては、そのために、第１及び第２の導電領域を形成
すべき半導体層３０の他方の面３０Ｂ上に金属層５０を
形成した後、金属層５０と半導体層３０とを反応させ
る。金属層５０はチタンから成り、第１及び第２の導電
領域５１，５２はチタンシリサイド（ＴｉＳｉ2）から
成る。
【００４８】具体的には、先ず、スパッタ法にて全面に
チタンから成る金属層５０を堆積させる（図４の（Ａ）
参照）。金属層５０の厚さは、シリコンから成る半導体
層３０の膜厚分の全てを反応させるのに必要な厚さ以上
の厚さとする。例えば６０ｎｍの厚さのＴｉから成る金
属層５０の成膜条件を以下に例示する。 使用ガス ： Ａｒ＝１００sccm 圧力 ： ０．４７Ｐａ ＤＣパワー： ４ｋＷ
チタンから成る金属層５０を堆積させる（図４の（Ａ）
参照）。金属層５０の厚さは、シリコンから成る半導体
層３０の膜厚分の全てを反応させるのに必要な厚さ以上
の厚さとする。例えば６０ｎｍの厚さのＴｉから成る金
属層５０の成膜条件を以下に例示する。 使用ガス ： Ａｒ＝１００sccm 圧力 ： ０．４７Ｐａ ＤＣパワー： ４ｋＷ
【００４９】次に、Ｔｉから成る金属層５０とシリコン
から成る半導体層３０とを反応させて、金属化合物（具
体的にはチタンシリサイド，ＴｉＳｉ2）を生成させ
る。金属層５０と反応する半導体層３０の領域は、ゲー
トサイドウオール４４と溝部２０で挟まれた領域であ
り、この領域に第１及び第２の導電領域が形成される。
金属層５０と半導体層３０との反応は、以下のプロセス
にて行う。
から成る半導体層３０とを反応させて、金属化合物（具
体的にはチタンシリサイド，ＴｉＳｉ2）を生成させ
る。金属層５０と反応する半導体層３０の領域は、ゲー
トサイドウオール４４と溝部２０で挟まれた領域であ
り、この領域に第１及び第２の導電領域が形成される。
金属層５０と半導体層３０との反応は、以下のプロセス
にて行う。
【００５０】先ず、半導体層３０を構成する原子（具体
的にはＳｉ）と金属層５０を構成する遷移金属（具体的
にはＴｉ）とが反応し、且つ、半導体層３０を構成する
原子（具体的にはＳｉ）から成る酸化物（具体的にはＳ
ｉＯ2）と金属層５０を構成する遷移金属（具体的には
Ｔｉ）とが反応しない温度で、金属層５０と半導体層３
０とを反応させる。尚、この処理を熱処理工程と呼ぶ。
具体的には、窒素ガス中で、６００゜Ｃ×３０秒の熱処
理を行う。これによって、ＴｉＳｉXが生成される。
的にはＳｉ）と金属層５０を構成する遷移金属（具体的
にはＴｉ）とが反応し、且つ、半導体層３０を構成する
原子（具体的にはＳｉ）から成る酸化物（具体的にはＳ
ｉＯ2）と金属層５０を構成する遷移金属（具体的には
Ｔｉ）とが反応しない温度で、金属層５０と半導体層３
０とを反応させる。尚、この処理を熱処理工程と呼ぶ。
具体的には、窒素ガス中で、６００゜Ｃ×３０秒の熱処
理を行う。これによって、ＴｉＳｉXが生成される。
【００５１】次に、未反応の金属層を、例えばアンモニ
ア過水（ＮＨ4ＯＨとＨ2Ｏ2の混合水溶液）に１０分程
度浸漬することによって除去する。この未反応の金属層
は、溝部２０上、ゲートサイドウオール４４上及びゲー
ト電極部４１上に堆積した金属層である。こうして、ソ
ース部４６の外側の半導体層３０に金属化合物から成る
第１の導電領域５１が形成され、併せて、ドレイン部４
７の外側の半導体層５１に金属化合物から成る第２の導
電領域５２が形成される。
ア過水（ＮＨ4ＯＨとＨ2Ｏ2の混合水溶液）に１０分程
度浸漬することによって除去する。この未反応の金属層
は、溝部２０上、ゲートサイドウオール４４上及びゲー
ト電極部４１上に堆積した金属層である。こうして、ソ
ース部４６の外側の半導体層３０に金属化合物から成る
第１の導電領域５１が形成され、併せて、ドレイン部４
７の外側の半導体層５１に金属化合物から成る第２の導
電領域５２が形成される。
【００５２】その後、Ａｒ雰囲気中で、８００゜Ｃ×３
０秒の第２の熱処理を行い、ＴｉＳｉXをＴｉＳｉ2とす
る。こうして、図１に示したトランジスタ素子が作製さ
れる。
０秒の第２の熱処理を行い、ＴｉＳｉXをＴｉＳｉ2とす
る。こうして、図１に示したトランジスタ素子が作製さ
れる。
【００５３】［工程−１５０］ （層間絶縁層及び開口
部の形成）次に、ＳｉＯ2から成る層間絶縁層６０を、
例えば以下の条件のＣＶＤ法にて全面に堆積させる。 使用ガス： ＴＥＯＳ＝５０sccm 温度 ： ７２０゜Ｃ 膜厚 ： ０．６μｍ その後、ソース部４６及びドレイン部４７の上方の層間
絶縁層６０に開口部６１を形成する。層間絶縁層６０の
異方性エッチングの条件を以下に例示する。 使用ガス ： Ｃ4Ｆ8＝５０sccm 圧力 ： ２Ｐａ ＲＦパワー ： １２００Ｗ
部の形成）次に、ＳｉＯ2から成る層間絶縁層６０を、
例えば以下の条件のＣＶＤ法にて全面に堆積させる。 使用ガス： ＴＥＯＳ＝５０sccm 温度 ： ７２０゜Ｃ 膜厚 ： ０．６μｍ その後、ソース部４６及びドレイン部４７の上方の層間
絶縁層６０に開口部６１を形成する。層間絶縁層６０の
異方性エッチングの条件を以下に例示する。 使用ガス ： Ｃ4Ｆ8＝５０sccm 圧力 ： ２Ｐａ ＲＦパワー ： １２００Ｗ
【００５４】［工程−１６０］ （配線層の形成）次い
で、開口部６１を含む層間絶縁層６０上に金属配線材料
層６２を堆積させる。（図４の（Ｂ）参照）。尚、実施
例１においては、開口部６１内には所謂ブランケットタ
ングステンＣＶＤ法でタングステンを埋め込む。また、
層間絶縁層６０上にはアルミニウム系合金から成る金属
配線材料を堆積させる。尚、図４の（Ｂ）には、配線層
を構成する各種の層の図示は省略した。
で、開口部６１を含む層間絶縁層６０上に金属配線材料
層６２を堆積させる。（図４の（Ｂ）参照）。尚、実施
例１においては、開口部６１内には所謂ブランケットタ
ングステンＣＶＤ法でタングステンを埋め込む。また、
層間絶縁層６０上にはアルミニウム系合金から成る金属
配線材料を堆積させる。尚、図４の（Ｂ）には、配線層
を構成する各種の層の図示は省略した。
【００５５】具体的には、タングステンの開口部６１内
への埋め込みに先立ち、先ず、開口部６１内を含む層間
絶縁層６０上に、Ｔｉから成るコンタクト層及びＴｉＮ
から成るバリアメタル層を、例えばスパッタ法にて形成
する。尚、コンタクト層は開口部６１内に埋め込まれた
タングステンとソース部４６若しくはドレイン部４７と
の間のコンタクト抵抗を低減する目的で形成する。ま
た、バリアメタル層は、開口部６１内に埋め込まれたタ
ングステンがソース部４６若しくはドレイン部４７と反
応することを防止する目的で形成する。その後、ブラン
ケットタングステンＣＶＤ法にて、全面にタングステン
を堆積させ、次に、層間絶縁層６０上に堆積したタング
ステンをエッチバックすることによって除去する。 コンタクト層の形成条件 使用ガス： Ａｒ＝１００sccm 温度 ： １５０゜Ｃ 膜厚 ： ３０ｎｍ 圧力 ： ０．４７Ｐａ パワー ： ４ｋＷ バリアメタル層の形成条件 使用ガス： Ｎ2／Ａｒ＝７０／４０sccm 温度 ： １５０゜Ｃ 膜厚 ： ７０ｎｍ 圧力 ： ０．４７Ｐａ パワー ： ５ｋＷ ブランケットタングステンＣＶＤ法の条件 使用ガス： ＷＦ6／Ｈ2／Ｎ2／Ａｒ＝７５／５００／
３００／２２００sccm 温度 ： ４５０゜Ｃ 圧力 ： １．１×１０4Ｐａ 膜厚 ： ０．４μｍ タングステンのエッチバック条件 使用ガス ： ＳＦ6＝５０sccm 圧力 ： １．３Ｐａ ＲＦパワー： １５０Ｗ
への埋め込みに先立ち、先ず、開口部６１内を含む層間
絶縁層６０上に、Ｔｉから成るコンタクト層及びＴｉＮ
から成るバリアメタル層を、例えばスパッタ法にて形成
する。尚、コンタクト層は開口部６１内に埋め込まれた
タングステンとソース部４６若しくはドレイン部４７と
の間のコンタクト抵抗を低減する目的で形成する。ま
た、バリアメタル層は、開口部６１内に埋め込まれたタ
ングステンがソース部４６若しくはドレイン部４７と反
応することを防止する目的で形成する。その後、ブラン
ケットタングステンＣＶＤ法にて、全面にタングステン
を堆積させ、次に、層間絶縁層６０上に堆積したタング
ステンをエッチバックすることによって除去する。 コンタクト層の形成条件 使用ガス： Ａｒ＝１００sccm 温度 ： １５０゜Ｃ 膜厚 ： ３０ｎｍ 圧力 ： ０．４７Ｐａ パワー ： ４ｋＷ バリアメタル層の形成条件 使用ガス： Ｎ2／Ａｒ＝７０／４０sccm 温度 ： １５０゜Ｃ 膜厚 ： ７０ｎｍ 圧力 ： ０．４７Ｐａ パワー ： ５ｋＷ ブランケットタングステンＣＶＤ法の条件 使用ガス： ＷＦ6／Ｈ2／Ｎ2／Ａｒ＝７５／５００／
３００／２２００sccm 温度 ： ４５０゜Ｃ 圧力 ： １．１×１０4Ｐａ 膜厚 ： ０．４μｍ タングステンのエッチバック条件 使用ガス ： ＳＦ6＝５０sccm 圧力 ： １．３Ｐａ ＲＦパワー： １５０Ｗ
【００５６】次いで、Ｔｉ層を全面にスパッタ法にて形
成し、その上に例えばＡｌ−Ｓｉ（１％）から成る金属
配線材料をスパッタ法にて堆積させる。尚、Ｔｉ層は、
金属配線材料と層間絶縁層６０との間の密着性を改善さ
せる目的で形成される。その後、金属配線材料及びＴｉ
層をエッチングする。これによって、層間絶縁層６０上
に所望のパターンを有する上層配線が形成される。この
金属配線材料とＴｉ層から成る上層配線と、ソース部４
６やドレイン部４７とは、タングステンが埋め込まれた
開口部６１（即ち、コンタクトホール）によって電気的
に接続されている。 Ｔｉ層の形成条件 使用ガス： Ａｒ＝１００sccm 温度 ： １５０゜Ｃ 膜厚 ： ３０ｎｍ 圧力 ： ０．４７Ｐａ パワー ： ４ｋＷ Ａｌ−Ｓｉ金属配線材料の成膜条件 使用ガス： Ａｒ＝４０sccm 温度 ： ３００゜Ｃ 膜厚 ： ０．５μｍ 圧力 ： ０．４７Ｐａ パワー ： ２２．５ｋＷ Ａｌ−Ｓｉ／Ｔｉ層のエッチング条件 使用ガス ： ＢＣｌ3／Ｃｌ2＝６０／９０sccm 圧力 ： ０．０１６Ｐａ マイクロ波パワー： １０００Ｗ ＲＦパワー ： ５０Ｗ
成し、その上に例えばＡｌ−Ｓｉ（１％）から成る金属
配線材料をスパッタ法にて堆積させる。尚、Ｔｉ層は、
金属配線材料と層間絶縁層６０との間の密着性を改善さ
せる目的で形成される。その後、金属配線材料及びＴｉ
層をエッチングする。これによって、層間絶縁層６０上
に所望のパターンを有する上層配線が形成される。この
金属配線材料とＴｉ層から成る上層配線と、ソース部４
６やドレイン部４７とは、タングステンが埋め込まれた
開口部６１（即ち、コンタクトホール）によって電気的
に接続されている。 Ｔｉ層の形成条件 使用ガス： Ａｒ＝１００sccm 温度 ： １５０゜Ｃ 膜厚 ： ３０ｎｍ 圧力 ： ０．４７Ｐａ パワー ： ４ｋＷ Ａｌ−Ｓｉ金属配線材料の成膜条件 使用ガス： Ａｒ＝４０sccm 温度 ： ３００゜Ｃ 膜厚 ： ０．５μｍ 圧力 ： ０．４７Ｐａ パワー ： ２２．５ｋＷ Ａｌ−Ｓｉ／Ｔｉ層のエッチング条件 使用ガス ： ＢＣｌ3／Ｃｌ2＝６０／９０sccm 圧力 ： ０．０１６Ｐａ マイクロ波パワー： １０００Ｗ ＲＦパワー ： ５０Ｗ
【００５７】（実施例２）実施例１においては、第１の
導電領域５１及び第２の導電領域５２をチタンシリサイ
ドから構成した。これに対して、実施例２においては、
第１の導電領域５１及び第２の導電領域５２は金属（具
体的にはタングステン）から構成されている。実施例２
においても、ゲート電極部４１の側壁に絶縁材料（例え
ばＳｉＯ2）から成るゲートサイドウオール４４が形成
されており、このゲートサイドウオール４４はソース部
４６及びドレイン部４７を被覆している。この点は実施
例１と同様である。
導電領域５１及び第２の導電領域５２をチタンシリサイ
ドから構成した。これに対して、実施例２においては、
第１の導電領域５１及び第２の導電領域５２は金属（具
体的にはタングステン）から構成されている。実施例２
においても、ゲート電極部４１の側壁に絶縁材料（例え
ばＳｉＯ2）から成るゲートサイドウオール４４が形成
されており、このゲートサイドウオール４４はソース部
４６及びドレイン部４７を被覆している。この点は実施
例１と同様である。
【００５８】実施例２のトランジスタ素子も、本発明の
第１の態様に係るトランジスタ素子の作製方法によって
作製される。尚、ゲート電極部４１の側壁に絶縁材料か
ら成るゲートサイドウオール４４を形成する工程を含
む。
第１の態様に係るトランジスタ素子の作製方法によって
作製される。尚、ゲート電極部４１の側壁に絶縁材料か
ら成るゲートサイドウオール４４を形成する工程を含
む。
【００５９】実施例２のトランジスタ素子の作製方法が
実施例１と相違する点は、金属（具体的にはタングステ
ン）から成る第１及び第２の導電領域が、第１及び第２
の導電領域を形成すべき半導体層の領域を全て金属（具
体的にはタングステン）に置換することによって形成さ
れる点にある。尚、ＣＶＤ法によって、第１及び第２の
導電領域を形成すべき半導体層の領域を全て金属に置換
する。
実施例１と相違する点は、金属（具体的にはタングステ
ン）から成る第１及び第２の導電領域が、第１及び第２
の導電領域を形成すべき半導体層の領域を全て金属（具
体的にはタングステン）に置換することによって形成さ
れる点にある。尚、ＣＶＤ法によって、第１及び第２の
導電領域を形成すべき半導体層の領域を全て金属に置換
する。
【００６０】以下、実施例２のトランジスタ素子及びそ
の作製方法を説明する。
の作製方法を説明する。
【００６１】［工程−２００］先ず、半導体層３０の一
方の面上に絶縁層２１を形成する。この工程は実施例１
の［工程−１００］と同様とすることができるので、詳
細な説明は省略する。
方の面上に絶縁層２１を形成する。この工程は実施例１
の［工程−１００］と同様とすることができるので、詳
細な説明は省略する。
【００６２】［工程−２１０］次に、ゲート電極部４１
の形成、ソース部４６及びドレイン４７の形成、ゲート
サイドウオール４４の形成を行う。これらの工程は、実
施例１の［工程−１１０］、［工程−１２０］及び［工
程−１３０］と同様とすることができるので、詳細な説
明は省略する。
の形成、ソース部４６及びドレイン４７の形成、ゲート
サイドウオール４４の形成を行う。これらの工程は、実
施例１の［工程−１１０］、［工程−１２０］及び［工
程−１３０］と同様とすることができるので、詳細な説
明は省略する。
【００６３】［工程−２２０］ （第１及び第２の導電
領域の形成）次に、ソース部４６の外側の半導体層３０
に金属から成る第１の導電領域５１を形成し、併せて、
ドレイン部４７の外側の半導体層５１に金属から成る第
２の導電領域５２を形成する。この工程は、以下に説明
するように、実施例１と異なる。
領域の形成）次に、ソース部４６の外側の半導体層３０
に金属から成る第１の導電領域５１を形成し、併せて、
ドレイン部４７の外側の半導体層５１に金属から成る第
２の導電領域５２を形成する。この工程は、以下に説明
するように、実施例１と異なる。
【００６４】実施例２においては、そのために、第１及
び第２の導電領域を形成すべき半導体層の領域を、ＣＶ
Ｄ法によって全て金属（具体的にはタングステン）に置
換することによって形成する。
び第２の導電領域を形成すべき半導体層の領域を、ＣＶ
Ｄ法によって全て金属（具体的にはタングステン）に置
換することによって形成する。
【００６５】具体的には、選択タングステンＣＶＤ法に
て、ソース部４６と溝部２０の間に露出した半導体層３
０上、及びドレイン部４７と溝部２０の間に露出した半
導体層３０上にタングステン層を形成する。このとき、
下地であるシリコンから成る半導体層３０でＷＦ6を還
元させながらタングステンを成長させる。これによっ
て、半導体層３０はタングステンで置換される。選択タ
ングステンＣＶＤ法の条件を以下に例示する。 使用ガス： ＷＦ6／Ｈ2／Ａｒ＝１０／１０００／２５
sccm 温度 ： ２６０゜Ｃ 圧力 ： ２７Ｐａ 膜厚 ： ０．１５μｍ こうして、図１と同様の構造を有するトランジスタ素子
が作製させる。
て、ソース部４６と溝部２０の間に露出した半導体層３
０上、及びドレイン部４７と溝部２０の間に露出した半
導体層３０上にタングステン層を形成する。このとき、
下地であるシリコンから成る半導体層３０でＷＦ6を還
元させながらタングステンを成長させる。これによっ
て、半導体層３０はタングステンで置換される。選択タ
ングステンＣＶＤ法の条件を以下に例示する。 使用ガス： ＷＦ6／Ｈ2／Ａｒ＝１０／１０００／２５
sccm 温度 ： ２６０゜Ｃ 圧力 ： ２７Ｐａ 膜厚 ： ０．１５μｍ こうして、図１と同様の構造を有するトランジスタ素子
が作製させる。
【００６６】［工程−２３０］次に、層間絶縁層及び開
口部の形成、配線層の形成を行う。これらの工程は、実
施例１の［工程−１５０］及び［工程−１６０］と同様
とすることができるので、詳細な説明は省略する。
口部の形成、配線層の形成を行う。これらの工程は、実
施例１の［工程−１５０］及び［工程−１６０］と同様
とすることができるので、詳細な説明は省略する。
【００６７】（実施例３）実施例３のトランジスタ素子
の構造は、基本的には図１に示した実施例１と同様であ
る。即ち、実施例３においては、第１の導電領域５１及
び第２の導電領域５２をチタンシリサイドから構成す
る。実施例３においても、ゲート電極部４１の側壁に絶
縁材料（例えばＳｉＯ2）から成るゲートサイドウオー
ル４４が形成されている。
の構造は、基本的には図１に示した実施例１と同様であ
る。即ち、実施例３においては、第１の導電領域５１及
び第２の導電領域５２をチタンシリサイドから構成す
る。実施例３においても、ゲート電極部４１の側壁に絶
縁材料（例えばＳｉＯ2）から成るゲートサイドウオー
ル４４が形成されている。
【００６８】実施例３のトランジスタ素子は、実施例１
あるいは実施例２と異なり、本発明の第２の態様に係る
トランジスタ素子の作製方法によって作製される。尚、
ゲート電極部４１の側壁に絶縁材料から成るゲートサイ
ドウオール４４を形成する工程を含む。
あるいは実施例２と異なり、本発明の第２の態様に係る
トランジスタ素子の作製方法によって作製される。尚、
ゲート電極部４１の側壁に絶縁材料から成るゲートサイ
ドウオール４４を形成する工程を含む。
【００６９】金属化合物（具体的にはチタンシリサイ
ド，ＴｉＳｉ2）から成る第１の導電領域５１及び第２
の導電領域５２は、第１及び第２の導電領域を形成すべ
き半導体層３０の一方の面３０Ａ上に金属層（具体的に
はチタン，Ｔｉ）を形成した後、金属層と半導体層（具
体的にはＳｉから成る）とを反応させることによって形
成される。尚、実施例３においては、形成すべき半導体
層３０の他方の面３０Ｂ上に金属層を形成した。
ド，ＴｉＳｉ2）から成る第１の導電領域５１及び第２
の導電領域５２は、第１及び第２の導電領域を形成すべ
き半導体層３０の一方の面３０Ａ上に金属層（具体的に
はチタン，Ｔｉ）を形成した後、金属層と半導体層（具
体的にはＳｉから成る）とを反応させることによって形
成される。尚、実施例３においては、形成すべき半導体
層３０の他方の面３０Ｂ上に金属層を形成した。
【００７０】以下、図５〜図７を参照して、実施例３の
トランジスタ素子及びその作製方法を説明する。
トランジスタ素子及びその作製方法を説明する。
【００７１】［工程−３００］ （第１及び第２の導電
領域の形成）先ず、半導体層３０のソース部を形成すべ
き領域の外側の領域に金属化合物から成る第１の導電領
域５１を形成し、併せて、半導体層３０のドレイン部を
形成すべき領域の外側の領域に金属化合物から成る第２
の導電領域５２を形成する。金属化合物はチタンシリサ
イド（ＴｉＳｉ2）から成る。
領域の形成）先ず、半導体層３０のソース部を形成すべ
き領域の外側の領域に金属化合物から成る第１の導電領
域５１を形成し、併せて、半導体層３０のドレイン部を
形成すべき領域の外側の領域に金属化合物から成る第２
の導電領域５２を形成する。金属化合物はチタンシリサ
イド（ＴｉＳｉ2）から成る。
【００７２】そのために、先ず、実施例１の［工程−１
００］と同様のプロセスで、半導体層３０の一方の面３
０Ａ上（具体的には、第１の半導体基板１０の一方の面
１０Ａ上）に溝部２０を形成する。
００］と同様のプロセスで、半導体層３０の一方の面３
０Ａ上（具体的には、第１の半導体基板１０の一方の面
１０Ａ上）に溝部２０を形成する。
【００７３】その後、溝部２０内を含む第１の半導体基
板１０の一方の面１０Ａ上に、ＳｉＯ2から成る絶縁材
料をバイアスＥＣＲ ＣＶＤ法にて堆積させる。絶縁材
料の堆積条件を以下に例示する。 使用ガス ： ＳｉＨ4／Ｎ2Ｏ／Ａｒ＝１４／３
５／７２sccm 温度 ： ４００゜Ｃ 圧力 ： ０．０９３Ｐａ マイクロ波パワー： １０００Ｗ 膜厚 ： ０．４μｍ その後、平坦化処理を行い、溝部２０内にのみ絶縁材料
７０を残す（図５の（Ａ）参照）。
板１０の一方の面１０Ａ上に、ＳｉＯ2から成る絶縁材
料をバイアスＥＣＲ ＣＶＤ法にて堆積させる。絶縁材
料の堆積条件を以下に例示する。 使用ガス ： ＳｉＨ4／Ｎ2Ｏ／Ａｒ＝１４／３
５／７２sccm 温度 ： ４００゜Ｃ 圧力 ： ０．０９３Ｐａ マイクロ波パワー： １０００Ｗ 膜厚 ： ０．４μｍ その後、平坦化処理を行い、溝部２０内にのみ絶縁材料
７０を残す（図５の（Ａ）参照）。
【００７４】次に、半導体層３０の一方の面３０Ａ上
（具体的には、第１の半導体基板１０の一方の面１０Ａ
上）に金属層５０を形成した後、金属層５０をパターニ
ングし、第１及び第２の導電領域を形成すべき半導体層
３０の一方の面３０Ａ上に金属層５０を残した後、金属
層５０と半導体層３０とを反応させる。金属層５０はチ
タンから成り、第１及び第２の導電領域５１，５２はチ
タンシリサイド（ＴｉＳｉ2）から成る。
（具体的には、第１の半導体基板１０の一方の面１０Ａ
上）に金属層５０を形成した後、金属層５０をパターニ
ングし、第１及び第２の導電領域を形成すべき半導体層
３０の一方の面３０Ａ上に金属層５０を残した後、金属
層５０と半導体層３０とを反応させる。金属層５０はチ
タンから成り、第１及び第２の導電領域５１，５２はチ
タンシリサイド（ＴｉＳｉ2）から成る。
【００７５】具体的には、先ず、スパッタ法にて半導体
層３０の一方の面３０Ａの全面にチタンから成る金属層
５０を堆積させる（図５の（Ｂ）参照）。金属層５０の
厚さは、シリコンから成る半導体層３０の膜厚分の全て
を反応させるのに必要な厚さ以上の厚さとする。例えば
８０ｎｍの厚さのＴｉから成る金属層５０の成膜条件を
以下に例示する。尚、図５の（Ｂ）及び（Ｃ）に示した
半導体層３０には、荒い斜線を付した。 使用ガス ： Ａｒ＝１００sccm 温度 ： １５０゜Ｃ 圧力 ： ０．４７Ｐａ ＤＣパワー： ４ｋＷ
層３０の一方の面３０Ａの全面にチタンから成る金属層
５０を堆積させる（図５の（Ｂ）参照）。金属層５０の
厚さは、シリコンから成る半導体層３０の膜厚分の全て
を反応させるのに必要な厚さ以上の厚さとする。例えば
８０ｎｍの厚さのＴｉから成る金属層５０の成膜条件を
以下に例示する。尚、図５の（Ｂ）及び（Ｃ）に示した
半導体層３０には、荒い斜線を付した。 使用ガス ： Ａｒ＝１００sccm 温度 ： １５０゜Ｃ 圧力 ： ０．４７Ｐａ ＤＣパワー： ４ｋＷ
【００７６】次に、Ｔｉから成る金属層５０をパターニ
ングして、第１及び第２の導電領域を形成すべき半導体
層３０の一方の面３０Ａ上に金属層５０を残す（図５の
（Ｃ）参照）。金属層５０のドライエッチング条件を以
下に例示する。 使用ガス ： ＢＣｌ3／Ｃｌ2＝６０／９０sccm 圧力 ： ０．０１６Ｐａ マイクロ波パワー： １０００Ｗ ＲＦパワー ： ５０Ｗ
ングして、第１及び第２の導電領域を形成すべき半導体
層３０の一方の面３０Ａ上に金属層５０を残す（図５の
（Ｃ）参照）。金属層５０のドライエッチング条件を以
下に例示する。 使用ガス ： ＢＣｌ3／Ｃｌ2＝６０／９０sccm 圧力 ： ０．０１６Ｐａ マイクロ波パワー： １０００Ｗ ＲＦパワー ： ５０Ｗ
【００７７】その後、金属層５０とシリコンから成る半
導体層３０とを反応させて、金属化合物（具体的にはチ
タンシリサイド，ＴｉＳｉ2）を生成させる。金属層５
０と反応する半導体層３０の領域は、ソース部形成予定
領域と溝部２０で挟まれた領域、並びにドレイン部形成
予定領域と溝部２０で挟まれた領域であり、この領域に
第１及び第２の導電領域５１，５２が形成される（図５
の（Ｄ）参照）。金属層５０と半導体層３０との反応
は、実施例１の［工程−１４０］と同様のプロセスにて
行うことができるので、詳細な説明は省略する。
導体層３０とを反応させて、金属化合物（具体的にはチ
タンシリサイド，ＴｉＳｉ2）を生成させる。金属層５
０と反応する半導体層３０の領域は、ソース部形成予定
領域と溝部２０で挟まれた領域、並びにドレイン部形成
予定領域と溝部２０で挟まれた領域であり、この領域に
第１及び第２の導電領域５１，５２が形成される（図５
の（Ｄ）参照）。金属層５０と半導体層３０との反応
は、実施例１の［工程−１４０］と同様のプロセスにて
行うことができるので、詳細な説明は省略する。
【００７８】［工程−３１０］ （絶縁層の形成）その
後、半導体層３０の一方の面３０Ａ上に絶縁層２１を形
成する。具体的には、半導体層３０の一方の面３０Ａ上
に、ＳｉＯ2から成る絶縁層２１をＣＶＤ法にて堆積さ
せ、次に、絶縁層２１の上にポリシリコン層２２をＬＰ
−ＣＶＤ法にて堆積させる。絶縁層２１、ポリシリコン
層２２の堆積条件は実施例１の［工程−１００］と同様
とすることができる。次いで、実施例１の［工程−１０
０］と同様に、ポリシリコン層２２を平滑化する（図６
の（Ａ）参照）。
後、半導体層３０の一方の面３０Ａ上に絶縁層２１を形
成する。具体的には、半導体層３０の一方の面３０Ａ上
に、ＳｉＯ2から成る絶縁層２１をＣＶＤ法にて堆積さ
せ、次に、絶縁層２１の上にポリシリコン層２２をＬＰ
−ＣＶＤ法にて堆積させる。絶縁層２１、ポリシリコン
層２２の堆積条件は実施例１の［工程−１００］と同様
とすることができる。次いで、実施例１の［工程−１０
０］と同様に、ポリシリコン層２２を平滑化する（図６
の（Ａ）参照）。
【００７９】次に、ポリシリコン層２２の表面を研磨
し、かかるポリシリコン層２２の表面とシリコンから成
る第２の半導体基板１１とを張り合わせる（図６の
（Ｂ）参照）。張り合わせは、第１及び第２の半導体基
板１０，１１を重ね合わせた状態で、例えば１１００゜
Ｃ×３０分の熱処理を施すことによって行うことができ
る。その後、第１の半導体基板１０の裏面１０Ｂから第
１の半導体基板１０を研磨し、隣接する溝部２０の間に
シリコン（より具体的には第１の半導体基板１０を構成
していたシリコン）から成る半導体層３０を露出させる
（図６の（Ｃ）参照）。こうして、半導体層３０の一方
の面３０Ａ上に絶縁層２１が形成され、ＳＯＩ構造を有
する基板が作製される。この基板の半導体層３０には、
第１及び第２の導電領域５１，５２が形成されている。
し、かかるポリシリコン層２２の表面とシリコンから成
る第２の半導体基板１１とを張り合わせる（図６の
（Ｂ）参照）。張り合わせは、第１及び第２の半導体基
板１０，１１を重ね合わせた状態で、例えば１１００゜
Ｃ×３０分の熱処理を施すことによって行うことができ
る。その後、第１の半導体基板１０の裏面１０Ｂから第
１の半導体基板１０を研磨し、隣接する溝部２０の間に
シリコン（より具体的には第１の半導体基板１０を構成
していたシリコン）から成る半導体層３０を露出させる
（図６の（Ｃ）参照）。こうして、半導体層３０の一方
の面３０Ａ上に絶縁層２１が形成され、ＳＯＩ構造を有
する基板が作製される。この基板の半導体層３０には、
第１及び第２の導電領域５１，５２が形成されている。
【００８０】尚、第１の半導体基板１０の裏面１０Ｂか
ら第１の半導体基板１０を研磨したとき、第１及び第２
の導電領域５１，５２が研磨ストッパーとなり、半導体
層３０の削り過ぎを確実に防止することができる。
ら第１の半導体基板１０を研磨したとき、第１及び第２
の導電領域５１，５２が研磨ストッパーとなり、半導体
層３０の削り過ぎを確実に防止することができる。
【００８１】［工程−３２０］ （ゲート電極部の形
成）次に、実施例１の［工程−１１０］と同様のプロセ
スで、半導体層３０の他方の面３０Ｂ上にゲート電極部
４１を形成する。
成）次に、実施例１の［工程−１１０］と同様のプロセ
スで、半導体層３０の他方の面３０Ｂ上にゲート電極部
４１を形成する。
【００８２】［工程−３３０］ （ソース部及びドレイ
ン部の形成）その後、実施例１の［工程−１２０］と同
様のプロセスで、半導体層３０にソース部４６及びドレ
イン部４７を形成し、以ってゲート電極部４１の下の半
導体層３０にチャネル部４５を形成する。
ン部の形成）その後、実施例１の［工程−１２０］と同
様のプロセスで、半導体層３０にソース部４６及びドレ
イン部４７を形成し、以ってゲート電極部４１の下の半
導体層３０にチャネル部４５を形成する。
【００８３】［工程−３４０］ （ゲートサイドウオー
ルの形成）次に、実施例１の［工程−１３０］と同様の
プロセスで、ゲート電極部４１の側壁に絶縁材料から成
るゲートサイドウオール４４を形成する（図７の（Ａ）
参照）。
ルの形成）次に、実施例１の［工程−１３０］と同様の
プロセスで、ゲート電極部４１の側壁に絶縁材料から成
るゲートサイドウオール４４を形成する（図７の（Ａ）
参照）。
【００８４】［工程−３５０］ （層間絶縁層及び開口
部の形成、配線層の形成）次に、層間絶縁層及び開口部
の形成、配線層の形成を行う（図７の（Ｂ）参照）。こ
れらの工程は、実施例１の［工程−１５０］及び［工程
−１６０］と同様とすることができるので、詳細な説明
は省略する。
部の形成、配線層の形成）次に、層間絶縁層及び開口部
の形成、配線層の形成を行う（図７の（Ｂ）参照）。こ
れらの工程は、実施例１の［工程−１５０］及び［工程
−１６０］と同様とすることができるので、詳細な説明
は省略する。
【００８５】（実施例４）実施例３においては、第１の
導電領域５１及び第２の導電領域５２をチタンシリサイ
ドから構成した。これに対して、実施例４においては、
第１の導電領域５１及び第２の導電領域５２は金属（具
体的にはタングステン）から構成されている。実施例４
においても、ゲート電極部４１の側壁に絶縁材料（例え
ばＳｉＯ2）から成るゲートサイドウオール４４が形成
されている。
導電領域５１及び第２の導電領域５２をチタンシリサイ
ドから構成した。これに対して、実施例４においては、
第１の導電領域５１及び第２の導電領域５２は金属（具
体的にはタングステン）から構成されている。実施例４
においても、ゲート電極部４１の側壁に絶縁材料（例え
ばＳｉＯ2）から成るゲートサイドウオール４４が形成
されている。
【００８６】実施例４のトランジスタ素子も、本発明の
第２の態様に係るトランジスタ素子の作製方法によって
作製される。尚、ゲート電極部４１の側壁に絶縁材料か
ら成るゲートサイドウオール４４を形成する工程を含
む。
第２の態様に係るトランジスタ素子の作製方法によって
作製される。尚、ゲート電極部４１の側壁に絶縁材料か
ら成るゲートサイドウオール４４を形成する工程を含
む。
【００８７】実施例４のトランジスタ素子の作製方法が
実施例３と相違する点は、金属（具体的にはタングステ
ン）から成る第１及び第２の導電領域が、第１及び第２
の導電領域を形成すべき半導体層の領域を全て金属（具
体的にはタングステン）に置換することによって形成さ
れる点にある。尚、ＣＶＤ法によって、第１及び第２の
導電領域を形成すべき半導体層の領域を全て金属に置換
する。
実施例３と相違する点は、金属（具体的にはタングステ
ン）から成る第１及び第２の導電領域が、第１及び第２
の導電領域を形成すべき半導体層の領域を全て金属（具
体的にはタングステン）に置換することによって形成さ
れる点にある。尚、ＣＶＤ法によって、第１及び第２の
導電領域を形成すべき半導体層の領域を全て金属に置換
する。
【００８８】以下、図８を参照して、実施例４のトラン
ジスタ素子及びその作製方法を説明する。
ジスタ素子及びその作製方法を説明する。
【００８９】［工程−４００］ （第１及び第２の導電
領域の形成）先ず、ソース部を形成すべき領域の外側の
半導体層３０の領域に金属から成る第１の導電領域５１
を形成し、併せて、ドレイン部を形成すべき領域の外側
の半導体層３０の領域に金属から成る第２の導電領域５
２を形成する。金属はタングステンから成る。
領域の形成）先ず、ソース部を形成すべき領域の外側の
半導体層３０の領域に金属から成る第１の導電領域５１
を形成し、併せて、ドレイン部を形成すべき領域の外側
の半導体層３０の領域に金属から成る第２の導電領域５
２を形成する。金属はタングステンから成る。
【００９０】そのために、先ず、実施例３の［工程−３
００］と同様のプロセスで溝部２０内を含む第１の半導
体基板１０の一方の面１０Ａ上に、ＳｉＯ2から成る絶
縁材料をバイアスＥＣＲ ＣＶＤ法にて堆積させ、次い
で、平坦化処理を行い、溝部２０内にのみ絶縁材料７０
を残す（図８の（Ａ）参照）。
００］と同様のプロセスで溝部２０内を含む第１の半導
体基板１０の一方の面１０Ａ上に、ＳｉＯ2から成る絶
縁材料をバイアスＥＣＲ ＣＶＤ法にて堆積させ、次い
で、平坦化処理を行い、溝部２０内にのみ絶縁材料７０
を残す（図８の（Ａ）参照）。
【００９１】次に、半導体層３０のソース部を形成すべ
き領域の外側の領域に金属から成る第１の導電領域５１
を形成し、併せて、半導体層３０のドレイン部を形成す
べき領域の外側の領域に金属から成る第２の導電領域５
２を形成する。第１及び第２の導電領域５１，５２は、
第１及び第２の導電領域を形成すべき半導体層の領域
を、ＣＶＤ法によって全て金属に置換することによって
形成される。尚、金属はタングステンから成る。
き領域の外側の領域に金属から成る第１の導電領域５１
を形成し、併せて、半導体層３０のドレイン部を形成す
べき領域の外側の領域に金属から成る第２の導電領域５
２を形成する。第１及び第２の導電領域５１，５２は、
第１及び第２の導電領域を形成すべき半導体層の領域
を、ＣＶＤ法によって全て金属に置換することによって
形成される。尚、金属はタングステンから成る。
【００９２】具体的には、ＳｉＯ2から成るマスク８０
を形成する（図８の（Ｂ）参照）。マスク８０には、第
１及び第２の導電領域を形成すべき半導体層３０の領域
上に開口部を形成する。そして、選択タングステンＣＶ
Ｄ法にて、ソース部形成予定領域と溝部２０の間に露出
した半導体層３０上、及びドレイン部形成予定領域と溝
部２０の間に露出した半導体層３０上にタングステン層
を形成する。即ち、マスク８０に形成された開口部の底
部に露出した半導体層３０の一方の面３０Ａ上にタング
ステンを堆積させる。このとき、下地であるシリコンか
ら成る半導体層３０でＷＦ6を還元させながらタングス
テンを成長させる。これによって、半導体層３０はタン
グステンで置換される（図８の（Ｃ）参照）。選択タン
グステンＣＶＤ法の条件は、実施例２の［工程−２２
０］と同様とすることができる。第１及び第２の導電領
域５１，５２の形成後、マスクを除去する。
を形成する（図８の（Ｂ）参照）。マスク８０には、第
１及び第２の導電領域を形成すべき半導体層３０の領域
上に開口部を形成する。そして、選択タングステンＣＶ
Ｄ法にて、ソース部形成予定領域と溝部２０の間に露出
した半導体層３０上、及びドレイン部形成予定領域と溝
部２０の間に露出した半導体層３０上にタングステン層
を形成する。即ち、マスク８０に形成された開口部の底
部に露出した半導体層３０の一方の面３０Ａ上にタング
ステンを堆積させる。このとき、下地であるシリコンか
ら成る半導体層３０でＷＦ6を還元させながらタングス
テンを成長させる。これによって、半導体層３０はタン
グステンで置換される（図８の（Ｃ）参照）。選択タン
グステンＣＶＤ法の条件は、実施例２の［工程−２２
０］と同様とすることができる。第１及び第２の導電領
域５１，５２の形成後、マスクを除去する。
【００９３】［工程−４１０］その後、実施例３の［工
程−３１０］（絶縁層の形成）、［工程−３２０］（ゲ
ート電極部の形成）、［工程−３３０］（ソース部及び
ドレイン部の形成）、［工程−３４０］（ゲートサイド
ウオールの形成）、［工程−３５０］（層間絶縁層及び
開口部の形成、配線層の形成）と同様のプロセスを実行
する。
程−３１０］（絶縁層の形成）、［工程−３２０］（ゲ
ート電極部の形成）、［工程−３３０］（ソース部及び
ドレイン部の形成）、［工程−３４０］（ゲートサイド
ウオールの形成）、［工程−３５０］（層間絶縁層及び
開口部の形成、配線層の形成）と同様のプロセスを実行
する。
【００９４】（実施例５）実施例５のトランジスタ素子
は実施例１の変形である。実施例５のトランジスタ素子
が実施例１と相違する点は、図９に模式的な一部断面図
を示すように、チャネル部４５が形成された半導体層３
０の厚さが、ソース部４６及びドレイン部４７が形成さ
れた半導体層３０の厚さよりも薄い点にある。
は実施例１の変形である。実施例５のトランジスタ素子
が実施例１と相違する点は、図９に模式的な一部断面図
を示すように、チャネル部４５が形成された半導体層３
０の厚さが、ソース部４６及びドレイン部４７が形成さ
れた半導体層３０の厚さよりも薄い点にある。
【００９５】以下、図１０を参照して、実施例５のトラ
ンジスタ素子の作製方法を説明する。
ンジスタ素子の作製方法を説明する。
【００９６】［工程−５００］先ず、半導体層３０の一
方の面３０Ａ上に絶縁層２１を形成する。この場合、チ
ャネル部４５を形成すべき半導体層３０の厚さを、ソー
ス部４６及びドレイン部４７を形成すべき半導体層３０
の厚さよりも薄くする。具体的には、実施例１の［工程
−１００］と同様に、先ず、第１の半導体基板１０の一
方の面１０Ａに溝部２０を形成する（図１０の（Ａ）参
照）。次に、再び第１の半導体基板１０の一方の面１０
Ａにレジストを塗布・乾燥した後、フォトリソグラフィ
技術を用いてレジストをパターニングする。次いで、こ
のパターニングされたレジストをマスクとして第１の半
導体基板１０をエッチングし、チャネル部形成予定領域
の半導体層３０に深さ約１００ｎｍの凹部９０を形成す
る。エッチングの条件は、溝部２０の形成条件と同様と
することができる。その後、レジストを除去し、半導体
層３０の一方の面３０Ａの一方の面を酸化し、ＳｉＯ2
から成る酸化膜９１を形成する。こうして、図１０の
（Ｂ）に示す構造を得ることができる。
方の面３０Ａ上に絶縁層２１を形成する。この場合、チ
ャネル部４５を形成すべき半導体層３０の厚さを、ソー
ス部４６及びドレイン部４７を形成すべき半導体層３０
の厚さよりも薄くする。具体的には、実施例１の［工程
−１００］と同様に、先ず、第１の半導体基板１０の一
方の面１０Ａに溝部２０を形成する（図１０の（Ａ）参
照）。次に、再び第１の半導体基板１０の一方の面１０
Ａにレジストを塗布・乾燥した後、フォトリソグラフィ
技術を用いてレジストをパターニングする。次いで、こ
のパターニングされたレジストをマスクとして第１の半
導体基板１０をエッチングし、チャネル部形成予定領域
の半導体層３０に深さ約１００ｎｍの凹部９０を形成す
る。エッチングの条件は、溝部２０の形成条件と同様と
することができる。その後、レジストを除去し、半導体
層３０の一方の面３０Ａの一方の面を酸化し、ＳｉＯ2
から成る酸化膜９１を形成する。こうして、図１０の
（Ｂ）に示す構造を得ることができる。
【００９７】その後、溝部２０内及び凹部９０内を含む
第１の半導体基板１０の一方の面１０Ａ上に、ＳｉＯ2
から成る絶縁層２１をＣＶＤ法にて堆積させ、次いで、
絶縁層２１の上にポリシリコン層２２を堆積させる。そ
の後、ポリシリコン層２２の表面にレジストを塗布し、
全面をエッチバックすることによって、ポリシリコン層
２２を平滑化した後、ポリシリコン層２２の表面を研磨
し、かかるポリシリコン層２２の表面をシリコンから成
る第２の半導体基板１１を張り合わせる（図１０の
（Ｃ）参照）。そして、第１の半導体基板１０の裏面１
０Ｂから第１の半導体基板１０を研磨し、隣接する溝部
２０の間にシリコン（より具体的には第１の半導体基板
１０を構成していたシリコン）から成る半導体層３０を
露出させる（図１０の（Ｄ）参照）。以上の各工程は、
実施例１の［工程−１００］と同様とすることができ
る。
第１の半導体基板１０の一方の面１０Ａ上に、ＳｉＯ2
から成る絶縁層２１をＣＶＤ法にて堆積させ、次いで、
絶縁層２１の上にポリシリコン層２２を堆積させる。そ
の後、ポリシリコン層２２の表面にレジストを塗布し、
全面をエッチバックすることによって、ポリシリコン層
２２を平滑化した後、ポリシリコン層２２の表面を研磨
し、かかるポリシリコン層２２の表面をシリコンから成
る第２の半導体基板１１を張り合わせる（図１０の
（Ｃ）参照）。そして、第１の半導体基板１０の裏面１
０Ｂから第１の半導体基板１０を研磨し、隣接する溝部
２０の間にシリコン（より具体的には第１の半導体基板
１０を構成していたシリコン）から成る半導体層３０を
露出させる（図１０の（Ｄ）参照）。以上の各工程は、
実施例１の［工程−１００］と同様とすることができ
る。
【００９８】以降、実施例１の［工程−１１０］（ゲー
ト電極部の形成）、［工程−１２０］（ソース部及びド
レイン部の形成）、［工程−１３０］（ゲートサイドウ
オールの形成）、［工程−１４０］（第１及び第２の導
電領域の形成）を経て、図９に示す構造のＭＯＳ型トラ
ンジスタを作製する。その後、［工程−１５０］（層間
絶縁層及び開口部の形成）、［工程−１６０］（配線層
の形成）を実行する。
ト電極部の形成）、［工程−１２０］（ソース部及びド
レイン部の形成）、［工程−１３０］（ゲートサイドウ
オールの形成）、［工程−１４０］（第１及び第２の導
電領域の形成）を経て、図９に示す構造のＭＯＳ型トラ
ンジスタを作製する。その後、［工程−１５０］（層間
絶縁層及び開口部の形成）、［工程−１６０］（配線層
の形成）を実行する。
【００９９】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこれらの実施例に限定されるもので
はない。実施例にて説明した各種条件は例示であり、適
宜変更することができる。
明したが、本発明はこれらの実施例に限定されるもので
はない。実施例にて説明した各種条件は例示であり、適
宜変更することができる。
【０１００】本発明の第１及び第２の態様に係るトラン
ジスタ素子の作製方法を組み合わせてトランジスタ素子
を作製することができる。具体的には、先ず、実施例３
の［工程−３００］〜［工程−３４０］を実施し、次い
で、［工程−１４０］〜［工程−１６０］を実施する。
これによって、第１及び第２の導電領域５１，５２を確
実に半導体層３０に形成することができる。
ジスタ素子の作製方法を組み合わせてトランジスタ素子
を作製することができる。具体的には、先ず、実施例３
の［工程−３００］〜［工程−３４０］を実施し、次い
で、［工程−１４０］〜［工程−１６０］を実施する。
これによって、第１及び第２の導電領域５１，５２を確
実に半導体層３０に形成することができる。
【０１０１】更には、実施例５で説明したトランジスタ
素子の作製方法を、実施例２〜実施例４で説明したトラ
ンジスタ素子の作製方法に適用することもできる。
素子の作製方法を、実施例２〜実施例４で説明したトラ
ンジスタ素子の作製方法に適用することもできる。
【０１０２】実施例においては、トランジスタ素子とし
て専らＭＯＳ型トランジスタを例にとり説明したが、そ
の他のトランジスタ素子として、バイポーラ型トランジ
スタ、ＴＦＴを挙げることができる。金属としては、タ
ングステン以外にも、アルミニウムや銅を例示すること
ができる。金属層を構成する遷移金属として、チタンの
他にも、Ｃｏ、Ｎｉ、Ｍｏ、Ｗ、Ｃｕ、Ｚｒ、Ｈｆを挙
げることができる。一方、金属層を構成する貴金属とし
ては、Ｐｔ、Ａｕを挙げることができる。金属化合物と
しては、シリサイド以外にも、ＴｉＷ、ＴｉＮ、Ｔｉ
Ｂ、ＷＢを例示することができる。絶縁層は、ＳｉＯ2
以外にも、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、Ｐｂ
ＳＧ、ＳｂＳＧ、ＳＯＧ、ＳｉＯＮあるいはＳｉＮ等の
公知の絶縁材料、あるいはこれらの絶縁層を積層したも
のから構成することができる。配線層の構造も例示であ
り、適宜変更することができる。ゲートサイドウオール
４４は、場合によっては設けなくともよい。
て専らＭＯＳ型トランジスタを例にとり説明したが、そ
の他のトランジスタ素子として、バイポーラ型トランジ
スタ、ＴＦＴを挙げることができる。金属としては、タ
ングステン以外にも、アルミニウムや銅を例示すること
ができる。金属層を構成する遷移金属として、チタンの
他にも、Ｃｏ、Ｎｉ、Ｍｏ、Ｗ、Ｃｕ、Ｚｒ、Ｈｆを挙
げることができる。一方、金属層を構成する貴金属とし
ては、Ｐｔ、Ａｕを挙げることができる。金属化合物と
しては、シリサイド以外にも、ＴｉＷ、ＴｉＮ、Ｔｉ
Ｂ、ＷＢを例示することができる。絶縁層は、ＳｉＯ2
以外にも、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、Ｐｂ
ＳＧ、ＳｂＳＧ、ＳＯＧ、ＳｉＯＮあるいはＳｉＮ等の
公知の絶縁材料、あるいはこれらの絶縁層を積層したも
のから構成することができる。配線層の構造も例示であ
り、適宜変更することができる。ゲートサイドウオール
４４は、場合によっては設けなくともよい。
【０１０３】
【発明の効果】本発明のトランジスタ素子においては、
ソース部４６及びドレイン部４７の外側に第１及び第２
の導電領域５１，５２が形成されているので、ソース部
／ドレイン部間の耐圧劣化が発生するという問題を回避
することができる。また、第１及び第２の導電領域が形
成されているので、半導体層を薄くしても、ソース部及
びドレイン部のシート抵抗を、従来のトランジスタ素子
と比較して、２桁〜４桁低減することができ、トランジ
スタ素子の応答速度の向上を図ることができる。
ソース部４６及びドレイン部４７の外側に第１及び第２
の導電領域５１，５２が形成されているので、ソース部
／ドレイン部間の耐圧劣化が発生するという問題を回避
することができる。また、第１及び第２の導電領域が形
成されているので、半導体層を薄くしても、ソース部及
びドレイン部のシート抵抗を、従来のトランジスタ素子
と比較して、２桁〜４桁低減することができ、トランジ
スタ素子の応答速度の向上を図ることができる。
【０１０４】また、チャネル部４５が形成された半導体
層３０の厚さがソース部４６及びドレイン部４７が形成
された半導体層３０の厚さよりも薄い構造にすれば、コ
ンタクトホールの形成時、半導体層がドライエッチング
によって消失することを防止することができ、コンタク
ト抵抗の増加を防止することができる。
層３０の厚さがソース部４６及びドレイン部４７が形成
された半導体層３０の厚さよりも薄い構造にすれば、コ
ンタクトホールの形成時、半導体層がドライエッチング
によって消失することを防止することができ、コンタク
ト抵抗の増加を防止することができる。
【図１】実施例１のトランジスタ素子の模式的な一部断
面図である。
面図である。
【図２】実施例１のトランジスタ素子の作製方法を説明
するための、各工程における半導体基板等の模式的な一
部断面図である。
するための、各工程における半導体基板等の模式的な一
部断面図である。
【図３】図２に引き続き、実施例１のトランジスタ素子
の作製方法を説明するための、各工程における半導体基
板等の模式的な一部断面図である。
の作製方法を説明するための、各工程における半導体基
板等の模式的な一部断面図である。
【図４】図３に引き続き、実施例１のトランジスタ素子
の作製方法を説明するための、各工程における半導体基
板等の模式的な一部断面図である。
の作製方法を説明するための、各工程における半導体基
板等の模式的な一部断面図である。
【図５】実施例３のトランジスタ素子の作製方法を説明
するための、各工程における半導体基板等の模式的な一
部断面図である。
するための、各工程における半導体基板等の模式的な一
部断面図である。
【図６】図５に引き続き、実施例１のトランジスタ素子
の作製方法を説明するための、各工程における半導体基
板等の模式的な一部断面図である。
の作製方法を説明するための、各工程における半導体基
板等の模式的な一部断面図である。
【図７】図６に引き続き、実施例１のトランジスタ素子
の作製方法を説明するための、各工程における半導体基
板等の模式的な一部断面図である。
の作製方法を説明するための、各工程における半導体基
板等の模式的な一部断面図である。
【図８】実施例４のトランジスタ素子の作製方法を説明
するための、各工程における半導体基板等の模式的な一
部断面図である。
するための、各工程における半導体基板等の模式的な一
部断面図である。
【図９】実施例５のトランジスタ素子の模式的な一部断
面図である。
面図である。
【図１０】実施例５のトランジスタ素子の作製方法を説
明するための、各工程における半導体基板等の模式的な
一部断面図である。
明するための、各工程における半導体基板等の模式的な
一部断面図である。
【図１１】従来のＳＯＩ技術を用いたＭＯＳ型トランジ
スタの作製方法を説明するための半導体基板等の模式的
な一部断面図である。
スタの作製方法を説明するための半導体基板等の模式的
な一部断面図である。
【図１２】図１１に引き続き、従来のＳＯＩ技術を用い
たＭＯＳ型トランジスタの作製方法を説明するための半
導体基板等の模式的な一部断面図である。
たＭＯＳ型トランジスタの作製方法を説明するための半
導体基板等の模式的な一部断面図である。
１０，１１ シリコン半導体基板 ２０ 溝部 ２１ 絶縁層 ２２ ポリシリコン層 ３０ 半導体層 ４０ ゲート酸化膜 ４１ ゲート電極部 ４２ ポリシリコン膜 ４３ ＷＳｉ2層 ４４ ゲートサイドウオール ４５ チャネル部 ４６ ソース部 ４７ ドレイン部 ５０ 金属層 ５１，５２ 導電領域 ６０ 層間絶縁層 ６１ 開口部 ６２ 金属配線材料層 ７０ 絶縁材料 ８０ マスク ９０ 凹部 ９１ 酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｂ 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｙ
Claims (17)
- 【請求項１】絶縁層上に形成された半導体層にチャネル
部、ソース部及びドレイン部が形成されたトランジスタ
素子であって、 （イ）ゲート電極部と、 （ロ）該ゲート電極部の下に形成されたチャネル部と、 （ハ）該チャネル部の一方の側に接して形成されたソー
ス部と、 （ニ）該ソース部の外側の半導体層に形成された、金属
若しくは金属化合物から成る第１の導電領域と、 （ホ）該チャネル部の他方の側に接して形成されたドレ
イン部と、 （ヘ）該ドレイン部の外側の半導体層に形成された、金
属若しくは金属化合物から成る第２の導電領域、から構
成されていることを特徴とするトランジスタ素子。 - 【請求項２】ゲート電極部の側壁には絶縁材料から成る
ゲートサイドウオールが形成されており、該ゲートサイ
ドウオールはソース部及びドレイン部を被覆しているこ
とを特徴とする請求項１に記載のトランジスタ素子。 - 【請求項３】チャネル部が形成された半導体層の厚さ
は、ソース部及びドレイン部が形成された半導体層の厚
さよりも薄いことを特徴とする請求項１又は請求項２に
記載のトランジスタ素子。 - 【請求項４】金属化合物はシリサイドから成ることを特
徴とする請求項１乃至請求項３のいずれか１項に記載の
トランジスタ素子。 - 【請求項５】シリサイドはチタンシリサイドから成るこ
とを特徴とする請求項４に記載のトランジスタ素子。 - 【請求項６】金属はタングステンから成ることを特徴と
する請求項１乃至請求項３のいずれか１項に記載のトラ
ンジスタ素子。 - 【請求項７】絶縁層上に形成された半導体層にゲート電
極部、チャネル部、ソース部及びドレイン部が形成され
たトランジスタ素子の作製方法であって、 （イ）半導体層の一方の面上に絶縁層を形成する工程
と、 （ロ）該半導体層の他方の面上にゲート電極部を形成す
る工程と、 （ハ）該半導体層にソース部及びドレイン部を形成し、
以って該ゲート電極部の下の半導体層にチャネル部を形
成する工程と、 （ニ）該ソース部の外側の半導体層に金属若しくは金属
化合物から成る第１の導電領域を形成し、併せて、該ド
レイン部の外側の半導体層に金属若しくは金属化合物か
ら成る第２の導電領域を形成する工程、から成ることを
特徴とするトランジスタ素子の作製方法。 - 【請求項８】絶縁層上に形成された半導体層にゲート電
極部、チャネル部、ソース部及びドレイン部が形成され
たトランジスタ素子の作製方法であって、 （イ）ソース部を形成すべき半導体層の領域の外側の領
域に金属若しくは金属化合物から成る第１の導電領域を
形成し、併せて、ドレイン部を形成すべき半導体層の領
域の外側の領域に金属若しくは金属化合物から成る第２
の導電領域を形成する工程と、 （ロ）該半導体層の一方の面上に絶縁層を形成する工程
と、 （ハ）該半導体層の他方の面上にゲート電極部を形成す
る工程と、 （ニ）該半導体層にソース部及びドレイン部を形成し、
以って該ゲート電極部の下の半導体層にチャネル部を形
成する工程、から成ることを特徴とするトランジスタ素
子の作製方法。 - 【請求項９】前記工程（ハ）と（ニ）の間に、ゲート電
極部の側壁に絶縁材料から成るゲートサイドウオールを
形成する工程が含まれることを特徴とする請求項７又は
請求項８に記載のトランジスタ素子の作製方法。 - 【請求項１０】半導体層の一方の面上に絶縁層を形成す
る工程において、チャネル部を形成すべき半導体層の厚
さを、ソース部及びドレイン部を形成すべき半導体層の
厚さよりも薄くすることを特徴とする請求項７乃至請求
項９のいずれか１項に記載のトランジスタ素子の作製方
法。 - 【請求項１１】第１及び第２の導電領域は、金属から成
り、そして、第１及び第２の導電領域を形成すべき半導
体層の領域を全て金属に置換することによって形成され
ることを特徴とする請求項７乃至請求項１０のいずれか
１項に記載のトランジスタ素子の作製方法。 - 【請求項１２】ＣＶＤ法によって、第１及び第２の導電
領域を形成すべき半導体層の領域を全て金属に置換する
ことを特徴とする請求項１１に記載のトランジスタ素子
の作製方法。 - 【請求項１３】前記金属はタングステンから成ることを
特徴とする請求項１２に記載のトランジスタ素子の作製
方法。 - 【請求項１４】第１の導電領域及び第２の導電領域は、
金属化合物から成り、そして、第１及び第２の導電領域
を形成すべき半導体層の一方の面上若しくは他方の面上
に金属層を形成した後、該金属層と半導体層とを反応さ
せることによって形成されることを特徴とする請求項７
乃至請求項１０のいずれか１項に記載のトランジスタ素
子の作製方法。 - 【請求項１５】金属層は遷移金属若しくは貴金属から成
り、 金属層と半導体層との反応は、 （Ａ）半導体層を構成する原子と金属層を構成する遷移
金属若しくは貴金属とが反応し、且つ、半導体層を構成
する原子から成る酸化物と金属層を構成する遷移金属若
しくは貴金属とは反応しない温度で、金属層と半導体層
とを反応させる熱処理工程と、 （Ｂ）未反応の金属層を除去する工程、にて行われるこ
とを特徴とする請求項１４に記載のトランジスタ素子の
作製方法。 - 【請求項１６】金属化合物はシリサイドから成ることを
特徴とする請求項１４又は請求項１５に記載のトランジ
スタ素子の作製方法。 - 【請求項１７】シリサイドはチタンシリサイドから成る
ことを特徴とする請求項１６に記載のトランジスタ素子
の作製方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6018991A JPH07211916A (ja) | 1994-01-19 | 1994-01-19 | トランジスタ素子及びその作製方法 |
| KR1019950000152A KR950034750A (ko) | 1994-01-19 | 1995-01-06 | 트랜지스터소자 및 그 제작방법 |
| DE69503396T DE69503396T2 (de) | 1994-01-19 | 1995-01-12 | Herstellungsverfahren für MOS-Transistor |
| EP95100379A EP0664566B1 (en) | 1994-01-19 | 1995-01-12 | Method for making a MOS transistor |
| MYPI95000099A MY111990A (en) | 1994-01-19 | 1995-01-17 | Mos transistor and method for making the same |
| US08/636,848 US5597739A (en) | 1994-01-19 | 1996-04-23 | MOS transistor and method for making the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6018991A JPH07211916A (ja) | 1994-01-19 | 1994-01-19 | トランジスタ素子及びその作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211916A true JPH07211916A (ja) | 1995-08-11 |
Family
ID=11987046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6018991A Pending JPH07211916A (ja) | 1994-01-19 | 1994-01-19 | トランジスタ素子及びその作製方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5597739A (ja) |
| EP (1) | EP0664566B1 (ja) |
| JP (1) | JPH07211916A (ja) |
| KR (1) | KR950034750A (ja) |
| DE (1) | DE69503396T2 (ja) |
| MY (1) | MY111990A (ja) |
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