JP2016171498A - 半導体スイッチ - Google Patents

Abstract

【課題】小型化した上で高周波特性の劣化を抑制する。
【解決手段】実施形態によれば、半導体スイッチは、複数のＭＯＳＦＥＴと、パッドと、を備える。前記複数のＭＯＳＦＥＴは、共通ノードと第１ノードとの間に直列接続されている。前記パッドは、前記複数のＭＯＳＦＥＴのうち、１以上の第１ＭＯＳＦＥＴの上方に設けられ、前記第１ＭＯＳＦＥＴ以外の第２ＭＯＳＦＥＴの上方に無く、前記第１ノードに接続されている。前記パッドが無い場合の前記第１ＭＯＳＦＥＴのそれぞれのオフ容量の値は、前記第２ＭＯＳＦＥＴのそれぞれのオフ容量の値より小さい。
【選択図】図１

Description

本発明の実施形態は、半導体スイッチに関する。

携帯電話機等の無線通信機器では、送信回路及び受信回路とアンテナとを接続するため、又は、複数の周波数帯を切り替えて通信を行うために、アンテナと送信回路及び受信回路との間に１入力ｎ出力のSPnT（Single-Pole n-Throw）スイッチと呼ばれる高周波半導体スイッチが接続されている。高周波半導体スイッチのスイッチ素子としては、例えば、ＳＯＩ（Silicon on Insulator）基板上に形成されたＭＯＳＦＥＴ（Metal-oxide-semiconductor field-effect transistor：金属酸化物半導体電界効果トランジスタ）が用いられる。

近年、様々な通信周波数に対応するため、無線通信機器に搭載される送信回路、受信回路及びフィルター等の高周波部品の数は増加傾向にある。無線通信機器の大きさには制限があるため、高周波部品の小型化が求められている。

特表２００５−５１５６５７号公報

本発明が解決しようとする課題は、小型化した上で高周波特性の劣化を抑制できる半導体スイッチを提供することである。

実施形態によれば、半導体スイッチは、複数のＭＯＳＦＥＴと、パッドと、を備える。前記複数のＭＯＳＦＥＴは、共通ノードと第１ノードとの間に直列接続されている。前記パッドは、前記複数のＭＯＳＦＥＴのうち、１以上の第１ＭＯＳＦＥＴの上方に設けられ、前記第１ＭＯＳＦＥＴ以外の第２ＭＯＳＦＥＴの上方に無く、前記第１ノードに接続されている。前記パッドが無い場合の前記第１ＭＯＳＦＥＴのそれぞれのオフ容量の値は、前記第２ＭＯＳＦＥＴのそれぞれのオフ容量の値より小さい。

第１の実施形態に係る半導体スイッチの回路図である。 図１のスルースイッチのレイアウトを概略的に示す平面図である。 図２のＡ−Ａ線に沿った縦断面図である。 図２のＢ−Ｂ線に沿った縦断面図である。 図２のスルースイッチのオフ状態における等価回路図である。 第２の実施形態に係るスルースイッチのレイアウトを概略的に示す平面図である。 第３の実施形態に係る第１ＭＯＳＦＥＴ Ｔ１の図３Ａに対応する縦断面図である。 第３の実施形態に係る第２ＭＯＳＦＥＴ Ｔ８の図３Ｂに対応する縦断面図である。 第４の実施形態に係る第１ＭＯＳＦＥＴ Ｔ１の図３Ａに対応する縦断面図である。 第４の実施形態に係る第２ＭＯＳＦＥＴ Ｔ８の図３Ｂに対応する縦断面図である。 第５の実施形態に係るスルースイッチのレイアウトを概略的に示す平面図である。 第６の実施形態に係るスルースイッチのレイアウトを概略的に示す平面図である。 第７の実施形態に係る第１ＭＯＳＦＥＴ Ｔ１の図３Ａに対応する縦断面図である。 第７の実施形態に係る第２ＭＯＳＦＥＴ Ｔ８の図３Ｂに対応する縦断面図である。 第８の実施形態に係るスルースイッチのレイアウトを概略的に示す平面図である。

以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、第１の実施形態に係る半導体スイッチ１の回路図である。半導体スイッチ１は、ＳＯＩ基板に設けられたＳＰｎＴ（Single-Pole n-Throw）スイッチである（ｎは２以上の整数）。図１に示すように、半導体スイッチ１は、第１番目から第ｎ番目のスルースイッチＴＳ１〜ＴＳ［ｎ］を備える。

第ｉ（ｉは１以上でｎ以下の任意の整数）番目のスルースイッチＴＳ［ｉ］は、制御信号Ｃｏｎ［ｉ］に基づいて、第ｉ番目の高周波信号端子（第ｉ番目の第１ノード）ＲＦ［ｉ］とアンテナ端子（共通ノード）ＡＮＴとを導通させるか否か切り替える。なお、本明細書におけるノードとは、ポートや端子等の物理的な信号接続点だけでなく、同一電位の信号配線またはパターン上の任意の点も含む概念である。

アンテナ端子ＡＮＴには、例えばアンテナが接続される。高周波信号端子ＲＦ１〜ＲＦｎには、例えば、高周波信号を送信する送信回路又は高周波信号を受信する受信回路が接続される。

スルースイッチＴＳ１は、ｐ（ｐは２以上の整数）個のＭＯＳＦＥＴ Ｔ１〜Ｔ［ｐ］と、ｐ個の抵抗Ｒｇｇと、ｐ個の抵抗Ｒｄｓと、ｐ個のダイオードＤ１と、を有する。

ＭＯＳＦＥＴ Ｔ１〜Ｔ［ｐ］は、ＳＯＩ基板の半導体層に設けられ、アンテナ端子ＡＮＴと高周波信号端子ＲＦ１との間に直列接続されている。ＭＯＳＦＥＴ Ｔ１〜Ｔ［ｐ］は、高周波信号端子ＲＦ１側からこの順に接続されている。

抵抗Ｒｇｇは、ＭＯＳＦＥＴ Ｔ１〜Ｔ［ｐ］のそれぞれのゲートに接続された一端と、制御信号Ｃｏｎ１が供給される他端と、を有する。

抵抗Ｒｄｓは、ＭＯＳＦＥＴ Ｔ１〜Ｔ［ｐ］のそれぞれのドレインとソースとの間に接続されている。

ダイオードＤ１は、ＰＮ接合ダイオードであり、ＭＯＳＦＥＴ Ｔ１〜Ｔ［ｐ］のそれぞれのボディとゲートとの間に接続されている。ダイオードＤ１のアノードがボディに接続されている。

スルースイッチＴＳ２〜ＴＳ［ｎ］のそれぞれも、スルースイッチＴＳ１と同様の構成を有している。

例えば、制御信号Ｃｏｎ１として、ＭＯＳＦＥＴ Ｔ１〜Ｔ［ｐ］が導通状態（オン状態）となる電位（例えば３Ｖ程度）が供給されると、アンテナ端子ＡＮＴと高周波信号端子ＲＦ１との間が導通状態になる。この時、他の高周波信号端子ＲＦ２〜ＲＦ［ｎ］に接続されているスルースイッチＴＳ２〜ＴＳ［ｎ］の制御信号Ｃｏｎ２〜Ｃｏｎ［ｎ］として、ＭＯＳＦＥＴ Ｔ１〜Ｔ［ｐ］が非導通状態（オフ状態）となる電位（例えば−３Ｖ程度）が供給される。

図２は、図１のスルースイッチＴＳ１のレイアウトを概略的に示す平面図である。図３Ａは、図２のＡ−Ａ線に沿った縦断面図であり、図３Ｂは、図２のＢ−Ｂ線に沿った縦断面図である。

ここでは、ｐ＝８の一例を示す。図２に示すように、スルースイッチＴＳ１は、８個のＭＯＳＦＥＴ Ｔ１〜Ｔ８と、アンテナ配線ＬＡＮＴと、高周波信号配線ＬＲＦ１と、パッドＰＡＤ１と、を有する。

アンテナ配線ＬＡＮＴは、例えば金属から構成され、第１の方向Ｄ１に延びる。アンテナ配線ＬＡＮＴには、アンテナ端子ＡＮＴとして機能するアンテナパッド及び他のスルースイッチＴＳ２〜ＴＳ［ｎ］が接続される（図示せず）。

高周波信号配線ＬＲＦ１は、例えば金属から構成され、アンテナ配線ＬＡＮＴと並列に第１の方向Ｄ１に延びる。

ＭＯＳＦＥＴ Ｔ１〜Ｔ８は、第２の方向Ｄ２に並び、アンテナ配線ＬＡＮＴと高周波信号配線ＬＲＦ１との間に直列接続されている。第２の方向は、第１の方向Ｄ１と交差する。

パッドＰＡＤ１は、例えば金属から構成され、ＭＯＳＦＥＴ Ｔ１〜Ｔ８のうち、１以上の第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３（第１のＭＯＳＦＥＴ群ＴＧ１）の上方に設けられ、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３以外の第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８（第２のＭＯＳＦＥＴ群ＴＧ２）の上方に無い。パッドＰＡＤ１は、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３の一部に重なっている。パッドＰＡＤ１は、高周波信号配線ＬＲＦ１側の一端部において高周波信号配線ＬＲＦ１に接続され、高周波信号端子ＲＦ１として機能する。パッドＰＡＤ１は、ソース配線ＬＳ及びドレイン配線ＬＤより上層に設けられている。

図２，３Ａ，３Ｂに示すように、ＭＯＳＦＥＴ Ｔ１〜Ｔ８のそれぞれは、ソース領域ＲＳと、ドレイン領域ＲＤと、絶縁膜１４と、ゲート電極Ｇ１と、コンタクト１５と、平面視で櫛形のソース配線ＬＳと、平面視で櫛形のドレイン配線ＬＤと、を有する。ＭＯＳＦＥＴ Ｔ１〜Ｔ８のそれぞれは、マルチフィンガー型でレイアウトされている。なお、説明を明確化するため、図２においてゲート電極Ｇ１は図示を省略している。

ＭＯＳＦＥＴ Ｔ１〜Ｔ８のそれぞれにおいて、絶縁層１２上に設けられたシリコン等の半導体層１３の表面に、ソース領域ＲＳ及びドレイン領域ＲＤが設けられている。ソース領域ＲＳとドレイン領域ＲＤとの間の半導体層１３上には、絶縁膜１４を介してゲート電極Ｇ１が設けられている。ソース領域ＲＳは、コンタクト１５によってソース配線ＬＳに接続されている。ドレイン領域ＲＤは、コンタクト１５によってドレイン配線ＬＤに接続されている。なお、絶縁層１２は、図示しない支持基板上に設けられ、支持基板と、絶縁層１２と、半導体層１３は、ＳＯＩ基板を構成している。

ＭＯＳＦＥＴ Ｔ１〜Ｔ８のそれぞれのゲート長は等しく、それぞれのゲート幅も等しい。ＭＯＳＦＥＴ Ｔ１〜Ｔ８のそれぞれにおいて、ソース配線ＬＳ及びドレイン配線ＬＤ以外のレイアウトは略同一である。

第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれのソース配線ＬＳとドレイン配線ＬＤとの間隔ｄ８は、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれのソース配線ＬＳとドレイン配線ＬＤとの間隔ｄ１より狭い。具体的には、図３Ａ，３Ｂに示すように、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれのソース配線ＬＳ及びドレイン配線ＬＤの幅ｗ２を、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれのソース配線ＬＳ及びドレイン配線ＬＤの幅ｗ１より大きくすることで、間隔ｄ８を間隔ｄ１より狭くしている。これにより、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれのソース配線ＬＳとドレイン配線ＬＤとの間の寄生容量は、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれのソース配線ＬＳとドレイン配線ＬＤとの間の寄生容量よりも大きくなる。

ところで、一般的な構成では、パッドＰＡＤ１は、ＭＯＳＦＥＴ Ｔ１〜Ｔ８に重ならないよう、高周波信号配線ＬＲＦ１上に設けられる。そのため、スルースイッチＴＳ１のサイズは、ＭＯＳＦＥＴ Ｔ１〜Ｔ８の全体サイズよりもパッドＰＡＤ１のサイズだけ大きくなる。このような構成と比較して、本実施形態では、半導体スイッチ１のチップサイズを小型化できる。

スルースイッチＴＳ２〜ＴＳ［ｎ］の少なくとも何れかは、スルースイッチＴＳ１と同様のレイアウトを有してもよい。これにより、半導体スイッチ１のチップサイズを更に小型化できる。

図４は、図２のスルースイッチＴＳ１のオフ状態における等価回路図である。オフ状態のＭＯＳＦＥＴ Ｔ１〜Ｔ８は、オフ容量Ｃｄｓ１〜Ｃｄｓ８で表される。また、上方にパッドＰＡＤ１が設けられたＭＯＳＦＥＴ Ｔ１〜Ｔ３のソース配線ＬＳ又はドレイン配線ＬＤとパッドＰＡＤ１との間の寄生容量は、Ｃｐ１〜Ｃｐ３で表される。つまり、オフ容量Ｃｄｓ１〜Ｃｄｓ８は、パッドＰＡＤ１の寄生容量Ｃｐ１〜Ｃｐ３を含まない。

オフ容量Ｃｄｓ１は、パッドＰＡＤ１が無い場合の、オフ状態の第１ＭＯＳＦＥＴ Ｔ１のソースとドレインとの間の寄生容量を表す。つまり、オフ容量Ｃｄｓ１は、第１ＭＯＳＦＥＴ Ｔ１のソース配線ＬＳとドレイン配線ＬＤとの間の寄生容量、及び、ソース領域Ｓ１とドレイン領域Ｄ１との間の寄生容量を含む。他のオフ容量Ｃｄｓ２〜Ｃｄｓ８も同様である。

従って、図４に示すように、オフ状態のスルースイッチＴＳ１は、アンテナ端子ＡＮＴと高周波信号端子ＲＦ１との間にオフ容量Ｃｄｓ１〜Ｃｄｓ８が直列接続されると共に、寄生容量Ｃｐ１〜Ｃｐ３が接続された等価回路で表される。寄生容量Ｃｐ１〜Ｃｐ３の一端は、高周波信号端子ＲＦ１に共通に接続されている。寄生容量Ｃｐ１の他端は、オフ容量Ｃｄｓ１とＣｄｓ２との接続ノードに接続され、寄生容量Ｃｐ２の他端は、オフ容量Ｃｄｓ２とＣｄｓ３との接続ノードに接続され、寄生容量Ｃｐ３の他端は、オフ容量Ｃｄｓ３とＣｄｓ４との接続ノードに接続されている。

従って、オフ状態の第１ＭＯＳＦＥＴ Ｔ１のソース・ドレイン間に現れる実際のオフ容量は、寄生容量Ｃｐ１の影響によって、パッドＰＡＤ１が無い場合のオフ容量Ｃｄｓ１より大きい値となる。オフ状態の第１ＭＯＳＦＥＴ Ｔ２，Ｔ３のソース・ドレイン間に現れる実際のオフ容量についても同様である。

ここで、図２の構成と異なり、パッドＰＡＤ１がＭＯＳＦＥＴ Ｔ１〜Ｔ８に重ならないよう高周波信号配線ＬＲＦ１上に設けられている場合、寄生容量Ｃｐ１〜Ｃｐ３は存在しない。この場合、オフ容量Ｃｄｓ１〜Ｃｄｓ８の値がそれぞれ等しければ、アンテナ端子ＡＮＴと高周波信号端子ＲＦ１との間の電圧は均等に分配され、オフ状態の各ＭＯＳＦＥＴ Ｔ１〜Ｔ８のソース・ドレイン間電圧Ｖｄｓは等しくなる。

一方、パッドＰＡＤ１が無い場合のオフ容量Ｃｄｓ１〜Ｃｄｓ８の値がそれぞれ等しい構成において、ＭＯＳＦＥＴ Ｔ１〜Ｔ３の上方にパッドＰＡＤ１が配置された場合、寄生容量Ｃｐ１〜Ｃｐ３が加わることによって、オフ状態の第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれのソース・ドレイン間に現れる実際のオフ容量は、オフ容量Ｃｄｓ１〜Ｃｄｓ８のそれぞれの値より大きくなる。そのため、電圧は均等に分配されず、オフ状態のＭＯＳＦＥＴ Ｔ１〜Ｔ８のそれぞれのソース・ドレイン間電圧Ｖｄｓは等しくならない。具体的には、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれのソース・ドレイン間電圧Ｖｄｓは、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれのソース・ドレイン間電圧Ｖｄｓより大きくなる。

例えば、パッドＰＡＤ１の大きさを７０μｍ角、ソース配線ＬＳ（ドレイン配線ＬＤ）とパッドＰＡＤ１との間の層間絶縁膜の厚さを２μｍ、層間絶縁膜の比誘電率を４．１とした場合、寄生容量Ｃｐ１とＣｐ２の値はそれぞれ３０ｆＦ程度となり、寄生容量Ｃｐ３の値は１５ｆＦ程度となる。この場合、各オフ容量Ｃｄｓ１〜Ｃｄｓ８の値を０．６ｐＦとした時、パッドＰＡＤ１が上方に設けられていない第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれのソース・ドレイン間電圧Ｖｄｓは、電圧が均等に分配された場合に比べて５％程度増大する。これにより、スルースイッチＴＳ１全体の耐圧が低下するため、半導体スイッチ１の最大許容入力電力が低下してしまう。

そこで本実施形態では、前述のように第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれのソース配線ＬＳとドレイン配線ＬＤとの間の寄生容量を、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれのソース配線ＬＳとドレイン配線ＬＤとの間の寄生容量よりも大きくしている。従って、パッドＰＡＤ１が無い場合の第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれのオフ容量Ｃｄｓ１〜Ｃｄｓ３の値Ｃｏｆｆ１は、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれのオフ容量Ｃｄｓ４〜Ｃｄｓ８の値Ｃｏｆｆ２より小さい。各オフ容量Ｃｄｓ１〜Ｃｄｓ３の値Ｃｏｆｆ１は略等しく、各オフ容量Ｃｄｓ４〜Ｃｄｓ８の値Ｃｏｆｆ２は略等しい。

例えば、各オフ容量Ｃｄｓ１〜Ｃｄｓ３の値Ｃｏｆｆ１が０．６ｐＦであり、各オフ容量Ｃｄｓ４〜Ｃｄｓ８の値Ｃｏｆｆ２が０．６４ｐＦである場合、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれのソース・ドレイン間電圧Ｖｄｓの増大量は３％以下に抑制され、スルースイッチＴＳ１全体の耐圧が向上する。オフ容量Ｃｄｓ４〜Ｃｄｓ８の値Ｃｏｆｆ２の最適値は、パッドＰＡＤ１が無い場合のオフ容量Ｃｄｓ１〜Ｃｄｓ３の値Ｃｏｆｆ１及び寄生容量Ｃｐ１〜Ｃｐ３の値によって変化する。

以上で説明したように、本実施形態によれば、パッドＰＡＤ１が無い場合の第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれのオフ容量Ｃｄｓ１〜Ｃｄｓ３の値Ｃｏｆｆ１を、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれのオフ容量Ｃｄｓ４〜Ｃｄｓ８の値Ｃｏｆｆ２より小さくしている。これにより、パッドＰＡＤ１の寄生容量Ｃｐ１〜Ｃｐ３が存在していても、オフ状態の第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれのソース・ドレイン間に現れる実際のオフ容量の値と、オフ容量Ｃｄｓ４〜Ｃｄｓ８の値Ｃｏｆｆ２との差を小さくできる。そのため、オフ状態の各ＭＯＳＦＥＴ Ｔ１〜Ｔ８のソース・ドレイン間電圧Ｖｄｓの差を小さくすることができる。従って、ＭＯＳＦＥＴ Ｔ１〜Ｔ８のオフ耐圧の低下を抑制できるので、半導体スイッチ１の最大許容入力電力の低下を抑制できる。つまり、半導体スイッチ１を小型化した上で高周波特性の劣化を抑制できる。

（第２の実施形態）
第２の実施形態では、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のオフ容量の値がそれぞれ異なる点において、第１の実施形態と異なる。以下では、第１の実施形態との相違点を中心に説明する。

図５は、第２の実施形態に係るスルースイッチＴＳ１のレイアウトを概略的に示す平面図である。パッドＰＡＤ１は、ｍ（ｍは２以上の整数）以上の第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３の上方に設けられている。図５に示す例では、ｍ＝３としている。

パッドＰＡＤ１が無い場合の第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれのオフ容量の値を、高周波信号端子ＲＦ１（高周波信号配線ＬＲＦ１）に近い順にＣｏｆｆ１〜Ｃｏｆｆ（ｍ）として、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれのオフ容量の値をＣｏｆｆ（ｍ＋１）として、Ｃｏｆｆ１＜Ｃｏｆｆ２＜・・・＜Ｃｏｆｆ（ｍ）＜Ｃｏｆｆ（ｍ＋１）の関係を満たす。

図５に示す例では、Ｃｏｆｆ１＜Ｃｏｆｆ２＜Ｃｏｆｆ３＜Ｃｏｆｆ４〜Ｃｏｆｆ８の関係を満たしている。

具体的には、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれのソース配線ＬＳとドレイン配線ＬＤとの間隔ｄ８は、第１ＭＯＳＦＥＴ Ｔ１のソース配線ＬＳとドレイン配線ＬＤとの間隔ｄ１、第１ＭＯＳＦＥＴ Ｔ２のソース配線ＬＳとドレイン配線ＬＤとの間隔ｄ２、及び、第１ＭＯＳＦＥＴ Ｔ３のソース配線ＬＳとドレイン配線ＬＤとの間隔ｄ３より狭い。間隔ｄ３は、間隔ｄ２より狭い。間隔ｄ２は、間隔ｄ１より狭い。つまり、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のうち、高周波信号配線ＬＲＦ１に近いＭＯＳＦＥＴほど、ソース配線ＬＳとドレイン配線ＬＤとの間隔が広い。

第１の実施形態では、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のうち、高周波信号配線ＬＲＦ１から離れた第１ＭＯＳＦＥＴほど、パッドＰＡＤ１の寄生容量の影響が小さくなり、オフ状態でソース・ドレイン間に現れる実際のオフ容量が小さくなる。従って、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のうち、高周波信号配線ＬＲＦ１から離れた第１ＭＯＳＦＥＴほど、オフ状態のソース・ドレイン間電圧Ｖｄｓがより大きくなる。

これに対して、本実施形態では、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のうち、高周波信号配線ＬＲＦ１から離れた第１ＭＯＳＦＥＴほど、パッドＰＡＤ１が無い場合のオフ容量の値が大きいので、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれのソース・ドレイン間に現れる実際のオフ容量を近づけることができる。そのため、オフ状態の各ＭＯＳＦＥＴ Ｔ１〜Ｔ８のソース・ドレイン間電圧Ｖｄｓの差を、第１の実施形態よりも小さくすることができる。例えば、Ｃｏｆｆ１を０．６ｐＦ、Ｃｏｆｆ２を０．６３ｐＦ、Ｃｏｆｆ３を０．６９ｐＦ、Ｃｏｆｆ４〜Ｃｏｆｆ８を０．７３ｐＦに設定したとき、オフ状態の各ＭＯＳＦＥＴ Ｔ１〜Ｔ８のソース・ドレイン間電圧Ｖｄｓを略等しくすることができる。

従って、第１の実施形態と比較して、各ＭＯＳＦＥＴ Ｔ１〜Ｔ８のオフ耐圧の低下をより抑制できるので、半導体スイッチ１の最大許容入力電力の低下をより抑制できる。

（第３の実施形態）
第３の実施形態では、ソース配線ＬＳとドレイン配線ＬＤの厚さの違いによりオフ容量の値を異ならせる点において、第１の実施形態と異なる。以下では、第１の実施形態との相違点を中心に説明する。

図６Ａは、第３の実施形態に係る第１ＭＯＳＦＥＴ Ｔ１の図３Ａに対応する縦断面図であり、図６Ｂは、第３の実施形態に係る第２ＭＯＳＦＥＴ Ｔ８の図３Ｂに対応する縦断面図である。第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれの構成は略同じであり、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれの構成は略同じである。図６Ａ，６Ｂに示すように、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれのソース配線ＬＳ及びドレイン配線ＬＤの厚さｔ２は、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれのソース配線ＬＳ及びドレイン配線ＬＤの厚さｔ１より厚い。

第１の実施形態とは異なり、ＭＯＳＦＥＴ Ｔ１〜Ｔ８において、ソース配線ＬＳとドレイン配線ＬＤとの間隔は等しい。

この構成により、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれのソース配線ＬＳとドレイン配線ＬＤとの間の寄生容量は、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれのソース配線ＬＳとドレイン配線ＬＤとの間の寄生容量よりも大きくなる。従って、第１の実施形態の効果を得ることができる。

なお、第３の実施形態を第２の実施形態に適用してもよい。つまり、第２の実施形態において、ソース配線ＬＳとドレイン配線ＬＤとの間隔を等しくして、第２の実施形態のオフ容量の値の関係を満たすようにソース配線ＬＳ及びドレイン配線ＬＤの厚さを変化させてもよい。

（第４の実施形態）
第４の実施形態では、配線の層数の違いによりオフ容量の値を異ならせる点において、第１の実施形態と異なる。以下では、第１の実施形態との相違点を中心に説明する。

図７Ａは、第４の実施形態に係る第１ＭＯＳＦＥＴ Ｔ１の図３Ａに対応する縦断面図であり、図７Ｂは、第４の実施形態に係る第２ＭＯＳＦＥＴ Ｔ８の図３Ｂに対応する縦断面図である。第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれの構成は略同じであり、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれの構成は略同じである。図７Ａ，７Ｂに示すように、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれのソース配線ＬＳとドレイン配線ＬＤの層数は、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれのソース配線ＬＳとドレイン配線ＬＤの層数より多い。

図示する例では、第１ＭＯＳＦＥＴ Ｔ１のソース配線ＬＳとドレイン配線ＬＤの層数は、それぞれ１層であるが、第２ＭＯＳＦＥＴ Ｔ８のソース配線ＬＳとドレイン配線ＬＤの層数は、それぞれ２層である。つまり、第２ＭＯＳＦＥＴ Ｔ８において、ソース配線ＬＳは下層のソース配線ＬＳ１及び上層のソース配線ＬＳ２を含み、ドレイン配線ＬＤは下層のドレイン配線ＬＤ１及び上層のドレイン配線ＬＤ２を含む。図示する例では、第１ＭＯＳＦＥＴ Ｔ１のソース配線ＬＳとドレイン配線ＬＤの厚さ、及び、第２ＭＯＳＦＥＴ Ｔ１のソース配線ＬＳ１，ＬＳ２とドレイン配線ＬＤ１，ＬＤ２の厚さは、それぞれ等しい。下層のソース配線ＬＳ１及びドレイン配線ＬＤ１の厚さは、上層のソース配線ＬＳ２及びドレイン配線ＬＤ２の厚さと異なっても良い。

第２ＭＯＳＦＥＴ Ｔ８において、下層のソース配線ＬＳ１と上層のソース配線ＬＳ２は、ビア１６によって接続されている。同様に、下層のドレイン配線ＬＤ１と上層のドレイン配線ＬＤ２は、ビア１６によって接続されている。上層のソース配線ＬＳ２及び上層のドレイン配線ＬＤ２は、パッドＰＡＤ１より下層に設けられている。

第１の実施形態とは異なり、ＭＯＳＦＥＴ Ｔ１〜Ｔ８において、ソース配線ＬＳとドレイン配線ＬＤとの間隔は等しい。

この構成により、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれのソース配線ＬＳとドレイン配線ＬＤとの間の寄生容量は、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれのソース配線ＬＳとドレイン配線ＬＤとの間の寄生容量よりも大きくなる。従って、第１の実施形態の効果を得ることができる。

なお、第４の実施形態を第２の実施形態に適用してもよい。つまり、第２の実施形態において、ソース配線ＬＳとドレイン配線ＬＤとの間隔を等しくして、第２の実施形態のオフ容量の値の関係を満たすようにソース配線ＬＳ及びドレイン配線ＬＤの層数を変化させてもよい。

（第５の実施形態）
第５の実施形態では、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のソース・ドレイン間に容量素子を接続してオフ容量の値を異ならせる点において、第１の実施形態と異なる。以下では、第１の実施形態との相違点を中心に説明する。

図８は、第５の実施形態に係るスルースイッチＴＳ１のレイアウトを概略的に示す平面図である。図８に示すように、スルースイッチＴＳ１は、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれのソースとドレインとの間に接続された第１の容量素子（キャパシタ）Ｃ４〜Ｃ８を有する。第１の容量素子Ｃ４〜Ｃ８の容量値は、それぞれ略等しい。第１の容量素子Ｃ４〜Ｃ８のそれぞれは、絶縁層を挟んで積層された２枚の平板電極から構成される。

第１の実施形態とは異なり、ＭＯＳＦＥＴ Ｔ１〜Ｔ８において、ソース配線ＬＳとドレイン配線ＬＤとの間隔は等しい。また、ＭＯＳＦＥＴ Ｔ１〜Ｔ８は、それぞれ同一のレイアウトを有している。

この構成により、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれのソース配線ＬＳとドレイン配線ＬＤとの間の寄生容量は、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれのソース配線ＬＳとドレイン配線ＬＤとの間の寄生容量よりも大きくなる。従って、第１の実施形態の効果を得ることができる。

加えて、本実施形態によれば、第１の容量素子Ｃ４〜Ｃ８を構成する平板電極の面積と、平板電極間の距離とによって容量値を計算できるので、第１の実施形態よりも容易に計算できる。従って、第１の実施形態よりも半導体スイッチ１を容易に設計できる。

（第６の実施形態）
第６の実施形態では、第１ＭＯＳＦＥＴ Ｔ２，Ｔ３のソース・ドレイン間にも容量素子を接続してオフ容量の値を異ならせる点において、第５の実施形態と異なる。以下では、第５の実施形態との相違点を中心に説明する。

図９は、第６の実施形態に係るスルースイッチＴＳ１のレイアウトを概略的に示す平面図である。図９に示すように、スルースイッチＴＳ１は、図８の構成に加え、１以上の第１ＭＯＳＦＥＴ Ｔ２，Ｔ３のそれぞれのソースとドレインとの間に接続され、第１の容量素子Ｃ４〜Ｃ８より容量値が小さい第２の容量素子Ｃ２，Ｃ３を有する。第２の容量素子Ｃ２，Ｃ３の容量値は、それぞれ異なる。容量値の関係は、Ｃ２＜Ｃ３＜Ｃ４〜Ｃ８となっている。

この構成により、パッドＰＡＤ１が無い場合のオフ容量の値はＣｏｆｆ１＜Ｃｏｆｆ２＜Ｃｏｆｆ３＜Ｃｏｆｆ４〜Ｃｏｆｆ８の関係を満たすことができるので、第２の実施形態の効果を得ることができる。

また、第２の実施形態よりも容量値を容易に計算できるので、半導体スイッチ１を容易に設計できる。

（第７の実施形態）
第７の実施形態では、ゲート長の違いによりオフ容量の値を異ならせる点において、第１の実施形態と異なる。以下では、第１の実施形態との相違点を中心に説明する。

図１０Ａは、第７の実施形態に係る第１ＭＯＳＦＥＴ Ｔ１の図３Ａに対応する縦断面図であり、図１０Ｂは、第７の実施形態に係る第２ＭＯＳＦＥＴ Ｔ８の図３Ｂに対応する縦断面図である。第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれの構成は略同じであり、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれの構成は略同じである。図１０Ａ，１０Ｂに示すように、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれのゲート長Ｌｇ２は、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれのゲート長Ｌｇ１より短い。第１の実施形態とは異なり、ＭＯＳＦＥＴ Ｔ１〜Ｔ８において、ソース配線ＬＳとドレイン配線ＬＤとの間隔は等しい。

つまり、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれのソース領域ＲＳとドレイン領域ＲＤとの間の距離（略Ｌｇ２）は、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれのソース領域ＲＳとドレイン領域ＲＤとの間の距離（略Ｌｇ１）より短い。

よって、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれのソース領域ＲＳとドレイン領域ＲＤとの間の寄生容量は、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれのソース領域ＲＳとドレイン領域ＲＤとの間の寄生容量よりも大きくなる。従って、第１の実施形態の効果を得ることができる。

なお、第７の実施形態を第２の実施形態に適用してもよい。つまり、第２の実施形態において、ソース配線ＬＳとドレイン配線ＬＤとの間隔を等しくして、第２の実施形態のオフ容量の値の関係を満たすようにゲート長を変化させてもよい。

（第８の実施形態）
第８の実施形態では、ゲート幅の違いによりオフ容量の値を異ならせる点において、第１の実施形態と異なる。

図１１は、第８の実施形態に係るスルースイッチＴＳ１のレイアウトを概略的に示す平面図である。図１１に示すように、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれのゲート幅（総ゲート幅）は、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれのゲート幅（総ゲート幅）より大きい。つまり、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれの第２方向Ｄ２の長さＬ２０は、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれの第２方向Ｄ２の長さＬ１０より長い。

結果として、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれのソース配線ＬＳ及びドレイン配線ＬＤの第２方向Ｄ２の長さも、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれのソース配線ＬＳ及びドレイン配線ＬＤの第２方向Ｄ２の長さより長い。

第１の実施形態とは異なり、ＭＯＳＦＥＴ Ｔ１〜Ｔ８において、ソース配線ＬＳとドレイン配線ＬＤとの間隔は等しい。

よって、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれのソース領域ＲＳとドレイン領域ＲＤとの間の寄生容量は、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれのソース領域ＲＳとドレイン領域ＲＤとの間の寄生容量よりも大きくなる。

また、第２ＭＯＳＦＥＴ Ｔ４〜Ｔ８のそれぞれのソース配線ＬＳとドレイン配線ＬＤとの間の寄生容量は、第１ＭＯＳＦＥＴ Ｔ１〜Ｔ３のそれぞれのソース配線ＬＳとドレイン配線ＬＤとの間の寄生容量よりも大きくなる。従って、第１の実施形態の効果を得ることができる。

なお、第８の実施形態を第２の実施形態に適用してもよい。つまり、第２の実施形態において、ソース配線ＬＳとドレイン配線ＬＤとの間隔を等しくして、第２の実施形態のオフ容量の値の関係を満たすようにゲート幅を変化させてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 半導体スイッチ
ＴＳ１〜ＴＳ［ｎ］ スルースイッチ
ＲＦ１〜ＲＦ［ｎ］ 高周波信号端子（第１ノード）
ＡＮＴ アンテナ端子（共通ノード）
Ｔ１〜Ｔ［ｐ］ ＭＯＳＦＥＴ
Ｔ１〜Ｔ３ 第１ＭＯＳＦＥＴ
Ｔ４〜Ｔ８ 第２ＭＯＳＦＥＴ
ＴＧ１ 第１のＭＯＳＦＥＴ群
ＴＧ２ 第２のＭＯＳＦＥＴ群
Ｒｇｇ 抵抗
Ｒｄｓ 抵抗
Ｄ１ ダイオード
ＬＳ ソース配線
ＬＤ ドレイン配線
ＰＡＤ１ パッド
１３ 半導体層
Ｃ４〜Ｃ８ 第１の容量素子
Ｃ２，Ｃ３ 第２の容量素子

Claims (11)

1. 共通ノードと第１ノードとの間に直列接続された複数のＭＯＳＦＥＴと、
   前記複数のＭＯＳＦＥＴのうち、１以上の第１ＭＯＳＦＥＴの上方に設けられ、前記第１ＭＯＳＦＥＴ以外の第２ＭＯＳＦＥＴの上方に無く、前記第１ノードに接続されたパッドと、を備え、
   前記パッドが無い場合の前記第１ＭＯＳＦＥＴのそれぞれのオフ容量の値は、前記第２ＭＯＳＦＥＴのそれぞれのオフ容量の値より小さい、半導体スイッチ。
2. 前記パッドは、ｍ（ｍは２以上の整数）以上の前記第１ＭＯＳＦＥＴの上方に設けられ、
   前記パッドが無い場合の前記第１ＭＯＳＦＥＴのそれぞれのオフ容量の値を、前記第１ノードに近い順にＣｏｆｆ１〜Ｃｏｆｆ（ｍ）として、
   前記第２ＭＯＳＦＥＴのそれぞれのオフ容量の値をＣｏｆｆ（ｍ＋１）として、
   Ｃｏｆｆ１＜Ｃｏｆｆ２＜・・・＜Ｃｏｆｆ（ｍ）＜Ｃｏｆｆ（ｍ＋１）の関係を満たす、請求項１に記載の半導体スイッチ。
3. 前記第１及び第２ＭＯＳＦＥＴのそれぞれは、ソース配線と、ドレイン配線と、を有し、
   前記第２ＭＯＳＦＥＴのそれぞれの前記ソース配線と前記ドレイン配線との間隔は、前記第１ＭＯＳＦＥＴのそれぞれの前記ソース配線と前記ドレイン配線との間隔より狭い、請求項１又は請求項２に記載の半導体スイッチ。
4. 前記第１及び第２ＭＯＳＦＥＴのそれぞれは、ソース配線と、ドレイン配線と、を有し、
   前記第２ＭＯＳＦＥＴのそれぞれの前記ソース配線及び前記ドレイン配線の厚さは、前記第１ＭＯＳＦＥＴのそれぞれの前記ソース配線及び前記ドレイン配線の厚さより厚い、請求項１又は請求項２に記載の半導体スイッチ。
5. 前記第１及び第２ＭＯＳＦＥＴのそれぞれは、ソース配線と、ドレイン配線と、を有し、
   前記第２ＭＯＳＦＥＴのそれぞれの前記ソース配線と前記ドレイン配線の層数は、前記第１ＭＯＳＦＥＴのそれぞれの前記ソース配線と前記ドレイン配線の層数より多い、請求項１又は請求項２に記載の半導体スイッチ。
6. 前記第２ＭＯＳＦＥＴのそれぞれのソースとドレインとの間に接続された第１の容量素子を有する、請求項１又は請求項２に記載の半導体スイッチ。
7. 前記第１ＭＯＳＦＥＴのそれぞれのソースとドレインとの間に接続され、前記第１の容量素子より容量値が小さい第２の容量素子を有し、
   前記第２の容量素子の容量値はそれぞれ異なる、請求項６に記載の半導体スイッチ。
8. 前記第２ＭＯＳＦＥＴのそれぞれのゲート長は、前記第１ＭＯＳＦＥＴのそれぞれのゲート長より短い、請求項１又は請求項２に記載の半導体スイッチ。
9. 前記第２ＭＯＳＦＥＴのそれぞれのゲート幅は、前記第１ＭＯＳＦＥＴのそれぞれのゲート幅より大きい、請求項１又は請求項２に記載の半導体スイッチ。
10. 共通ノードと第１ノードとの間に直列接続された複数のＭＯＳＦＥＴと、
    前記複数のＭＯＳＦＥＴのうち、１以上の第１ＭＯＳＦＥＴの上方に設けられ、前記第１ＭＯＳＦＥＴ以外の第２ＭＯＳＦＥＴの上方に無く、前記第１ノードに接続されたパッドと、を備え、
    前記第１及び第２ＭＯＳＦＥＴのそれぞれは、ソース配線と、ドレイン配線と、を有し、
    前記第２ＭＯＳＦＥＴのそれぞれの前記ソース配線と前記ドレイン配線との間隔は、前記第１ＭＯＳＦＥＴのそれぞれの前記ソース配線と前記ドレイン配線との間隔より狭い、半導体スイッチ。
11. 共通ノードと第１ノードとの間に直列接続された複数のＭＯＳＦＥＴと、
    前記複数のＭＯＳＦＥＴのうち、１以上の第１ＭＯＳＦＥＴの上方に設けられ、前記第１ＭＯＳＦＥＴ以外の第２ＭＯＳＦＥＴの上方に無く、前記第１ノードに接続されたパッドと、を備え、
    前記第１及び第２ＭＯＳＦＥＴのそれぞれは、ソース配線と、ドレイン配線と、を有し、
    前記第２ＭＯＳＦＥＴのそれぞれの前記ソース配線と前記ドレイン配線の層数は、前記第１ＭＯＳＦＥＴのそれぞれの前記ソース配線と前記ドレイン配線の層数より多い、半導体スイッチ。

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