JP2000183353A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
(57)【要約】
【課題】 基板とウェルとの間の寄生抵抗（Ｒｃ）が小
さくなり、寄生容量（Ｃｃ）が大きくなるため、電気信
号の損失が大きくなるなどの課題があった。 【解決手段】 Ｎ+ 領域１２とＰ+ 領域１３とをＳｉＯ
2 によって電気的に絶縁することにより、容量素子とグ
ランド間の寄生抵抗を大きくし、寄生容量を非常に小さ
くすることができる。
さくなり、寄生容量（Ｃｃ）が大きくなるため、電気信
号の損失が大きくなるなどの課題があった。 【解決手段】 Ｎ+ 領域１２とＰ+ 領域１３とをＳｉＯ
2 によって電気的に絶縁することにより、容量素子とグ
ランド間の寄生抵抗を大きくし、寄生容量を非常に小さ
くすることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、基板とウェルと
の間に生じる寄生抵抗を大きくし、寄生容量を非常に小
さくすることにより、電気信号の損失を低減させること
ができる半導体集積回路に関するものである。
の間に生じる寄生抵抗を大きくし、寄生容量を非常に小
さくすることにより、電気信号の損失を低減させること
ができる半導体集積回路に関するものである。
【０００２】
【従来の技術】近年、携帯電話等のめざましい普及によ
って、半導体装置の需要が急速に拡大している。これに
伴なって、半導体装置の容量素子における信号損失低減
化の技術開発が行われている。一般にこの容量素子には
２つのポリシリコンがチッ化膜等の絶縁膜を挟んだ構成
のポリポリ容量を用いている。この場合、このポリポリ
容量を設けるためには、製造工程中において追加プロセ
スが必要なため、追加プロセスなしに低コストで構成す
ることのできるゲート容量も用いられている。
って、半導体装置の需要が急速に拡大している。これに
伴なって、半導体装置の容量素子における信号損失低減
化の技術開発が行われている。一般にこの容量素子には
２つのポリシリコンがチッ化膜等の絶縁膜を挟んだ構成
のポリポリ容量を用いている。この場合、このポリポリ
容量を設けるためには、製造工程中において追加プロセ
スが必要なため、追加プロセスなしに低コストで構成す
ることのできるゲート容量も用いられている。
【０００３】図１９は従来の半導体集積回路を示す構成
図であり、図において、１はＰ- 基板、２はこのＰ- 基
板１に形成されたＮウェル、３，４はこのＮウェル２上
に形成されたゲート酸化膜とゲートポリシリコン、５は
ゲート酸化膜３とゲートポリシリコン４とから形成され
たＰｏｒｔ１端子（ゲート端子）、６はゲート直下のチ
ャネル領域の左右の隣にＰ+ 領域とＮ+ 領域を注入し、
これらをアルミ配線によって短絡したＰｏｒｔ２端子、
７はＰｏｒｔ１端子５およびＰｏｒｔ２端子６の両端に
それぞれ形成されたゲート容量素子である。
図であり、図において、１はＰ- 基板、２はこのＰ- 基
板１に形成されたＮウェル、３，４はこのＮウェル２上
に形成されたゲート酸化膜とゲートポリシリコン、５は
ゲート酸化膜３とゲートポリシリコン４とから形成され
たＰｏｒｔ１端子（ゲート端子）、６はゲート直下のチ
ャネル領域の左右の隣にＰ+ 領域とＮ+ 領域を注入し、
これらをアルミ配線によって短絡したＰｏｒｔ２端子、
７はＰｏｒｔ１端子５およびＰｏｒｔ２端子６の両端に
それぞれ形成されたゲート容量素子である。
【０００４】次に動作について説明する。図２０は従来
の半導体集積回路におけるゲート容量の等価回路を示す
回路図である。理想的にはＲｓとＣｃが０、Ｒｃ（寄生
抵抗）が∞となり、容量Ｃｉｎｔのみになることが望ま
しい。しかし、この形状の場合、Ｎウェル２のＰ- 基板
１との間の寄生抵抗が大きくなく、無視することができ
ない。つまり、Ｐｏｒｔ２端子６に生じる信号がＰ- 基
板１へ抜け、信号が損失する。
の半導体集積回路におけるゲート容量の等価回路を示す
回路図である。理想的にはＲｓとＣｃが０、Ｒｃ（寄生
抵抗）が∞となり、容量Ｃｉｎｔのみになることが望ま
しい。しかし、この形状の場合、Ｎウェル２のＰ- 基板
１との間の寄生抵抗が大きくなく、無視することができ
ない。つまり、Ｐｏｒｔ２端子６に生じる信号がＰ- 基
板１へ抜け、信号が損失する。
【０００５】図２１は従来の半導体集積回路におけるゲ
ート容量の周波数特性を示すスミスチャート図である。
本容量のＳパラメータのＳ１１とＳ２２の実測値（１０
０ＭＨｚ〜１０．１ＧＨｚ）をスミスチャート図にプロ
ットしたものであるが、Ｐｏｒｔ１端子５からはほぼ容
量性分しか見えないのに対し、Ｐｏｒｔ２端子６からみ
たときは低周波数で大きく原点からはずれ、抵抗成分寄
生抵抗（Ｒｃ）が見えている。さらに、Ｐ- 基板１とＮ
ウェル２との間に大きな寄生容量（Ｃｃ）が生ずる。
ート容量の周波数特性を示すスミスチャート図である。
本容量のＳパラメータのＳ１１とＳ２２の実測値（１０
０ＭＨｚ〜１０．１ＧＨｚ）をスミスチャート図にプロ
ットしたものであるが、Ｐｏｒｔ１端子５からはほぼ容
量性分しか見えないのに対し、Ｐｏｒｔ２端子６からみ
たときは低周波数で大きく原点からはずれ、抵抗成分寄
生抵抗（Ｒｃ）が見えている。さらに、Ｐ- 基板１とＮ
ウェル２との間に大きな寄生容量（Ｃｃ）が生ずる。
【０００６】
【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、基板とウェルとの
間の寄生抵抗（Ｒｃ）が小さくなり、寄生容量（Ｃｃ）
が大きくなるため、電気信号の損失が大きくなるなどの
課題があった。
は以上のように構成されているので、基板とウェルとの
間の寄生抵抗（Ｒｃ）が小さくなり、寄生容量（Ｃｃ）
が大きくなるため、電気信号の損失が大きくなるなどの
課題があった。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、電気信号の損失を低減させること
ができる半導体集積回路を得ることを目的とする。
めになされたもので、電気信号の損失を低減させること
ができる半導体集積回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る半導体集
積回路は、絶縁膜上に形成されたＭＯＳ半導体集積回路
のゲートに第１の電極を形成し、ゲートの直下のチャネ
ルドープする領域の隣にそれぞれＮ+ 領域およびＰ+ 領
域とを形成し、このＮ+ 領域およびＰ+ 領域を第２の電
極により短絡し、フィールドシールドにより他の素子の
分離を行い、この第２の電極を固定電位点に接続しない
ようにしたものである。
積回路は、絶縁膜上に形成されたＭＯＳ半導体集積回路
のゲートに第１の電極を形成し、ゲートの直下のチャネ
ルドープする領域の隣にそれぞれＮ+ 領域およびＰ+ 領
域とを形成し、このＮ+ 領域およびＰ+ 領域を第２の電
極により短絡し、フィールドシールドにより他の素子の
分離を行い、この第２の電極を固定電位点に接続しない
ようにしたものである。
【０００９】この発明に係る半導体集積回路は、フィー
ルドシールドの直下の領域にチャネルドープを行わない
ようにしたものである。
ルドシールドの直下の領域にチャネルドープを行わない
ようにしたものである。
【００１０】この発明に係る半導体集積回路は、ゲート
を２本以上の櫛形の形状にしたものである。
を２本以上の櫛形の形状にしたものである。
【００１１】この発明に係る半導体集積回路は、フィー
ルドシールド分離の外側において、ＬＯＣＯＳ分離を行
うようにしたものである。
ルドシールド分離の外側において、ＬＯＣＯＳ分離を行
うようにしたものである。
【００１２】この発明に係る半導体集積回路は、１素子
のゲート容量の中に、上記容量ゲート直下で、かつ、Ｐ
+ 領域またはＮ+ 領域が注入されたソースドレイン領域
とＬＯＣＯＳ領域との境界線を含む領域に、複数のフィ
ールドシードを形成するようにしたものである。
のゲート容量の中に、上記容量ゲート直下で、かつ、Ｐ
+ 領域またはＮ+ 領域が注入されたソースドレイン領域
とＬＯＣＯＳ領域との境界線を含む領域に、複数のフィ
ールドシードを形成するようにしたものである。
【００１３】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路を示す断面図であり、図において、１１は
ＳｉＯ2 （ＳＯＩウェハ）上に形成されたゲート容量、
１２，１３はゲート直下のチャネルドープする領域の隣
に形成されたＮ+ 領域及び、Ｐ + 領域、１４はポリシリ
コンによって形成され、他の素子（ＭＯＳＦＥＴやゲー
ト容量等）と分離するＦＳ Ｐｌａｔｅ（フィールドシ
ールド）である。これを形成するためのプロセスフロー
は従来技術と同様のものを用いるが、マスクパターンを
変更するだけで、本願発明のゲート容量１１を形成でき
る。
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路を示す断面図であり、図において、１１は
ＳｉＯ2 （ＳＯＩウェハ）上に形成されたゲート容量、
１２，１３はゲート直下のチャネルドープする領域の隣
に形成されたＮ+ 領域及び、Ｐ + 領域、１４はポリシリ
コンによって形成され、他の素子（ＭＯＳＦＥＴやゲー
ト容量等）と分離するＦＳ Ｐｌａｔｅ（フィールドシ
ールド）である。これを形成するためのプロセスフロー
は従来技術と同様のものを用いるが、マスクパターンを
変更するだけで、本願発明のゲート容量１１を形成でき
る。
【００１４】図２〜図１３はフィールド分離構造を示す
断面図及び斜視図であり、この形成工程を順に説明す
る。まず、図２に示すように、ＳＯＩ基板のＳＯＩ層２
３の表面上に、酸化膜ＯＦ１、不純物（例えばリン）が
ドープされたポリシリコン層ＰＳ１、酸化膜ＯＦ２を順
に形成する。次に、図３に示す工程において、酸化膜Ｏ
Ｆ２の上に、パターニングされたレジストマスクＲ１を
形成し、図４に示す工程において、レジストマスクＲ１
をマスクとして異方性エッチング（ドライエッチング）
により酸化膜ＯＦ２およびポリシリコン層ＰＳ１を選択
的に除去して、ＦＳ上部酸化膜（第１の酸化膜）４１，
ＦＳ電極２５を形成する。次に、図５に示す工程におい
て、酸化膜ＯＦ１，ＦＳ上部酸化膜４１，ＦＳ電極２５
を覆うように酸化膜ＯＦ３を形成する。
断面図及び斜視図であり、この形成工程を順に説明す
る。まず、図２に示すように、ＳＯＩ基板のＳＯＩ層２
３の表面上に、酸化膜ＯＦ１、不純物（例えばリン）が
ドープされたポリシリコン層ＰＳ１、酸化膜ＯＦ２を順
に形成する。次に、図３に示す工程において、酸化膜Ｏ
Ｆ２の上に、パターニングされたレジストマスクＲ１を
形成し、図４に示す工程において、レジストマスクＲ１
をマスクとして異方性エッチング（ドライエッチング）
により酸化膜ＯＦ２およびポリシリコン層ＰＳ１を選択
的に除去して、ＦＳ上部酸化膜（第１の酸化膜）４１，
ＦＳ電極２５を形成する。次に、図５に示す工程におい
て、酸化膜ＯＦ１，ＦＳ上部酸化膜４１，ＦＳ電極２５
を覆うように酸化膜ＯＦ３を形成する。
【００１５】次に、図６に示す工程において、異方性エ
ッチング（ドライエッチング）により酸化膜ＯＦ３を除
去することで、ＦＳ上部酸化膜４１およびＦＳ電極２５
の側面にサイドウォール酸化膜（第２の酸化膜）４２を
形成し、その後、図７に示す工程において、ソース・ド
レイン領域をドライエッチングのプラズマに曝さないた
めの保護膜としての酸化膜ＯＦ１を除去する。この工程
により、酸化膜ＯＦ１はＦＳ電極２５およびサイドウォ
ール酸化膜４２の下部だけに残り、ＦＳゲート酸化膜４
３となる。次に、図８に示す工程において、ＳＯＩ層２
３の表面にゲート酸化膜３０となる酸化膜ＯＦ４を熱酸
化法により形成する。次に、図９に示す工程において、
酸化膜ＯＦ４およびＦＳ絶縁層（ＦＳ上部酸化膜４１，
サイドウォール酸化膜４２，ＦＳゲート酸化膜４３）２
４の上部にＣＶＤ法により、ゲート電極２６となるポリ
シリコン層ＰＳ２を形成する。
ッチング（ドライエッチング）により酸化膜ＯＦ３を除
去することで、ＦＳ上部酸化膜４１およびＦＳ電極２５
の側面にサイドウォール酸化膜（第２の酸化膜）４２を
形成し、その後、図７に示す工程において、ソース・ド
レイン領域をドライエッチングのプラズマに曝さないた
めの保護膜としての酸化膜ＯＦ１を除去する。この工程
により、酸化膜ＯＦ１はＦＳ電極２５およびサイドウォ
ール酸化膜４２の下部だけに残り、ＦＳゲート酸化膜４
３となる。次に、図８に示す工程において、ＳＯＩ層２
３の表面にゲート酸化膜３０となる酸化膜ＯＦ４を熱酸
化法により形成する。次に、図９に示す工程において、
酸化膜ＯＦ４およびＦＳ絶縁層（ＦＳ上部酸化膜４１，
サイドウォール酸化膜４２，ＦＳゲート酸化膜４３）２
４の上部にＣＶＤ法により、ゲート電極２６となるポリ
シリコン層ＰＳ２を形成する。
【００１６】次に、図１０に示す工程において、異方性
エッチング（ドライエッチング）によりポリシリコン層
ＰＳ２を選択的に除去し、ゲート電極２６を形成する。
そして、ゲート電極２６をマスクとして酸化膜ＯＦ４を
選択的に除去することで、ゲート酸化膜３０を形成す
る。このとき、オーバーエッチングにより、ＦＳ上部酸
化膜４１も部分的に除去され、ＦＳ上部酸化膜４１の厚
みが部分的に薄くなる。この状態で、ゲート電極２６の
側面に、ソース・ドレイン層内に低ドープドレイン層
（以後、ＬＤＤ層と呼称）を形成するためのサイドウォ
ール酸化膜６１を形成する。サイドウォール酸化膜６１
の形成は、ゲート電極２６を覆うように酸化膜を形成し
た後、異方性エッチング（ドライエッチング）により除
去することで、ゲート電極２６の側面に自己整合的に形
成する。このとき、オーバーエッチングによりＦＳ上部
酸化膜４１が、さらに除去される。
エッチング（ドライエッチング）によりポリシリコン層
ＰＳ２を選択的に除去し、ゲート電極２６を形成する。
そして、ゲート電極２６をマスクとして酸化膜ＯＦ４を
選択的に除去することで、ゲート酸化膜３０を形成す
る。このとき、オーバーエッチングにより、ＦＳ上部酸
化膜４１も部分的に除去され、ＦＳ上部酸化膜４１の厚
みが部分的に薄くなる。この状態で、ゲート電極２６の
側面に、ソース・ドレイン層内に低ドープドレイン層
（以後、ＬＤＤ層と呼称）を形成するためのサイドウォ
ール酸化膜６１を形成する。サイドウォール酸化膜６１
の形成は、ゲート電極２６を覆うように酸化膜を形成し
た後、異方性エッチング（ドライエッチング）により除
去することで、ゲート電極２６の側面に自己整合的に形
成する。このとき、オーバーエッチングによりＦＳ上部
酸化膜４１が、さらに除去される。
【００１７】次に、シリサイド層を形成したくない部分
に設けるシリサイドプロテクション膜３１を全面に渡っ
て形成する。シリサイドプロテクション膜３１はソース
・ドレイン層の表面にシリサイド層が形成されること
で、装置動作上の不具合が発生するような半導体素子の
ソース・ドレイン層の表面に設けるものである。その形
成方法は、基板の全面に渡って酸化膜を形成した後、異
方性エッチング（ドライエッチング）により選択的に除
去することで、所定のソース・ドレイン層の表面を覆う
ようにするが、その際、図１１に示すように、ＦＳ絶縁
層２４の側面（サイドウォール酸化膜４２およびＦＳゲ
ート酸化膜４３の側面）にも自己整合的に形成されるこ
とになる。
に設けるシリサイドプロテクション膜３１を全面に渡っ
て形成する。シリサイドプロテクション膜３１はソース
・ドレイン層の表面にシリサイド層が形成されること
で、装置動作上の不具合が発生するような半導体素子の
ソース・ドレイン層の表面に設けるものである。その形
成方法は、基板の全面に渡って酸化膜を形成した後、異
方性エッチング（ドライエッチング）により選択的に除
去することで、所定のソース・ドレイン層の表面を覆う
ようにするが、その際、図１１に示すように、ＦＳ絶縁
層２４の側面（サイドウォール酸化膜４２およびＦＳゲ
ート酸化膜４３の側面）にも自己整合的に形成されるこ
とになる。
【００１８】図１２に示すように、このシリサイド膜３
２は、ポリシリコン層やシリコン層の表面に形成され
る。また、図１３はＦＳ絶縁層２４、ＦＳ電極２５、ゲ
ート電極２６の配置状態を示す斜視図であり、構成を解
りやすくするために透視図となっている。
２は、ポリシリコン層やシリコン層の表面に形成され
る。また、図１３はＦＳ絶縁層２４、ＦＳ電極２５、ゲ
ート電極２６の配置状態を示す斜視図であり、構成を解
りやすくするために透視図となっている。
【００１９】次に動作について説明する。本願発明の場
合、Ｎ+ 領域１２とＰ+ 領域１３とはＳｉＯ2 によって
電気的に絶縁されているため、容量素子とグランド間の
寄生抵抗が非常に大きくなり、寄生容量を非常に小さく
することができる。図１４はこの発明の実施の形態１に
よる半導体集積回路におけるゲート容量の実測値を示す
スミスチャート図であり、本願発明のゲート容量のＳパ
ラメータのＳ１１とＳ２２の実測値（１００ＭＨｚ〜１
０．１ＧＨｚ）をプロットしたものであるが、Ｓ１１と
Ｓ２２がほぼ重なり、Ｐｏｒｔ１端子（第１の電極）、
Ｐｏｒｔ２端子（第２の電極）のどちらからみても寄生
素子の小さい容量となっている。この図１４からのパラ
メータ抽出の結果、Ｃｉｎｔ＝２．９ｐＦ、Ｒｓ＝１
３．５Ωが得られ、Ｒｃはほぼ無限大、Ｃｃもほぼ０の
結果が得られる。
合、Ｎ+ 領域１２とＰ+ 領域１３とはＳｉＯ2 によって
電気的に絶縁されているため、容量素子とグランド間の
寄生抵抗が非常に大きくなり、寄生容量を非常に小さく
することができる。図１４はこの発明の実施の形態１に
よる半導体集積回路におけるゲート容量の実測値を示す
スミスチャート図であり、本願発明のゲート容量のＳパ
ラメータのＳ１１とＳ２２の実測値（１００ＭＨｚ〜１
０．１ＧＨｚ）をプロットしたものであるが、Ｓ１１と
Ｓ２２がほぼ重なり、Ｐｏｒｔ１端子（第１の電極）、
Ｐｏｒｔ２端子（第２の電極）のどちらからみても寄生
素子の小さい容量となっている。この図１４からのパラ
メータ抽出の結果、Ｃｉｎｔ＝２．９ｐＦ、Ｒｓ＝１
３．５Ωが得られ、Ｒｃはほぼ無限大、Ｃｃもほぼ０の
結果が得られる。
【００２０】図１５はこの発明の実施の形態１による半
導体集積回路のゲート容量を示す回路図であり、図に示
すような増幅器において、固定バイアス点に接続される
Ｃ1，Ｃ3 では寄生素子Ｒｃ，Ｃｃは全く影響を与えな
い。しかし、直流成分を遮断し、交流成分のみ伝達する
ための被増幅信号が印加されるようなＣ2 においては、
Ｒｃ，Ｃｃは信号を損失させる。Ｃ2 のような用途の容
量素子として本発明のゲート容量を用いることによって
信号の損失を大幅に減少させる。
導体集積回路のゲート容量を示す回路図であり、図に示
すような増幅器において、固定バイアス点に接続される
Ｃ1，Ｃ3 では寄生素子Ｒｃ，Ｃｃは全く影響を与えな
い。しかし、直流成分を遮断し、交流成分のみ伝達する
ための被増幅信号が印加されるようなＣ2 においては、
Ｒｃ，Ｃｃは信号を損失させる。Ｃ2 のような用途の容
量素子として本発明のゲート容量を用いることによって
信号の損失を大幅に減少させる。
【００２１】また、このゲート容量のＮ+ １２，Ｐ+ １
３の領域がＦＳ Ｐｌａｔｅ１４の直下に領域（通常、
Ｐ）を通じて他の素子と接続し、さらに上記接続によっ
てグランドや電源に電気的に接続され寄生素子が生じる
可能性がある。寄生素子をＦＳ Ｐｌａｔｅ１４の直下
の領域にチャネルドープしないことによって、素子分離
をより完全なものとすることができ、ＬＯＣＯＳ分離等
の追加プロセスなしにこの分離を行うことが可能とな
る。
３の領域がＦＳ Ｐｌａｔｅ１４の直下に領域（通常、
Ｐ）を通じて他の素子と接続し、さらに上記接続によっ
てグランドや電源に電気的に接続され寄生素子が生じる
可能性がある。寄生素子をＦＳ Ｐｌａｔｅ１４の直下
の領域にチャネルドープしないことによって、素子分離
をより完全なものとすることができ、ＬＯＣＯＳ分離等
の追加プロセスなしにこの分離を行うことが可能とな
る。
【００２２】以上のように、この実施の形態１によれ
ば、Ｎ+ 領域１２とＰ+ 領域１３とをＳｉＯ2 によって
電気的に絶縁することにより、容量素子とグランド間の
寄生抵抗を大きくし、寄生容量を非常に小さくすること
ができるため、電気信号の損失を低減させることができ
るなどの効果が得られる。
ば、Ｎ+ 領域１２とＰ+ 領域１３とをＳｉＯ2 によって
電気的に絶縁することにより、容量素子とグランド間の
寄生抵抗を大きくし、寄生容量を非常に小さくすること
ができるため、電気信号の損失を低減させることができ
るなどの効果が得られる。
【００２３】また、ＦＳ Ｐｌａｔｅ１４の直下のＰ領
域にチャネルドープを行わないことによって、素子分離
をより完全にすることができるため、電気信号の損失を
さらに低減させることができるなどの効果が得られる。
域にチャネルドープを行わないことによって、素子分離
をより完全にすることができるため、電気信号の損失を
さらに低減させることができるなどの効果が得られる。
【００２４】実施の形態２．図１６はこの発明の実施の
形態２による半導体集積回路を示す構成図である。図に
おいて、実施の形態１と同一の符号については同一また
は相当部分を示すので説明を省略する。実施の形態１で
は、Ｐｏｒｔ２端子におけるＮ+ 領域１２，Ｐ+ 領域１
３とチャネルの領域とが接する部分が少ないために容量
に直列の抵抗成分（Ｒｓ）が増加するものであった。
形態２による半導体集積回路を示す構成図である。図に
おいて、実施の形態１と同一の符号については同一また
は相当部分を示すので説明を省略する。実施の形態１で
は、Ｐｏｒｔ２端子におけるＮ+ 領域１２，Ｐ+ 領域１
３とチャネルの領域とが接する部分が少ないために容量
に直列の抵抗成分（Ｒｓ）が増加するものであった。
【００２５】そこで、本願発明ではゲートを図１６のよ
うに櫛形に形成し、Ｎ+ 領域１２，Ｐ+ 領域１３とチャ
ネルの領域とが接する部分を多くして直列の抵抗成分Ｒ
ｓを低減する。なお、これを形成するためのプロセスフ
ローは従来技術と同様で、マスタパターンを変更するだ
けで本発明のゲート容量を形成できる。
うに櫛形に形成し、Ｎ+ 領域１２，Ｐ+ 領域１３とチャ
ネルの領域とが接する部分を多くして直列の抵抗成分Ｒ
ｓを低減する。なお、これを形成するためのプロセスフ
ローは従来技術と同様で、マスタパターンを変更するだ
けで本発明のゲート容量を形成できる。
【００２６】以上のように、この実施の形態２によれ
ば、ゲートを櫛形に形成し、Ｎ+ 領域１２，Ｐ+ 領域１
３とチャネルの領域とが接する部分を多くして直列の抵
抗成分Ｒｓを低減させるため、実施の形態１に比べて電
気信号の損失をより低減させることができるなどの効果
が得られる。
ば、ゲートを櫛形に形成し、Ｎ+ 領域１２，Ｐ+ 領域１
３とチャネルの領域とが接する部分を多くして直列の抵
抗成分Ｒｓを低減させるため、実施の形態１に比べて電
気信号の損失をより低減させることができるなどの効果
が得られる。
【００２７】実施の形態３．図１７はこの発明の実施の
形態３による半導体集積回路を示す構成図である。図に
おいて、実施の形態１と同一の符号については同一また
は相当部分を示すので説明を省略する。この実施の形態
３では、ＬＯＣＯＳ分離をＦＳ Ｐｌａｔｅ１４による
分離の外側で分離している。このため、Ｎ+ 領域１２、
Ｐ+ 領域１３が、ＦＳ Ｐｌａｔｅ１４の直下の領域
（通常、Ｐ）を通じて他の素子と接続し、さらにそれに
よってグランドや電源に電気的に接続され寄生素子が生
じることを防ぐことができる。また、ＦＳ Ｐｌａｔｅ
１４がゲート直下のＮ+ 領域１２、Ｐ+ 領域１３の境界
の部分（エリア２）に生じる電気的特性の異なる寄生容
量が生じることを防ぐ。
形態３による半導体集積回路を示す構成図である。図に
おいて、実施の形態１と同一の符号については同一また
は相当部分を示すので説明を省略する。この実施の形態
３では、ＬＯＣＯＳ分離をＦＳ Ｐｌａｔｅ１４による
分離の外側で分離している。このため、Ｎ+ 領域１２、
Ｐ+ 領域１３が、ＦＳ Ｐｌａｔｅ１４の直下の領域
（通常、Ｐ）を通じて他の素子と接続し、さらにそれに
よってグランドや電源に電気的に接続され寄生素子が生
じることを防ぐことができる。また、ＦＳ Ｐｌａｔｅ
１４がゲート直下のＮ+ 領域１２、Ｐ+ 領域１３の境界
の部分（エリア２）に生じる電気的特性の異なる寄生容
量が生じることを防ぐ。
【００２８】以上のように、この実施の形態３によれ
ば、ＬＯＣＯＳ分離をＦＳ Ｐｌａｔｅ１４による分離
の外側で分離しているため、グランドや電源に電気的に
接続され寄生素子が生じることを防ぐことができ、電気
信号の損失を低減させることができるなどの効果が得ら
れる。
ば、ＬＯＣＯＳ分離をＦＳ Ｐｌａｔｅ１４による分離
の外側で分離しているため、グランドや電源に電気的に
接続され寄生素子が生じることを防ぐことができ、電気
信号の損失を低減させることができるなどの効果が得ら
れる。
【００２９】実施の形態４．図１８はこの発明の実施の
形態４による半導体集積回路を示す構成図である。図に
おいて、実施の形態１と同一の符号については同一また
は相当部分を示すので説明を省略する。実施の形態３で
は、ＬＯＣＯＳ分離をＦＳ Ｐｌａｔｅ１４による分離
の外側で分離している。実施の形態４ではＦＳ Ｐｌａ
ｔｅ１４をゲート直下のＮ+ 領域１２，Ｐ+ 領域１３の
境界の部分にのみ配置する。
形態４による半導体集積回路を示す構成図である。図に
おいて、実施の形態１と同一の符号については同一また
は相当部分を示すので説明を省略する。実施の形態３で
は、ＬＯＣＯＳ分離をＦＳ Ｐｌａｔｅ１４による分離
の外側で分離している。実施の形態４ではＦＳ Ｐｌａ
ｔｅ１４をゲート直下のＮ+ 領域１２，Ｐ+ 領域１３の
境界の部分にのみ配置する。
【００３０】以上のように、この実施の形態４によれ
ば、実施の形態３の効果の他に、素子面積を小さく形成
することができるとともに、実施の形態３と同じプロセ
スを用いてマスタパターンの変更のみで実施することが
できるなどの効果が得られる。
ば、実施の形態３の効果の他に、素子面積を小さく形成
することができるとともに、実施の形態３と同じプロセ
スを用いてマスタパターンの変更のみで実施することが
できるなどの効果が得られる。
【００３１】
【発明の効果】以上のように、この発明によれば、絶縁
膜上に形成されたＭＯＳ半導体集積回路のゲートに第１
の電極を形成し、ゲートの直下のチャネルドープする領
域の隣にそれぞれＮ+ 領域およびＰ+ 領域とを形成し、
このＮ+ 領域およびＰ+ 領域を第２の電極により短絡
し、フィールドシールドにより他の素子の分離を行い、
この第２の電極を固定電位点に接続しないように構成し
たので、電気信号の損失を低減させることができる効果
がある。
膜上に形成されたＭＯＳ半導体集積回路のゲートに第１
の電極を形成し、ゲートの直下のチャネルドープする領
域の隣にそれぞれＮ+ 領域およびＰ+ 領域とを形成し、
このＮ+ 領域およびＰ+ 領域を第２の電極により短絡
し、フィールドシールドにより他の素子の分離を行い、
この第２の電極を固定電位点に接続しないように構成し
たので、電気信号の損失を低減させることができる効果
がある。
【００３２】この発明によれば、フィールドシールドの
直下の領域にチャネルドープを行わないように構成した
ので、電気信号の損失をより低減させることができる効
果がある。
直下の領域にチャネルドープを行わないように構成した
ので、電気信号の損失をより低減させることができる効
果がある。
【００３３】この発明によれば、ゲートを２本以上の櫛
形の形状に構成したので、電気信号の損失をより低減さ
せることができる効果がある。
形の形状に構成したので、電気信号の損失をより低減さ
せることができる効果がある。
【００３４】この発明によれば、フィールドシールド分
離の外側において、ＬＯＣＯＳ分離を行うように構成し
たので、電気信号の損失を低減させることができる効果
がある。
離の外側において、ＬＯＣＯＳ分離を行うように構成し
たので、電気信号の損失を低減させることができる効果
がある。
【００３５】この発明によれば、１素子のゲート容量の
中に、上記容量ゲート直下で、かつ、Ｐ+ 領域またはＮ
+ 領域が注入されたソースドレイン領域とＬＯＣＯＳ領
域との境界線を含む領域に、複数のフィールドシードを
形成するように構成したので、電気信号の損失を低減さ
せることができるとともに、素子面積を小さく形成する
ことができる効果がある。
中に、上記容量ゲート直下で、かつ、Ｐ+ 領域またはＮ
+ 領域が注入されたソースドレイン領域とＬＯＣＯＳ領
域との境界線を含む領域に、複数のフィールドシードを
形成するように構成したので、電気信号の損失を低減さ
せることができるとともに、素子面積を小さく形成する
ことができる効果がある。
【図１】 この発明の実施の形態１による半導体集積回
路を示す断面図である。
路を示す断面図である。
【図２】 フィールド分離構造の製造フローを示す断面
図である。
図である。
【図３】 フィールド分離構造の製造フローを示す断面
図である。
図である。
【図４】 フィールド分離構造の製造フローを示す断面
図である。
図である。
【図５】 フィールド分離構造の製造フローを示す断面
図である。
図である。
【図６】 フィールド分離構造の製造フローを示す断面
図である。
図である。
【図７】 フィールド分離構造の製造フローを示す断面
図である。
図である。
【図８】 フィールド分離構造の製造フローを示す断面
図である。
図である。
【図９】 フィールド分離構造の製造フローを示す断面
図である。
図である。
【図１０】 フィールド分離構造の製造フローを示す断
面図である。
面図である。
【図１１】 フィールド分離構造の製造フローを示す断
面図である。
面図である。
【図１２】 フィールド分離構造の製造フローを示す断
面図である。
面図である。
【図１３】 フィールド分離構造の製造フローを示す斜
視図である。
視図である。
【図１４】 この発明の実施の形態１による半導体集積
回路におけるゲート容量の実測値を示すスミスチャート
図である。
回路におけるゲート容量の実測値を示すスミスチャート
図である。
【図１５】 この発明の実施の形態１による半導体集積
回路のゲート容量を示す回路図である。
回路のゲート容量を示す回路図である。
【図１６】 この発明の実施の形態２による半導体集積
回路を示す構成図である。
回路を示す構成図である。
【図１７】 この発明の実施の形態３による半導体集積
回路を示す構成図である。
回路を示す構成図である。
【図１８】 この発明の実施の形態４による半導体集積
回路を示す構成図である。
回路を示す構成図である。
【図１９】 従来の半導体集積回路を示す構成図であ
る。
る。
【図２０】 従来の半導体集積回路におけるゲート容量
の等価回路を示す回路図である。
の等価回路を示す回路図である。
【図２１】 従来の半導体集積回路におけるゲート容量
の周波数特性を示すスミスチャート図である。
の周波数特性を示すスミスチャート図である。
１２ Ｎ＋領域、１３ Ｐ＋領域、１４ ＦＳ Ｐｌａ
ｔｅ（フィールドシールド）、Ｐｏｒｔ１ Ｐｏｒｔ１
端子（第１の電極）、Ｐｏｒｔ２ Ｐｏｒｔ２端子（第
２の電極）。
ｔｅ（フィールドシールド）、Ｐｏｒｔ１ Ｐｏｒｔ１
端子（第１の電極）、Ｐｏｒｔ２ Ｐｏｒｔ２端子（第
２の電極）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 泰男 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 佐藤 久恭 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F110 AA02 AA30 DD13 EE09 EE22 EE32 FF02 GG02 GG13 GG32 HM15 NN23 NN66 NN72 QQ03 QQ04 QQ11
Claims (6)
- 【請求項１】 絶縁膜上に形成されたＭＯＳ半導体集積
回路のゲートに形成された第１の電極と、 上記ゲートの直下のチャネルドープする領域の隣にそれ
ぞれＮ+ 領域およびＰ + 領域とを形成し、このＮ+ 領域
およびＰ+ 領域を短絡する第２の電極とを備え、この第
２の電極を固定電位点に接続しないことを特徴とする半
導体集積回路。 - 【請求項２】 絶縁膜上に形成されたＭＯＳ半導体集積
回路のゲートに形成された第１の電極と、 上記ゲートの直下のチャネルドープする領域の隣にそれ
ぞれＮ+ 領域およびＰ + 領域とを形成し、このＮ+ 領域
およびＰ+ 領域を短絡する第２の電極と、 他の素子の分離を行うフィールドシールドとを備え、 この第２の電極を固定電位点に接続しないことを特徴と
する半導体集積回路。 - 【請求項３】 フィールドシールドの直下の領域にチャ
ネルドープを行わないことを特徴とする請求項１または
請求項２記載の半導体集積回路。 - 【請求項４】 ゲートは、２本以上の櫛形の形状をした
ことを特徴とする請求項１または請求項２記載の半導体
集積回路。 - 【請求項５】 フィールドシールド分離の外側におい
て、ＬＯＣＯＳ分離を行うことを特徴とする請求項１ま
たは請求項２記載の半導体集積回路。 - 【請求項６】 １素子のゲート容量の中に、上記容量ゲ
ート直下で、かつ、Ｐ+ 領域またはＮ+ 領域が注入され
たソースドレイン領域とＬＯＣＯＳ領域との境界線を含
む領域に、複数のフィールドシードを形成することを特
徴とする請求項５記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10355021A JP2000183353A (ja) | 1998-12-14 | 1998-12-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10355021A JP2000183353A (ja) | 1998-12-14 | 1998-12-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000183353A true JP2000183353A (ja) | 2000-06-30 |
| JP2000183353A5 JP2000183353A5 (ja) | 2006-02-02 |
Family
ID=18441445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10355021A Pending JP2000183353A (ja) | 1998-12-14 | 1998-12-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000183353A (ja) |
Cited By (18)
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|---|---|---|---|---|
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| US8536636B2 (en) | 2007-04-26 | 2013-09-17 | Peregrine Semiconductor Corporation | Tuning capacitance to enhance FET stack voltage withstand |
| US8559907B2 (en) | 2004-06-23 | 2013-10-15 | Peregrine Semiconductor Corporation | Integrated RF front end with stacked transistor switch |
| US8583111B2 (en) | 2001-10-10 | 2013-11-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
| US8604864B2 (en) | 2008-02-28 | 2013-12-10 | Peregrine Semiconductor Corporation | Devices and methods for improving voltage handling and/or bi-directionality of stacks of elements when connected between terminals |
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| US9406695B2 (en) | 2013-11-20 | 2016-08-02 | Peregrine Semiconductor Corporation | Circuit and method for improving ESD tolerance and switching speed |
| US9590674B2 (en) | 2012-12-14 | 2017-03-07 | Peregrine Semiconductor Corporation | Semiconductor devices with switchable ground-body connection |
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| US9831857B2 (en) | 2015-03-11 | 2017-11-28 | Peregrine Semiconductor Corporation | Power splitter with programmable output phase shift |
| US9948281B2 (en) | 2016-09-02 | 2018-04-17 | Peregrine Semiconductor Corporation | Positive logic digitally tunable capacitor |
| US10236872B1 (en) | 2018-03-28 | 2019-03-19 | Psemi Corporation | AC coupling modules for bias ladders |
| US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
| US10790390B2 (en) | 2005-07-11 | 2020-09-29 | Psemi Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US10804892B2 (en) | 2005-07-11 | 2020-10-13 | Psemi Corporation | Circuit and method for controlling charge injection in radio frequency switches |
| US10886911B2 (en) | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
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|---|---|---|---|---|
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| US20150236798A1 (en) | 2013-03-14 | 2015-08-20 | Peregrine Semiconductor Corporation | Methods for Increasing RF Throughput Via Usage of Tunable Filters |
-
1998
- 1998-12-14 JP JP10355021A patent/JP2000183353A/ja active Pending
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