TWI434424B - 一種雙極性接面電晶體共構多晶矽－絕緣體－多晶矽電容結構及其製作方法 - Google Patents

Description

一種雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構及其製作方法

本發明係關於一種雙極性接面電晶體(bipolar junction transistor,BJT)結合多晶矽-絕緣體-多晶矽電容(PIP capacitor)結構、輸入電阻-電容電路(input RC circuit)及其製作方法。特定言之，本發明關於一種雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構、輸入可調(tunable)電阻-電容電路及其製作方法。

在傳統的金屬氧化物半導體(MOS)製程中，視情況需要，會製作電容結構以配合元件的電路設計。此等電容結構通常會是金屬-絕緣體-金屬電容(metal-insulator-metal capacitor)，簡稱MIM電容，或是金氧半電容(metal-insulator-Si capacitor)，簡稱MIS電容。

雖然金屬-絕緣體-金屬電容，或是金氧半電容在傳統的金屬氧化物半導體製程中使用已久，並且擁有一定的優點，但是無論是金屬-絕緣體-金屬電容組，或是金氧半電容組都不能提供編碼選擇(code option)。另一種可能的電容結構稱為多晶矽-絕緣體-多晶矽電容。但是迄今尚未見到有電容用於雙載子互補式金氧半導體製程中。

因此，仍然希望能使用雙載子互補式金氧半導體製程而得到一種新穎的雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構。一方面可以產生編碼選擇，形成電容陣列或是可調之編碼陣列，另一方面還可以與現行的雙載子互補式金氧半導體製程相容，簡化新穎的雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構的製作難度與成本。

本發明即在提出一種雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構。一方面，由於本發明多晶矽-絕緣體-多晶矽電容結構可以與雙極性接面電晶體共構，所以當然可以與現行的雙載子互補式金氧半導體製程相容，簡化新穎的雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構的製作難度與成本。另一方面，本發明的多晶矽-絕緣體-多晶矽電容結構還進一步提供編碼選擇，較佳者，可以形成電容陣列。

本發明首先提出一種雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構。本發明之雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構包含一基材，其包含一雙極性接面電晶體區與一多晶矽-絕緣體-多晶矽電容區、一雙極性接面電晶體，其位於雙極性接面電晶體區之中，包含一射極、一集極、一絕緣護層與位於該絕緣護層上，用以形成一基極(base)之一基極多晶矽層、以及一多晶矽-絕緣體-多晶矽電容，其位於多晶矽-絕緣體-多晶矽電容區之中並包含一下多晶矽層、前述之絕緣護層與前述之基極多晶矽層。此等下多晶矽層、絕緣護層與基極多晶矽層一起選擇性形成一多晶矽-絕緣體-多晶矽電容。

本發明其次提出一種形成雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構之方法。首先，提供一基材。基材包含一雙極性接面電晶體區、一閘極區與一多晶矽-絕緣體-多晶矽電容區。其次，形成一閘極材料層，以覆蓋雙極性接面電晶體區、閘極區與多晶矽-絕緣體-多晶矽電容區。然後，圖案化閘極材料層，以形成位於閘極區中之一閘極結構與位於多晶矽-絕緣體-多晶矽電容區中之一下多晶矽層。繼續，形成位於雙極性接面電晶體區中之雙極性接面電晶體，並包含直接延伸至位於下多晶矽層上之一絕緣護層與位於絕緣護層上之一基極多晶矽層。絕緣護層選擇性位於下多晶矽層與基極多晶矽層之間，而形成一多晶矽-絕緣體-多晶矽電容或是偽(dummy)電容。

較佳者，還可以形成位於一電阻區中並覆蓋基極多晶矽層之金屬矽化物層。電阻區位於雙極性接面電晶體區與閘極區與多晶矽-絕緣體-多晶矽電容區之間。此等金屬矽化物層具有一不連續區以定義出一電阻，且不連續區之尺寸使得電阻之電阻值成為可調。於本發明一實施態樣中，偽電容與多晶矽-絕緣體-多晶矽電容一起形成一電容陣列。電容陣列又可以進一步形成一可調之編碼陣列。於本發明另一實施態樣中，雙極性接面電晶體、多晶矽-絕緣體-多晶矽電容又與電阻一起形成一輸入電阻-電容電路。

本發明首先提出一種形成雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構之方法，於是可以得到雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容之結構。第1-3圖例示本發明形成雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構方法的一較佳實施例。

首先，請參閱第1圖，提供一基材110。本發明之基材110可以為一半導體基材，例如矽。基材110中又可以包含不同的元件區，例如雙極性接面電晶體區102、多晶矽-絕緣體-多晶矽電容區103、電阻區104與閘極區105，且電阻區104係位於雙極性接面電晶體區102與多晶矽-絕緣體-多晶矽電容區103之間。而基材110在不同元件區中還可以先形成有例如場氧化層(FOX)或淺溝渠隔離(STI)等之隔離層。例如，第一場氧化層111位於多晶矽-絕緣體-多晶矽電容區103與電阻區104中，第二場氧化層112與第三場氧化層113位於雙極性接面電晶體區102中。

其次，形成一閘極材料層，以全面覆蓋基材110，即雙極性接面電晶體區102、多晶矽-絕緣體-多晶矽電容區103、電阻區104與閘極區105。閘極材料層通常包含經摻雜之多晶矽。然後，如第2圖所示，圖案化閘極材料層，以同時形成位於閘極區105中之一閘極結構152與位於多晶矽-絕緣體-多晶矽電容區103中之一下多晶矽層151。如通常知識者所熟知，閘極材料層底部係另形成有一閘極絕緣層，在此不多贅述。

繼續，如第3A圖所示，形成位於雙極性接面電晶體區102中之雙極性接面電晶體120。雙極性接面電晶體120可以包含有基極123、射極124、集極125。此等雙極性接面電晶體120之製作方式為本技藝人士所共知，故細節在此不多作贅述。第3B圖所示者為一上視圖。

位於雙極性接面電晶體區102中之雙極性接面電晶體120可以由多層材料所組成，例如，有基極多晶矽層122與射極多晶矽層126。如第3A圖所示，本發明之基極多晶矽層122除了位於雙極性接面電晶體區102中之外，還通過電阻區104向多晶矽-絕緣體-多晶矽電容區103延伸，使得基極多晶矽層122亦位於多晶矽-絕緣體-多晶矽電容區103中。而射極多晶矽層126與基極多晶矽層122之間以及基極多晶矽層122與下多晶矽層151之間係分別形成有一絕緣層127與一絕緣護層121，用以電性隔離彼此。

其中，絕緣護層121除了係位於雙極性接面電晶體區102中之外，還通過電阻區104向多晶矽-絕緣體-多晶矽電容區103延伸，使得絕緣護層121和基極多晶矽層122一般，同樣亦位於多晶矽-絕緣體-多晶矽電容區103中。於是，基極多晶矽層122係位於絕緣護層121之上，又絕緣護層121位於下多晶矽層151之上，因此，延伸至多晶矽-絕緣體-多晶矽電容區103內的部分基極多晶矽層122、部分絕緣護層121與下多晶矽層151即分別成為多晶矽-絕緣體-多晶矽電容130之上電極板、電容介電層與下電極板。在本實施例中，下多晶矽層151、基極多晶矽層122與射極多晶矽層126通常可包含多晶矽，而絕緣層127與絕緣護層121可以包含氮化矽、氧化矽或是氮氧化矽等。

接下來，又如第3A圖所示，還可以形成覆蓋於雙極性接面電晶體120、基極多晶矽層122與下多晶矽層151上之介電層129。另外，還可以繼續分別形成電連接雙極性接面電晶體120、基極多晶矽層122與下多晶矽層151用之接觸插塞160。此等接觸插塞160之製作方式為本技藝人士所共知，故細節在此不多作贅述。

值得注意的是，由於雙極性接面電晶體120與多晶矽-絕緣體-多晶矽電容130共享基極多晶矽層122以及絕緣護層121，因此本發明之多晶矽-絕緣體-多晶矽電容結構130在製作上，即可與雙極性接面電晶體120共構，所以可以與現行的雙載子互補式金氧半導體製程相容。這樣一來，本發明就能大幅簡化多晶矽-絕緣體-多晶矽電容130的製作難度與成本，並有效提升積集度。

此外，本發明之絕緣護層121還可以伴隨著絕緣護層121的蝕刻製程，而選擇性位於下多晶矽層151與基極多晶矽層122之間，亦即本發明可利用定義絕緣護層121之光罩圖案的選擇性來輕易達成形成或是不形成多晶矽-絕緣體-多晶矽電容130。因此，本發明的多晶矽-絕緣體-多晶矽電容結構130還能提供電容陣列或編碼選擇的功能。

請參考第4A、4B圖，第4A圖例示本發明基極多晶矽層122、絕緣護層121、下多晶矽層151組成正常多晶矽-絕緣體-多晶矽電容結構的一較佳實施例。第4B圖例示本發明基極多晶矽層122與下多晶矽層151短路而不形成多晶矽-絕緣體-多晶矽電容結構的一較佳實施例。所謂「選擇性」是指，絕緣護層121可以視情況形成開口圖案，以使得基極多晶矽層122與下多晶矽層151短路，而不形成多晶矽-絕緣體-多晶矽電容130。此等「選擇性」安排端視元件的電路設計而定。

由於本發明之基極多晶矽層122與下多晶矽層151可以短路，因此第4B圖中短路的基極多晶矽層122與下多晶矽層151便可以視為不具電容功能的偽電容131。換句話說，本發明可以選擇性形成偽電容131。且由於位於多晶矽-絕緣體-多晶矽電容區103中的絕緣護層121與基極多晶矽層122，皆係來自雙極性接面電晶體120，所以定義雙極性接面電晶體120的同時，就可以藉由絕緣護層121一併定義多晶矽-絕緣體-多晶矽電容130是否為偽電容131。

另外，為構成輸入電阻-電容電路(input RC circuit)，本發明可以利用通過電阻區104之基極多晶矽層122，在電阻區104中作為電阻140之用。例如，在形成接觸插塞160之前，通常會在基極多晶矽層122表面預先形成用來減低接觸電阻的金屬矽化物層。於是，可以在形成金屬矽化物層的過程中，一併於電阻區104中以形成電阻140，而與現行的雙載子互補式金氧半導體製程相容。

電阻140之形成方式可以參考以下說明。首先，請參閱第5圖，形成一圖案化之金屬矽化物阻絕層142(salicide block,SAB)。圖案化之金屬矽化物阻絕層142即定義基材110上不需要覆蓋金屬矽化物層的部分，例如電阻區104內用來當作電阻140的部份之基極多晶矽層122。而位於電阻區104中圖案化之金屬矽化物阻絕層142之尺寸，即與電阻140之電阻值相關。金屬矽化物阻絕層142通常可包含氮化矽、氧化矽或是氮氧化矽。

其次，請參閱第6圖，然後利用習知之自對準金屬矽化(salicide)製程，在具有多晶矽的區域上，例如電阻區104之基極多晶矽層122上，形成金屬矽化物層141。由於金屬矽化物阻絕層142的阻絕，所以形成基極多晶矽層122表面的金屬矽化物層141會具有一塊大約等於金屬矽化物阻絕層142的不連續區(discontinuous region)143。換言之，金屬矽化物阻絕層142即界定出金屬矽化物層141不連續區143之尺寸，進而定義電阻140之電阻值。於是可以調整不連續區143的長度來調整電阻140之電阻值，使得電阻140成為一可變電阻。視情況需要，亦可在自對準金屬矽化製程後移除金屬矽化物阻絕層142，如第7圖所示。

綜合上述說明，本發明於是得到一種雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構。第3A圖例示即本發明一種雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構的一較佳實施例。本發明之雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構100包含基材110、雙極性接面電晶體120、以及多晶矽-絕緣體-多晶矽電容130。其中，位於雙極性接面電晶體區102中之雙極性接面電晶體120包含由絕緣層127、基極多晶矽層122、絕緣護層121、射極多晶矽層126與基材110等所構成之基極123、射極124與集極125。而延伸至多晶矽-絕緣體-多晶矽電容區103內的部分基極多晶矽層122、部分絕緣護層121與下多晶矽層151則分別成為多晶矽-絕緣體-多晶矽電容130之上電極板、電容介電層與下電極板。且藉由延伸至多晶矽-絕緣體-多晶矽電容區103的基極多晶矽層122與絕緣護層121，雙極性接面電晶體120以及多晶矽-絕緣體-多晶矽電容130實質上相連。

此外，請再參閱第4A、4B圖。藉由調整絕緣護層121的圖案化製程，可以使得基極多晶矽層122與下多晶矽層151短路，而不形成多晶矽-絕緣體-多晶矽電容130，而可以視為基極多晶矽層122、絕緣護層121、下多晶矽層151選擇性形成偽電容131。於是，一正常電容，例如本發明多個多晶矽-絕緣體-多晶矽電容130或是其他電容，與至少一偽電容，例如偽電容131或是其他偽電容，可以電連接形成集合，而組成一個電容陣列(capacitor array)，進而可大量生產以降低成本，然後再利用定義絕緣護層121之光罩圖案的選擇性，來因應不同電容值的產品需求。也就是說，本發明更提供一電容陣列，且此電容陣列的電容值，因為集合中多晶矽-絕緣體-多晶矽電容130與偽電容131的組合而可調(tunable)。通常，多晶矽-絕緣體-多晶矽電容130越多，電容陣列的電容值就會越大。換句話說，在相同電容數量的電容陣列中，偽電容131越多，此電容陣列的電容值就會越小。

另外，本發明之電容陣列還可以透過多晶矽-絕緣體-多晶矽電容130與偽電容131的適當組合，而形成一可調之編碼陣列。例如，在此編碼陣列中的多晶矽-絕緣體-多晶矽電容130與偽電容131即可分別視為0與1的組合。

而在本發明又一實施態樣中，雙極性接面電晶體120、加上多晶矽-絕緣體-多晶矽電容130與電阻140，又可以一起形成一輸入電阻-電容電路(input RC circuit)。此等輸入電阻-電容電路可以具有高阻抗(impedance)與較佳之雜訊抗擾性(noise immunity)。如第6、7圖所示，利用電阻區104中沒有設置金屬矽化物層141的基極多晶矽層122，亦即不連續區143，便可在電阻區104中等效形成一電阻140。由於雙極性接面電晶體120與多晶矽-絕緣體-多晶矽電容130間之電連接幾仰賴低電阻的金屬矽化物層141來加以傳導，因此不連續區143之尺寸便與串接雙極性接面電晶體120及多晶矽-絕緣體-多晶矽電容130間之電阻140之電阻值相關。通常，不連續區143越長或面積越大，電阻140之電阻值就越大。於是可以使得電阻140成為一可變電阻。而且，由於本發明的雙極性接面電晶體區102、多晶矽-絕緣體-多晶矽電容區103與電阻區104之間係緊緊相連，故可使得輸入電阻-電容電路所佔據的整體面積縮小，於是又增加了晶片上其他的可用的空間。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構

102．．．雙極性接面電晶體區

103．．．多晶矽-絕緣體-多晶矽電容區

104．．．電阻區

105．．．閘極區

110．．．基材

111．．．第一場氧化層

112．．．第二場氧化層

113．．．第三場氧化層

120．．．雙極性接面電晶體

121．．．絕緣護層

122．．．基極多晶矽層

123．．．基極

124．．．射極

125．．．集極

126．．．射極多晶矽層

127．．．絕緣層

129．．．介電層

130．．．多晶矽-絕緣體-多晶矽電容

131．．．偽電容

140．．．電阻

141．．．金屬矽化物層

142．．．金屬矽化物阻絕層

143．．．不連續區

151．．．下多晶矽層

152．．．閘極結構

160．．．接觸插塞

第1-3圖例示本發明形成雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構方法的一較佳實施例。

第4A圖例示本發明基極多晶矽層、絕緣護層、下多晶矽層組成多晶矽-絕緣體-多晶矽電容結構的一較佳實施例。

第4B圖例示本發明基極多晶矽層與下多晶矽層短路而不形成多晶矽-絕緣體-多晶矽電容結構的一較佳實施例。

第5圖例示形成本發明電阻的一較佳實施例。

第6圖例示本發明電阻包含金屬矽化物阻絕層的一較佳實施例。

第7圖例示本發明電阻不包含金屬矽化物阻絕層的一較佳實施例。

100．．．雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構

102．．．雙極性接面電晶體區

103．．．多晶矽-絕緣體-多晶矽電容區

104．．．電阻區

105．．．閘極區

110．．．基材

111．．．第一場氧化層

112．．．第二場氧化層

113．．．第三場氧化層

120．．．雙極性接面電晶體

121．．．絕緣護層

122．．．基極多晶矽層

123．．．基極

124．．．射極

125．．．集極

130．．．多晶矽-絕緣體-多晶矽電容

140．．．電阻

151．．．下多晶矽層

160．．．接觸插塞

Claims (20)

1. 一種雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構，包含：一基材，具有一雙極性接面電晶體區與一多晶矽-絕緣體-多晶矽電容區；一雙極性接面電晶體，位於該雙極性接面電晶體區之中，包含一射極、一集極、一絕緣護層與位於該絕緣護層上，用以形成一基極之一基極多晶矽層；以及一多晶矽-絕緣體-多晶矽電容結構，位於該多晶矽-絕緣體-多晶矽電容區之中，包含一下多晶矽層、延伸至該多晶矽-絕緣體-多晶矽電容區中的該絕緣護層與該基極多晶矽層，而選擇性形成該多晶矽-絕緣體-多晶矽電容結構。
2. 如請求項1之雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構，其中該基材進一步包含位於該雙極性接面電晶體區與該多晶矽-絕緣體-多晶矽電容區間之一電阻區，且位於該電阻區中的該基極多晶矽層係形成一電阻。
3. 如請求項2之雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構，進一步包含：一金屬矽化物層，具有一不連續區並部份覆蓋該基極多 晶矽層。
4. 如請求項3之雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構，進一步包含：一金屬矽化物阻絕層，位於該不連續區中。
5. 如請求項3之雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構，其中該不連續區之尺寸定義該電阻之電阻值。
6. 如請求項1之雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構，其中該雙極性接面電晶體、該基極多晶矽層與該下多晶矽層分別電連接一接觸插塞。
7. 如請求項1之雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構，其中該下多晶矽層與該基極多晶矽層短路形成一偽電容。
8. 如請求項1之雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構，其中該下多晶矽層、該絕緣護層與該基極多晶矽層形成一多晶矽-絕緣體-多晶矽電容。
9. 如請求項8之雙極性接面電晶體共構多晶矽-絕緣體- 多晶矽電容結構，其中該偽電容與一電容形成一電容陣列。
10. 如請求項9之雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構，其中該電容陣列形成一可調之編碼陣列。
11. 一種形成雙極性接面電晶體共構多晶矽-絕緣體-多晶矽電容結構之方法，包含：提供一基材，具有一雙極性接面電晶體區、一閘極區與一多晶矽-絕緣體-多晶矽電容區；形成一閘極材料層，以覆蓋該雙極性接面電晶體區、該閘極區與該多晶矽-絕緣體-多晶矽電容區；圖案化該閘極材料層，以形成位於該閘極區中之一閘極結構與位於該多晶矽-絕緣體-多晶矽電容區中之一下多晶矽層；以及形成一雙極性接面電晶體，位於該雙極性接面電晶體區中，並包含直接延伸至位於該下多晶矽層上之一絕緣護層與位於該絕緣護層上之一基極多晶矽層，該絕緣護層選擇性位於該下多晶矽層與該基極多晶矽層之間，而形成該多晶矽-絕緣體-多晶矽電容結構。
12. 如請求項11之方法，進一步包含：形成一金屬矽化物阻絕層，位於一電阻區中並覆蓋部分之該基極多晶矽層，其中該電阻區位於該雙極性接面電晶體 區與該多晶矽-絕緣體-多晶矽電容區之間。
13. 如請求項12之方法，進一步包含：形成一金屬矽化物層，位於該電阻區中並覆蓋該基極多晶矽層，其中該金屬矽化物阻絕層係使得該金屬矽化物層具有一不連續區，以於該基極多晶矽層中定義出一電阻且該不連續區之尺寸定義該電阻之電阻值。
14. 如請求項13之方法，進一步包含：移除該金屬矽化物阻絕層。
15. 如請求項11之方法，進一步包含：分別形成電連接該雙極性接面電晶體、該基極多晶矽層與該下多晶矽層之複數個接觸插塞。
16. 如請求項11之方法，其中該下多晶矽層選擇性直接接觸該基極多晶矽層，而使該多晶矽-絕緣體-多晶矽電容結構形成一偽電容且該下多晶矽層選擇性不直接接觸該基極多晶矽層，而使該多晶矽-絕緣體-多晶矽電容結構形成一多晶矽-絕緣體-多晶矽電容。
17. 如請求項16之方法，其中定義該雙極性接面電晶體同時選擇性定義該偽電容與該多晶矽-絕緣體-多晶矽電容。
18. 如請求項16之方法，其中該偽電容與該多晶矽-絕緣體-多晶矽電容一起形成一電容陣列。
19. 如請求項18之方法，其中該電容陣列形成一可調之編碼陣列。
20. 如請求項13之方法，其中該雙極性接面電晶體、該多晶矽-絕緣體-多晶矽電容結構與該電阻，一起形成一輸入電阻-電容電路。