KR102096331B1 - 오프-상태 커패시턴스 감소를 지닌 멀티-스루 안테나 스위치 - Google Patents

오프-상태 커패시턴스 감소를 지닌 멀티-스루 안테나 스위치 Download PDF

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Abstract

오프-상태 커패시턴스를 감소시키는 멀티-스루 안테나 스위치가 개시된다. 예시적인 실시형태에서, 안테나에 결합된 복수의 제 1 스테이지 스위치들과 복수의 제 1 스테이지 스위치들에 연결된 복수의 제 2 스테이지 스위치들을 포함하는 장치가 제공되며, 각각의 제 1 스테이지 스위치가 하나 또는 그보다 많은 제 2 스테이지 스위치들에 직렬로 연결되어 안테나에 연결된 복수의 스위칭가능한 신호 경로들을 형성한다.

Description

오프-상태 커패시턴스 감소를 지닌 멀티-스루 안테나 스위치{MULTI-THROW ANTENNA SWITCH WITH OFF-STATE CAPACITANCE REDUCTION}
본 출원은 일반적으로 전자 회로들의 동작 및 설계에 관한 것이며, 보다 구체적으로 안테나 스위치들의 동작 및 설계에 관한 것이다.
종래의 멀티-스루 안테나 스위치는 안테나로부터 다양한 전력 레벨들을 지닌 신호들을 수신하고 이러한 신호들을 적절한 프로세싱 회로소자로 디렉팅하도록 동작한다. 안테나 스위치 스루들의 수의 증가는 오프-상태에 있는 스위치 경로들에 나타나는 큰 커패시턴스로 인해 고 주파수에서의 높은 삽입 손실로 이어진다. 추가적으로, 각각의 스위치 경로는 상이한 신호 전력 레벨을 다루어야 할 수 있다; 그러나 종래의 안테나 스위치의 스위치들 모두는 통상적으로 최고 예상 신호 전력을 다루도록 설계됨으로써, 비용과 회로 사이즈를 증가시킨다.
그에 따라, 낮은 삽입 손실, 감소된 회로 사이즈 및 저 비용을 위해 오프-상태 커패시턴스 감소를 지닌 멀티-스루 안테나 스위치가 개시된다.
본원에 설명된 앞의 양상들은 다음의 설명을 첨부된 도면들과 함께 참고함으로써 보다 자명해질 것이다.
도 1은 종래의 멀티-스루 안테나 스위치를 도시한다.
도 2는 신규한 멀티-스루 안테나 스위치의 예시적인 실시형태를 도시한다.
도 3은 스위치 관련 오프-상태 커패시턴스를 예시하는 스위치의 예시적인 실시형태를 도시한다.
도 4는 제어기의 예시적인 실시형태를 도시한다.
도 5는 오프-상태 커패시턴스를 감소시키기 위해 다수의 스테이지들을 지닌 안테나 스위치를 동작시키는 예시적인 방법을 도시한다.
도 6은 안테나 스위치 장치의 예시적인 실시형태를 도시한다.
첨부된 도면과 함께 아래에 제시되는 상세한 설명은 본 발명의 예시적인 실시형태들의 설명으로서 의도되고 본 발명이 실시될 수 있는 유일한 실시형태들을 나타내도록 의도하지 않는다. 본 설명 전체에 걸쳐 사용되는 용어 "예시적인"은 "예, 예시 또는 예증으로서 기능하는 것"을 의미하고 반드시 다른 예시적인 실시형태들보다 바람직하거나 유리한 것으로 해석되지 않아야 한다. 상세한 설명은 본 발명의 예시적인 실시형태들의 완전한 이해를 제공하기 위해 특정한 상세들을 포함한다. 본 발명의 예시적인 실시형태들이 이러한 특정 상세들을 이용하지 않고 실시될 수 있다는 것은 당업자에게 명백할 것이다. 일부 예들에서, 잘 알려진 구조들 및 디바이스들은 본원에 제시된 예시적인 실시형태들의 신규성을 모호하게 하지 않기 위해서 블록도의 형태로 도시된다.
도 1은 종래의 멀티-스루 안테나 스위치(100)를 도시한다. 안테나 스위치(100)는 복수의 개별 스위치들(102)로 이루어지고, 각각의 스위치는 안테나(104)에 연결되어 있다. 스위치들(102)의 출력들(106)은 다양한 송신 및 수신 회로들(미도시)에 연결된다.
동작 동안, 스위치들 중 하나는, 송/수신 회로들 중 하나로 안테나(104)의 연결을 인에이블하기 위해 인에이블, 즉 "클로즈"된다. 스위치(100)의 구성으로 인해, 모든 개별 스위치들(102)은 일반적으로 시스템에서 최고 전력을 다루도록 설계된다. 이는, 각각의 스위치가, 대형이고 비용이 많이 들 수 있는 고 브레이크다운 전압(breakdown voltage) 디바이스를 포함한다는 것을 의미한다. 더욱이, 스위치가 클로즈되는 경우, 나머지 오픈되어있는 스위치들은 오프-상태 커패시턴스를 제공한다. 스위치들(102)의 병렬 구성은, 오픈 스위치들(102)의 오프-상태 커패시턴스가 컴바인되어 큰 커패시턴스 값을 형성할 것이며, 이것이 안테나 포트에서 나타남에 따라 결과적으로 큰 삽입 손실을 발생시킨다는 것을 의미한다.
도 2는 신규한 멀티-스루 안테나 스위치(200)의 예시적인 실시형태를 도시한다. 예를 들어, 스위치(200)는 무선 디바이스에서 사용하기에 적합하다. 스위치(200)는 안테나(202)에 결합된 제 1 스테이지 스위치들(224)과 제 1 스테이지 스위치들(224)에 결합된 제 2 스테이지 스위치들(226)로 이루어져, 안테나(202)에 연결되는 복수의 신호 경로들을 형성한다. 예를 들어, 제 1 스테이지 스위치들(224)은 안테나(202)에 결합된 3개의 제 1 스테이지 스위치들(SW_CM1, SW_CM2, SW_CM3)로 이루어진 하나의 제 1 스테이지 스위치 그룹(204)을 포함한다. 제 2 스테이지 스위치들(226)은 복수의 제 2 스테이지 스위치들이 각각의 그룹으로 이루어지는 3개의 제 2 스테이지 스위치 그룹들(206, 208, 및 210)을 포함한다. 예를 들어, 그룹(206)은 스위치들(SW_CM1_1, SW_CM1_2, SW_CM1_3, SW_CM1_4)을 포함하고, 그룹(208)은 스위치들(SW_CM2_1, SW_CM2_2, SW_CM2_3)을 포함하고, 그룹(210)은 스위치들(SW_CM3_1, SW_CM3_2, SW_CM3_3)을 포함한다.
제 2 스테이지 스위치 그룹들(206, 208, 및 210)은, 다양한 전송 및 수신 회로들(미도시)에 각각 연결되는 스위치 출력들(212, 214, 및 216)을 갖는다. 예시적인 실시형태에서, 제 2 스테이지 스위치 그룹들(206, 208, 및 210) 내 스위치들이 제 1 스테이지 스위치 그룹(204)의 스위치들에 결합되어 안테나 포트(228)에서 오프-상태 커패시턴스를 감소시킨다. 스위치(200)는, 임의의 수의 제 2 스테이지 스위치 그룹들에 결합되는 임의의 수의 제 1 스테이지 스위치 그룹들을 포함하도록 구성될 수 있다는 것을 주목해야 한다.
스위치(200)를 제어하도록 동작하는 제어기(218)가 제공된다. 제어기(218)는 기저대역 프로세서와 같은 무선 디바이스의 다른 엔티티로부터 안테나 제어 신호(220)를 수신한다. 예시적인 실시형태에서, 안테나 제어 신호(220)가 제어기(218)에 의해 사용되어, 1개의 스테이지 1 제어 신호 (Stage1_g1)와 3개의 스테이지 2 제어 신호들 (Stage2_g1, Stage2_g2, and Stage2_g3)로 이루어진 4개의 제어 신호들을 생성한다. 4개의 제어 신호들은 도 2에 도시된 바와 같이 스위치 그룹들(204, 206, 208, 및 210)에서 스위치들의 동작을 제어하기 위해 연결된다. 예시적인 실시형태에서, 각각의 제어 신호는 복수의 제어 비트들을 포함하고 각각의 비트는 대응하는 스위치를 오픈하거나 클로즈하기 위해 사용된다. 제어기(218)는 스위치(200)에서 사용될 수 있는 임의의 수의 스위치 그룹들을 제어하기 위해 임의의 수의 제어 신호들을 생성하도록 구성될 수 있다.
동작 동안, 제 1 스테이지 스위치들(224) 중 하나 또는 그 초과의 것 그리고 제 2 스테이지 스위치들(226) 중 하나 또는 그 초과의 것이, 안테나(202)와 무선 디바이스에서 선택된 송/수신 회로소자 사이에 하나 또는 그보다 많은 신호 경로들을 제공하기 위해 인에이블 즉 "클로즈"된다. 스위치(200)의 구성으로 인해, 나머지 오프-상태(또는 오픈) 스위치들이 컴바인되어 감소된 커패시턴스 값을 생성하는 결과, 스위치(200)는 낮은 삽입 손실을 갖는다. 예를 들어, 제 1 스테이지 스위치들(224) 및 제 2 스테이지 스위치들(226)의 선택된 스위치들이 클로즈되는 경우, 연결되지 않은 신호 경로에 있는 나머지 오픈된 스위치들이 컴바인되어 도 1에 도시된 종래의 멀티-스루 안테나 스위치보다 더 낮은 오프-상태 커패시턴스를 생성한다. 예를 들어, 경로(222) 내 스위치들(SW_CM1 및 SW_CM1_1)이 클로즈되고 나머지 스위치들이 오픈되는 경우, 안테나 포트(228)에서의 총 오프-상태 커패시턴스는 아래에 나타내는 커패시턴스들(A, B 및 C)의 병렬 조합((A//B//C)로 표현될 수 있음)으로부터 결정될 수 있다.
A. 병렬로 컴바인된 그룹(206)의 나머지 열려있는(unclosed) 스위치들(SW_CM1_XX로 지칭됨)의 커패시턴스
B. 병렬로 컴바인된 그룹(208)의 열려있는 스위치들(SW_CM2_XX로 지칭됨)의 커패시턴스와 직렬로 컴바인된 제 1 스테이지 스위치(SW-CM2)의 커패시턴스
C. 그룹(210)의 열려있는 스위치들(SW_CM3_XX로 지칭됨)의 커패시턴스와 직렬로 컴바인된 제 1 스테이지 스위치(SW-CM3)의 커패시턴스
상기 오프-상태 커패시턴스 결과는 종래의 스위치(100)보다 더 낮으며, [(n-1)*(SW_CMX_XX)]와 같은 오프-상태 커패시턴스를 가지며, 여기서 n은 안테나 포트에서 스위치 스루들의 총 수와 같다. 다양한 예시적인 실시형태들에서, 스위치(200)의 구성은, SP14T 또는 16T와 같은 다수의 스위치 스루들을 갖는 안테나 스위치들로 확장될 수 있다.
예시적인 실시형태에서, 제 1 스테이지 스위치 그룹(204)의 개별 스위치들이 시스템 내 최고 전력을 다루도록 설계되는데, 이는 제 1 스테이지 스위치 그룹(204) 내 각각의 스위치가 고 브레이크다운 전압 디바이스를 포함한다는 것을 의미한다. 그러나, 제 2 스테이지 스위치 그룹들(206, 208, 및 210)은 효율의 증가를 위해 고 브레이크다운 전압 디바이스(고 전력)와 저 브레이크다운 전압(저 전력) 디바이스 둘 모두를 포함한다. 예를 들어, 제 2 스테이지 스위치 그룹(206) 내 스위치들은, 고 전력 신호 경로들에 결합되고 따라서 고 브레이크다운 전압 디바이스들을 포함하는 출력들(212)을 갖는다. 그러나, 제 2 스테이지 스위치 그룹들(208, 210) 내 스위치들은 저 전력 신호 경로들에 결합되는 출력들(214, 216)을 가지며, 따라서 이러한 스위치들은 저 브레이크다운 전압 디바이스들을 포함하여, 사이즈와 비용이 절약된다. 이와 같이, 스위치들의 적어도 하나의 그룹(즉, 이 실시예에서 그룹들(208 및 210))이 종래의 안테나 스위치들에서 통상적으로 사용되는 대형 디바이스들보다 더 작은 사이즈와 저 비용을 갖는 저 브레이크다운 전압 디바이스들로 구성될 수 있기 때문에, 스위치(200)는 비용과 회로 사이즈의 감소를 제공한다. 스위치(200)에 의해 형성된 신호 경로들의 예상된 신호 전력에 기초하여 공간을 절약하고 비용을 감소시키기 위해서 고 브레이크다운 전압과 저 브레이크다운 전압 디바이스의 임의의 조합이 사용될 수 있다는 것을 주목해야 한다.
따라서, 일반적으로, 스위치(200)의 총 오프-상태 커패시턴스가 복수의 스위치 브랜치들의 오픈 스위치들과 연관된 커패시턴스들의 병렬 커패시턴스 조합으로부터 결정되며, 여기서 각각의 스위치 브랜치는 제 1 스테이지 스위치와 이 제 1 스테이지 스위치가 직렬로 연결되는 제 2 스테이지 스위치 모두를 포함한다. 예를 들어, 스위치 브랜치(230)는 제 1 스테이지 스위치(SW_CM3)와 제 2 스테이지 스위치들(SW_CM3_1, SW_CM3_2, SW_CM3_3)을 포함한다. 이와 같이 각각의 스위치 브랜치는 그의 오픈 스위치들로부터 결정된 커패시턴스를 가지며, 스위치의 총 오프-상태 커패시턴스는 스위치 브랜치들 모두와 연관된 커패시턴스들의 병렬 커패시턴스 조합으로부터 결정된다.
더욱이, 하나 또는 그보다 많은 스위치들이 저 전력 신호들을 위해 설계된 저 브레이크다운 전압 디바이스들(즉, 1.8V 디바이스들)을 포함할 수 있기 때문에 스위치(200)의 크기와 비용이 감소될 수 있다. 추가적으로, 저 브레이크다운 전압 디바이스들은 또한 고 브레이크다운 전압 디바이스들보다 더 낮은 온-저항(Ron)을 제공한다. 이와 같이, 저 브레이크다운 전압 디바이스들을 사용하는 스위치 그룹들이 더 많게 설계될수록, 스위치(200)의 오프-상태 커패시턴스가 추가로 감소된다.
예시적인 실시형태에서, 안테나 스위치(200)는 하나의 제 1 스테이지 스위치 그룹(204)과 3개의 제 2 스테이지 스위치 그룹들(206, 208 및 210)을 포함한다. 그러나, 다른 어레인지먼트들이 다양한 실시형태들의 범위 내에서 가능하고 이러한 다른 어레인지먼트가 훨씬 더 낮은 오프-상태 커패시턴스를 제공할 수 있다는 것을 주목해야한다. 따라서, 스위치 구성들은 도 2에 도시된 예시적인 실시형태로 제한되지 않으며 임의의 수의 제 2 스테이지 스위치 그룹들에 연결된 임의의 수의 제 1 스테이지 스위치 그룹들을 제공하도록 설계되거나 구성될 수 있다. 각각의 구성은, 적절한 경우 사이즈와 비용을 감소시키기 위해 스위치의 오프-상태 커패시턴스를 감소시키고 저 브레이크다운 전압 디바이스들을 사용하도록 설계될 수 있다.
이와 같이, 다양한 예시적인 실시형태들에서, 신규한 멀티-스루 안테나 스위치(200)는, 종래의 안테나 스위치들과 비교할 경우 오프-상태 커패시턴스를 감소시킨다. 더욱이, 스위치(200)의 구성이 저 브레이크다운 전압 디바이스들을 사용하는 저 전력 경로들을 제공하여 저 삽입 손실을 달성하기가 더 용이하고 추가적인 오프-상태 커패시턴스 감소뿐만아니라 감소된 회로 사이즈와 비용을 제공한다.
도 3은 스위치의 연관된 오프-상태 커패시턴스를 예시하는 스위치(300)의 예시적인 실시형태를 도시한다. 예를 들어, 스위치(300)는 집적 회로 상에서 구현되는 NMOS 또는 PMOS 트랜지스터 중 하나를 포함하여 통합 스위치를 형성한다. 이와 같이, 스위치(300)는 도 2에 도시된 안테나 스위치(200)의 스위치들 중 임의의 것으로서 사용하기에 적합하다. 스위치(300)는 스위치 단자들 사이에서 나타나는 복수의 내부 커패시턴스들을 포함한다. 예를 들어, 커패시턴스(CDS)는 소스 단자와 드레인 단자 사이에서 나타난다. 스위치(300)의 총 오프-상태 커패시턴스(CTOTAL)는 내부 커패시턴스들의 조합으로부터 결정된다. 이와 같이, 안테나 스위치(200)의 개별 스위치들 중 어느 스위치의 총 오프-상태 커패시턴스(CTOTAL)가 다음 식으로부터 결정될 수 있다.
CTOTAL = CDS + (CGS//CGD) + (CBS//CDB)
도 4는 제어기(218)의 예시적인 실시형태를 도시한다. 제어기(218)는 프로세서(402), 스테이지 1 인터페이스(404), 및 스테이지 2 인터페이스(406)을 포함하며, 이들 모두 버스(408)를 통해 통신하도록 결합된다. 제어기(218)는 단지 일 구현일 뿐이고 다른 구현들이 가능하다는 것을 주목해야 한다.
스테이지 1 인터페이스(404)는, 제어기(218)로 하여금 스테이지 1 스위치들이 오픈되거나 클로즈되도록 선택할 수 있게 하기 위해 동작하는 하드웨어 실행 소프트웨어 및/또는 하드웨어를 포함한다. 예를 들어, 스테이지 1 인터페이스(404)는, 하나 또는 그보다 많은 스테이지 1 스위치들을 각각 제어하기 위해 사용될 수 있는 하나 또는 그보다 많은 비트들을 포함하는 Stage1_g1 제어 신호를 출력한다. 스테이지 1 인터페이스(404)는 버스(408)를 이용하여 프로세서(402)와 통신함으로써 제어된다.
스테이지 2 인터페이스(406)는, 제어기(218)로 하여금 스테이지 2 스위치들이 오픈되거나 클로즈되도록 선택할 수 있게 하기 위해 동작하는 하드웨어 실행 소프트웨어 및/또는 하드웨어를 포함한다. 예를 들어, 스테이지 2 인터페이스(406)는, 스테이지 2 스위치들의 하나 또는 그보다 많은 그룹들을 각각 제어하기 위해 사용될 수 있는 하나 또는 그보다 많은 비트들을 포함하는 Stage2_g1, Stage2_g2, 및 Stage2_g3 제어 신호들을 출력한다. 스테이지 2 인터페이스(406)는 버스(408)를 이용하여 프로세서(402)의 동작에 의해 제어된다.
프로세서(402)는 CPU, 프로세서, 게이트 어레이, 하드웨어 로직, 메모리 엘리먼트들 및/또는 하드웨어 실행 소프트웨어 중 적어도 하나를 포함한다. 예를 들어, 프로세서(402)는 내부 메모리에 저장되거나 임베딩된 명령들을 실행한다. 프로세서(402)는 본원에 설명된 기능들을 수행하기 위해서 스테이지 1 인터페이스(404)와 스테이지 2 인터페이스(406)를 제어하도록 동작한다.
일 예시적인 실시형태에서, 프로세서(402)는 기저대역 프로세서 또는 다른 엔티티로부터 안테나 제어 신호(220)를 수신하고, 적절한 스위치들을 클로즈하고 오픈하기 위해서 스위치 제어 신호들(Stage1_g1, Stage2_g1, Stage2_g2, 및 Stage2_g3)을 생성하기 위해 안테나 제어 신호(220)에 기초하여 스테이지 1 인터페이스(404)와 스테이지 2 인터페이스(406)를 제어하여 원하는 안테나 신호 경로를 인에이블하도록 하는 동시에 오픈 스위치들과 연관되는 오프-상태 커패시턴스를 감소시키도록 동작한다. 제어기(218)는 도 4에 도시된 구현으로 제한되지 않으며, 다른 예시적인 구현들에서 제어기는 안테나 스위치 구성에 기초하여 필요에 따라 더 많거나 더 적은 스테이지 1 및 스테이지 2 제어 신호들을 생성하도록 동작한다는 것을 주목해야 한다.
도 5는 오프-상태 커패시턴스를 감소시키기 위해 다수의 스테이지들을 지닌 안테나 스위치를 동작시키기 위한 예시적인 방법(500)을 도시한다. 예를 들어, 방법(500)은 도 2에 도시된 제어기(218)에 의한 사용을 위해 적절하다. 일 구현에서, 프로세서(402)는, 아래에 설명된 기능들을 수행하기 위해서 제어기(218)를 제어하는 코드들 또는 명령들의 하나 또는 그보다 많은 세트들을 실행한다.
블록 502에서, 안테나 제어 신호가 프로세서(402)에 의해 수신된다. 예시적이 구현에서, 프로세서(402)는 디바이스에서 기저대역 프로세서로부터 안테나 제어 신호(220)를 수신한다. 프로세서(402)는 안테나(200)의 각각의 스테이지와 스위치 그룹에 대한 스위치 제어 설정들을 결정하기 위해서 안테나 제어 신호를 사용한다. 예를 들어, 안테나 제어 신호는 어느 신호들 경로들이 인에이블되고/되거나 디스에이블될지를 나타낸다. 프로세서(402)는 적절한 신호 경로들을 활성화하고 비활성화하기 위해서 적절한 스테이지 1과 스테이지 2 스위치들을 인에이블하고/하거나 디스에이블하기 위해 스테이지 1 인터페이스(404) 및 스테이지 2 인터페이스(406)와 통신한다.
블록 504에서, 적절한 스테이지 1 스위치들을 오픈하거나 클로즈하기 위해서 스테이지 1 제어 신호들이 생성된다. 예를 들어, 스테이지 1 인터페이스(404)는 스테이지 1 스위치들을 인에이블/디스에이블하도록 결합되는 Stage1_g1 신호를 출력한다.
블록 506에서, 적절한 스테이지 2 스위치들을 오픈하거나 클로즈하기 위해서 스테이지 2 제어 신호들이 생성된다. 예를 들어, 스테이지 2 인터페이스(406)는 스테이지 2 스위치들을 인에이블/디스에이블하도록 결합되는 Stage2_g1, Stage2_g2, 및 Stage2_g3 신호들을 출력한다.
따라서, 방법(500)은 감소된 삽입 손실을 제공하기 위해서 오프-상태 커패시턴스를 감소시키도록 다수의 스테이지들을 지닌 안테나 스위치를 동작시키기 위한 방법을 제공한다. 방법(500)은 단지 일 구현일뿐이고 방법(500)의 동작들은 재배열되거나 다른 구현들이 가능하도록 다른 방식으로 수정될 수 있다는 것을 주목해야 한다.
도 6은 안테나 스위치 장치(600)의 예시적인 구현을 도시한다. 예를 들어, 장치(600)는 도 2에 도시된 안테나 스위치(200)에 사용하기에 적합하다. 일 양상에서, 스위치 장치(600)는, 본원에 설명된 바와 같은 기능들을 제공하기 위해 구성되는 하나 또는 그보다 많은 모듈들에 의해 구현된다. 예를 들어, 일 양상에서, 각각의 모듈은 하드웨어 및/또는 하드웨어 실행 소프트웨어를 포함한다.
장치(600)는, 제어기(218)를 포함하는 일 양상에서, 제 1 스테이지 스위치 제어 신호와 제 2 스테이지 스위치 제어 신호를 생성하기 위한 수단(602)을 포함하는 제 1 모듈을 포함한다.
장치(600)는 또한, 제 1 스테이지 스위치들(224) 중 하나 또는 그보다 많은 것을 포함하는 일 양상에서, 제 1 스테이지 스위치 제어 신호를 이용하여 안테나에 연결된 복수의 제 1 스테이지 스위치들을 스위칭하기 위한 수단(604)을 포함하는 제 2 모듈을 포함한다.
장치(600)는 또한, 제 2 스테이지 스위치들(226) 중 하나 또는 그 초과의 것을 포함하는 일 양상에서, 제 2 스테이지 스위치 제어 신호를 이용하여 복수의 제 1 스테이지 스위치들에 연결된 복수의 제 2 스테이지 스위치들을 스위칭하기 위한 수단(606)을 포함하는 제 3 모듈을 포함하며, 각각의 제 1 스테이지 스위치가 하나 또는 그보다 많은 제 2 스테이지 스위치들에 직렬로 연결되어 안테나에 연결된 복수의 스위칭가능한 신호 경로들을 형성한다.
당업자는 정보 및 신호들이 다양한 상이한 테크놀러지들 및 기술들 중 임의의 것을 이용하여 제시되거나 처리될 수 있다는 것을 이해할 것이다. 예를 들어, 상기 설명 전체에 걸쳐서 언급될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압, 전류, 전자기파들, 자기장 또는 자기 입자들, 광학 필드들 또는 광학 입자들 또는 이들의 임의의 조합으로 표현될 수 있다. 트랜지스터 타입들 및 테크놀러지들이 치환되거나, 재배열되거나 또는 동일한 결과들을 달성하기 위해서 다른 방식으로 수정될 수 있다는 것을 추가로 주목한다. 예를 들어, PMOS 트랜지스터들을 사용하는 것을 도시하는 회로들은 NMOS 트랜지스터들을 사용하는 것으로 수정될 수 있고 그 반대의 경우도 가능하다. 이와 같이, 본원에 개시된 증폭기들이 다양한 트랜지스터 타입들 및 테크놀러지들을 이용하여 실현될 수 있으며 도면들에 도시된 그러한 트랜지스터 타입들 및 테크놀러지들로 제한되지 않는다. 예를 들어, BJT, GaAs, MOSFET 또는 임의의 다른 트랜지스터 기술과 같은 트랜지스터 타입들이 사용될 수 있다.
당업자는, 본원에 개시된 구현들과 관련하여 설명된 다양한 예시적인 로지컬 블록들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 둘의 결합으로서 구현될 수 있다는 것을 추가로 인식할 것이다. 이러한 하드웨어와 소프트웨어의 상호교환가능성을 명확하게 예시하기 위해서 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들이 그 기능에 대하여 일반적으로 상술되었다. 이러한 기능이 하드웨어로서 또는 소프트웨어로서 구현되는지 여부는 특정 애플리케이션과 전체 시스템에 부과된 설계 제약들에 의존한다. 당업자는 각각의 특정 애플리케이션에 대해 다양한 방식들로 설명된 기능을 구현할 수 있지만, 이러한 구현 결정이 본 발명의 예시적인 실시형태들의 범위로부터 벗어나게 하려는 것으로 해석되지 않아야 한다.
본 명세서에 기재된 양상들과 관련하여 설명된 다양한 예시적인 로직들, 논리 블록들, 모듈들 및 회로들이 범용 프로세서, DSP(digital signal processor), ASIC(application specific integrated circuit), FPGA(field programmable gate array), 또는 다른 프로그래밍 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에 설명된 기능들을 수행하도록 설계된 이들의 임의의 결합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수 있다. 프로세서는 또한, 컴퓨팅 디바이스들의 결합, 예를 들어 DSP 및 마이크로프로세서의 결합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성으로서 구현될 수 있다.
본 명세서에 기재된 실시형태들과 관련하여 설명된 알고리즘 또는 방법의 단계들 및/또는 동작들은 직접적으로 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 결합으로 구현될 수 있다. 소프트웨어 모듈은 RAM(Random Access Memory), 플래쉬 메모리, ROM(Read Only Memory), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 레지스터들, 하드디스크, 착탈식(removable) 디스크, CD-ROM, 또는 업계에 공지된 임의의 다른 형태의 저장 매체에 상주할 수 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기록할 수 있도록 프로세서에 커플링될 수 있다. 대안으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수 있다. ASIC은 사용자 단말에 상주할 수 있다. 대안으로, 프로세서 및 저장 매체는 사용자 단말에서 이산 컴포넌트들로서 상주할 수 있다.
하나 또는 그보다 많은 예시적인 실시형태들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어 또는 이들의 임의의 결합으로 구현될 수 있다. 소프트웨어로 구현되면, 상기 기능들은 컴퓨터 판독가능한 매체 상에 하나 이상의 명령들 또는 코드로서 저장되거나 이들로서 전송될 수 있다. 컴퓨터 판독가능한 매체들은 비일시적 컴퓨터 저장 매체들, 및 일 장소에서 다른 장소로 컴퓨터 프로그램의 전달을 용이하게 하는 임의의 매체를 포함하는 통신 매체들 둘 모두를 포함한다. 비일시적 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체들일 수 있다. 한정이 아닌 예로서, 이러한 컴퓨터 판독가능한 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장소, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 저장 또는 전달하는데 사용될 수 있고, 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 연결수단(connection)은 컴퓨터 판독가능한 매체로 적절히 지칭될 수 있다. 예를 들어, 소프트웨어가 웹사이트, 서버, 또는 다른 원격 소스로부터 동축 케이블, 광섬유 케이블, 트위스티드 페어(twisted pair), DSL(digital subscriber line), 또는 (적외선, 라디오, 및 마이크로웨이브와 같은) 무선 기술들을 이용하여 전송되는 경우, 동축 케이블, 광섬유 케이블, 트위스티드 페어, DSL, 또는 (적외선, 라디오, 및 마이크로웨이브와 같은) 무선 기술들이 매체의 정의에 포함된다. 본 명세서에서 사용되는 바와 같은 디스크(disk 및 disc)는 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광 디스크(disc), DVD(digital versatile disc), 플로피 디스크(disk), 및 블루-레이 디스크(disc)를 포함하며, 여기서 디스크(disk)들은 통상적으로 데이터를 자기적으로 재생하지만, 디스크(disc)들은 레이저들을 이용하여 광학적으로 데이터를 재생한다. 위의 것의 결합들 또한 컴퓨터 판독가능한 매체들의 범위 내에 포함되어야 한다.
개시된 예시적인 실시형태들의 설명은, 당업자가 본 발명을 제조하거나 사용할 수 있게 하도록 제공된다. 이러한 예시적인 실시형태들에 대한 다양한 수정이 당업자에게 자명할 것이고, 본원에 정의된 일반 원리들은 본 발명의 사상 또는 범위로부터 벗어나지 않고 다른 구현들에 적용될 수 있다. 이와 같이, 본 발명은 본원에 설명된 예시적인 실시형태들로 제한되도록 의도되지 않고 본원에 개시된 원리들 및 신규한 특징들과 부합하는 최광의 범위를 따른다.

Claims (17)

  1. 장치로서,
    안테나에 연결된 복수의 제 1 스테이지 스위치들; 및
    상기 복수의 제 1 스테이지 스위치들에 연결된 복수의 제 2 스테이지 스위치들 ― 각각의 제 1 스테이지 스위치가 하나 또는 그보다 많은 제 2 스테이지 스위치들에 직렬로 연결되어 상기 안테나에 연결된 복수의 스위칭가능한 신호 경로들을 형성함 ― 을 포함하고,
    상기 복수의 스위칭가능한 신호 경로들은, 선택된 제 2 스테이지 스위치를 포함하는 적어도 하나의 저 전력 신호 경로를 갖고, 상기 선택된 제 2 스테이지 스위치는 상기 선택된 제 2 스테이지 스위치에 연결되는 선택된 제 1 스테이지 스위치보다 더 낮은 브레이크다운 전압을 갖는, 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 복수의 스위칭가능한 신호 경로들은, 각각 하나 또는 그보다 많은 커패시턴스 값들을 갖는 하나 또는 그보다 많은 연결되지 않은(unconnected) 신호 경로들을 포함하고, 상기 하나 또는 그보다 많은 커패시턴스 값들이 컴바인(combine)되어 상기 장치의 총 오프-상태 커패시턴스를 형성하는, 장치.
  4. 제 1 항에 있어서,
    상기 제 1 스테이지 스위치들과 상기 제 2 스테이지 스위치들에 결합된 스위치 제어 신호들을 생성하도록 구성된 제어기를 더 포함하고,
    상기 스위치 제어 신호들은 상기 제 1 스테이지 스위치들과 상기 제 2 스테이지 스위치들 중 임의의 스위치를 오픈하거나 클로즈하여, 선택된 스위칭가능한 신호 경로들을 인에이블하거나 디스에이블하도록 구성되는, 장치.
  5. 제 4 항에 있어서,
    상기 제어기는 수신된 안테나 제어 신호로부터 상기 스위치 제어 신호들을 생성하도록 구성되는, 장치.
  6. 제 1 항에 있어서,
    상기 제 1 스테이지 스위치들 및 상기 제 2 스테이지 스위치들은, PMOS 및 NMOS 트랜지스터들을 포함하는 세트로부터 선택된 하나 또는 그보다 많은 트랜지스터들을 포함하는 통합 스위치들로서 구성되는, 장치.
  7. 제 1 항에 있어서,
    상기 복수의 제 1 스테이지 스위치들은, 각각 2개의 제 2 스테이지 스위치 그룹들에 직렬로 연결되는 2개의 제 1 스테이지 스위치들을 포함하고, 각각의 제 2 스테이지 스위치 그룹은 상기 제 2 스테이지 스위치들의 선택된 부분을 갖는, 장치.
  8. 제 1 항에 있어서,
    상기 장치의 총 오프-상태 커패시턴스는 상기 장치의 복수의 스위치 브랜치들과 연관된 커패시턴스 값들의 병렬 커패시턴스 조합으로부터 결정되고, 각각의 스위치 브랜치는 하나 또는 그보다 많은 제 2 스테이지 스위치들에 직렬로 연결된 선택된 제 1 스테이지 스위치를 갖는, 장치.
  9. 방법으로서,
    제 1 스테이지 스위치 제어 신호 및 제 2 스테이지 스위치 제어 신호를 생성하는 단계;
    상기 제 1 스테이지 스위치 제어 신호를 이용하여, 안테나에 연결된 복수의 제 1 스테이지 스위치들을 스위칭하는 단계; 및
    상기 제 2 스테이지 스위치 제어 신호를 이용하여, 상기 복수의 제 1 스테이지 스위치들에 연결된 복수의 제 2 스테이지 스위치들을 스위칭하는 단계 ― 각각의 제 1 스테이지 스위치가 하나 또는 그보다 많은 제 2 스테이지 스위치들에 직렬로 연결되어 상기 안테나에 연결된 복수의 스위칭가능한 신호 경로들을 형성함 ― 를 포함하고,
    상기 복수의 제 1 스테이지 스위치들 및 상기 복수의 제 2 스테이지 스위치들을 스위칭하는 것은, 선택된 제 2 스테이지 스위치를 포함하는 적어도 하나의 저 전력 신호 경로를 인에이블하기 위해 상기 복수의 제 1 스테이지 스위치들 및 상기 복수의 제 2 스테이지 스위치들을 스위칭하는 것을 포함하고, 상기 선택된 제 2 스테이지 스위치는 상기 선택된 제 2 스테이지 스위치에 연결되는 선택된 제 1 스테이지 스위치보다 더 낮은 브레이크다운 전압을 갖는, 방법.
  10. 제 9 항에 있어서,
    상기 생성하는 단계는 안테나 제어 신호로부터 상기 제 1 스테이지 스위치 제어 신호 및 상기 제 2 스테이지 스위치 제어 신호를 생성하는 단계를 포함하는, 방법.
  11. 삭제
  12. 제 9 항에 있어서,
    각각 하나 또는 그보다 많은 커패시턴스 값들을 갖는 하나 또는 그보다 많은 연결되지 않은 신호 경로들을 형성하기 위해 상기 복수의 제 1 스테이지 스위치들 및 상기 복수의 제 2 스테이지 스위치들을 스위칭하는 단계를 더 포함하고, 상기 하나 또는 그보다 많은 커패시턴스 값들이 컴바인되어 상기 복수의 제 1 스테이지 스위치들 및 상기 복수의 제 2 스테이지 스위치들과 연관된 총 오프-상태 커패시턴스를 형성하는, 방법.
  13. 장치로서,
    제 1 스테이지 스위치 제어 신호 및 제 2 스테이지 스위치 제어 신호를 생성하기 위한 수단;
    상기 제 1 스테이지 스위치 제어 신호를 이용하여, 안테나에 연결된 복수의 제 1 스테이지 스위치들을 스위칭하기 위한 수단; 및
    상기 제 2 스테이지 스위치 제어 신호를 이용하여, 상기 복수의 제 1 스테이지 스위치들에 연결된 복수의 제 2 스테이지 스위치들을 스위칭하기 위한 수단 ― 각각의 제 1 스테이지 스위치가 하나 또는 그보다 많은 제 2 스테이지 스위치들에 직렬로 연결되어 상기 안테나에 연결된 복수의 스위칭가능한 신호 경로들을 형성함 ― 을 포함하고,
    상기 복수의 제 1 스테이지 스위치들 및 상기 복수의 제 2 스테이지 스위치들을 스위칭하는 것은, 선택된 제 2 스테이지 스위치를 포함하는 적어도 하나의 저 전력 신호 경로를 인에이블하기 위해 상기 복수의 제 1 스테이지 스위치들 및 상기 복수의 제 2 스테이지 스위치들을 스위칭하는 것을 포함하고, 상기 선택된 제 2 스테이지 스위치는 상기 선택된 제 2 스테이지 스위치에 연결되는 선택된 제 1 스테이지 스위치보다 더 낮은 브레이크다운 전압을 갖는, 장치.
  14. 제 13 항에 있어서,
    상기 생성하기 위한 수단은 안테나 제어 신호로부터 상기 제 1 스테이지 스위치 제어 신호 및 상기 제 2 스테이지 스위치 제어 신호를 생성하기 위한 수단을 포함하는, 장치.
  15. 삭제
  16. 제 13 항에 있어서,
    각각 하나 또는 그보다 많은 커패시턴스 값들을 갖는 하나 또는 그보다 많은 연결되지 않은 신호 경로들을 형성하기 위해 상기 복수의 제 1 스테이지 스위치들 및 제 상기 복수의 2 스테이지 스위치들을 스위칭하기 위한 수단을 더 포함하고, 상기 하나 또는 그보다 많은 커패시턴스 값들이 컴바인되어 상기 장치의 총 오프-상태 커패시턴스를 형성하는, 장치.
  17. 제 13 항에 있어서,
    상기 제 1 스테이지 스위치들 및 상기 제 2 스테이지 스위치들은, PMOS 및 NMOS 트랜지스터들을 포함하는 세트로부터 선택된 하나 또는 그보다 많은 트랜지스터들을 포함하는 통합 스위치들로서 구성되는, 장치.
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