TW201515191A - 場效電晶體堆疊之電壓補償 - Google Patents

場效電晶體堆疊之電壓補償 Download PDF

Info

Publication number
TW201515191A
TW201515191A TW103127146A TW103127146A TW201515191A TW 201515191 A TW201515191 A TW 201515191A TW 103127146 A TW103127146 A TW 103127146A TW 103127146 A TW103127146 A TW 103127146A TW 201515191 A TW201515191 A TW 201515191A
Authority
TW
Taiwan
Prior art keywords
fet
terminal
gate
fets
switching
Prior art date
Application number
TW103127146A
Other languages
English (en)
Other versions
TWI652797B (zh
Inventor
俞 朱
大衛 史考特 懷特菲爾德
安伯瑞許 羅伊
谷拉伍美 亞立山卓 伯林
Original Assignee
西凱渥資訊處理科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 西凱渥資訊處理科技公司 filed Critical 西凱渥資訊處理科技公司
Publication of TW201515191A publication Critical patent/TW201515191A/zh
Application granted granted Critical
Publication of TWI652797B publication Critical patent/TWI652797B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Electronic Switches (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Power Conversion In General (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本發明提供場效電晶體(FET)堆疊電壓補償。在一些實施例中，一開關裝置可包括一第一端子及一第二端子，及串聯連接於該第一端子與該第二端子之間的複數個開關元件。每一開關元件具有經組態以在該等所連接之開關元件之間產生一所要電壓降概況的一參數。此一所要電壓降概況可藉由具有可變尺寸的一堆疊中的一些或全部FET達成，該等可變尺寸諸如可變閘極寬度或與閘極相關聯的指叉之可變數目。

Description

場效電晶體堆疊之電壓補償 對相關申請案之交叉參考
本申請案主張2013年8月7日申請的標題為「FIELD-EFFECT TRANSISTOR STACK VOLTAGE COMPENSATION」之美國臨時申請案第61/863,043號的優先權，該申請案之揭示內容的全文特此以引用方式明確地併入。
本發明大體係關於基於諸如場效電晶體(FET)之開關元件堆疊的射頻(RF)開關。
在一些射頻(RF)應用中，一RF開關可包括配置成堆疊組態之複數個開關元件，諸如場效電晶體(FET)。此堆疊組態可促進(例如)由RF開關對功率之處置。通常，具有較高FET堆疊高度之RF開關可處置較高功率。
根據一些實施，本發明係關於一種包括一第一端子及一第二端子之開關裝置。該開關裝置進一步包括串聯連接於該第一端子與該第二端子之間的複數個開關元件。每一開關元件具有經組態以在該等所連接之開關元件之間產生一所要電壓降概況的一參數。
在一些實施例中，該複數個開關元件中之每一者可包括一二極 體。在此等實施例中，該參數可包括一接面面積。該參數亦可包括產生該開關元件之該二極體的若干並列二極體。
在一些實施例中，該複數個開關元件中之每一者可包括一場效電晶體(FET)，該場效電晶體具有一作用區及形成於該作用區上之一源極接點、一汲極接點及一閘極。該FET可為(例如)一金屬氧化物半導體FET(MOSFET)。該FET可實施為一絕緣體上矽(SOI)裝置。在一些實施例中，該參數可包括該閘極之一寬度。在一些實施例中，該參數可包括與該閘極相關聯之若干指叉。
在一些實施例中，該FET可實施為一指叉組態裝置，使得該閘極包括若干矩形閘極指叉。每一閘極指叉可實施於該源極接點之一矩形源極指叉與該汲極接點之一矩形汲極指叉之間。該閘極之寬度可為對應於該等閘極指叉與該作用區之間之一重疊的一尺寸。
在一些實施例中，在該等所連接之開關元件中，該所要電壓降概況可大致均一。在一些實施例中，該第一端子可為一輸入端子，且該第二端子可為一輸出端子。該開關裝置可為一射頻(RF)開關裝置。
在一些實施例中，該複數個開關元件可經組態以提供雙向功能性。該第一端子與該第二端子中之任一者可為一輸入端子，且另一端子可為一輸出端子。
在一些實施中，本發明係關於一種實施為場效電晶體(FET)之堆疊的射頻(RF)開關裝置。該堆疊包括串聯連接之複數個FET，其中每一FET具有一作用區，形成於該作用區上之一源極接點、形成於該作用區上之一汲極接點，及形成於該作用區上之一閘極。該堆疊進一步包括具有帶有各別可變尺寸之閘極的該等FET中之至少一些。
在一些實施例中，該等變化尺寸可經選擇以產生針對該等各別FET的一合乎要求之電壓降概況。該合乎要求之電壓降概況可包括與該等各別FET相關聯之電壓降的大致均一的分佈。
在一些實施例中，該等可變尺寸可包括該等各別閘極之可變寬度。該可變閘極寬度可在該等所連接之FET之第一末端與第二末端之間單調變化。該等所連接之FET之第一末端與第二末端可分別組態為一輸入與一輸出，且該可變閘極寬度可自該輸入至該輸出單調減小。
在一些實施例中，該等可變尺寸可包括與該等各別閘極相關聯的閘極指叉之可變數目。
在若干教示中，本發明係關於一種包括一半導體基板之半導體晶粒。該晶粒進一步包括形成於該半導體基板上之複數個場效電晶體(FET)，其中該等FET串聯連接。每一FET包括一作用區、形成於該作用區上之一源極接點、形成於該作用區上之一汲極接點，及形成於該作用區上之一閘極。該等FET中之至少一些具有帶有各別可變尺寸之閘極。
根據一些實施，本發明係關於一種射頻(RF)模組，其包括經組態以接收複數個組件之一封裝基板。該RF開關模組進一步包括安裝於該封裝基板上之一晶粒。該晶粒具有一開關電路，且該開關電路包括串聯連接之複數個場效電晶體(FET)。每一FET具有一作用區、形成於該作用區上之一源極接點、形成於該作用區上之一汲極接點，及形成於該作用區上之一閘極。該等FET中之至少一些具有帶有各別可變尺寸之閘極。
在一些實施中，本發明係關於一種無線裝置，其包括一傳輸器及與該傳輸器通信之一功率放大器。該功率放大器經組態以放大由該傳輸器產生之一RF信號。該無線裝置進一步包括經組態以傳輸該經放大之RF信號的一天線。該無線裝置進一步包括經組態以將該經放大之RF信號自該功率放大器投送至該天線的一開關電路。該開關電路包括串聯連接之複數個開關元件。每一開關元件具有經組態以在該等所連接之開關元件之間產生一所要電壓降概況的一參數。
在若干實施中，本發明係關於一種具有一堆疊組態之電子裝置。該裝置包括一第一端子及一第二端子。該裝置進一步包括串聯連接於該第一端子與該第二端子之間的複數個元件。每一元件具有一電容以在該等元件之間產生一所要電容值分佈。
在一些實施例中，該所要分佈可包括一實質上均一之分佈。在一些實施例中，該複數個元件中之每一者可包括一二極體。在一些實施例中，該複數個元件中之每一者可包括一場效電晶體(FET)，該場效電晶體具有一作用區及形成於該作用區上之一源極接點、一汲極接點及一閘極。每一FET之電容可基於該FET之該閘極之一寬度而進行選擇。每一FET之該電容可基於與該FET之該閘極相關聯之指叉的數目而進行選擇。該裝置可(例如)為一射頻(RF)開關裝置。
在一些實施例中，該複數個元件中之每一者可包括一微機電系統(MEMS)裝置。每一MEMS裝置之電容可基於與該MEMS裝置相關聯之一接觸面積而進行選擇。每一MEMS裝置之該電容可基於產生該MEMS裝置之並列MEMS裝置的數目而進行選擇。
出於概述本發明之目的，已在本文中描述本發明之某些態樣、優勢及新穎特徵。應理解，並非必須根據本發明之任一特定實施例達成所有此等優勢。因此，可以達成或最佳化如本文中所教示之一個優勢或一組優勢而不必達成如本文中可能教示或提出之其他優勢的方式實施或進行本發明。
100‧‧‧RF開關
102‧‧‧極
102a‧‧‧極
104‧‧‧投節點
104a‧‧‧第一投節點
104b‧‧‧第二投節點
110‧‧‧RF核心
112‧‧‧能量管理(EM)核心
120‧‧‧FET
120a‧‧‧第一電晶體
120b‧‧‧第二電晶體
122a‧‧‧FET
122b‧‧‧FET
140a‧‧‧第一開關支路區段
140b‧‧‧第二開關支路區段
142a‧‧‧第一分路支路
142b‧‧‧第二分路支路
144‧‧‧節點
146‧‧‧節點
150‧‧‧偏壓/耦接電路
150a‧‧‧閘極偏壓/耦接電路
150b‧‧‧源極/汲極耦接電路
150c‧‧‧本體偏壓/耦接電路
300a-300j‧‧‧FET
302a‧‧‧作用區
302b‧‧‧作用區
304a‧‧‧閘極指叉
304b‧‧‧閘極指叉
400‧‧‧堆疊
800‧‧‧晶粒
800a‧‧‧第一晶粒
800b‧‧‧第二晶粒
810‧‧‧模組
812‧‧‧封裝基板
814‧‧‧接觸墊
816‧‧‧連接焊線
818‧‧‧接觸墊
822‧‧‧表面黏著式裝置(SMD)
830‧‧‧包覆成型結構
832‧‧‧連接路徑
834‧‧‧外部連接接觸墊
836‧‧‧接地連接接觸墊
900‧‧‧無線裝置
902‧‧‧使用者介面
904‧‧‧記憶體
906‧‧‧功率管理組件
910‧‧‧基頻子系統
914‧‧‧收發器
916‧‧‧功率放大器(PA)模組
920‧‧‧雙工器
924‧‧‧常用天線
D1‧‧‧汲極節點
D2‧‧‧汲極節點
G‧‧‧閘極節點
IN1‧‧‧第一輸入節點
IN2‧‧‧第二輸入節點
OUT1‧‧‧第一輸出接點
OUT2‧‧‧第二輸出節點
S1‧‧‧源極節點
S2‧‧‧源極節點
圖1描繪具有可變尺寸開關元件之一射頻(RF)開關。
圖2A展示在一些實施例中，圖1之開關元件可包括可變尺寸場效電晶體(FET)。
圖2B展示在一些實施例中，圖1之開關元件可包括可變尺寸二極體。
圖2C展示在一些實施例中，圖1之開關元件可包括可變尺寸MEMS裝置。
圖3展示具有串聯電連接之複數個FET的一實例堆疊。
圖4展示圖3之實例堆疊的一電路表示。
圖5展示具有複數個FET之堆疊之一RF開關的實例。
圖6展示一實例RF開關，其中FET之尺寸變化可實施為不同閘極寬度。
圖7展示具有一大體恆定之閘極寬度Wg的10個FET之一實例堆疊。
圖8展示對照沿著堆疊之FET編號標繪圖7之FET中之每一者處的相對電壓降的模擬資料之實例。
圖9展示具有變化的閘極寬度Wg1-Wg10的10個FET之一實例堆疊。
圖10展示對照沿著堆疊之FET編號標繪圖9之FET中之每一者處的相對電壓降的模擬資料之實例。
圖11展示尺寸變化可實施為不同數目之閘極指叉的另一實例FET堆疊。
圖12A展示在一些實施例中，具有如本文中描述之一或多個特徵的堆疊可經組態以使得一輸入信號較佳於該堆疊之一末端上進行接收。
圖12B展示在一些實施例中，具有如本文中描述之一或多個特徵的堆疊可經組態以使得一輸入信號可於該堆疊之另一末端上進行接收。
圖13展示實施於變化的閘極寬度之內容脈絡中的具有圖12B之功能性的實例堆疊。
圖14展示實施於變化之閘極指叉數目之內容脈絡中的具有圖12B 之功能性的實例堆疊。
圖15展示在一些實施例中，具有如本文中描述之一或多個特徵的堆疊可實施為串聯電連接之N個元件，其中第i個元件具有電容C(i)。
圖16展示在一些實施例中，圖12之堆疊可經組態以產生元件之合乎要求的電容概況，諸如(例如)大致均一的元件電容值。
圖17描繪經組態以在一或多個極與一或多個投(throw)之間切換一或多個信號的RF開關。
圖18展示在一些實施例中，圖14之RF開關可包括一RF核心及一能量管理(EM)核心。
圖19展示實施為實例SPDT(單極雙投)組態的圖15之RF核心的更詳細實例組態。
圖20展示對於與兩投中之每一者相關聯的串聯支路及分路支路中之每一者的FET之堆疊實施圖19之SPDT組態的一實例。
圖21展示具有如本文中描述之一或多個特徵的FET可由經組態以提供偏壓及/或耦接功能性的一電路控制。
圖22展示可如何實施一或多個FET之不同部分之偏壓及/或耦接的實例。
圖23A及圖23B展示實施於絕緣體上矽(SOI)上的實例基於指叉之FET裝置的平面圖及側視圖。
圖24A及圖24B展示實施於SOI上的實例多指叉FET裝置的平面圖及側視圖。
圖25A至圖25D展示本發明之一或多個特徵可如何實施於一或多個半導體晶粒上的非限制性實例。
圖26A及圖26B展示具有本文中描述之一或多個特徵的一或多個晶粒可實施於一封裝模組中。
圖27展示可實施於諸如圖26A及圖26B之實例的模組中之實例開關組態的示意圖。
圖28描繪具有本文中描述之一或多個有利特徵的實例無線裝置。
本文中所提供之標題(若存在)僅為方便起見且未必影響所主張之發明的範疇或含義。
在一些射頻(RF)應用中，一RF開關可包括配置成堆疊組態之複數個開關元件，諸如場效電晶體(FET)。此堆疊組態可促進(例如)對功率之適當處置。舉例而言，較高FET堆疊高度可在(例如)失配條件下耐受較高功率。利用此等RF開關之RF應用可包括(例如)天線調諧或涉及被動組件之一些其他開關應用(例如，在匹配網路中)。
FET堆疊之元件可在其斷開或閉合狀態中分別產生其本徵被動電容或電阻行為，且此等行為通常隨著變化的輸入功率而維持得相對很好。然而，FET堆疊上的不均勻電壓分佈可導致不合要求的影響，諸如開關之諧波尖峰、壓縮點降級及/或互調變失真(IMD)。此等影響可顯示於利用絕緣體上矽(SOI)技術之開關設計中。舉例而言，FET堆疊與接地之間的耦接可導致該堆疊內自功率輸入側至輸出側的RF電流之減少。堆疊中之每一FET內的此不均勻電流通常導致該堆疊中之FET兩端的不均勻電壓降。此不均勻電流亦可導致堆疊本身的功率電壓處置能力降低，其中處置最大電壓之個別FET在某一電壓位準下崩潰。
本文中描述可經實施以減少FET堆疊兩端之此不均勻電壓分佈的裝置及方法。儘管描述於FET堆疊之內容脈絡中，但應理解，本發明之一或多個特徵亦可實施於利用其他類型之開關元件的開關堆疊中。舉例而言，具有二極體或微機電系統(MEMS)裝置(例如，MEMS電容 器或MEMS開關)作為開關元件的開關堆疊亦可受益於如本文中描述之一或多個特徵的實施。
圖1示意性地展示具有可變尺寸開關元件(總稱為200)的RF開關100。出於描述之目的，應理解，該等開關元件中之一些或全部可具有不同尺寸。亦應理解，可變尺寸及可變幾何形狀可在本文中之描述中互換使用。此可變尺寸/可變幾何形狀可包括(例如)與開關元件相關聯之一或多個部分的不同大小、不同形狀、不同組態或其一些組合。在一些實施中，與開關元件相關聯之此等一或多個部分可包括開關元件固有的一或多個部分(或其一些組合)。在此等實施中，由於額外外部組件並不必要，因此可見，由開關元件之固有部分的此等可變尺寸所提供的有利特徵可為有益的。
圖2A至圖2C展示具有本發明之一或多個特徵之開關元件200的非限制性實例。圖2A展示在一些實施例中，開關元件或堆疊元件200可包括可變尺寸場效電晶體(FET)210。出於描述之目的，應理解，此等FET可包括(例如)諸如SOI MOSFET之金屬氧化物半導體FET(MOSFET)。亦應理解，如本文中描述之FET可實施於其他處理技術中，包括(但不限於)HEMT、SOI、矽藍寶石(SOS)及CMOS技術。
圖2B展示在一些實施例中，開關元件或堆疊元件200可包括可變尺寸二極體220。出於描述之目的，經理解，此等二極體可包括(例如)基於FET之二極體。
圖2C展示在一些實施例中，開關元件或堆疊元件200可包括可變尺寸MEMS裝置230。出於描述之目的，應理解，此等MEMS裝置可包括(例如)MEMS電容器或利用如本文中描述之類似金屬佈線佈局的其他MEMS裝置。在MEMS電容器之實例內容脈絡中，此等電容器可用於(例如)高功率變容器裝置中的電容器堆疊中。
圖3展示具有串聯電連接之複數個FET的實例堆疊210。儘管展示 兩個實例FET(300a、300b)，但應理解，此堆疊可包括其他數目之FET。在該實例中，第一實例FET 300a展示為包括具有長度L1及寬度Wg1之尺寸的作用區302a。儘管描述於矩形之實例內容脈絡中，但應理解，作用區之其他形狀亦係可能的。此外，應理解，儘管各種實例在本文中描述於指叉組態之內容脈絡中，但亦可實施源極、汲極及/或閘極之其他組態。
複數個源極接點(S1)及汲極接點(D1)展示為實施於指叉組態中，其中閘極指叉(304a，具有閘極長度g1)交錯於其間。在一些實施例中，源極接點及汲極接點(S1、D1)中之每一者可形成具有作用區302a的歐姆金屬接點，且閘極指叉304a中之每一者可包括經由閘極金屬層與作用區302a耦接的金屬接點。源極接點S1中之每一者可電連接至第一輸入節點In1，且汲極接點D1中之每一者可電連接至第一輸出接點Out1。應理解，S1及D1中之每一者可取決於給定佈局而為輸入或輸出。閘極304a中之每一者可電連接至閘極節點G。作為開關元件之此FET的操作(例如，藉由施加適當閘極信號而將其接通或斷開)可以已知方式實施。
第二實例FET 300b展示為包括具有長度L2及寬度Wg2之尺寸的作用區302b。複數個源極接點(S2)及汲極接點(D2)展示為實施於指叉組態中，其中閘極指叉(304b，具有閘極長度g2)交錯於其間。在一些實施例中，源極接點及汲極接點(S2、D2)中之每一者可形成具有作用區302b的歐姆金屬接點，且閘極指叉304b中之每一者可包括經由閘極金屬層與作用區302b耦接的金屬接點。源極接點S2中之每一者可電連接至第二輸入節點In2，且汲極接點D2中之每一者可電連接至第一輸出接點Out2。應理解，S2及D2中之每一者可取決於給定佈局而為輸入或輸出。閘極304b中之每一者可電連接至閘極節點G。作為開關元件之此FET的操作(例如，藉由施加適當閘極信號而將其接通或斷開) 可以已知方式實施。
在實例堆疊210中，第一FET 300a之輸出(Out1)可電連接至第二FET 300b之輸入(In2)。因此，第一FET 300a之輸入(In1)可充當堆疊210之輸入(IN)，且第二FET 300b之輸出(Out2)可充當堆疊210之輸出(OUT)。在一些實施例中，第一FET及第二FET 300a、300b之閘極節點可一起、獨立地及按其任何組合進行控制。
出於描述之目的，閘極寬度可包括相關聯於閘極與其對應作用區之間的重疊的一尺寸。因此，在圖3中所示之實例中，此第一FET 300b之閘極寬度可由Wg1表示，且第二FET 300b之閘極寬度由Wg2表示。
在一些實施例中，在一堆疊中之FET中的至少一些FET之間，諸如作用區長度(例如，L1、L2)、閘極寬度(例如，Wg1、Wg2)、閘極長度(例如，g1、g2)的實例FET參數中之一或多者可為不同的。在作用區長度之內容脈絡中，此FET參數之變化可由(例如)不同數目之源極-閘極-汲極單元、源極、汲極及/或閘極指叉之長度尺寸(在圖3中描繪之實例中係水平的)，或其任何組合來實施。本文中更詳細描述此等FET參數變化之非限制性實例。
圖4展示圖3之實例堆疊210的電路表示。更確切而言，第一FET 300a與第二FET 300b可串聯連接，以便產生堆疊210之輸入(IN)及輸出(OUT)。儘管描述於此輸入及輸出實例中，但應理解，在一些實施例中，FET 300a、300b中之每一者(因此，堆疊210)可在源極接點充當汲極接點的情況下逆向操作，且反之亦然。又，且如本文中所描述的，FET堆疊可包括兩個以上FET。
在一些實施例中，具有兩個或兩個以上FET之FET堆疊可實施為RF開關。圖5展示具有複數個FET(例如，N個此等FET 300a至300n)之堆疊210的RF開關100的實例。此開關可組態為單極單投(SPST)開 關。儘管描述於此實例之內容脈絡中，但應理解，堆疊210中之一或多者可實施於其他開關組態中。
在圖5之實例中，FET(300a至300n)中之每一者可由其各別閘極偏壓網路310及本體偏壓網路312控制。在一些實施中，此等控制操作可以已知方式執行。
如本文中所描述，諸如圖5之實例的RF開關可包括可變尺寸FET。圖6展示一實例RF開關100，其中此尺寸變化可實施為不同閘極寬度。在實例中，FET堆疊210展示為包括具有各別閘極寬度(Wg1-Wgn)的FET(300a-300n)。此等閘極寬度中之一些或全部可選擇為不同的，以便產生針對RF開關100的合乎要求之效能改良。本文中更詳細描述了此效能改良之一實例。
圖7展示具有大致為10μm之大體恆定閘極寬度Wg的10個FET之實例堆疊。圖7中之10個FET中的每一者具有100個閘極指叉。出於清楚性起見，未展示FET之間的電連接。
對於此等均一尺寸FET，圖8展示對照沿著堆疊之FET編號標繪FET中之每一者處的相對電壓降的模擬資料之實例。舉例而言，FET1兩端存在輸入電壓(在此實例中為5V)的約0.135之電壓降，FET2兩端存在輸入電壓的約0.118之電壓降等等。
在圖8中，可易於看出，沿著堆疊存在電壓降值之顯著不平衡。應理解，對於具有恆定閘極寬度之其他組態及架構，其電壓不平衡亦將接近於或類似於圖8之實例。此等電壓不平衡可能或可能不緊密地遵循圖8之實例，但一般傾向通常類似，其中第一FET(其功率係難免的)通常為具有最高電壓降之限制性因素。如本文中所描述，沿著堆疊的此不均勻電壓分佈可關於(例如)諧波尖峰、壓縮點及/或互調變失真(IMD)導致開關效能之降級。又，在較高功率位準處，第一FET可在其他FET之前崩潰，由此限制開關之總體效能。
進一步指出，此不均勻電壓分佈可影響堆疊之崩潰電壓效能。舉例而言，假設5V輸入電壓被提供至具有10個FET之堆疊的輸入，且每一FET兩端的彼電壓降係實質上恆定的(例如，輸入電壓0.1，或0.5V，對於10 FET實例)，以使得堆疊內不存在電壓不平衡。又，假定每一FET能夠在無崩潰的情況下處置至少實例5V。由於每一FET可處置5V，且由於不存在電壓不平衡，因此可預期作為整體之實例堆疊可處置10乘5V，或50V。
在具有不均勻電壓分佈之堆疊中，可預期具有最高相對電壓降之FET將首先在輸入電壓增大時崩潰，由此產生堆疊內的弱連結。在圖8之實例中，此弱連結為具有大致0.135之最高相對電壓降值的第一FET。因此，圖7及圖8之實例堆疊的經降級崩潰電壓Vb可藉由將具有最高相對電壓降值(0.135)之輸入電壓(例如，5V)按比例縮放為5/0.135，或大致37V而進行估計。相比於前述針對恆定電壓降(FET之間)的50V實例，37V為圖7及圖8之實例堆疊的電壓處置能力的顯著降低。
圖9展示具有各別閘極寬度為Wg1-Wg10之10個FET(300a-300j)的實例堆疊210。閘極寬度Wg1-Wg10之實例值列於表1中。圖9中之10個FET(300a-300j)中的每一者具有100個閘極指叉。出於清楚性起見，未展示FET之間的電連接。
對於此等可變尺寸FET，圖10展示對照沿著堆疊之FET編號標繪FET中之每一者處的相對電壓降的模擬資料之實例。舉例而言，FET1兩端存在輸入電壓(例如，5V)的約0.103之電壓降，FET2兩端存在輸入電壓的約0.101之電壓降等等。相比與圖7及圖8相關聯之實例電壓分佈(亦展示於圖10中)，電壓不平衡急劇降低，以使得產生一大體均勻的電壓分佈。沿著堆疊的此均勻電壓分佈可導致關於(例如)諧波尖峰、壓縮點及/或互調變失真(IMD)的開關效能之改良。
進一步指出，在均勻電壓分佈中，最高值為大致0.103的輸入電壓(在第一FET兩端)。因此，且如參考圖8所描述，圖9之實例堆疊的崩潰電壓可藉由按比例縮放輸入電壓(例如，5V)而進行估計，其中弱連結具有最高相對電壓降(例如，針對第一FET為0.103)。可見此估計合乎要求地產生值5/0.103或大致48V，其極接近於對不具有電壓不平衡之理想組態的估計。亦應理解，在不同周邊組態中，此等電壓值可改變；但仍可獲得相對均勻分佈之電壓概況。
圖11展示尺寸變化可實施為不同數目之閘極指叉的另一實例FET堆疊210。實例堆疊210包括具有大致10μm之均一閘極寬度的10個FET(300a-300j)。FET中的閘極指叉之不同數目展示為FET之不同長度(在圖11中，FET之水平尺寸)。
在一些實施例中，閘極指叉Ng1-Ng10之數目的值可基於正被補償之電壓分佈概況而進行選擇。舉例而言，假設給定堆疊具有類似於圖8之實例的電壓分佈概況。諸如圖11之實例的修正堆疊可具有經選擇以補償給定堆疊之不均勻分佈的所選擇之FET參數(例如，閘極指叉的數目)的值(例如，圖8)。在圖9之實例中，且參考表1之實例值，可見閘極寬度參數之變化可補償圖8之實例堆疊的不均勻分佈。
對於圖9及圖11之實例，閘極寬度及指叉數目的圖可分別具有與(圖8的)正被補償之電壓分佈大體類似的量變曲線。更確切而言，所 有三個量變曲線在FET1處具有其最高值，在FET9處減小至最低值，且在FET10處稍微增大。應理解，可與或可不與正被補償之概況相關的其他FET參數概況亦係可能的。舉例而言，可存在一FET參數，對於該FET參數，其分佈具有與正被補償之實例電壓分佈相反的形狀。其他FET參數及/或分佈形狀亦係可能的。
在前述實例中，FET參數(例如，閘極寬度或指叉數目)之概況係描述於補償現有電壓分佈概況之內容脈絡中。此現有電壓分佈概況可產生自(例如)現有開關裝置之量測或模型化、新開關設計之模型化或其一些組合。應理解，在一些實施中，不必要求此現有電壓分佈概況(無論如何獲得)。舉例而言，本發明之一或多個特徵可實施為原始設計參數，而非用作補償或校正技術。
在本文中參考圖9及圖11描述之實例的內容脈絡中，變化參數(例如，閘極寬度及閘極指叉之數目)被描述為具有在一方向上針對一些或所有FET大體單調變化的梯度。然而，應理解，其他分級組態亦係可能的。舉例而言，分級方案可在開關元件處包括最大值或最小值(在堆疊之中間處或其附近)；且此分佈可或可不為對稱的。在另一實例中，分級方案中可存在一個以上局部極限值。在又一實例中，沿著堆疊可存在一或多個階躍函數分佈。
在一些實施例中，可實施一分級方案以便產生堆疊參數之所要分佈。舉例而言，分級方案可經組態以在堆疊中之開關元件兩端產生電壓降之大體均一的分佈。
圖12至圖14展示可如何實施不同分級方案以產生FET堆疊之不同方向功能性的實例。圖12A展示在一些實施例中，可變尺寸FET堆疊210可經組態以較佳在一端上具有輸入(IN)，且因此在另一端上具有輸出(OUT)。本文中參考圖9至圖11描述之FET堆疊210為輸入較佳位於其各別第一FET 300a(FET1)之一側上，從而適應第一FET中之高電 壓降的實例。
圖12B展示在一些實施例中，具有如本文中描述之一或多個特徵的可變尺寸FET堆疊210可組態為雙向的。此堆疊210可在輸入信號被提供於堆疊210之任一側上時受益於如本文中描述之電壓補償屬性。圖13在可變閘極寬度之內容脈絡中展示此雙向堆疊之實例。圖14在閘極指叉之數目之內容脈絡中展示此雙向堆疊之實例。應理解，可變尺寸FET堆疊中之雙向功能性亦可實施有其他變化。
參看圖13之實例，可變尺寸FET堆疊210展示為包括10個FET 300a-300j(FET1-FET10)。兩個末端FET(FET1、FET10)中之每一者展示為具有閘極寬度Wg1。緊鄰末端的第二FET(FET2、FET9)中之每一者展示為具有閘極寬度Wg2。類似地，自其各別末端起的第三(FET3、FET8)、第四(FET4、FET7)及第五(FET5、FET6)FET展示為分別具有閘極寬度Wg3、Wg4及Wg5。在圖13之實例中，閘極寬度可經選擇而使得Wg1>Wg2>Wg3>Wg4>Wg5。因此，每一半FET堆疊上的FET之閘極寬度的連續降低有利地允許彼一半FET上的電壓降概況如本文中所描述般進行補償。
在圖13之實例中，10個實例FET被描繪為具有對稱閘極寬度概況，其中最高閘極寬度值被提供至末端FET，且最低值被提供至中間FET。然而，應理解，雙向功能性亦可實施於非對稱概況中。
參看圖14之實例，可變尺寸FET堆疊210展示為包括10個FET 300a-300j(FET1-FET10)。兩個末端FET(FET1、FET10)中之每一者展示為具有Ng1個閘極指叉。緊鄰末端的第二FET(FET2、FET9)中之每一者展示為具有Ng2個閘極指叉。類似地，自其各別末端起的第三(FET3、FET8)、第四(FET4、FET7)及第五(FET5、FET6)FET展示為分別具有Ng3、Ng4及Ng5個閘極指叉。在圖14之實例中，閘極指叉之數目可經選擇使得Ng1>Ng2>Ng3>Ng4>Ng5。因此，每一半FET 堆疊上的FET之閘極指叉數目的連續降低有利地允許彼一半FET上的電壓降概況如本文中所描述般進行補償。
在圖14之實例中，10個實例FET被描繪為具有閘極指叉之數目的對稱概況，其中最高閘極指叉之數目被提供至末端FET，且最低值被提供至中間FET。然而，應理解，雙向功能性亦可實施於非對稱概況中。
如本文中所描述的，開關元件之變化無需限於FET。舉例而言，二極體堆疊之變化可經實施以達成所要效能結果。在二極體之內容脈絡中，可關於(例如)開關元件的接面面積及/或並列二極體之多重性而實施此等變化。
在另一實例中，MEMS裝置(例如，MEMS電容器或MEMS開關)之堆疊的變化可經實施以達成所要效能結果。在此等裝置之內容脈絡中，可關於(例如)開關元件的接觸面積及/或並列裝置之多重性而實施變化。
圖15展示在一些實施例中，具有如本文中描述之一或多個特徵的堆疊400可實施為串聯電連接之N個元件。出於描述之目的，N可為大於1的整數。在實例堆疊中，給定元件(第i個元件)展示為具有電容C(i)。因此，元件1具有電容C(1)，元件2具有電容C(2)等。
圖16展示在一些實施例中，具有圖15之實例元件的堆疊400可經組態以便產生元件的電容值之合乎要求的概況。舉例而言，元件之電容值可大致相同，使得C(1) C(2)… C(N-1) C(N)。
在於電容之內容脈絡中表徵及調整圖9及圖11之閘極參數調整實例的前述實例中，每一FET可在與閘極之側向尺寸相關聯之電容方面進行表徵。若此電容組態近似為平行板電容器，則電容可與閘極之側向面積成比例，且對應電壓可與閘極之側向面積成反比。因此，閘極寬度之減小(圖9)導致側向面積之減小，且因此導致電容表示之電壓 的增大。類似地，閘極指叉計數之減小(圖11)導致側向面積之減小，且因此導致電容表示之電壓的增大。因此，給定電壓分佈(例如，圖8)可藉由調整與元件(例如，FET)相關聯之電容來加以補償。
圖17至圖22展示可實施本發明之一或多個特徵的開關應用程式之非限制性實例。圖23及圖24展示本發明之一或多個特徵可實施於(例如)SOI裝置中的實例。圖25至圖28展示可如何將本發明之一或多個特徵實施於不同產品中的實例。
開關裝置之實例組件：
圖17示意性地展示經組態以在一或多個極102與一或多個投104之間切換一或多個信號的射頻(RF)開關100。在一些實施例中，此開關可係基於諸如絕緣體上矽(SOI)FET之一或多個場效電晶體(FET)。當一特定極被連接至一特定投時，此路徑常常被稱為接近或處於接通狀態。當並未連接一極與一投之間的給定路徑時，此路徑常常被稱為被開路或處於斷開狀態中。
圖18展示在一些實施中，圖17之RF開關100可包括一RF核心110及一能量管理(EM)核心112。RF核心110可經組態以在第一埠與第二埠之間投送RF信號。在圖18中展示之實例單極雙投(SPDT)組態中，此等第一埠及第二埠可包括極102a及第一投104a，或極102a及第二投104b。
在一些實施例中，EM核心112可經組態以(例如)將電壓控制信號供應至RF核心。EM核心112可經進一步組態以向RF開關100提供邏輯解碼及/或電力供應調節能力。
在一些實施例中，RF核心110可包括一或多個極及一或多個投以允許RF信號在開關100之一或多個輸入與一或多個輸出之間通過。舉例而言，RF核心110可包括如圖18中所示的單極雙投(SPDT或SP2T)組態。
在實例SPDT內容脈絡中，圖19展示RF核心110之一更詳細實例組態。RF核心110展示為包括一單極102a，其經由第一電晶體(例如，FET)120a及第二電晶體120b耦接至第一投節點104a及第二投節點104b。第一投節點104a展示為經由FET 122a耦接至RF接地，以向節點104a提供分路能力。類似地，第二投節點104b展示為經由FET 122b耦接至RF接地，以向節點104b提供分路能力。
在實例操作中，當RF核心110處於RF信號正通過極102a與第一投104a之間的狀態中時，極102a與第一投節點104a之間的FET 120a可處於接通狀態中，且極102a與第二投節點104b之間的FET 120b可處於斷開狀態中。對於分路FET 122a、122b，分路FET 122a可處於斷開狀態中，使得RF信號並未在自極102a行進至第一投節點104a時被分路至接地。與第二投節點104b相關聯之分路FET 122b可處於接通狀態中，使得經由第二投節點104b到達RF核心110的任何RF信號或雜訊被分路至接地，以便降低極至第一投操作的不合要求之干擾影響。
儘管前述實例在單極雙投組態之內容脈絡中進行描述，但應理解，RF核心可組態有其他數目之極及投。舉例而言，可存在一個以上極，且投之數目可小於或大於實例數目二。
在圖19之實例中，極102a與兩個投節點104a、104b之間的電晶體被描繪為單一電晶體。在一些實施中，極與投之間的此等開關功能性可由開關支路區段提供，其中每一開關支路區段包括諸如FET之複數個電晶體。
具有此等開關支路區段之RF核心的實例RF核心組態130展示於圖20中。在該實例中，極102a與第一投節點104a展示為經由第一開關支路區段140a而耦接。類似地，極102a與第二投節點104b展示為經由第二開關支路區段140b而耦接。第一投節點104a展示為能夠經由第一分路支路區段142a而被分路至RF接地。類似地，第二投節點104b展示 為能夠經由第二分路支路區段142b而被分路至RF接地。
在實例操作中，當RF核心130處於RF信號正通過極102a與第一投節點104a之間的狀態中時，第一開關支路區段140a中的所有FET可處於接通狀態中，且第二開關支路區段104b中的所有FET可處於斷開狀態中。第一投節點104a之第一分路支路142a可具有處於斷開狀態中之其所有FET，使得RF信號未在自極102a行進至第一投節點104a時被分路至接地。與第二投節點104b相關聯之第二分路支路142b中的所有FET可處於接通狀態中，使得經由第二投節點104b到達RF核心130的任何RF信號或雜訊被分路至接地，以便降低極至第一投操作的不合要求之干擾影響。
又，儘管描述於SP2T組態之內容脈絡中，但應理解，亦可實施具有其他數目之極及投的RF核心。
在一些實施中，開關支路區段(例如，140a、140b、142a、142b)可包括諸如FET之一或多個半導體電晶體。在一些實施例中，FET可能夠處於第一狀態或第二狀態中，且可包括閘極、汲極、源極及本體(有時亦被稱為基板)。在一些實施例中，FET可包括金屬氧化物半導體場效電晶體(MOSFET)。在一些實施例中，一或多個FET可經串聯連接而形成第一末端及第二末端，從而可在FET處於第一狀態(例如，接通狀態)中時在第一末端與第二末端之間投送RF信號。
本發明之至少一些內容與如何控制一FET或一組FET以用合乎要求之方式提供開關功能性有關。圖21示意性地展示在一些實施中，可由經組態以偏壓及/或耦接FET 120之一或多個部分的電路150促進對FET 120之此控制。在一些實施例中，此電路150可包括經組態以偏壓及/或耦接FET 120之閘極、偏壓及/或耦接FET 120之本體及/或耦接FET 120之源極/汲極的一或多個電路。
參考圖22描述一或多個FET之不同部分如何進行此偏壓及/或耦 接的示意性實例。在圖22中，節點144、146之間的開關支路區段140(可例如為圖20之實例的實例開關支路區段140a、140b、142a、142b中的一者)展示為包括複數個FET 120。此等FET之操作可由閘極偏壓/耦接電路150a及本體偏壓/耦接電路150c及/或源極/汲極耦接電路150b控制及/或促進。
閘極偏壓/耦接電路
在圖22中所示之實例中，每一FET 120之閘極可連接至閘極偏壓/耦接電路150a，以接收閘極偏壓信號及/或將閘極耦接至FET 120之另一部分或開關支路140。在一些實施中，閘極偏壓/耦接電路150a之設計或特徵可改良開關支路140的效能。此等效能改良可包括(但不限於)裝置插入損耗、隔離效能、功率處置能力及/或開關裝置線性。
本體偏壓/耦接電路
如圖22中所示，每一FET 120之本體可連接至本體偏壓/耦接電路150c，以接收本體偏壓信號及/或將本體耦接至FET 120之另一部分或開關支路140。在一些實施中，本體偏壓/耦接電路150c之設計或特徵可改良開關支路140的效能。此等效能改良可包括(但不限於)裝置插入損耗、隔離效能、功率處置能力及/或開關裝置線性。
源極/汲極耦接電路
如圖22中所示，每一FET 120之源極/汲極可連接至耦接電路150b，以將源極/汲極耦接至FET 120之另一部分或開關支路140。在一些實施中，耦接電路150b之設計或特徵可改良開關支路140的效能。此等效能改良可包括(但不限於)裝置插入損耗、隔離效能、功率處置能力及/或開關裝置線性。
開關效能參數的實例： 插入損耗
開關裝置效能參數可包括插入損耗之量測。開關裝置插入損耗 可為對經由RF開關裝置投送之RF信號之衰減的量測。舉例而言，開關裝置之輸出埠處的RF信號之量值可小於開關裝置之輸入埠處的RF信號之量值。在一些實施例中，開關裝置可包括將寄生電容、電感、電阻或電導引入至裝置中從而促成增大開關裝置插入損耗的裝置組件。在一些實施例中，開關裝置插入損耗可量測為開關裝置之輸入埠處之RF信號的功率或電壓與輸出埠處之RF信號的功率或電壓之間的比例。減小之開關裝置插入損耗可為合乎要求的，以致能改良之RF信號傳輸。
隔離
開關裝置效能參數亦可包括隔離之量測。開關裝置隔離可為RF開關裝置之輸入埠與輸出埠之間的RF隔離之量測。在一些實施例中，該隔離可為在開關裝置處於輸入埠與輸出埠被電隔離之狀態中時(例如，在開關裝置處於斷開狀態中時)對開關裝置之RF隔離的量測。增大之開關裝置隔離可改良RF信號完整性。在某些實施例中，隔離之增大可改良無線通信裝置效能。
互調變失真
開關裝置效能參數可進一步包括互調變失真(IMD)效能之量測。互調變失真(IMD)可為RF開關裝置中之非線性的量測。
IMD可產生自混合在一起且產生並非為諧波頻率之頻率的兩個或兩個以上信號。舉例而言，假設兩個信號具有在頻率空間中彼此相對接近的基頻f1及f2(f2>f1)。此等信號之混合可導致在對應於兩個信號之基頻及諧波頻率之不同乘積的頻率下出現頻譜峰值。舉例而言，二階互調變失真(亦被稱為IMD2)通常被視為包括頻率f1+f2、f2-f1、2f1及2f2。三階IMD(亦被稱為IMD3)通常被視為包括2f1+f2、2f1-f2、f1+2f2、f1-2f2。可以類似方式形成高階乘積。
一般而言，隨著IMD階數增大，功率位準降低。因此，二階及三 階可為特別關注的不合要求之影響。在一些情形中，亦可關注諸如四階及五階之較高階。
在一些RF應用中，降低對RF系統內之干擾的敏感性可為合乎要求的。RF系統中之非線性可導致混附信號被引入至系統中。RF系統中之混附信號可導致系統內出現干擾且使藉由RF信號傳輸之資訊降級。具有增大非線性的RF系統可顯示出對干擾之增大敏感性。系統組件(例如開關裝置)中之非線性可促成混附信號至RF系統中之引入，由此促成總體RF系統線性及IMD效能的降級。
在一些實施例中，RF開關裝置可實施為包括無線通信系統之RF系統的一部分。系統之IMD效能可藉由增大系統組件之線性(諸如RF開關裝置之線性)而得以改良。在一些實施例中，無線通信系統可在多頻帶及/或多模式環境中操作。在於多頻帶及/或多模式環境中操作之無線通信系統中，互調變失真(IMD)效能之改良可為合乎要求的。在一些實施例中，開關裝置IMD效能之改良可改良在多模式及/或多頻帶環境中操作之無線通信系統的IMD效能。
經改良開關裝置IMD效能對於在各種無線通信標準中操作之無線通信裝置(例如對於在LTE通信標準中操作之無線通信裝置)而言可為合乎要求的。在一些RF應用中，改良在無線通信裝置中操作之開關裝置(致能資料與語音通信之同步傳輸)之線性可為合乎要求的。舉例而言，對於在LTE通信標準中操作且執行語音及資料通信(例如，SVLTE)之同步傳輸的無線通信裝置而言，開關裝置之經改良IMD效能可為合乎要求的。
高功率處置能力
在一些RF應用程式中，RF開關裝置在減少其他裝置效能參數之降級的同時於高功率下操作可為合乎要求的。在一些實施例中，RF開關裝置以經改良之互調變失真、插入損耗及/或隔離效能在高功率 下操作可為合乎要求的。
在一些實施例中，增大數目之電晶體可實施於開關裝置之開關支路區段中，以允許開關裝置之改良的功率處置能力。舉例而言，開關支路區段可包括串聯連接的增大數目之FET，增大FET堆疊高度，以致能高功率下的改良之裝置效能。然而，在一些實施例中，增大之FET堆疊高度可能使開關裝置插入損耗效能降級。
FET結構及製造過程技術之實例：
開關裝置可實施於晶粒上、晶粒下，或其某一組合。開關裝置亦可使用各種技術進行製造。在一些實施例中，RF開關裝置可使用矽或絕緣體上矽(SOI)技術進行製造。
如本文中所描述，RF開關裝置可使用絕緣體上矽(SOI)技術來實施。在一些實施例中，SOI技術可包括具有嵌入式電絕緣材料層(諸如矽裝置層下方的埋入式氧化物層)的半導體基板。舉例而言，SOI基板可包括嵌入於矽層之下的氧化物層。亦可使用此項技術中已知的其他絕緣材料。
使用SOI技術進行的諸如RF開關裝置之RF應用的實施可改良開關裝置效能。在一些實施例中，SOI技術可實現降低的功率消耗。在包括與無線通信裝置相關聯之彼等RF應用的RF應用中，降低之功率消耗可為合乎要求的。SOI技術可歸因於電晶體之降低的寄生電容及對矽基板之互連金屬化而實現裝置電路中降低的功率消耗。埋入式氧化物層之存在亦可降低接面電容或高電阻率基板之使用，從而實現降低的與基板有關之RF損耗。電絕緣SOI電晶體可促進堆疊，從而有助於減小晶片大小。
在一些SOI FET組態中，每一電晶體可組態為基於指叉的裝置，其中源極及汲極為矩形的(在平面圖中)，且閘極基板在源極及汲極之間延伸，類似於矩形指叉。圖23A及圖23B展示實施於SOI上的實例基 於指叉之FET裝置的平面圖及側視圖。如所示，本文中描述之FET裝置可包括p型FET或n型FET。因此，儘管一些FET裝置在本文中描述為p型裝置，但應理解，與此等p型裝置相關聯之各種概念亦可應用於n型裝置。
如圖23A及圖23B中所示，pMOSFET可包括形成於半導體基板上之絕緣體層。絕緣體層可由諸如二氧化矽或藍寶石之材料形成。n井展示為形成於該絕緣體中，使得暴露表面大體界定一矩形區域。源極(S)及汲極(D)展示為經p摻雜之區域，其暴露表面大體界定矩形。如所示，S/D區域可經組態而使得源極及汲極功能性係相反的。
圖23A及圖23B進一步展示閘極(G)可形成於n井上，從而定位於源極與汲極之間。實例閘極被描繪為具有沿著源極及汲極延伸的矩形。亦展示n型本體接點。矩形井、源極及汲極區域及本體接點之形成可藉由若干已知技術而達成。
圖24A及圖24B展示實施於SOI上之多個指叉FET裝置的實例的平面圖及側視圖。矩形n井、矩形經p摻雜區域、矩形閘極及n型本體接點之形成可以類似於參考圖23A及圖23B描述之彼等方式的方式而達成。
圖24A及圖24B之實例多指叉FET裝置可經組態而使得源極區域與源極節點電連接在一起，且汲極區域與汲極節點連接在一起。閘極亦可與閘極節點連接在一起。在此實例組態中，可經由閘極節點提供共同閘極偏壓信號以控制源極節點與汲極節點之間的電流流動。
在一些實施中，複數個前述多指叉FET裝置可串聯連接為一開關，以致能高功率RF信號之處置。每一FET裝置可劃分與所連接之FET處之功率消耗相關聯的總體電壓降。此等多指叉FET裝置之數目可基於(例如)開關之功率處置要求而進行選擇。
產品中之實施的實例：
本文中所描述的基於FET之開關電路之各種實例可以若干不同方式實施，且在不同產品層級下實施。一些此等產品實施係作為實例而進行描述。
半導體晶粒實施
圖25A至圖25D示意性地展示一或多個半導體晶粒上的此等實施之非限制性實例。圖25A展示在一些實施例中，具有如本文中描述之一或多個特徵的開關電路120及偏壓/耦接電路150可實施於一晶粒800上。圖25B展示在一些實施例中，至少一些偏壓/耦接電路150可實施於圖25A之晶粒800的外部。
圖25C展示在一些實施例中，具有如本文中描述之一或多個特徵的開關電路120可實施於第一晶粒800a上，且具有如本文中描述之一或多個特徵的偏壓/耦接電路150可實施於第二晶粒800b上。圖25D展示在一些實施例中，至少一些偏壓/耦接電路150可實施於圖25C之第一晶粒800a的外部。
封裝模組實施
在一些實施例中，具有本文中描述之一或多個特徵的一或多個晶粒可實施於一封裝模組中。此模組之實例展示於圖26A(平面圖)及圖26B(側視圖)中。儘管在開關電路及偏壓/耦接電路兩者位於同一晶粒上的內容脈絡中(例如，圖25A之實例組態)加以描述，但應理解，封裝模組可基於其他組態。
模組810展示為包括封裝基板812。此封裝基板可經組態以接收複數個組件，且可包括(例如)層壓基板。安裝於封裝基板812上之組件可包括一或多個晶粒。在所示之實例中，具有開關電路120及偏壓/耦接電路150之晶粒800展示為安裝於封裝基板812上。晶粒800可經由諸如連接焊線816之連接而電連接至模組之其他部分(且電連接至彼此，其中利用一個以上晶粒)。此等連接焊線可形成於接觸墊818(其 形成於晶粒800上)與接觸墊814(其形成於封裝基板812上)之間。在一些實施例中，一或多個表面黏著式裝置(SMD)822可安裝於封裝基板812上，以促進模組810的各種功能性。
在一些實施例中，封裝基板812可包括用於使各種組件彼此及/或與用於外部連接的接觸墊互連的電連接路徑。舉例而言，連接路徑832被描繪為互連實例SMD 822與晶粒800。在另一實例中，連接路徑832被描繪為將SMD 822與外部連接接觸墊834互連。在又一實例中，連接路徑832被描繪為將晶粒800與接地連接接觸墊836互連。
在一些實施例中，封裝基板812與安裝於其上之各種組件上方的空間可用包覆成型結構830填充。此包覆成型結構可提供若干合乎要求的功能性，包括保護組件及焊線不受外部元件傷害及更易於處置封裝模組810。
圖27展示可實施於參考圖26A及圖26B描述之模組810中的實例開關組態的示意圖。在該實例中，開關電路120被描繪為SP9T開關，其中極可連接至天線且投可連接至各種Rx及Tx路徑。此組態可促進(例如)無線裝置中之多模式多頻帶操作。
模組810可進一步包括用於接收功率(例如，供電電壓VDD)及控制信號的介面，以促進開關電路120及/或偏壓/耦接電路150之操作。在一些實施中，供電電壓及控制信號可經由偏壓/耦接電路150被施加至開關電路120。
無線裝置實施
在一些實施中，具有本文中描述之一或多個特徵的裝置及/或電路可包括在諸如無線裝置之RF裝置中。此裝置及/或電路可直接實施於無線裝置、如本文中描述之模組化形式，或其某一組合中。在一些實施例中，此無線裝置可包括(例如)蜂巢式電話、智慧型手機、具有或不具有電話功能性之手持型無線裝置、無線平板電腦等。
圖28示意性地描繪具有本文中描述之一或多個有利特徵的實例無線裝置900。在如本文中描述之各種開關及各種偏壓/耦接組態之內容脈絡中，開關120及偏壓/耦接電路150可為模組810的部分。在一些實施例中，此開關模組可促進(例如)無線裝置900之多頻帶多模式操作。
在實例無線裝置900中，具有複數個功率放大器(PA)之PA模組916可將經放大RF信號提供至開關120(經由雙工器920)，且開關120可將經放大RF信號投送至天線。PA模組916可自可以已知方式組態且操作之收發器914接收未經放大之RF信號。收發器亦可經組態以處理所接收的信號。收發器914展示為與基頻子系統910互動，其中該基頻子系統經組態以在適合於使用者之資料及/或語音信號與適合於收發器914之RF信號之間提供轉換。收發器914亦展示為待連接至經組態以管理無線裝置900之操作的功率的功率管理組件906。此功率管理組件亦可控制基頻子系統910及模組810的操作。
基頻子系統910展示為待連接至使用者介面902以促進提供至使用者或自該使用者接收的語音及/或資料之各種輸入及輸出。基頻子系統910亦可連接至經組態以儲存資料及/或指令之記憶體904，以促進無線裝置之操作及/或為使用者提供資訊之儲存。
在一些實施例中，雙工器920可允許使用共同天線(例如，924)來傳輸且接收將同步執行之操作。在圖28中，所接收之信號展示為被投送至可包括(例如)低雜訊放大器(LNA)之「Rx」路徑(圖中未示)。
若干其他無線裝置組態可利用本文中描述之一或多個特徵。舉例而言，無線裝置無需為多頻帶裝置。在另一實例中，無線裝置可包括諸如分集式天線之額外天線及諸如Wi-Fi、藍芽及GPS之額外連接性特徵。
除非本文另外明確要求，否則在本說明書及申請專利範圍中， 詞「包含」及其類似者應以包括性意義理解，與排他性或窮盡性意義相反，亦即，在「包括(但不限於)」的意義上。如本文中通常使用，詞「耦接」係指兩個或兩個以上元件可直接連接或經由一或多個中間元件連接。另外，當用於本申請案時，詞「本文中」、「上文」、「下文」及具有類似意思之詞應係指本申請案整體而非指本申請案之任何特定部分。當內容准許時，使用單數或複數數目之前述實施方式中之詞亦可分別包括複數或單數數目。詞「或」係指兩個或兩個以上項目之清單，彼詞涵蓋該詞之所有以下解釋：清單中之任一項目、清單中之所有項目，及清單中之項目的任何組合。
本發明之實施例之以上詳細描述不欲為窮盡的或將本發明限於上文揭示之精確形式。如熟習相關技術者將認識到，儘管上文出於說明之目的而描述了本發明之特定實施例及實例，但在本發明之範疇內可做出多種等效修改。舉例而言，雖然以給定次序呈現製程或區塊，但替代性實施例可進行具有不同次序之步驟之程序或使用具有不同次序之區塊之系統，且可刪除、移動、添加、細分、組合及/或修改一些製程或區塊。此等過程或區塊中之每一者可以多種不同方式來實施。又，儘管有時將過程或區塊展示為連續執行的，但是可改為並行執行此等過程或區塊，或可在不同時間執行此等過程或區塊。
本文中提供的本發明之教示可應用於其他系統，未必為上文描述之系統。可組合前述之各種實施例之元件及動作以提供其他實施例。
雖然已描述本發明之一些實施例，但僅以實例之方式呈現此等實施例，且不意欲限制本發明之範疇。實際上，本文中所描述之新穎方法及系統可以多種其他形式體現；此外，在不悖離本發明之精神的情況下，可對本文中所描述之方法及系統的形式進行各種省略、替代及改變。隨附申請專利範圍及其等效物意欲涵蓋將屬於本發明之範疇 及精神內的此等形式或修改。
210‧‧‧堆疊
300a-300j‧‧‧場效電晶體(FET)

Claims (20)

  1. 一種開關裝置，其包含：一第一端子及一第二端子；及串聯連接於該第一端子與該第二端子之間的複數個開關元件，每一開關元件具有經組態以在該等所連接之開關元件之間產生一所要電壓降概況的一參數。
  2. 如請求項1之開關裝置，其中該複數個開關元件中之每一者包括一場效電晶體(FET)，該場效電晶體具有一作用區及形成於該作用區上之一源極接點、一汲極接點及一閘極。
  3. 如請求項2之開關裝置，其中該FET係實施為一絕緣體上矽(SOI)裝置。
  4. 如請求項2之開關裝置，其中該參數包括該閘極之一寬度。
  5. 如請求項4之開關裝置，其中該FET係實施為一指叉組態裝置，使得該閘極包括若干矩形閘極指叉，每一閘極指叉實施於該源極接點之一矩形源極指叉與該汲極接點之一矩形汲極指叉之間。
  6. 如請求項2之開關裝置，其中該參數包括與該閘極相關聯之若干指叉。
  7. 如請求項1之開關裝置，其中該所要電壓降概況在該等所連接之開關元件之間大致均一。
  8. 如請求項1之開關裝置，其中該第一端子為一輸入端子，且該第二端子為一輸出端子。
  9. 如請求項1之開關裝置，其中該複數個開關元件經組態以提供雙向功能性。
  10. 如請求項9之開關裝置，其中該第一端子及該第二端子中之任一 者為一輸入端子，且另一端子為一輸出端子。
  11. 一種射頻(RF)開關模組，其包含：一封裝基板，其經組態以接收複數個組件；及安裝於該封裝基板上之一晶粒，該晶粒具有一開關電路，該開關電路包括串聯連接之複數個場效電晶體(FET)，每一FET具有一作用區、形成於該作用區上之一源極接點、形成於該作用區上之一汲極接點，及形成於該作用區上之一閘極，該等FET中之至少一些具有帶有各別可變尺寸之閘極。
  12. 如請求項11之RF開關模組，其中該等可變尺寸經選擇以產生該等各別FET的一合乎要求之電壓降概況。
  13. 如請求項12之RF開關模組，其中該合乎要求之電壓降概況包括與該等各別FET相關聯之電壓降的一大致均一的分佈。
  14. 如請求項11之RF開關模組，其中該等可變尺寸包括該等各別閘極之可變寬度。
  15. 如請求項11之RF開關模組，其中該等可變尺寸包括與該等各別閘極相關聯的閘極指叉之可變數目。
  16. 一種具有一堆疊組態之電子裝置，該裝置包含：一第一端子及一第二端子；及串聯連接於該第一端子與該第二端子之間的複數個元件，每一元件具有一電容以在該等元件之間產生一所要電容值分佈。
  17. 如請求項16之電子裝置，其中該所要分佈包括一實質上均一的分佈。
  18. 如請求項16之電子裝置，其中該複數個元件中之每一者包括一二極體。
  19. 如請求項16之電子裝置，其中該複數個元件中之每一者包括一場效電晶體(FET)，該場效電晶體具有一作用區及形成於該作用 區上之一源極接點、一汲極接點及一閘極。
  20. 如請求項16之電子裝置，其中該複數個元件中之每一者包括一微機電系統(MEMS)裝置。
TW103127146A 2013-08-07 2014-08-07 場效電晶體堆疊之電壓補償 TWI652797B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201361863043P 2013-08-07 2013-08-07
US61/863,043 2013-08-07
US14/451,321 US9721936B2 (en) 2013-08-07 2014-08-04 Field-effect transistor stack voltage compensation
US14/451,321 2014-08-04

Publications (2)

Publication Number Publication Date
TW201515191A true TW201515191A (zh) 2015-04-16
TWI652797B TWI652797B (zh) 2019-03-01

Family

ID=52447922

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103127146A TWI652797B (zh) 2013-08-07 2014-08-07 場效電晶體堆疊之電壓補償

Country Status (6)

Country Link
US (3) US9721936B2 (zh)
JP (3) JP6482786B2 (zh)
KR (1) KR102258363B1 (zh)
CN (1) CN104426510B (zh)
HK (1) HK1202993A1 (zh)
TW (1) TWI652797B (zh)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9721936B2 (en) * 2013-08-07 2017-08-01 Skyworks Solutions, Inc. Field-effect transistor stack voltage compensation
US20220013415A1 (en) * 2013-11-12 2022-01-13 Skyworks Solutions, Inc. Radio-frequency switching devices having improved voltage handling capability
US9620424B2 (en) 2013-11-12 2017-04-11 Skyworks Solutions, Inc. Linearity performance for radio-frequency switches
US9443696B2 (en) * 2014-05-25 2016-09-13 Kla-Tencor Corporation Electron beam imaging with dual Wien-filter monochromator
US9595942B2 (en) * 2015-03-30 2017-03-14 Tdk Corporation MOS capacitors with interleaved fingers and methods of forming the same
US9590120B2 (en) * 2015-03-30 2017-03-07 Tdk Corporation MOS capacitors structures for variable capacitor arrays and methods of forming the same
US9590593B2 (en) * 2015-03-30 2017-03-07 Tdk Corporation MOS capacitors with head-to-head fingers and methods of forming the same
US10042376B2 (en) 2015-03-30 2018-08-07 Tdk Corporation MOS capacitors for variable capacitor arrays and methods of forming the same
US9595621B2 (en) * 2015-03-30 2017-03-14 Tdk Corporation MOS capacitors flow type devices and methods of forming the same
US10073482B2 (en) 2015-03-30 2018-09-11 Tdk Corporation Apparatus and methods for MOS capacitor structures for variable capacitor arrays
US9780090B2 (en) * 2015-10-19 2017-10-03 Nxp Usa, Inc. Integrated circuits and devices with interleaved transistor elements, and methods of their fabrication
KR102427185B1 (ko) 2015-12-09 2022-08-01 삼성전자 주식회사 스위치 운용 방법 및 이를 지원하는 전자 장치
TW201801247A (zh) * 2016-03-31 2018-01-01 天工方案公司 用於場效電晶體的基體接觸件
US10361697B2 (en) * 2016-12-23 2019-07-23 Skyworks Solutions, Inc. Switch linearization by compensation of a field-effect transistor
CN108736866B (zh) * 2017-04-24 2021-12-28 深圳市中兴微电子技术有限公司 一种cmos soi射频开关电路
JP6757502B2 (ja) * 2017-06-07 2020-09-23 株式会社村田製作所 双方向スイッチ回路及びスイッチ装置
CN107395174A (zh) * 2017-08-31 2017-11-24 广东工业大学 一种射频开关的堆叠电路及射频开关
JP6824134B2 (ja) * 2017-09-29 2021-02-03 日本電信電話株式会社 可変帯域増幅器
US10637411B2 (en) * 2017-10-06 2020-04-28 Qualcomm Incorporated Transistor layout for improved harmonic performance
US10672885B2 (en) * 2017-10-19 2020-06-02 Newport Fab, Llc Silicide block isolation for reducing off-capacitance of a radio frequency (RF) switch
US10700063B2 (en) * 2017-12-31 2020-06-30 Skyworks Solutions, Inc. Devices and methods for layout-dependent voltage handling improvement in switch stacks
US10325833B1 (en) 2018-02-20 2019-06-18 Newport Fab, Llc Bent polysilicon gate structure for small footprint radio frequency (RF) switch
US10586870B2 (en) 2018-02-20 2020-03-10 Newport Fab, Llc Wide contact structure for small footprint radio frequency (RF) switch
US10817644B2 (en) * 2018-10-19 2020-10-27 Globalfoundries Singapore Pte. Ltd. Circuit and method for design of RF integrated circuits for process control monitoring
US11973033B2 (en) 2020-01-03 2024-04-30 Skyworks Solutions, Inc. Flip-chip semiconductor-on-insulator transistor layout
US11595008B2 (en) 2020-01-09 2023-02-28 Skyworks Solutions, Inc. Low noise amplifiers with low noise figure
US11316550B2 (en) 2020-01-15 2022-04-26 Skyworks Solutions, Inc. Biasing of cascode power amplifiers for multiple power supply domains
US20210358847A1 (en) * 2020-05-13 2021-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including buried conductive fingers and method of making the same
CN111900970B (zh) * 2020-07-14 2024-04-23 上海华虹宏力半导体制造有限公司 一种天线调谐开关及提高其峰值电压的方法
US11817829B2 (en) 2021-01-29 2023-11-14 Skyworks Solutions, Inc. Multi-mode broadband low noise amplifier
KR20220153834A (ko) * 2021-05-12 2022-11-21 주식회사 디비하이텍 알에프 스위치 소자
CN116632000B (zh) * 2023-05-25 2024-01-23 合芯科技(苏州)有限公司 一种电荷均匀分布的场效应管版图结构及其设计方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4962341A (en) * 1988-02-02 1990-10-09 Schoeff John A Low voltage non-saturating logic circuit technology
US6642578B1 (en) * 2002-07-22 2003-11-04 Anadigics, Inc. Linearity radio frequency switch with low control voltage
JP4024762B2 (ja) * 2004-01-16 2007-12-19 ユーディナデバイス株式会社 高周波スイッチ
JP2006332778A (ja) * 2005-05-23 2006-12-07 Matsushita Electric Ind Co Ltd 高周波スイッチ回路およびこれを用いた半導体装置
JP2007259112A (ja) * 2006-03-23 2007-10-04 Matsushita Electric Ind Co Ltd 高周波スイッチ回路および半導体装置
JP4811155B2 (ja) * 2006-06-30 2011-11-09 ソニー株式会社 半導体スイッチ回路並びに通信機器
US20080157222A1 (en) * 2006-12-27 2008-07-03 Mediatek Inc. Rf integrated circuit device
US7960772B2 (en) * 2007-04-26 2011-06-14 Peregrine Semiconductor Corporation Tuning capacitance to enhance FET stack voltage withstand
JP2009117445A (ja) * 2007-11-02 2009-05-28 Toshiba Corp 半導体装置
CN102576686B (zh) * 2009-07-28 2015-04-01 天工方案公司 加工工艺、电压、以及温度传感器
US8432016B1 (en) * 2009-07-29 2013-04-30 Rf Micro Devices, Inc. Stacked body-contacted field effect transistor
JP5706103B2 (ja) * 2010-05-25 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置
US8896034B1 (en) * 2010-08-11 2014-11-25 Sarda Technologies, Inc. Radio frequency and microwave devices and methods of use
WO2012098897A1 (ja) * 2011-01-20 2012-07-26 パナソニック株式会社 不揮発性ラッチ回路および不揮発性フリップフロップ回路
TWI430125B (zh) * 2011-01-31 2014-03-11 Univ Nat Chiao Tung 半導體元件之參數萃取方法
JP5763485B2 (ja) * 2011-09-16 2015-08-12 ルネサスエレクトロニクス株式会社 アンテナスイッチ及び通信装置
KR101859253B1 (ko) * 2011-11-09 2018-05-18 스카이워크스 솔루션즈, 인코포레이티드 전계 효과 트랜지스터 구조 및 관련된 무선-주파수 스위치
US20130134018A1 (en) * 2011-11-30 2013-05-30 General Electric Company Micro-electromechanical switch and a related method thereof
US8759939B2 (en) * 2012-01-31 2014-06-24 Infineon Technologies Dresden Gmbh Semiconductor arrangement with active drift zone
US8869085B2 (en) * 2012-10-11 2014-10-21 International Business Machines Corporation Multi-finger transistor layout for reducing cross-finger electric variations and for fully utilizing available breakdown voltages
US9721936B2 (en) * 2013-08-07 2017-08-01 Skyworks Solutions, Inc. Field-effect transistor stack voltage compensation

Also Published As

Publication number Publication date
KR102258363B1 (ko) 2021-05-31
CN104426510A (zh) 2015-03-18
US20180047715A1 (en) 2018-02-15
JP6963590B2 (ja) 2021-11-10
US10229902B2 (en) 2019-03-12
TWI652797B (zh) 2019-03-01
CN104426510B (zh) 2019-10-22
US10840233B2 (en) 2020-11-17
US20190273076A1 (en) 2019-09-05
JP6559918B2 (ja) 2019-08-14
HK1202993A1 (zh) 2015-10-09
US9721936B2 (en) 2017-08-01
JP2020017725A (ja) 2020-01-30
JP2015035603A (ja) 2015-02-19
JP2019080080A (ja) 2019-05-23
KR20150017688A (ko) 2015-02-17
JP6482786B2 (ja) 2019-03-13
US20150041917A1 (en) 2015-02-12

Similar Documents

Publication Publication Date Title
US10840233B2 (en) Radio-frequency switch having stack of non-uniform elements
US10580705B2 (en) Devices and methods related to radio-frequency switches having improved on-resistance performance
US9852978B2 (en) Metal layout for radio-frequency switches
TWI654839B (zh) 用於改進一堆疊電晶體中的品質因子之電路及方法
TWI623143B (zh) 與基於射頻開關之絕緣體上矽相關之電路、裝置、方法及其組合
US20160134270A1 (en) Radio-frequency devices with gate node voltage compensation
US11817456B2 (en) Devices and methods for layout-dependent voltage handling improvement in switch stacks
US20140009212A1 (en) Body-gate coupling to improve linearity of radio-frequency switch
CN104639135B (zh) 关于具有改善性能的射频开关的器件和方法
US11901243B2 (en) Methods related to radio-frequency switching devices having improved voltage handling capability