TW201801247A - 用於場效電晶體的基體接觸件 - Google Patents

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王海霖
狄倫 查爾斯 巴透
漢清 傅
大衛 史考特 懷特菲德
保羅 Ｔ 迪卡羅
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天工方案公司
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Abstract

本文中描述場效電晶體(FET)裝置，其包括靠近源極、閘極、汲極(S/G/D)組合件實施的一或多個基體接觸件以改良在該基體接觸件處施加之一電壓對該等S/G/D組合件的影響。舉例而言，基體接觸件可實施於S/G/D組合件之間而非實施於此等組合件之末端上。此可在維持該FET裝置之目標大小的同時有利地改良基體接觸件對該等S/G/D組合件之影響。

Description

用於場效電晶體的基體接觸件
本發明大體上係關於場效電晶體(FET)裝置，且更特定言之係關於用於此等FET裝置之基體接觸件。
在電子元件應用中，場效電晶體(FET)可用作開關並用於放大器中。開關可允許(例如)射頻(RF)信號在無線裝置中路由。放大器可放大信號以供傳輸或放大接收之信號。
根據多個實施，本發明係關於場效電晶體(FET)，其包括：實施於第一作用區域上的源極、閘極及汲極之第一組合件；實施於第二作用區域上的源極、閘極及汲極之第二組合件；及實施於第一組合件與第二組合件之間的第一基體接觸件。 在一些實施例中，FET包括絕緣體上矽(SOI)基板。在一些實施例中，第一組合件及第二組合件實質上設定相同尺寸且第一基體接觸件定位於FET之大致中心處。 在一些實施例中，FET亦包括實施於第三作用區域上的源極、閘極及汲極之第三組合件，及實施於第二組合件與第三組合件之間的第二基體接觸件。在其他實施例中，第一組合件及第三組合件經設定實質上相同尺寸，使得第一基體接觸件及第二基體接觸件繞FET之中心線實質上對稱地定位。 在一些實施例中，各別源極、閘極及汲極之第一及第二組合件中的每一者係以指形件組態實施，其中閘極指形件在一用以為第一基體接觸件及第一及第二組合件之閘極指形件提供摺疊T形基體接觸件組態之方向上延伸。在其他實施例中，第一及第二組合件中的每一者之指形件組態導致源極及汲極指形件與閘極指形件交錯。在又其他實施例中，源極指形件及汲極指形件係以交替列配置。在又其他實施例中，第一組合件之特定源極指形件電連接至第二組合件之定位於與第一組合件之特定源極指形件相同的列上的源極指形件。在又其他實施例中，第一組合件之特定汲極指形件電連接至第二組合件之定位於與第一組合件之特定汲極指形件相同的列上的汲極指形件。在其他實施例中，第一組合件之特定源極指形件電連接至第二組合件之自第一組合件之特定源極指形件偏移一列的源極指形件。在又其他實施例中，第一組合件之特定汲極指形件電連接至第二組合件之自第一組合件之特定汲極指形件偏移一列的汲極指形件。 在一些實施例中，第一基體接觸件進一步包括沿第一基體接觸件之寬度在第一側面上延伸的第一連接金屬及沿第一基體接觸件之寬度在與第一側面上相反的第二側面上延伸的第二連接金屬。在其他實施例中，電耦接至第一連接金屬的第一複數個閘極指形件在第一作用區域上遠離第一連接金屬延伸且電耦接至第二連接金屬之第二複數個閘極指形件在第二作用區域上遠離第二連接金屬延伸。在又其他實施例中，FET亦包括電耦接第一連接金屬及第二連接金屬以電連接第一複數個閘極指形件及第二複數個閘極指形件之第三連接金屬。 根據多個實施，本發明係關於一種射頻(RF)模組，其包括經組態以收納複數個裝置之封裝基板。RF模組亦包括安裝在封裝基板上之晶粒，該晶粒包括具有實施於第一作用區域上的源極、閘極及汲極之第一組合件的場效電晶體(FET)，FET進一步包括實施於第二作用區域上的源極、閘極及汲極之第二組合件，FET進一步包括實施於第一組合件與第二組合件之間的基體接觸件。 在一些實施例中，RF模組為開關模組。在一些實施例中，晶粒為絕緣體上矽(SOI)晶粒。 根據多個實施，本發明係關於包括經組態以處理射頻(RF)信號之收發器的無線裝置。無線裝置亦包括與收發器通信的RF模組，RF模組包括具有場效電晶體(FET)之開關裝置，FET包括實施於第一作用區域上的源極、閘極及汲極之第一組合件，FET進一步包括實施於第二作用區域上的源極、閘極及汲極之第二組合件，FET進一步包括實施於第一組合件與第二組合件之間的基體接觸件。無線裝置亦包括與RF模組通信的天線，天線經組態以促進RF信號之傳輸及/或接收。 在一些實施例中，RF模組為開關模組。 根據多個實施，本發明係關於一種場效電晶體(FET)，該場效電晶體包括實施於作用區域上的源極、閘極及汲極之組合件；實施於組合件之第一側面上的第一基體接觸件；及實施於組合件之第二側面上的第二基體接觸件，該第二側面與組合件之第一側面相反。 在一些實施例中，FET亦包括共同形成FET裝置之閘極接觸件的複數個閘極指形件、第一連接金屬及第二連接金屬。在其他實施例中，複數個閘極指形件耦接至第一連接金屬及第二連接金屬。在又其他實施例中，第一連接金屬實施於第一基體接觸件與組合件之間，且第二連接金屬實施於第二基體接觸件與組合件之間。在一些實施例中，組合件之第一作用區域包括在複數個閘極指形件之間呈列形式之複數個導電特徵以形成源極與汲極之交替帶。在其他實施例中，導電特徵包括導電通孔。 在一些實施例中，第一基體接觸件及第二基體接觸件中的每一者包括複數個導電特徵。 根據多個實施，本發明係關於一種用於製造射頻(RF)裝置之方法，該方法包括：在基板層上形成場效電晶體(FET)；將基板層電連接至基板節點；及將非接地電路耦接至基板節點以調整FET之RF效能。 根據多個實施，本發明係關於一種用於製造場效電晶體(FET)之方法，該方法包括：形成或提供基板；在基板之第一作用區域上實施源極、閘極及汲極之第一組合件；在基板之第二作用區域上實施源極、閘極及汲極之第二組合件；及在第一組合件與第二組合件之間形成第一基體接觸件。 在一些實施例中，基板為絕緣體上矽(SOI)基板。 根據多個實施，本發明係關於一種用於製造射頻(RF)裝置之方法，該方法包括使用上述實施之方法形成場效電晶體(FET)；將基板電連接至基板節點；及將非接地電路耦接至基板節點以調整FET之RF效能。 根據多個實施，本發明係關於一種場效電晶體(FET)，該場效電晶體包括：實施於第一作用區域上的源極、閘極及汲極之第一組合件，該第一組合件具有第一寬度及第一長度；實施於第二作用區域上的源極、閘極及汲極之第二組合件，該第二組合件具有第二寬度及第二長度，使得第一寬度大於第二寬度且第一長度不等於第二長度；及實施於第一組合件與第二組合件之間的基體接觸件，使得該基體接觸件遠離FET之中心。 在一些實施例中，FET包括絕緣體上矽(SOI)基板。在一些實施例中，FET亦包括共同形成FET裝置之閘極接觸件的複數個閘極指形件、第一連接金屬及第二連接金屬。在其他實施例中，組合件之第一作用區域包括在該複數個閘極指形件之間呈列形式之複數個導電特徵以形成源極與汲極之交替帶。 在一些實施例中，基體接觸件進一步包括沿基體接觸件之寬度在第一側面上延伸的第一連接金屬及沿基體接觸件之寬度在與第一側面相反的第二側面上延伸的第二連接金屬。在其他實施例中，FET亦包括在第一作用區域上遠離第一連接金屬延伸的電耦接至第一連接金屬之第一複數個閘極指形件及在第二作用區域上遠離第二連接金屬延伸的電耦接至第二連接金屬之第二複數個閘極指形件，第一複數個閘極指形件的閘極指形件之數目不同於第二複數個閘極指形件的閘極指形件之數目。 在一些實施例中，各別源極、閘極及汲極之第一及第二組合件中的每一者係以指形件組態實施，其中閘極指形件在一用以為第一基體接觸件及第一及第二組合件之閘極指形件提供摺疊T形基體接觸件組態之方向上延伸。 根據多個實施，本發明係關於一種場效電晶體(FET)，其包括：實施於第一作用區域上的源極、閘極及汲極之第一組合件；實施於第二作用區域上的源極、閘極及汲極之第二組合件，該第二組合件與該第一組合件在第一列中對準；實施於第二作用區域上的源極、閘極及汲極之第三組合件，該第三組合件與該第一組合件在第一行中對準；實施於第二作用區域上的源極、閘極及汲極之第四組合件，該第四組合件與該第二組合件在第二行中對準並與該第三組合件在第二列中對準；及實施於第一組合件、第二組合件、第三組合件及第四組合件之間的基體接觸件組合件。 在一些實施例中，FET包括絕緣體上矽(SOI)基板。在一些實施例中，基體接觸件組合件定位於第一列與第二列之間及第一行與第二行之間。在其他實施例中，基體接觸件組合件形成十字形狀。 在一些實施例中，基體接觸件組合件包括實施於第一組合件與第二組合件之間的第一基體接觸件及實施於第三組合件與第四組合件之間的第二基體接觸件。在一些實施例中，基體接觸件組合件包括實施於第一組合件與第三組合件之間的第一基體接觸件及實施於第二組合件與第四組合件之間的第二基體接觸件。在一些實施例中，基體接觸件組合件包括實施於第一組合件與第二組合件之間的第一基體接觸件、實施於第三組合件與第四組合件之間的第二基體接觸件、實施於第一組合件與第三組合件之間的第三基體接觸件，及實施於第二組合件與第四組合件之間的第四基體接觸件。 在一些實施例中，各別源極、閘極及汲極之第一、第二、第三及第四組合件中的每一者係以指形件組態實施，其中閘極指形件在第一、第二、第三及第四作用區域上延伸以提供與閘極指形件交錯的源極及汲極的交替列。在一些實施例中，第一組合件具有第一寬度及第一長度且第二組合件具有第二寬度及第二長度，使得第一寬度大於第二寬度。在其他實施例中，第一長度大於第二長度。 根據多個實施，本發明係關於一種射頻(RF)模組，其包括經組態以收納複數個裝置之封裝基板。RF模組亦包括安裝在封裝基板上的晶粒，該晶粒包括具有實施於第一作用區域上的源極、閘極及汲極之第一組合件的場效電晶體(FET)，該第一組合件具有第一寬度及第一長度，該晶粒進一步包括實施於第二作用區域上的源極、閘極及汲極之第二組合件，該第二組合件具有第二寬度及第二長度，使得第一寬度大於第二寬度且第一長度不等於第二長度，且該晶粒進一步包括實施於第一組合件與第二組合件之間的基體接觸件，使得基體接觸件遠離FET之中心。 在一些實施例中，RF模組為開關模組。在一些實施例中，晶粒為絕緣體上矽(SOI)晶粒。 為了概述本發明之目的，本文中已描述某些態樣、優點及新穎特徵。應理解，未必所有此等優點皆可根據任何特定實施例來達成 因此，可以如本文所教示來達成或最佳化一個優點或一組優點而未必達成如本文可教示或建議的其他優點的方式來體現或進行所揭示特徵中之一或多者。
相關申請案 本申請案主張2016年3月31日申請之名為「Body Contacts for Field-Effect Transistors」的美國臨時申請案第62/316,518號及2016年3月31日申請之名為「Body Contacts for Field-Effect Transistors，」的美國臨時申請案第62/316,519號之優先權，該等案中之每一者出於所有目的明確地以全文引用之方式併入本文中。 本文所提供之標題(若存在)僅係為便利起見，且未必影響所主張發明之範疇或含義。 本文所揭示的係與場效電晶體(FET)之基體接觸件相關的各種實例。FET(諸如具有絕緣體上矽(SOI)處理技術之FET)用於許多射頻(RF)電路中，包括涉及高效能、低損失、高線性開關的彼等射頻(RF)電路。在此等RF開關電路中，效能優點通常由在矽中構建電晶體而產生，電晶體位於絕緣體(諸如絕緣之內埋氧化物(BOX))上。BOX通常位於處置晶圓上，處置晶圓通常為矽，但可為玻璃、硼矽玻璃、熔融石英、藍寶石、碳化矽或任何其他電絕緣材料。 在本文中之各種實例中，有時在此SOI技術之內容脈絡中描述FET。然而，將理解，本發明之一或多個特徵亦可實施於其他類型之FET中。 圖1說明具有與閘極、源極、汲極及基體相關聯之節點的FET 100之端子表示。本文中更詳細地描述與用於此基體之接觸相關之實例。 圖2說明在一些實施例中，具有如本文所描述之基體接觸件組態的FET 100亦可包括基板節點。其中，2016年11月3日公開且名為「Substrate bias for field-effect transistor devices」的美國專利公開案第2016/0322385號(其明確地以全文引用的方式併入本文中)揭示關於此基板節點可如何被偏壓及/或耦接至電晶體之一或多個其他節點以(例如)改良電晶體之線性及損失效能兩者的額外細節。 美國專利公開案第2016/0322385號亦揭示具有如本文所描述之一或多個特徵的FET裝置可如何製造為晶圓的實例，以及利用此等FET裝置之各種應用。美國專利公開案第2016/0322385號亦揭示可包括此等FET裝置之各種產品的實例。 圖3A及圖3B分別說明具有實施於諸如與處置晶圓16相關聯的矽基板之基板上的主動FET的實例SOI FET裝置10之側截面圖及平面圖。儘管在此處置晶圓之內容脈絡中描述，但將理解，基板未必需要具有與處置晶圓相關聯之功能性。 諸如BOX層14之絕緣層可形成於處置晶圓16上方，且主動FET可基於主動矽裝置12而形成於BOX層14上方。在本文中所描述之各種實例中，且如圖3A及圖3B中所說明，主動FET可組態為NPN或PNP裝置。 在圖3A及圖3B的實例中，用於閘極24、源極20、汲極22及基體26之端子可經組態並經提供以允許FET之操作。將理解，在一些實施例中，源極與汲極可互換。 參看圖3A及圖3B，接觸特徵28提供與基體26之電接觸。應注意在圖3A及圖3B的實例中，此基體接觸件特徵28定位在FET裝置10的一端。 一般而言，基體接觸件通常用以控制與FET基體相關聯的電壓電位。若基體接觸件實施於給定FET裝置之末端處(諸如在圖3A及圖3B的實例中)，則由基體接觸件提供的此電壓控制影響可在相對遠離基體接觸件之位置處顯著變弱。 舉例而言，圖4說明具有T形基體接觸件組態之FET裝置400的實例。更明確而言，諸如導電通孔之複數個導電特徵436可實施於基體434之區域上以大體形成基體接觸件450。在圖4的實例中，此基體接觸件450通常形成沿著複數個閘極指形件424之方向的「T」形狀。 在圖4的實例中，閘極指形件424及連接金屬430可共同地形成FET裝置400之閘極接觸件。在閘極指形件424之間的作用區域412之部分可提供有諸如導電通孔之複數個導電特徵432以形成FET裝置400之源極及汲極的交替帶。 在圖4的實例中，前述組態通常導致通常佔據指示為440之區域的源極、閘極及汲極之組合件，及佔據指示為450之區域的基體接觸件。為了促進本文中之描述，區域440可被稱為源極、閘極及汲極之組合件，或簡稱為S/G/D、S/G/D區域，或S/G/D組合件。類似地，區域450可在本文中稱為基體接觸件、基體或其類似者。 圖5說明圖4之實例FET裝置400的方塊圖。此FET裝置可具有D1×D2之總尺寸。S/G/D區域440具有W0之寬度及L0之長度。基體接觸件450可定位於寬度(W0)尺寸之一個末端上。 S/G/D區域440中描繪的係可由(例如)在基體接觸件450處施加電壓產生的影響等高線542、544之實例。一般而言，來自基體接觸件450之此影響隨距離增加而減少。因此，在基體接觸件450與第一影響等高線542之間的第一實例區域中之基體接觸件影響與在第一影響等高線542與第二影響等高線544之間的第二實例區域中之基體接觸件影響相比通常較強。類似地，在第二影響等高線544以外的基體接觸件影響與第二區域中之基體接觸件影響相比通常較弱。因此，基體之相對弱控制可產生諸如圖4及圖5之FET裝置。舉例而言，第二影響等高線544左邊之區域(當如圖5中所描繪觀看時)當與第一影響等高線542右邊區域相比時可具有相對弱基體控制。 圖6及圖7說明具有類似於圖4及圖5之實例FET裝置400之組態但具有實施於S/G/D區域640之相反末端上之額外基體接觸件的另一實例FET裝置600。更明確而言，S/G/D區域640可包括複數個閘極指形件624，及繞此等閘極指形件的源極及汲極之帶。閘極指形件624可藉由第一連接金屬630a及第二連接金屬630b連接以形成用於FET裝置600之閘極接觸件。 第一基體接觸件650a可實施於FET裝置600之第一末端(例如，在實例FET裝置600中之右側面)上。類似地，第二基體接觸件650b可實施於FET裝置600之第二末端上。因此，兩個基體接觸件650a、650b及閘極指形件624之方向通常形成「H」形狀。 為僅促進FET裝置600之描述，假設S/G/D區域640類似於圖4及圖5之實例而設定尺寸(L0×W0)。在此組態中，第一基體接觸件650a可施加其如由第一影響等高線742a及第二影響等高線744a描繪的影響。類似地，第二基體接觸件650b可施加其如由第一影響等高線742b及第二影響等高線744b描繪的影響。 因此，在圖4及圖5之實例中的弱基體接觸件影響區域(例如，在左側)現在受第二基體接觸件650b強烈影響。然而，此雙基體接觸件組態涉及第二基體接觸件之添加。又假設在圖4及圖5以及圖6及圖7之實例當中的相同S/G/D區域尺寸(L0×W0)，此第二基體接觸件可增加FET裝置600之總尺寸。舉例而言，圖4及圖5之實例FET裝置的D2尺寸為增加至D3之尺寸。 在一些實施例中，FET裝置可包括可在第一S/G/D區域與第二S/G/D區域之間實施的基體接觸件。此組態可解決參看圖4至圖7描述的前述問題中之至少一些，以及提供本文中所描述的額外有利特徵。 圖8說明具有實施於實施於第一作用區域812a上之第一S/G/D組合件840a與實施於第二作用區域812b上之第二S/G/D組合件840b之間的基體接觸件850的FET裝置800之方塊圖。第一組合件840a及第二組合件840b可經設定尺寸，使得基體接觸件850經定位以使得其橋接FET裝置800之中心。在一些實施例中，基體接觸件850可定位於FET裝置800之大致中心處。第一S/G/D組合件840a、基體接觸件850及第二S/G/D組合件840b之此配置可係沿閘極指形件824a、824b之方向。圖9中說明此配置之實例。 在圖9之實例中，基體接觸件850包括經實施以提供與基體850之電接觸的複數個導電特徵836。第一S/G/D組合件840a包括實施於第一作用區域812a上以界定第一作用區域812a之帶或列的複數個閘極指形件824a。複數個導電特徵832a經實施用於此等帶以形成源極及汲極。當適當連接時，具有對應導電特徵之此等帶可充當交替源極及汲極帶或列。第一S/G/D組合件840a之閘極指形件824a可藉由連接金屬830a互連。 類似地，第二S/G/D組合件840b包括實施於第二作用區域812b上以界定第二作用區域812b之帶或列的複數個閘極指形件824b。複數個導電特徵832b經實施用於此等帶以形成源極及汲極。當適當連接時，具有對應導電特徵之此等帶可充當交替源極及汲極帶。第二S/G/D組合件840b之閘極指形件824b可藉由連接金屬830b互連。 用於第一閘極指形件824a之連接金屬830a及用於第二閘極指形件824b之連接金屬830b可或可不互連。在圖9之實例中，與基體接觸件850相關聯的導電特徵836及與源極及汲極帶相關聯的導電特徵832a、832b可包括(例如)導電通孔、導電溝槽或其某一組合。 可進行以下觀測，比較圖8及圖9之實例與圖4及圖5之實例。僅出於此比較之目的，假設圖8及圖9之第一S/G/D組合件840a及第二S/G/D組合件840b中的每一者之長度尺寸為L0，與圖4及圖5之S/G/D組合件440的長度尺寸大致相同。另外，假設圖8及圖9之第一S/G/D組合件840a、基體接觸件850及第二S/G/D組合件840b的總寬度尺寸(W1+基體接觸件寬度+W1)類似於圖4及圖5的基體接觸件450及S/G/D組合件440之總寬度尺寸(基體接觸件寬度+W0)。在此比較中，寬度W1可大致為寬度W0之一半。 在圖8及圖9之此組態中，顯而易見第一S/G/D組合件840a及第二S/G/D組合件840b中的每一者之大部分受共用基體接觸件850強烈影響。更明確而言，在基體接觸件850之右側的第一影響等高線842a涵蓋第一S/G/D組合件840a中之大多數。類似地，在基體接觸件850左邊的第一影響等高線842b涵蓋第二S/G/D組合件840b中之大多數。 在圖4及圖5之FET裝置400與圖8及圖9之FET裝置800的前述比較中，吾人可看見在利用單個基體接觸件並維持用於S/G/D功能性之類似面積的同時應用圖8及圖9之組態可獲得改良之基體接觸件影響。 在圖8及圖9之實例與圖6及圖7之實例相比時可進行以下觀測。僅出於此比較之目的，再次假設圖8及圖9之第一S/G/D組合件840a及第二S/G/D組合件840b中的每一者之長度尺寸為L0，與圖6及圖7之S/G/D組合件640的長度尺寸大致相同。另外，假設第一S/G/D組合件840a、基體接觸件850及第二S/G/D組合件840b之總寬度尺寸在圖8及圖9中為W1+基體接觸件寬度+W1，並假設第一基體接觸件650a、S/G/D組合件640及第二基體接觸件650b之總寬度尺寸在圖6及圖7中為基體接觸件寬度+W0+基體接觸件寬度。 在此比較中，若寬度W1假定為寬度W0之大致一半，則圖6及圖7之實例中的前述總寬度尺寸大於圖8及圖9之實例中的總寬度尺寸大致一個基體接觸件寬度。因此，吾人可看見雖然基體接觸件影響在(圖6及圖7以及圖8及圖9之)兩個實例中相對較強，但在圖8及圖9之實例中的組態可以一個較少基體接觸件及較少總面積達成相對較強影響。 為了促進本文中之論述，圖8及圖9之實例組態可被稱作摺疊組態，其中共用基體接觸件850通常界定摺疊線。此共用基體接觸件與第一閘極指形件824a形成T形組態。相同共用基體接觸件850亦與第二閘極指形件824b形成T形組態。因此，圖8及圖9之實例組態亦可被稱作摺疊T形基體接觸件組態。舉例而言，第一閘極指形件824a及第二閘極指形件824b在實質上垂直於各別連接金屬830a、830b的方向上延伸，從而形成T形組態。各別閘極指形件824a、824b之組態亦導致源極及汲極指形件與第一組合件840a及第二組合件840b中之每一者上的閘極指形件824a、824b交錯。在一些實施例中，各別組合件840a、840b之源極及汲極指形件係以交替帶或列而配置。 圖10及圖11說明在一些實施例中，兩個基體接觸件可實施於FET裝置1000內。第一基體接觸件1050a可實施於在第一作用區域1012a上實施的第一S/G/D組合件1040a與在第二作用區域1012b上實施的第二S/G/D組合件1040b之間，且第二基體接觸件1050b可實施於第二S/G/D組合件1040b與在第三作用區域1012c上實施的第三S/G/D組合件1040c之間。在一些實施例中，第一組合件1040a及第三組合件1040c經設定實質上相同尺寸，使得第一基體接觸件1050a及第二基體接觸件1050b繞FET裝置1000之中心線實質上對稱地定位。 第一基體接觸件1050a包括經實施以提供與第一基體1034a之電接觸的複數個第一導電特徵1036a。類似地，第二基體接觸件1050b包括經實施以提供與第二基體1034b之電接觸的複數個第二導電特徵1036b。 參看圖11，第一S/G/D組合件1040a包括實施在第一作用區域1012a上以界定第一作用區域1012a之帶或列的複數個閘極指形件1024a。複數個導電特徵1032a可經實施用於此等帶以形成源極及汲極。當適當連接時，具有對應導電特徵之此等帶可充當交替源極及汲極帶或列。第一S/G/D組合件1040a之閘極指形件1024a可藉由連接金屬1030a互連。 第二S/G/D組合件1040b包括實施於第二作用區域1012b上以界定第二作用區域1012b之帶或列的複數個閘極指形件1024b。複數個導電特徵1032b可經實施用於此等帶或列以形成源極及汲極。當適當連接時，具有對應導電特徵之此等帶可充當交替源極及汲極帶或列。第二S/G/D組合件1040b之閘極指形件1024b可藉由在一個末端上之連接金屬1030b及在另一末端上之連接金屬1030c互連。 第三S/G/D組合件1040c包括實施於第三作用區域1012c上以界定第三作用區域1012c之帶或列的複數個閘極指形件1024c。複數個導電特徵1032c可經實施用於此等帶或列以形成源極及汲極。當適當連接時，具有對應導電特徵之此等帶可充當交替源極及汲極帶或列。第三S/G/D組合件1040c之閘極指形件1024c可藉由連接金屬1030d互連。 在圖11的實例中，用於第一閘極指形件1024a之連接金屬1030a及用於第二閘極指形件1024b之連接金屬1030b可或可不互連。類似地，用於第二閘極指形件1024b之連接金屬1030c及用於第三閘極指形件1024c之連接金屬1030d可或可不互連。 在圖11的實例中，與第一基體接觸件1050a及第二基體接觸件1050b相關聯的導電特徵1036a、1036b，及與源極及汲極帶相關聯的導電特徵1032a、1032b、1032c可包括(例如)導電通孔、導電溝槽，或其某一組合。 在圖10及圖11之實例與圖6及圖7之實例相比時可進行以下觀測。僅出於此比較之目的，假設圖10及圖11之第一S/G/D組合件1040a、第二S/G/D組合件1040b及第三S/G/D組合件1040c中的每一者之長度尺寸為L0，與圖6及圖7之S/G/D組合件40的長度尺寸大致相同。另外，假設圖10及圖11之第一S/G/D組合件1040a、第一基體接觸件1050a、第二S/G/D組合件1040b、第二基體接觸件1050b及第三S/G/D組合件1040c的總寬度尺寸(W2+基體接觸件+2×W2+基體接觸件寬度+W2)類似於圖6及圖7之第一基體接觸件650a、S/G/D組合件640及第二基體接觸件650b的總寬度尺寸(基體接觸件寬度+W0+基體接觸件寬度)。在此比較中，寬度W2可大致為寬度W0之四分之一。 在圖10及圖11之此組態中，自基體接觸件(例如，基體接觸件1050a、1050b)至S/G/D組合件(例如，S/G/D組合件1040a、1040b、1040c)上之任何位置的最遠距離為大致W2(例如，W0之四分之一)。然而，在圖6及圖7之組態中，自基體接觸件(例如，基體接觸件650a、650b)至S/G/D組合件(例如，S/G/D組合件640)上之任何位置的最遠距離為W0之大致一半。因此，以不同於圖6及圖7之兩個基體接觸件650a、650b的方式分佈的圖10及圖11之兩個基體接觸件1050a、1050b導致對於前者之S/G/D組合件的較強基體接觸件影響。舉例而言，與第一基體接觸件1050a相關聯的第一影響等高線1042a可覆蓋實質上所有第一S/G/D組合件1040a以及大部分第二S/G/D組合件1040b。類似地，與第二基體接觸件1050b相關聯的第一影響等高線1042b可覆蓋實質上所有第三S/G/D組合件1040c以及大部分第二S/G/D組合件1040b。顯而易見，第一影響線1042a及1042b之重疊覆蓋導致第二S/G/D組合件1040b受第一及第二基體接觸件1050a、1050b強烈影響。 僅出於描述性目的，圖10及圖11之實例組態可被稱作雙摺疊組態，其中兩個基體接觸件1050a、1050b通常界定兩個摺疊線。第一基體接觸件1050a與第一閘極指形件1024a形成T組態並與第二閘極指形件1024b形成T組態。類似地，第二基體接觸件1050b與第三閘極指形件1024c形成T組態並與第二閘極指形件1024b形成T組態。因此，圖10及圖11之實例組態亦可被稱作雙摺疊T形基體接觸件組態。 在一些實施例中，一或多個額外基體接觸件可經引入以提供基體接觸件至基體接觸件間隔的進一步減少且藉此增加在FET裝置之各種位置處的基體接觸件影響。在一些實施例中，基體接觸件至基體接觸件間隔之此減少可藉由任何引入窄寬度效應或增加窄寬度效應進行平衡。 圖12至圖15說明源極及汲極連接可經如何實施用於圖9及圖11之實例FET裝置800、1000的實例。更明確而言，圖12說明類似於圖9之FET裝置800的FET裝置1200。在圖12之實例中，用於第一閘極指形件1224a之連接金屬1230a及用於第二閘極指形件1224b之連接金屬1230b可藉由連接金屬1221互連以電連接在基體接觸件1250之兩側的閘極指形件。 類似地，圖13說明類似於圖11之FET裝置1000的FET裝置1300。在圖13的實例中，四個連接金屬1330a、1330b、1330c、1330d可藉由連接金屬1321互連以電連接閘極指形件。 參看圖12之實例，導電特徵(例如，圖9中之導電特徵832a及832b)之交替帶或列可被電耦接或藉由第一金屬連接，且導電特徵之其他交替列可藉由第二金屬連接。舉例而言，在頂部的第一列及自頂部起之第三列的導電特徵可藉由第一金屬(例如，使用第一金屬M1)連接以形成源極連接1260。類似地，自頂部起之第二列及自頂部起之第四列的導電特徵可藉由第二金屬(例如，使用第二金屬M2)連接以形成汲極連接1262。在一些實施例中，第一組合件1240a之特定源極指形件可電連接至定位於與第一組合件之特定源極指形件相同之列上的第二組合件1240b之源極指形件。類似地，第一組合件1240a之特定汲極指形件可電連接至定位於與第一組合件之特定汲極指形件相同之列上的第二組合件1240b之汲極指形件。 參看圖13之實例，導電特徵(例如，圖11中之導電特徵1032a、1032b及1032c)的交替列可藉由第一金屬連接，且導電特徵之其他交替列可藉由第二金屬連接。舉例而言，在頂部之第一列及自頂部起之第三列的導電特徵可藉由第一金屬(例如，M1)連接以形成源極連接1360。類似地，自頂部起之第二列及自頂部起之第四列的導電特徵可藉由第二金屬(例如，M2)連接以形成汲極連接1362。 圖14說明具有類似於圖12之實例的閘極組態的FET裝置1400。FET裝置1400可包括經組態以將第一連接金屬1430a連接至第二連接金屬1430b以電連接在基體接觸件1450之兩側的閘極指形件1424a、1424b的連接金屬1421。然而，在圖14的實例中，源極連接1460可藉由連接第一S/G/D組合件1440a中之給定帶或列的導電特徵與第二S/G/D組合件1440b中之偏移帶或列的導電特徵而形成。舉例而言，在第二S/G/D組合件1440b之頂部之第一列的導電特徵可與自第一S/G/D組合件1440a之頂部起之第二列的導電特徵連接。類似地，自第二S/G/D組合件1440b之頂部起之第三列的導電特徵可與自第一S/G/D組合件1440a之頂部起之第四列的導電特徵連接。此兩個連接可經接合以形成源極連接1460(例如，使用第一金屬M1)。 類似地，在第一S/G/D組合件1440a之頂部之第一列的導電特徵可與自第二S/G/D組合件1440b之頂部起之第二列的導電特徵連接。類似地，自第一S/G/D組合件1440a之頂部起之第三列的導電特徵可與自第二S/G/D組合件1440b之頂部起之第四列的導電特徵連接。此兩個連接可經接合以形成汲極連接1462(例如，使用第二金屬M2)。 在一些實施例中，第一組合件1440a之特定源極指形件可電連接至定位於自第一組合件1440a之特定源極指形件偏移一列的列上的第二組合件1440b之源極指形件。類似地，第一組合件1440a之特定汲極指形件可電連接至定位於自第一組合件1440a之特定汲極指形件偏移一列的列上的第二組合件1440b之汲極指形件。 圖15說明具有類似於圖13之實例的閘極組態的FET裝置1500。然而，在圖15的實例中，源極連接1560可藉由連接S/G/D組合件中的給定列之導電特徵與相鄰S/G/D組合件中的偏移列之導電特徵而形成。舉例而言，在第一S/G/D組合件1540a之頂部之第一列的導電特徵可與自第二S/G/D組合件1540b之頂部起的第二列之導電特徵及在第三S/G/D組合件1540c之頂部之第一列的導電特徵連接。類似地，自第一S/G/D組合件1540a之頂部起之第三列的導電特徵可與自第二S/G/D組合件1540b之頂部起的第四列之導電特徵及自第三S/G/D組合件1540c之頂部起之第三列的導電特徵連接。此兩個連接可經接合以形成源極連接1560(例如，使用第一金屬M1)。 類似地，自第一S/G/D組合件1540a之頂部起之第二列的導電特徵可與在第二S/G/D組合件1540b之頂部的第一列之導電特徵及自第三S/G/D組合件1540c之頂部起之第二列的導電特徵連接。類似地，自第一S/G/D組合件1540a之頂部起之第四列的導電特徵可與自第二S/G/D組合件1540b之頂部的第三列之導電特徵及自第三S/G/D組合件1540c之頂部起之第四列的導電特徵連接。此兩個連接可經接合以形成汲極連接1562(例如，使用第二金屬M2)。 在一些實施例中，相鄰S/G/D組合件中之源極及汲極連接之偏移配置可提供多個優點。舉例而言，來自不合需要的製程變化之影響(諸如源極/汲極失配及/或作用區域(RX)/多晶矽接觸(PC)未對準)可減小或減輕。 舉例而言，假設在圖4及圖5之實例中，FET裝置400之作用區域(RX)412相對於S/G/D組合件440向左移位數量∆W。在此情形中，S/G/D組合件440之有效寬度因而為W0-∆W。 如圖16中所說明，假設以與在圖14的實例中之FET裝置1400(其係基於圖8及圖9之實例)相同之方式組態的FET裝置1600經移位相同RX移位數量(∆W)，從而產生原始RX位置1670及經移位RX位置1672。在原始RX位置1670中，並參考圖8之尺寸，與S/G/D組合件1640a、1640b相關聯的總寬度大致為W1+W1=2×W1。在經移位RX位置1672中，第一S/G/D組合件1640a之寬度減少數量∆W，且第二S/G/D組合件1640b之寬度增加數量∆W。因此，與S/G/D組合件1640a、1640b相關聯的總寬度大致為(W1-∆W)+W1+∆W)=2×W1。因此，吾人可看見對於具有偶數個S/G/D組合件之FET裝置的實施例，由RX之移位引起的裝置參數(例如，S/G/D寬度)的影響可實質上被消除或減少。 在另一實例中，且如圖17中所說明，假設FET裝置1700(以類似於本文中參看圖14所描述的FET裝置1400之方式而組態)包括自原始PC位置1774向下移位(如圖17中所說明)至經移位PC位置1776的多晶矽接觸(PC)。對於第二S/G/D組合件1740b，源極接觸件之兩個列可離經移位PC位置1776更遠，而對於第一S/G/D組合件1740a，汲極接觸件之兩個列可離經移位PC位置1776更遠。因此，當源極及汲極分別如圖17中所指示而連接時，由PC移位引起的源極/汲極不對稱性可減小。 在本文中參看圖8至圖17所描述的各種實例中，假定S/G/D組合件以及給定FET裝置中之一或多個基體接觸件經組態以形成大體對稱FET裝置。應理解，在一些實施例中，具有如本文所描述之一或多個特徵的FET裝置可以非對稱方式根據一或多個設計參數而組態。 舉例而言，圖18說明類似於圖8之實例FET裝置800具有實施於第一S/G/D組合件1840a與第二S/G/D組合件1840b之間的基體接觸件1850之FET裝置1800。然而，在圖18的實例中，FET裝置1800之一或多個設計參數可在第一S/G/D組合件1840a與第二S/G/D組合件1840b之間不同。 舉例而言，L及W尺寸中之任一者或兩者可在第一S/G/D組合件1840a及第二S/G/D組合件1840b當中不同。在圖18中，第一S/G/D組合件1840a具有尺寸L1×W1，且第二S/G/D組合件1840b具有尺寸L2×W2。L1及L2之值可或可不相同。類似地，W1及W2之值可或可不相同。 應注意，在其中W1及W2之值不同的組態中，基體接觸件1850之位置通常遠離中間。 在另一實例中，第一S/G/D組合件1840a及第二S/G/D組合件1840b可具有不同數目個指形件。在圖18中，第一S/G/D組合件1840a具有N1個指形件，且第二S/G/D組合件1840b具有N2個指形件。N1及N2之值可或可不相同。 在本文中參看圖8至圖17所描述的各種實例中，假定S/G/D組合件以及給定FET裝置中之一或多個基體接觸件係沿單個方向而配置。舉例而言，各種S/G/D組合件及各別基體接觸件係沿水平方向而配置。 圖19說明在一些實施例中，本發明之一或多個特徵可經實施以提供在二維中配置並由一或多個基體接觸件分隔開的複數個S/G/D組合件。舉例而言，四個S/G/D組合件1940a、1940b、1940c、1940d可經實施用於FET裝置1900，且此等S/G/D組合件可由指示為1950之十字形基體接觸件組合件分隔開。應理解此基體接觸件組合件可具有一或多個基體接觸件。 舉例而言，基體接觸件組合件1950可包括實施於第一組合件1940a與第二組合件1940b之間的第一基體接觸件及實施於第三組合件1940c與第四組合件1940d之間的第二基體接觸件。作為另一實例，基體接觸件組合件1950可包括實施於第一組合件1940a與第三組合件1940c之間的第一基體接觸件及實施於第二組合件1940b與第四組合件1940d之間的第二基體接觸件。作為另一實例，基體接觸件組合件1950可包括實施於第一組合件1940a與第二組合件1940b之間的第一基體接觸件、實施於第三組合件1940c與第四組合件1940d之間的第二基體接觸件、實施於第一組合件1940a與第三組合件1940c之間的第三基體接觸件，及實施於第二組合件1940b與第四組合件1940d之間的第四基體接觸件。 本發明描述各種特徵，該等特徵中之單一者並不僅負責本文中所描述之益處。將理解，可組合、修改或省略本文中所描述之各種特徵，如一般技術者將顯而易見。一般技術者將顯而易見不同於本文中所特定描述之彼等的其他組合及子組合，且該等組合意欲形成本發明之部分。本文中結合各種流程圖步驟及/或階段描述各種方法。將理解，在許多狀況下，可將某些步驟及/或階段組合，使得可將流程圖中所說明之多個步驟及/或階段執行為單一步驟及/或階段。又，可將某些步驟及/或階段分裂至單獨地執行之額外子組件中。在一些情況下，可重排步驟及/或階段之次序，且可全部省略某些步驟及/或階段。又，應將本文中所描述之方法理解為開放的，使得亦可執行除本文中所說明及描述之彼等的額外步驟及/或階段。 可使用(例如)電腦軟體、硬體、韌體或電腦軟體、硬體及韌體之任何組合有利地實施本文中所描述之系統及方法的一些態樣。電腦軟體可包含儲存於電腦可讀媒體(例如，非暫時性電腦可讀媒體)中，當執行時執行本文中所描述之功能的電腦可執行碼。在一些實施例中，由一或多個通用電腦處理器執行電腦可執行碼。根據本發明，熟習此項技術者將瞭解，亦可使用硬體、軟體或韌體之不同組合實施可使用執行於通用電腦上之軟體實施的任何特徵或功能。舉例而言，可以使用積體電路之組合的硬體完全實施此模組。替代性地或另外，可使用經設計以執行本文中所描述之特定功能的專用電腦而非通用電腦完全或部分地實施此特徵或功能。 多個分散式計算裝置可取代本文中所描述之任何一計算裝置。在此分散式實施例中，分散一個計算裝置之功能(例如，經由網路)，使得在分散式計算裝置中之每一者上執行一些功能。 可參考方程式、演算法及/或流程圖說明描述一些實施例。可使用可執行於一或多個電腦上之電腦程式指令實施此等方法。此等方法亦可單獨實施為電腦程式產品，抑或實施為設備或系統之組件。就此而言，可由硬體、韌體，及/或包括電腦可讀程式碼邏輯中所體現之一或多個電腦程式指令之軟體實施每一方程式、演算法、流程圖之區塊或步驟，及其組合。如將瞭解，可將任何此等電腦程式指令載入至一或多個電腦(包括(但不限於)通用電腦或專用電腦)，或其他可程式化處理設備上，以產生機器，使得執行於電腦或其他可程式化處理裝置上之電腦程式指令實施方程式、演算法及/或流程圖中所指定之功能。亦將理解，可由執行指定功能或步驟之專用基於硬體電腦系統，或專用硬體及電腦可讀程式碼邏輯構件之組合實施每一方程式、演算法及/或流程圖說明中之區塊，及其組合。 此外，諸如電腦可讀程式碼邏輯中所體現之電腦程式指令亦可儲存於可指引一或多個電腦或其他可程式化處理裝置以特定方式起作用之電腦可讀記憶體(例如，非暫時性電腦可讀媒體)中，使得儲存於電腦可讀記憶體中之該等指令實施流程圖之區塊中所指定的功能。電腦程式指令亦可載入至一或多個電腦或其他可程式化計算裝置上，以使得該一或多個電腦或其他可程式化計算裝置上執行一系列可操作步驟，以產生電腦實施程序，使得執行於電腦或其他可程式化處理設備上之該等指令提供用於實施方程式、演算法及/或流程圖之區塊中所指定的功能的步驟。 可由電腦系統執行並充分自動化本文中所描述之方法及任務中之一些或所有。在一些狀況下，電腦系統可包括經由網路通信且交互操作以執行所描述功能的多個相異電腦或計算裝置(例如，實體伺服器、工作站、儲存器陣列等)。每一此計算裝置通常包括執行儲存於記憶體或其他非暫時性電腦可讀儲存媒體或裝置中之程式指令或模組的處理器(或多個處理器)。本文中所揭示之各種功能可體現於此等程式指令中，但所揭示功能中之一些或所有可替代性地實施於電腦系統之專用電路(例如，ASIC或FPGA)中。在電腦系統包括多個計算裝置之情況下，此等裝置可係同置型的(但無需如此)。可藉由將實體儲存裝置(諸如，固態記憶體晶片及/或磁碟)變換至不同狀態而持續地儲存所揭示方法及任務之結果。 除非上下文另外明確要求，否則貫穿說明書及申請專利範圍，詞語「包含」及其類似者應以包括性意義解釋，而非排他性或窮盡性意義；換言之，呈「包括(但不限於)」之意義。如本文中一般所使用，詞語「耦接」指可直接連接或藉助於一或多個中間元件連接之兩個或兩個以上元件。另外，當用於本申請案中時，詞語「本文中」、「上文」、「下文」及類似意義之詞語應指本申請案整體而非本申請案之任何特定部分。在上下文准許的情況下，使用單數或複數數目之上述[實施方式]中之詞語亦可分別包括複數或單數數目。涉及兩個或兩個以上項目列表之詞語「或」，該詞語涵蓋所有以下詞語之解釋：列表中之項目中之任一者、列表中之所有項目及列表中之項目之任何組合。詞語「例示性」在本文中獨佔地用於意謂充當「實例、例子或說明」。本文中描述為「例示性」之任何實施未必解釋為比其他實施較佳或有利。 本發明不意欲限制於本文中所說明及描述之實施。本發明中所描述之實施的各種修改對於熟習此項技術者而言可為顯而易見的，且本文中所定義之一般原理可在不脫離本發明之精神或範疇的情況下應用於其他實施。本文中所提供的本發明之教示可應用於其他方法及系統，且並不限於上文所描述之方法及系統，且可組合上文所描述之各種實施例的元件及動作以提供進一步之實施例。因此，本文中所描述之新穎方法及系統可以多種其他形式實施；此外，在不脫離本發明之精神情況下，可以本文中所描述之方法及系統的形式進行各種省略、替代及改變。隨附申請專利範圍及其等效物意欲涵蓋將屬於本發明之範疇及精神內的此等形式或修改。
10‧‧‧實例SOI FET裝置
12‧‧‧主動矽裝置
14‧‧‧內埋氧化物(BOX)層
16‧‧‧處置晶圓
20‧‧‧源極
22‧‧‧汲極
24‧‧‧閘極
26‧‧‧基體
28‧‧‧接觸特徵
100‧‧‧FET裝置
400‧‧‧FET裝置
412‧‧‧作用區域
424‧‧‧閘極指形件
430‧‧‧連接金屬
432‧‧‧導電特徵
434‧‧‧基體
436‧‧‧導電特徵
440‧‧‧S/G/D區域
450‧‧‧基體接觸件
542‧‧‧等高線
544‧‧‧等高線
600‧‧‧FET裝置
612‧‧‧作用區域
624‧‧‧閘極指形件
630a‧‧‧第一連接金屬
630b‧‧‧第二連接金屬
632‧‧‧導電特徵
634a‧‧‧基體
634b‧‧‧基體
636a‧‧‧導電特徵
636b‧‧‧導電特徵
640‧‧‧S/G/D區域
650a‧‧‧第一基體接觸件
650b‧‧‧第二基體接觸件
742a‧‧‧第一影響等高線
742b‧‧‧第一影響等高線
744a‧‧‧第二影響等高線
744b‧‧‧第二影響等高線
800‧‧‧場效電晶體(FET)裝置
812a‧‧‧第一作用區域
812b‧‧‧第二作用區域
824a‧‧‧閘極指形件
824b‧‧‧閘極指形件
830a‧‧‧連接金屬
830b‧‧‧連接金屬
832a‧‧‧導電特徵
832b‧‧‧導電特徵
834‧‧‧基體
836‧‧‧導電特徵
840a‧‧‧第一S/G/D組合件
840b‧‧‧第二S/G/D組合件
842a‧‧‧第一影響等高線
842b‧‧‧第一影響等高線
850‧‧‧基體接觸件
1000‧‧‧FET裝置
1012a‧‧‧第一作用區域
1012b‧‧‧第二作用區域
1012c‧‧‧第三作用區域
1024a‧‧‧閘極指形件
1024b‧‧‧閘極指形件
1024c‧‧‧閘極指形件
1030a‧‧‧連接金屬
1030b‧‧‧連接金屬
1030c‧‧‧連接金屬
1030d‧‧‧連接金屬
1032a‧‧‧導電特徵
1032b‧‧‧導電特徵
1032c‧‧‧導電特徵
1034a‧‧‧第一基體
1034b‧‧‧第二基體
1036a‧‧‧第一導電特徵
1036b‧‧‧第二導電特徵
1040a‧‧‧第一S/G/D組合件
1040b‧‧‧第二S/G/D組合件
1040c‧‧‧第三S/G/D組合件
1042a‧‧‧第一影響等高線
1042b‧‧‧第一影響等高線
1050a‧‧‧第一基體接觸件
1050b‧‧‧第二基體接觸件
1200‧‧‧FET裝置
1221‧‧‧連接金屬
1224a‧‧‧第一閘極指形件
1224b‧‧‧第二閘極指形件
1230a‧‧‧連接金屬
1230b‧‧‧連接金屬
1240a‧‧‧第一組合件
1240b‧‧‧第二組合件
1250‧‧‧基體接觸件
1260‧‧‧源極連接
1262‧‧‧汲極連接
1300‧‧‧FET裝置
1321‧‧‧連接金屬
1324a‧‧‧閘極指形件
1324b‧‧‧閘極指形件
1324c‧‧‧閘極指形件
1330a‧‧‧連接金屬
1330b‧‧‧連接金屬
1330c‧‧‧連接金屬
1330d‧‧‧連接金屬
1350a‧‧‧基體接觸件
1350b‧‧‧基體接觸件
1360‧‧‧源極連接
1362‧‧‧汲極連接
1400‧‧‧FET裝置
1421‧‧‧連接金屬
1424a‧‧‧閘極指形件
1424b‧‧‧閘極指形件
1430a‧‧‧第一連接金屬
1430b‧‧‧第二連接金屬
1440a‧‧‧第一S/G/D組合件
1440b‧‧‧第二S/G/D組合件
1450‧‧‧基體接觸件
1460‧‧‧源極連接
1462‧‧‧汲極連接
1500‧‧‧FET裝置
1521‧‧‧連接金屬
1530a‧‧‧連接金屬
1530b‧‧‧連接金屬
1530c‧‧‧連接金屬
1530d‧‧‧連接金屬
1540a‧‧‧第一S/G/D組合件
1540b‧‧‧第二S/G/D組合件
1540c‧‧‧第三S/G/D組合件
1550a‧‧‧基體接觸件
1550b‧‧‧基體接觸件
1560‧‧‧源極連接
1562‧‧‧汲極連接
1600‧‧‧FET裝置
1640a‧‧‧第一S/G/D組合件
1640b‧‧‧第二S/G/D組合件
1670‧‧‧原始RX位置
1672‧‧‧經移位RX位置
1700‧‧‧FET裝置
1740a‧‧‧第一S/G/D組合件
1740b‧‧‧第二S/G/D組合件
1774‧‧‧原始PC位置
1776‧‧‧經移位PC位置
1800‧‧‧FET裝置
1840a‧‧‧第一S/G/D組合件
1840b‧‧‧第二S/G/D組合件
1850‧‧‧基體接觸件
1900‧‧‧FET裝置
1940a‧‧‧第一組合件
1940b‧‧‧第二組合件
1940c‧‧‧第三組合件
1940d‧‧‧第四組合件
1950‧‧‧基體接觸件組合件
圖1說明具有與閘極、源極、汲極及基體相關聯的節點之FET的端子表示。 圖2說明具有基體接觸件組態以及基板節點之FET。 圖3A及圖3B分別說明具有實施於諸如與處置晶圓相關聯的矽基板之基板上的主動FET的實例SOI FET裝置之側截面圖及平面圖。 圖4說明具有T形基體接觸件組態的FET裝置之實例。 圖5說明圖4之FET的方塊圖。 圖6說明具有H形狀基體接觸件組態之FET裝置的實例。 圖7說明圖6之FET的方塊圖。 圖8說明具有摺疊T形基體接觸件組態的FET裝置之方塊圖。 圖9說明圖8之FET裝置的實例組態。 圖10說明具有雙摺疊T形基體接觸件組態的FET裝置之方塊圖。 圖11說明圖10之FET裝置的實例組態。 圖12說明具有以摺疊T形基體接觸件組態交替列的源極及汲極連接的FET裝置之實例組態。 圖13說明具有以雙摺疊T形基體接觸件組態交替列的源極及汲極連接的FET裝置之實例組態。 圖14說明具有以摺疊T形基體接觸件組態連接偏移列的源極及汲極連接的FET裝置之實例組態。 圖15說明具有以雙摺疊T形基體接觸件組態連接偏移列的源極及汲極連接的FET裝置之實例組態。 圖16說明其中作用區域已經移位的FET裝置之實例組態。 圖17說明其中多晶矽接觸已經移位的FET裝置之實例組態。 圖18說明其中源極、閘極、汲極組合件具有不同設計參數的非對稱FET裝置之方塊圖。 圖19說明配置由一或多個基體接觸件分隔開的呈二維形式之源極、閘極、汲極組合件的FET裝置之方塊圖。
800‧‧‧場效電晶體(FET)裝置
812a‧‧‧第一作用區域
812b‧‧‧第二作用區域
824a‧‧‧閘極指形件
824b‧‧‧閘極指形件
830a‧‧‧連接金屬
830b‧‧‧連接金屬
832a‧‧‧導電特徵
832b‧‧‧導電特徵
834‧‧‧基體
836‧‧‧導電特徵
840a‧‧‧第一S/G/D組合件
840b‧‧‧第二S/G/D組合件
850‧‧‧基體接觸件

Claims (44)

  1. 一種場效電晶體(FET)，其包含： 源極、閘極及汲極之一第一組合件，其實施於一第一作用區域上； 源極、閘極及汲極之一第二組合件，其實施於一第二作用區域上；及 一第一基體接觸件，其實施於該第一組合件與該第二組合件之間。
  2. 如請求項1之FET，其中該FET包括一絕緣體上矽(SOI)基板。
  3. 如請求項1之FET，其中該第一組合件及該第二組合件實質上設定相同尺寸且該第一基體接觸件定位於該FET之大致中心處。
  4. 如請求項1之FET，其進一步包含實施於一第三作用區域上的源極、閘極及汲極之一第三組合件，及實施於該第二組合件與該第三組合件之間的一第二基體接觸件。
  5. 如請求項4之FET，其中該第一組合件及該第三組合件經設定實質上相同尺寸，使得該第一基體接觸件及該第二基體接觸件繞該FET之一中心線實質上對稱地定位。
  6. 如請求項1之FET，其中各別源極、閘極及汲極之該第一組合件及該第二組合件中的每一者係以一指形件組態實施，其中閘極指形件在一用以為該第一基體接觸件及該第一組合件及該第二組合件之該等閘極指形件提供一摺疊T形基體接觸件組態之方向上延伸。
  7. 如請求項6之FET，其中該第一組合件及該第二組合件中的每一者之該指形件組態導致源極及汲極指形件與該等閘極指形件交錯。
  8. 如請求項7之FET，其中該等源極指形件及該等汲極指形件係以交替列配置。
  9. 如請求項8之FET，其中該第一組合件之一特定源極指形件電連接至定位於與該第一組合件之該特定源極指形件相同之列上的該第二組合件之一源極指形件。
  10. 如請求項9之FET，其中該第一組合件之一特定汲極指形件電連接至定位於與該第一組合件之該特定汲極指形件相同之列上的該第二組合件之一汲極指形件。
  11. 如請求項8之FET，其中該第一組合件之一特定源極指形件電連接至自該第一組合件之該特定源極指形件偏移一列的該第二組合件之一源極指形件。
  12. 如請求項11之FET，其中該第一組合件之一特定汲極指形件電連接至自該第一組合件之該特定汲極指形件偏移一列的該第二組合件之一汲極指形件。
  13. 如請求項1之FET，其中該第一基體接觸件進一步包括：沿該第一基體接觸件之一寬度在一第一側面上延伸的一第一連接金屬；及沿該第一基體接觸件之一寬度在與該第一側面相反的一第二側面上延伸的一第二連接金屬。
  14. 如請求項13之FET，其進一步包含：在該第一作用區域上遠離該第一連接金屬延伸的電耦接至該第一連接金屬的第一複數個閘極指形件；及在該第二作用區域上遠離該第二連接金屬延伸的電耦接至該第二連接金屬之第二複數個閘極指形件。
  15. 如請求項14之FET，其進一步包含電耦接該第一連接金屬及該第二連接金屬以電連接該第一複數個閘極指形件及該第二複數個閘極指形件的一第三連接金屬。
  16. 一種射頻(RF)模組，其包含： 一封裝基板，其經組態以收納複數個裝置；及 一晶粒，其安裝在該封裝基板上，該晶粒包括具有實施於一第一作用區域上的源極、閘極及汲極之一第一組合件的一場效電晶體(FET)，該FET進一步包括實施於一第二作用區域上的源極、閘極及汲極之一第二組合件，該FET進一步包括實施於該第一組合件與該第二組合件之間的一基體接觸件。
  17. 如請求項16之RF模組，其中該RF模組為一開關模組。
  18. 如請求項16之RF模組，其中該晶粒為一絕緣體上矽(SOI)晶粒。
  19. 一種無線裝置，其包含： 一收發器，其經組態以處理射頻(RF)信號； 一RF模組，其與該收發器通信，該RF模組包括具有一場效電晶體(FET)之一開關裝置，該FET包括實施於一第一作用區域上的源極、閘極及汲極之一第一組合件，該FET進一步包括實施於一第二作用區域上的源極、閘極及汲極之一第二組合件，該FET進一步包括實施於該第一組合件與該第二組合件之間的一基體接觸件；及 一天線，其與該RF模組通信，該天線經組態以促進該等RF信號之傳輸及/或接收。
  20. 如請求項19之無線裝置，其中該RF模組為一開關模組。
  21. 一種場效電晶體(FET)，其包含： 源極、閘極及汲極之一第一組合件，其實施於一第一作用區域上，該第一組合件具有一第一寬度及一第一長度； 源極、閘極及汲極之一第二組合件，其實施於一第二作用區域上，該第二組合件具有一第二寬度及一第二長度，使得該第一寬度大於該第二寬度且該第一長度不等於該第二長度；及 一基體接觸件，其實施於該第一組合件與該第二組合件之間，使得該基體接觸件遠離該FET之一中心。
  22. 如請求項21之FET，其中該FET包括一絕緣體上矽(SOI)基板。
  23. 如請求項21之FET，其進一步包含共同形成該FET裝置之一閘極接觸件的複數個閘極指形件、一第一連接金屬及一第二連接金屬。
  24. 如請求項23之FET，其中該組合件之該第一作用區域包括在該複數個閘極指形件之間呈列形式之複數個導電特徵以形成源極與汲極之交替帶。
  25. 如請求項21之FET，其中該基體接觸件進一步包括沿該基體接觸件之一寬度在一第一側面上延伸的一第一連接金屬及沿該基體接觸件之一寬度在與該第一側面相反的一第二側面上延伸的一第二連接金屬。
  26. 如請求項25之FET，其進一步包含在該第一作用區域上方遠離該第一連接金屬延伸的電耦接至該第一連接金屬之第一複數個閘極指形件及在該第二作用區域上方遠離該第二連接金屬延伸的電耦接至該第二連接金屬之第二複數個閘極指形件，該第一複數個閘極指形件之閘極指形件的數目不同於該第二複數個閘極指形件之閘極指形件的數目。
  27. 如請求項21之FET，其中各別源極、閘極及汲極之該第一組合件及該第二組合件中的每一者係以一指形件組態實施，其中閘極指形件在一用以為該第一基體接觸件及該第一組合件及該第二組合件之該等閘極指形件提供一摺疊T形基體接觸件組態的方向中延伸。
  28. 一種場效電晶體(FET)，其包含： 源極、閘極及汲極之一第一組合件，其實施於一第一作用區域上； 源極、閘極及汲極之一第二組合件，其實施於一第二作用區域上，該第二組合件在一第一列中與該第一組合件對準； 源極、閘極及汲極之一第三組合件，其實施於一第二作用區域上，該第三組合件在一第一行中與該第一組合件對準； 源極、閘極及汲極之一第四組合件，其實施於一第二作用區域上，該第四組合件與該第二組合件在一第二行中對準並與該第三組合件在一第二列中對準；及 一基體接觸件組合件，其實施於該第一組合件、該第二組合件、該第三組合件及該第四組合件之間。
  29. 如請求項28之FET，其中該FET包括一絕緣體上矽(SOI)基板。
  30. 如請求項28之FET，其中該基體接觸件組合件定位於該第一列與該第二列之間及該第一行與該第二行之間。
  31. 如請求項30之FET，其中該基體接觸件組合件形成一十字形狀。
  32. 如請求項28之FET，其中該基體接觸件組合件包括實施於該第一組合件與該第二組合件之間的一第一基體接觸件及實施於該第三組合件與該第四組合件之間的一第二基體接觸件。
  33. 如請求項28之FET，其中該基體接觸件組合件包括實施於該第一組合件與該第三組合件之間的一第一基體接觸件及實施於該第二組合件與該第四組合件之間的一第二基體接觸件。
  34. 如請求項28之FET，其中該基體接觸件組合件包括實施於該第一組合件與該第二組合件之間的一第一基體接觸件、實施於該第三組合件與該第四組合件之間的一第二基體接觸件、實施於該第一組合件與該第三組合件之間的一第三基體接觸件，及實施於該第二組合件與該第四組合件之間的一第四基體接觸件。
  35. 如請求項28之FET，其中各別源極、閘極及汲極之該第一、該第二、該第三及該第四組合件中的每一者係以一指形件組態實施，其中閘極指形件在該第一、該第二、該第三及該第四作用區域上延伸以提供與該等閘極指形件交錯的源極及汲極的交替列。
  36. 如請求項28之FET，其中該第一組合件具有一第一寬度及一第一長度且該第二組合件具有一第二寬度及一第二長度，使得該第一寬度大於該第二寬度。
  37. 如請求項36之FET，其中該第一長度大於該第二長度。
  38. 一種射頻(RF)模組，其包含： 一封裝基板，其經組態以收納複數個裝置；及 一晶粒，其安裝在該封裝基板上，該晶粒包括具有實施於一第一作用區域上的源極、閘極及汲極之一第一組合件的一場效電晶體(FET)，該第一組合件具有一第一寬度及一第一長度，該晶粒進一步包括實施於一第二作用區域上的源極、閘極及汲極之一第二組合件，該第二組合件具有一第二寬度及一第二長度，使得該第一寬度大於該第二寬度且該第一長度不等於該第二長度，且該晶粒進一步包括實施於該第一組合件與該第二組合件之間的一基體接觸件，使得該基體接觸件遠離該FET之一中心。
  39. 如請求項38之RF模組，其中該RF模組為一開關模組。
  40. 如請求項38之RF模組，其中該晶粒為一絕緣體上矽(SOI)晶粒。
  41. 一種用於製造一射頻(RF)裝置之方法，該方法包含： 在一基板層上形成一場效電晶體(FET)； 電連接該基板層至一基板節點；及 耦接一非接地電路至該基板節點以調整該FET之RF效能。
  42. 一種用於製造一場效電晶體(FET)之方法，該方法包含： 形成或提供一基板； 在該基板之一第一作用區域上實施源極、閘極及汲極之一第一組合件； 在該基板之一第二作用區域上實施源極、閘極及汲極之一第二組合件；及 在該第一組合件與該第二組合件之間形成一第一基體接觸件。
  43. 如請求項42之方法，其中該基板為一絕緣體上矽(SOI)基板。
  44. 一種用於製造一射頻(RF)裝置之方法，該方法包含： 使用如請求項42之方法形成一場效電晶體(FET)； 電連接該基板至一基板節點；及 耦接一非接地電路至該基板節點以調整該FET之RF效能。
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