TW201803123A - 具有用以定義閾值電壓之子區域的半導體裝置 - Google Patents

具有用以定義閾值電壓之子區域的半導體裝置

Info

Publication number
TW201803123A
TW201803123A TW106106234A TW106106234A TW201803123A TW 201803123 A TW201803123 A TW 201803123A TW 106106234 A TW106106234 A TW 106106234A TW 106106234 A TW106106234 A TW 106106234A TW 201803123 A TW201803123 A TW 201803123A
Authority
TW
Taiwan
Prior art keywords
region
source region
gate stack
distance
gate
Prior art date
Application number
TW106106234A
Other languages
English (en)
Inventor
尤嘉 艾維可
金瑞松
艾恩 楊
Original Assignee
英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾股份有限公司 filed Critical 英特爾股份有限公司
Publication of TW201803123A publication Critical patent/TW201803123A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本發明的實施例描述具有子區或距離以定義閾值電壓的半導體裝置。第一半導體裝置包含具有相對於第二邊緣的第一邊緣的第一閘極堆疊，以及設置在半導體基板上的第一源極區。第二半導體裝置包含具有相對於第四邊緣的第三邊緣的第二閘極堆疊，以及設置在半導體基板上的第二源極區。第一距離從該第一源極區延伸到第一閘極堆疊的第一邊緣，以及不同於該第一距離的第二距離從該第二源極區延伸到第二閘極堆疊的第三邊緣。

Description

具有用以定義閾值電壓之子區域的半導體裝置
本發明的實施例一般關於積體電路領域，更具體地，關於具有用以定義閾值電壓之子區域的半導體裝置。
閾值電壓(Vth)可能影響半導體裝置的漏電流和切換速度。新興電路可以利用具有多個閾值電壓的裝置來最佳化功率消耗和時脈頻率。在一些情況下，約束電路效能的子電路可使用較低的Vth裝置來提高切換速度，以及不約束電路效能的子電路可使用較高的Vth電晶體來降低功率消耗。調變裝置的閾值電壓的傳統方法可以基於用不同量的雜質來摻雜通道區。如果較大量的p型摻雜劑被植入到通道，則範例性的n型裝置可具有較高的Vth。當不同電晶體的通道植入有不同摻雜劑的程度時，可實現不同的閾值電壓。然而，對於給定的漏電流等級，摻雜通道可能不利地影響電晶體的切換速度。摻雜原子可以散射降低載子電荷遷移率的移動電荷載子。此外，裝置效能變 化可隨著摻雜劑程度的增加而增加。由於隨機摻雜波動，不可接受的Vth變化可能隨著摻雜密度增加而增加。並且，當裝置的尺度隨著較新的製造技術縮小，通道摻雜對於控制Vth變得不太有效，尤其是希望有操作在多個電壓閾值目標的裝置的積體電路。
10‧‧‧晶圓形式
11‧‧‧晶圓
100‧‧‧單片化形式
102‧‧‧晶粒
102a‧‧‧晶粒
102b‧‧‧晶粒
104‧‧‧通道本體
106‧‧‧互連結構
110‧‧‧焊墊
112‧‧‧焊料球
121‧‧‧封裝基板
122‧‧‧電路板
150‧‧‧積體電路(IC)組件
S1‧‧‧主動側
S2‧‧‧非主動側
200‧‧‧半導體裝置
202‧‧‧閘極
204A‧‧‧間隔件
204B‧‧‧間隔件
205A‧‧‧側邊緣
205B‧‧‧側邊緣
206‧‧‧氧化物
208A‧‧‧金屬接點
208B‧‧‧金屬接點
210‧‧‧源極區
212‧‧‧汲極區
214‧‧‧半導體基板
216‧‧‧通道區
300‧‧‧半導體裝置
302‧‧‧閘極
304A‧‧‧間隔件
304B‧‧‧間隔件
305A‧‧‧側邊緣
305B‧‧‧側邊緣
306‧‧‧氧化物
308A‧‧‧金屬接點
308B‧‧‧金屬接點
310‧‧‧源極區
312‧‧‧汲極區
314‧‧‧半導體基板
316A‧‧‧通道區
316B‧‧‧通道區
320A‧‧‧子區
320B‧‧‧子區
330A‧‧‧子區
330B‧‧‧子區
400‧‧‧裝置
402‧‧‧閘極
404A‧‧‧間隔件
404B‧‧‧間隔件
405A‧‧‧側邊緣
405B‧‧‧側邊緣
406‧‧‧氧化物
408A‧‧‧金屬接點
408B‧‧‧金屬接點
410‧‧‧源極區
412‧‧‧汲極區
414‧‧‧半導體基板
430A‧‧‧子區
430B‧‧‧子區
450‧‧‧裝置
500‧‧‧積體電路
502A‧‧‧第一閘極堆疊
502B‧‧‧第二閘極堆疊
505A‧‧‧第一邊緣
505B‧‧‧第二邊緣
505C‧‧‧第三邊緣
505D‧‧‧第四邊緣
505E‧‧‧側邊緣
505F‧‧‧側邊緣
510A‧‧‧源極區
510B‧‧‧源極區
512A‧‧‧汲極區
512B‧‧‧汲極區
512C‧‧‧汲極區
514‧‧‧半導體基板
516A‧‧‧通道區
516B‧‧‧通道區
516C‧‧‧通道區
520A‧‧‧子區
520B‧‧‧子區
520C‧‧‧子區
520D‧‧‧子區
530E‧‧‧子區
530F‧‧‧子區
550‧‧‧半導體積體電路
560‧‧‧第一裝置
570‧‧‧第二裝置
L5A‧‧‧橫向尺寸
L5B‧‧‧橫向尺寸
L5C‧‧‧橫向尺寸
600‧‧‧方法
700‧‧‧計算裝置
702‧‧‧主機板
704‧‧‧處理器
706‧‧‧通訊晶片
708‧‧‧外殼
實施例將藉由以下結合圖式的詳細描述，以易於理解。為了便於描述，相似的參考符號表示類似的結構元件。實施例係以示例性的方式顯示，而不是以限制於圖式的圖中的方式。
圖1A示意地顯示根據一些實施例的晶圓形式和單片形式的範例晶粒的俯視圖。
圖1B示意地顯示根據一些實施例的積體電路(IC)組件的橫截面側視圖。
圖2示意地顯示根據一些實施例的範例性半導體裝置的橫截面。
圖3A示意地顯示根據一些實施例的範例性半導體裝置的橫截面。
圖3B示意地顯示根據一些實施例的範例性半導體裝置的橫截面。
圖4A示意地顯示根據一些實施例的範例性半導體裝置的橫截面。
圖4B示意地顯示根據一些實施例的範例性半 導體裝置的橫截面。
圖5A示意地顯示根據一些實施例的範例性半導體積體電路的橫截面。
圖5B示意地顯示根據一些實施例的範例性半導體積體電路的橫截面。
圖6A至6B示意地顯示根據一些實施例的用於製造具有各種閾值電壓的半導體裝置的方法的流程圖。
圖7示意地顯示根據一些實施例的可包含如本文所述的具有各種閾值電壓的電晶體裝置的範例係統。
【發明內容與實施方式】
本發明的實施例描述具有用於限定閾值電壓的子區域和相關技術與配置的半導體裝置。在以下的詳細描述中，參考了形成本文一部分的圖式，其中相似的符號始終指示相似的部分，並且其中以圖示的方式顯示本發明的申請標的可以被實施的實施例。但應該理解的，其他實施例可以被利用以及結構或邏輯上的改變可以在不脫離本發明的範圍下被完成。因此，下面的詳細描述不應被認為具有限制意義，並且實施例的範圍由所附申請專利範圍及其等同物來限定。
對於本發明的目的，用語“A和/或B”代表(A)、(B)或(A和B)。對於本發明的目的，用語“A、B和/或C”代表(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A，B和C)。
描述可使用基於透視的描述，諸如上/下、側面、之上/之下和類似的。這種描述係僅用來便於討論並且並不意在限制本文所描述的實施例之應用至任何特定的方向。
描述可使用用語“在一種實施例中”或“在實施例中”，其可各自是指一或多個相同或不同的實施例。此外，如關於本發明的實施例被使用的用語“包括”、“包含”、“具有”和類似物是同義的。
用語“耦接”，連同其衍生物，可在這裡被使用。“耦接”可指下列一或多者。“耦接”可意味著兩個或更多元件直接實體或電接觸。然而，“耦接”還可以意味著兩個或更多元件間接彼此接觸，但仍協作或彼此相互作用，並且可能意味著一或多個其它元件被耦接或連接在所述被彼此耦接的元件之間。用語“直接耦接”可以意味著兩個或更多元件直接接觸。
在各種實施例中，用語“第一特徵形成、沉積或設置在第二特徵上”可以意味著第一特徵係形成、沉積或設置在第二特徵上，和第一特徵中的至少一部分可與第二特徵中的至少一部分直接接觸(例如，直接的實體和/或電接觸)或間接接觸(例如，具有一或多個在第一特徵和第二特徵之間的其它特徵)。
如本文所使用的，用語“電路”可以指部分的或包括特定應用積體電路(ASIC)、電子電路、處理器(共享、專用或群組)和/或記憶體(共享、專用或群 組)，其執行一或多個軟體或韌體程式、組合邏輯電路和/或提供所描述功能之其它合適的元件。
圖1A根據一些實施例示意地顯示以晶圓形式10和以單片化形式100的示例性晶粒102之頂視圖。在一些實施例中，晶粒102可以是包含半導體材料，如矽或其它合適的材料之晶圓11的複數個晶粒(例如，晶粒102、102a、102b)中的一個。複數個晶粒(例如，晶粒102、102a、102b)可以形成在晶圓11的表面上。晶粒102、102a、102b中的每一個可以是包括如本文所述的裝置的半導體產品的重複單元。例如，晶粒102可以包括具有電晶體元件的電路，其中電晶體元件如一或多個通道本體104(如，鰭式結構、奈米線等)，其提供電晶體裝置中的行動電荷載體之通道路徑。儘管一或多個通道本體104以橫過晶粒102的實質部分的列被描繪，但應當理解的，一或多個通道本體104在其他實施例中可以用任何各種各樣的其它合適設置在晶粒102上配置。
以晶粒體現裝置的製造過程完成之後，晶圓11可以經歷切割單片化程序，其中每個晶粒(例如，晶粒102)被彼此分開以提供半導體產品的離散“晶片”。晶圓11可以是任何的各種尺寸。在一些實施例中，晶圓11具有從約25.4毫米到約450毫米之直徑範圍。在其它實施例中，晶圓11可以包括其它尺寸和/或其它形狀。根據各種實施例，一或多個通道本體104可以用晶圓形式10或單片化形式100被設置在半導體基板上。本文描述的一 或多個通道本體104可以併入為邏輯或記憶體或其組合之晶粒102。在一些實施例中，一或多個通道本體104可以是系統單晶片(SoC)組件的一部分。
圖1B示意地顯示根據一些實施例的積體電路(IC)組件150的橫截面側視圖。在一些實施例中，IC組件150可以包括一或多個晶粒(例如，晶粒102)，電性地和/或實體地與封裝基板121耦接。晶粒102可以包含一或多個通道本體104，其用作如本文所述的多閾值電壓電晶體裝置的通道本體。在一些實施例中，如本領域普通技術人員所熟知的，封裝基板121可以與電路板122電耦接。晶粒102可以表示使用如薄膜沉積、微影、蝕刻等使用於形成互補金屬氧化物半導體(CMOS)裝置之半導體製造技術，由半導體材料(例如，矽)製成的分立產品。在一些實施例中，晶粒102可以是包括處理器、記憶體、系統晶片或ASIC或為其一部分。在一些實施例中，電絕緣材料，例如，如模制化合物或底部填充材料(未顯示)可封裝在晶粒102和/或晶粒級互連結構106的至少一部分上。
晶粒102可以被附接到根據各種各樣合適的配置，例如，如所描繪的包括在覆晶配置中直接與封裝基板121耦接的封裝基板121。在覆晶配置中，晶粒102的主動側S1包括附接到使用晶粒級互連結構106諸如凸塊、支柱或也可以將晶粒102與封裝基板121電耦接的其他合適結構的封裝基板121之表面的電路。晶粒102的主 動側S1可以包括如本文所述的多閾值電壓電晶體裝置。晶粒102的非主動側S2可相對於主動側S1被設置。
在一些實施例中，晶粒級互連結構106可配置以將電訊號佈線在晶粒102和其它電性裝置之間。例如，電訊號可以包括用於關於晶粒102操作的輸入/輸出(I/O)訊號和/或電源/接地訊號。
在一些實施例中，封裝基板121是具有核心和/或堆積層的基於環氧樹脂的層壓基板，例如，如阿基諾莫脫建立膜(ABF)基板。在其它實施例中，封裝基板121可包括其它合適類型的基板，例如，由玻璃、陶瓷或半導體材料形成的基板。
封裝基板121可以包括配置用以將電訊號佈線來往晶粒102的電佈線特性。例如，電佈線特性可以包括設置在封裝基板121的一或多個表面之焊墊或跡線(未顯示)和/或內部佈線特性(未顯示)，諸如溝槽、通孔或其它互連結構以將通過封裝基板121之電訊號佈線。在一些實施例中，封裝基板121可包括電佈線特性，如焊墊(未顯示)，配置以接收晶粒102之個別的晶粒級互連結構106。
電路板122可以是由電絕緣材料，諸如環氧樹脂層壓板構成的印刷電路板(PCB)。例如，電路板122可以包括由諸如聚四氟乙烯、如阻燃劑4(FR-4)、FR-1、棉紙的酚醛棉紙材料，和如CEM-1或CEM-3的環氧樹脂材料或使用環氧樹脂預浸料材料被層壓在一起的紡 織玻璃材料的材料組成的電絕緣層。如跡線、溝槽或通孔的互連結構可以通過電絕緣層被形成以通過電路板122將晶粒102的電訊號佈線。在其它實施例中，電路板122可以包含其它合適的材料。在一些實施例中，電路板122是如本領域具有通常技術者所皆知的主機板。
封裝級互連，例如，如焊料球112可以耦接到在封裝基底121上和/或在電路板122上的一或多個焊墊110，以形成被配置進一步將電訊號佈線在封裝基板121和電路板122之間的相應焊點。焊墊110可以包含任何合適的導電材料，諸如金屬，包括例如，鎳(Ni)、鈀(Pd)、金(Au)、銀(Ag)、銅(Cu)以及其組合。用以將封裝基板121與電路板122實體地和/或電耦接的其它合適技術可在其它實施例中使用。
在其他實施例中，IC組件150可以包括各種各樣的其它合適配置，例如，包括覆晶和/或接線接合配置、中介層、包括系統級封裝(SiP)的多晶片封裝配置，和/或封裝上封裝(PoP)配置的合適組合。用以將電訊號佈線在晶粒102和IC組件150的其他組件之間的其它合適的技術可在一些實施例中使用。
下面描述半導體裝置的製造程序，特別是使用互補金屬氧化物半導體(CMOS)程序製造的場效電晶體(FET)裝置。本領域普通技術人員應當理解，使用的任何已知半導體程序製造的任何已知半導體裝置可受益於本文所述的原理。
圖2示意性地顯示根據一些實施例的範例性半導體裝置200的橫截面。參考圖2，源極區210和汲極區212設置在半導體基板214上，半導體基板214包含本領域普通技術人員已知的任何半導體材料，例如矽。半導體基板214可以具有任何導電類型，例如n型或p型，並且具有任何塊體電阻率，例如2ohm-cm至100ohm-cm。半導體基板214可以是本領域普通技術人員已知的在更重摻雜基板上的磊晶材料。半導體基板214、源極區210或汲極區212的摻雜密度，以及氧化物206的厚度和其它參數可能影響裝置200的閾值電壓Vth。
源極區210可以設置在半導體基板214上並延伸到閘極202的側邊緣205A。類似地，汲極區212可以設置在半導體基板214上並延伸到閘極202的側邊緣205B。源極區210和汲極區212可以具有本領域普通技術人員已知的任何導電類型。在圖2所示的實施例中，半導體基板214可以具有第一導電類型(例如，p型)，並且源極和汲極區210和212可以分別具有與基板214不同或相反的第二導電類型(例如，n型)以形成n型金屬氧化物半導體裝置(NMOS)。在裝置200是p型裝置(PMOS)的實施例中，基板214可以包含源極區210和汲極區212藉由雜質植入形成在其上的井(未顯示)，如本領域普通技術人員眾所皆知的。
閘極氧化物206可以設置在基板214和閘極202之間。閘極氧化物206可以是介電質，例如二氧化 矽、氮氧化物或高k材料，其用於將閘極202與底層半導體基板214分離。間隔件204A可沿著閘極202的邊緣205A設置以將閘極202與金屬接點208A分離。類似地，間隔件204B可沿著閘極202的邊緣205B設置，以將閘極202與金屬接點208B分離。間隔件204A和204B可以包含一或多層的二氧化矽和/或氮化矽，儘管也可以使用本領域普通技術人員已知的任何材料。間隔件204A和204B可以具有適於其應用的任何尺寸。
源極區210與閘極堆疊202之間的超過閾值電壓Vth的電壓差可產生通道區216，且源極區210與汲極區212之間的正電壓差將從源極區210吸引載子至汲極區212以產生本領域普通技術人員眾所皆知的電流。
在實施例中，可以藉由提供基板214、在基板214上生長場效氧化物、蝕刻氧化物，以及植入摻雜劑以產生源極區210和汲極區212來製造裝置200。金屬可以被沉積在氧化物層上，以產生閘極202。在裝置是p型裝置的情況下，具有與基板的導電類型不同或相反的導電類型的井(未顯示)可以首先被建立。在一些實施例中，基板214可以具有p型導電類型，而源極區210和汲極區212可以是n型導電類型。用於製造裝置200的方法是本領域普通技術人員眾所皆知的。
圖3A示意性地顯示根據一些實施例的範例性半導體裝置300的橫截面。圖3B示意性地顯示根據一些實施例的範例性半導體裝置350的橫截面。參考圖3A和 3B，源極區310和汲極區312設置在半導體基板314上，半導體基板314包含本領域普通技術人員已知的任何半導體材料，例如矽。半導體基板314可以具有任何導電類型，例如n型或p型，並且具有任何塊體電阻率，例如2ohm-cm至100ohm-cm。在圖3A和3B所示的實施例中，半導體基板314可以具有第一導電類型，例如p型。本領域普通技術人員應當理解，根據應用，半導體基板314可以具有包含n型和p型的任何導電類型。半導體基板314、源極區310或汲極區312的摻雜密度，以及氧化物306的厚度和/或其他參數可能影響裝置300和350的閾值電壓Vth。
源極區310和汲極區312可以藉由本領域普通技術人員已知的方式設置在半導體基板314上，例如藉由在半導體基板314的未掩蔽區域中植入摻雜劑或磊晶生長摻雜材料。
源極區310和汲極區312可具有本領域中的普通技術人員已知的任何導電類型，例如，n型或p型、在任何濃度，例如，1e19ions/cm3的摻雜物。在圖3A和3B所示的實施例中，半導體基板314可以具有第一導電類型(例如p型)，並且源極和汲極區310和312可以分別具有與基板314不同或相反的第二導電類型(例如n型)，以形成n型金屬氧化物半導體裝置(NMOS)。在裝置300或350是p型裝置(例如，PMOS裝置)的實施例中，基板314可以包含源極區310和汲極區312係於其 上形成的井(未顯示)，如本領域普通技術人員所熟知的。
閘極氧化物306可以設置在基板314和閘極302之間。閘極氧化物306可以是介電質，例如多晶矽，其用於將閘極302與底層半導體基板314分離或絕緣。間隔件304A可以沿著閘極302的邊緣305A設置，以將閘極302與金屬接點308A分離，接著耦接到源極區310。類似地，間隔件304B可沿著閘極302的邊緣305B設置，以將閘極302與金屬接點308B分離或絕緣，接著耦接到汲極區312。間隔件304A和304B可以包含一或多層的二氧化矽和/或氮化矽，儘管也可以使用本領域普通技術人員已知的任何材料。間隔件304A和304B可以具有適於其應用的任何尺寸。
在實施例中，裝置300的源極區310可以設置在半導體基板314上，在短的側邊緣305A延伸，以建立欠疊子區320A。在一些實施例中，欠疊子區320A可以被定義為邊緣305A和源極區310的邊緣之間的距離。源極區310可以僅延伸到側邊緣305A的途中以建立欠疊子區320A。類似地，裝置300的汲極區312可以設置在半導體基板314上，在短的側邊緣305B延伸以建立欠疊子區320B。在一些實施例中，欠疊子區320B可以被定義為邊緣305B和汲極區312的邊緣之間的距離。換句話說，汲極區312可以僅延伸到側邊緣305B的一部分以建立欠疊子區320B。源極區310和汲極區312因此可以欠疊閘 極302。在實施例中，源極區310和汲極區312可以藉由由子區320A和320B的寬度限定的欠疊來欠疊閘極302。欠疊子區320A和320B可以增加源極區310和汲極區312之間的橫向距離。
在實施例中，通道區316A可以延伸到子區320A和320B中以將通道區316A拉長到橫向尺寸L3A。因此，通道區316A相對於具有圖2所示的橫向尺寸L2的通道216更長。通道區316A的增加的橫向尺寸L3A可以有利地增加操作裝置300必要的閾值電壓Vth。在實施例中，裝置350的源極區310可以設置在半導體基板314，在長的側邊緣305A延伸，以建立重疊子區330A。類似地，裝置350的汲極區312可以設置在半導體基板314上，在長的側邊緣305B延伸，以建立重疊子區330B。源極區310和汲極區312因此可以藉由重疊子區330A和330B來與閘極302重疊。重疊子區330A和330B可以減小源極區310和汲極區312之間的橫向距離。
在實施例中，通道區316B可以藉由重疊區330A和330B減小以將通道橫向縮短到橫向尺寸L3B。因此，通道區316B分別相對於具有如圖2所示的橫向尺寸L2或如圖3A所示的橫向尺寸L3A的通道216或316A更短。通道316B的縮短後橫向尺寸L3B可以有利地降低操作裝置350所需的閾值電壓Vth。
在實施例中，裝置300和350可以藉由提供基板314、在基板314上生長場效氧化物、蝕刻該氧化 物，以及使用已知掩模植入摻雜劑以建立源極區310和汲極區312來製造，如本領域普通技術人員皆知的。金屬可以在多晶矽層上沉積以建立閘極302。裝置是p型裝置的情況下，具有與基板的導電類型不同或相反的導電類型的井可以首先被建立。製造裝置300和350的方法是本領域普通技術人員眾所皆知的。
圖4A示意性地顯示根據一些實施例的範例性半導體裝置的橫截面。圖4B示意性地顯示根據一些實施例的範例性半導體裝置的橫截面。參考圖4A和4B，源極區410和汲極區412設置在類似於半導體基板214和314的半導體基板414上，半導體基板414可以包含本領域普通技術人員已知的任何半導體材料，例如矽。半導體基板414可以具有任何導電類型，例如n型或p型，並且可以具有任何塊體電阻率，例如2ohm-cm至100ohm-cm。在圖4A和4B所示的實施例中，半導體基板414可以具有第一導電類型，例如p型。本領域普通技術人員應當理解，取決於應用，半導體基板414可以具有包含n型和p型的任何導電類型。半導體基板414的摻雜密度以及氧化物406的厚度和/或其它參數可能影響裝置400和450的閾值電壓Vth。
源極區410和汲極區412可以藉由本領域普通技術人員已知的任何方式設置在半導體基板414上，例如藉由在半導體基板414的未掩蔽區域中植入摻雜劑或磊晶生長摻雜材料。
源極區410和汲極區412可以具有任何密度的任何導電類型的摻雜劑，例如，對於本領域中的普通技術人員是已知的1e19至5e19ions/cm3。在圖4A和4B所示的實施例中，源極區410和汲極區412可以具有與半導體基板414的第一導電類型(例如p型)相反的第二導電類型(例如n型)。
閘極氧化物406可以設置在基板414和閘極402之間。閘極氧化物406可以是介電質，例如多晶矽，其用於將閘極402與底層半導體基板414分隔或絕緣。間隔件404A可以沿著閘極402的邊緣405A設置，以將閘極402與金屬接點408A分開，而耦接到源極區410。類似地，間隔件404B可以沿著閘極402的邊緣405B設置，以將閘極402與金屬接點408B分開或絕緣，而耦接到汲極區412。間隔件404A和404B可以包含一或多層的二氧化矽和/或氮化矽，儘管也可以使用本領域普通技術人員已知的任何材料。間隔件404A和404B可以具有適於其應用的任何尺寸。
在實施例中，裝置400的源極區410可以設置在半導體基板414上，延伸到側邊緣405A。類似地，裝置400的汲極區412可以設置在半導體基板414上，延伸到側邊緣405B。源極區410和汲極區412可以包含1e19至1e20ions/cm3之間的摻雜密度，以相對於例如圖2所示的裝置200增加操作裝置400所需的閾值電壓Vth。相對於例如圖2所示的裝置200，降低源極區410和 汲極區412的摻雜密度可能會致使增加閾值電壓Vth、降低汲極飽和電流Idsat和改善次閾值擺幅(SS)和汲極感應屏障降低(DIBL)參數。輕摻雜源極區410和汲極區412可以有利地改善裝置400的功率消耗。
裝置450可以包含源極區410，又可以包含源極子區430A、和汲極區412，又可以包含汲極子區430B。在實施例中，源極子區430A可以實質上環繞源極區410，使得源極區410和源極子區430A一起延伸到裝置450的側邊緣405A。在實施例中，源極區410和源極子區430A可以具有第一導電類型，例如n型。然而，源極區410可以具有比源極子區430A的摻雜密度(例如，1e19至5e19ions/cm3)高的摻雜密度(例如，5e19至1e21ions/cm3)。
類似地，汲極子區430B可以實質上圍繞汲極區412，使得汲極區412和汲極子區430B一起延伸到裝置450的側邊緣405B。在實施例中，汲極區412和汲極子區可以具有第一導電類型，例如，n型。然而，汲極區412可以具有比汲極子區430B的摻雜密度(例如，1e19至5e19ions/cm3)高的摻雜密度(例如，5e19至1e21ions/cm3)。建立具有相對於在源極和汲極子區430A和430B的較低摻雜密度的在源極和汲極區410和412的較高摻雜密度的這種摻雜密度分佈可致使裝置400相對於沒有這種摻雜密度分佈的裝置具有較高的閾值電壓Vth和較低的外部電阻(例如，200ohm-um)。
本領域普通技術人員應當理解，本文所描述的技術可以應用於塊體CMOS之外的裝置，例如FinFET、奈米線FET或具有摻雜的源極/汲極區的任何其它CMOS結構。
下面的表1指出根據各種實施例的增加半導體裝置的閾值電壓Vth的各種方法的功效。
Figure TW201803123AD00001
 其中：DIBL是指汲極誘導屏障降低；SS是指次閾值擺幅；以及SCE是指短通道效應。
圖5A示意性地顯示根據一些實施例的範例性半導體積體電路500的橫截面。圖5B示意性地顯示範例性半導體積體電路550的橫截面。參考圖5A和5B，積體電路500包含第一裝置560和第二裝置570。第一裝置560和第二裝置570可以是金屬氧化物半導體裝置。儘管 第一裝置560和第二裝置570都顯示為NMOS裝置，但是第一裝置560可以是NMOS裝置，而第二裝置570可以是PMOS裝置。
第一裝置560可以包含設置在半導體基板514上並且具有與第二邊緣505B相對的第一邊緣505A的第一閘極堆疊502A。第一源極區510A和第一汲極區512A設置在半導體基板514上。第一子區520A可以從第一閘極堆疊502A的第一邊緣505A延伸到第一源極區510A。第二子區520B可以從第一閘極堆疊502A的第二邊緣505B延伸到第一汲極區512A。在一些實施例中，第一子區520A可以被定義為邊緣505A和源極區510A的邊緣之間的第一距離，並且第二子區520B可以被定義為與第一距離不同且在邊緣505B和汲極區512A的邊緣之間的第二距離。
第二裝置570可包含設置在半導體基板514上且具有與第四邊緣505D相對的第三邊緣505C的第二閘極堆疊502B。第二源極區510B和第二汲極區512B設置在半導體基板514上。第三子區520C可以從第二閘極堆疊502B的第三邊緣505C延伸到第二源極區510B。第四子區520D可以從第二閘極堆疊502B的第四邊緣505D延伸至第二汲極區512B。在一些實施例中，第三子區520C可以被定義為邊緣505C和源極區510B的邊緣之間的第三距離，並且第四子區520D可以被定義為與該第三距離不同且在邊緣505D和汲極區512B的邊緣之間的第 四距離。
第一源極區510A、第一汲極區512A、第二源極區510B和第二汲極區512B可具有本領域中普通技術人員皆知的任何導電類型，包含n型或p型導電類型。同樣地，半導體基板514可以具有本領域中普通技術人員皆知的任何導電類型，包含n型或p型導電類型。如圖5A所示，半導體基板514可以具有p型導電類型，而第一源極區510A、第一汲極區512A、第二源極區510B和第二汲極區512B可以具有n型導電類型，其中第一裝置560和第二裝置570是NMOS裝置。本領域的普通技術人員應理解，第一裝置560和第二裝置570可以是NMOS或PMOS裝置或NMOS和PMOS裝置的組合。
而積體電路裝置500被顯示為僅具有第一裝置560和第二裝置570，本領域的普通技術人員應理解，積體電路裝置500可包含任意數量的裝置560和570，每個裝置具有本領域的普通技術人員皆知的任何導電類型。
第一裝置560和第二裝置570可以使用實質上類似於使用如45奈米、22奈米、14奈米、10奈米、7奈米等的一組已知設計規則的程序來製造，用於實質上類似的應用，例如，邏輯、輸入/輸出等。藉由這樣做，第一裝置560和第二裝置570皆可具有類似的閘極長度、大小、間距，或其他特性，除了本文所描述的子區或距離520A、520B、520C和/或520D。
例如，第一裝置560和第二裝置570皆可為 使用相同10奈米節點的半導體程序製造的邏輯裝置，但第一裝置560可具有距離520A，其不同於，例如，長於第二裝置570的距離520C。子區或距離520A可能與子區或距離520C有比單純的製程變化還要更多的差異。換言之，第一裝置560的子區或距離520A可具有故意長於或故意短於第二裝置570的子區或距離520C的類似尺寸的尺寸。本領域的普通技術人員應該理解，子區或距離520A和子區或距離520C之間的差異比單純的製程變化更多，並故意設計成這種方式以致使用預定的閾值電壓操作的裝置，如在上面更詳細說明的。在實施例中，第一裝置560的子區或距離520A可以比第二裝置570的子區或距離520C大由於製程變化致使的任何距離大的距離。例如，對於10奈米和7奈米節點半導體製程兩者，第一裝置560的子區或距離520A可以比第二裝置570的子區或距離520C大至少3奈米。
第一裝置560可以被製造成在空間上靠近第二裝置570。在實施例中，第一裝置560可以緊鄰第二裝置570形成或第一裝置560可形成在積體電路的相同邏輯或功能單元上。
在實施例中，所有的低閾值電壓Vth(NMOS和PMOS兩者)電晶體或裝置可以是在相同的閘極上以供改進效能。
在實施例中，所有的高閾值Vth(NMOS和PMOS兩者)電晶體或裝置可以是在相同的閘極上以供低 漏電。
在實施例中，對於給定的閘極，某些或所有的NMOS電晶體或裝置可以是低閾值電壓Vth電晶體以供改進從高到低的輸出轉變的效能。
在實施例中，對於給定的閘極，某些或所有的PMOS電晶體或裝置可以是低閾值電壓Vth電晶體以供改進從低到高的輸出轉變的效能。
在實施例中，對於給定的閘極，某些或所有的NMOS電晶體或裝置可以是高閾值電壓Vth電晶體以供在輸出高狀態中的低漏電控制。
在實施例中，對於給定的閘極，某些或全部的PMOS電晶體或裝置可以是高閾值電壓Vth電晶體以供在輸出低狀態中的低漏電控制。
對於這些電晶體或裝置，源極到汲極距離可以是相同的，但閘極到源極(或閘極到汲極)的距離可以變化，以建立低和高閾值電壓Vth電晶體。
在圖5A所示的實施例中，第一通道區516A可以延伸超過第一子區520A和第二子區520B，使得第一子區520A和第二子區520B至少部分限定第一裝置560的第一閾值電壓Vth1。
類似地，第二通道區516B可以延伸超過第三子區520C和第四子區520D，使得第三子區520C和第四子區520D至少部分限定第二裝置570的第二閾值電壓Vth2。由於第一和第二通道區516A和516B的長度，第一 閾值電壓Vth1可以與第二閾值電壓Vth2不同。在實施例中，通道區516A可具有相對於通道區516B的橫向尺寸L5B的較長橫向尺寸L5A，這可能致使閾值電壓Vth1係與第二閾值電壓Vth2不同或更高。
在圖5B所示的實施例中，裝置580包含延伸長的側邊緣505E以建立重疊子區530E的源極區510C。類似地，汲極區512C延伸長的側邊緣505F以建立重疊的子區530F。因此，源極區510C和汲極區512C可藉由重疊子區530E和530F來重疊閘極502B。重疊子區530E和530F可以減少源極區510C和汲極區512C之間的橫向距離以因此有利地減小裝置580的Vth3。
在實施例中，通道區516C可藉由重疊區530E和530F減少以將通道橫向縮短一橫向尺寸L5C。因此，通道區516C相對於通道516A短。通道516C的縮短橫向尺寸L5C減小操作裝置580所需的閾值電壓Vth3。由於裝置560和580分別的第一和第三通道區域516A和516C的長度，第一閾值電壓Vth1可以與第三閾值電壓Vth3不同。在實施例中，通道區516A可具有相對於通道區516C的橫向尺寸L5C較長的橫向尺寸L5A，其可能致使閾值電壓Vth1不同於，例如，高於第二閾值電壓Vth3。
圖6A至6B示意性地顯示根據一些實施例的製造具有各種閾值電壓的半導體裝置的方法600的流程圖。方法600可以與根據各種實施例結合圖2至5B描述的各種技術和配置相稱，反之亦然。
在602處，方法600可以包含在半導體基板(例如，晶粒102)上形成源極區。源極區可以具有第一導電類型，例如n型。形成該源極區可關於圖案化、蝕刻和/或掩蔽基板和植入雜質到基板，如本領域中的普通技術人員皆知的。
在604處，方法600還可以包含在基板上形成汲極區。該汲極區可以具有第一導電類型，例如n型。形成該汲極區可關於圖案化、蝕刻和/或掩蔽基板和植入雜質到基板，如本領域中的普通技術人員皆知的。
在606處，方法600還可以包含在半導體基板上形成具有與第二邊緣相對的第一邊緣的閘極堆疊。形成閘極堆疊可關於利用介電材料形成氧化層306和/或在該氧化物層中形成開口以建立閘極電極，如本領域中的普通技術人員皆知的。開口可以使用包含圖案化的任何合適的技術來形成，諸如微影和/或蝕刻。
在608處，方法600可限定從閘極堆疊的第一邊緣延伸到源極區的第一子區。
在610處，方法600可限定從閘極堆疊的第二邊緣延伸到汲極區的第二子區。
在612處，方法600可確定高閾值電壓是否為針對性的。
在裝置被期望具有高閾值電壓的實施例中，在614A處，方法600可將通道區延伸到第一子區和第二子區中，使得汲極區和源極區欠疊於閘極堆疊。換句話 說，方法600可以形成源極區和汲極區以欠疊於閘極堆疊，並且將通道區延長到第一和第二子區，從而在操作期間增加閾值電壓。
在裝置被期望具有高閾值電壓的替代實施例中，在614B處，方法600可以形成延伸在第一子區中的源極子區。
在616B處，方法600可以形成延伸在第二子區的汲極子區。
在618B處，方法600可以用第一摻雜密度的導電類型(例如，n型)植入源極區和汲極區。
在620B處，方法可以用第二摻雜密度的導電類型(例如，n型)植入源極子區和汲極子區。第二摻雜密度可以比源極和汲極區的第一摻雜密度更低。
在裝置被期望具有低閾值電壓的實施例中，在614C處，方法600可形成源極區以實質地在閘極堆疊的第一邊緣以外的第一子區上延伸以與該閘極堆疊重疊。
在616C處，方法600可形成汲極區以實質地在閘極堆疊的第二邊緣以外的第二子區上延伸以與閘極堆疊重疊。
方法600可以用於形成具有各種閾值電壓的積體電路上的半導體裝置。例如，在方法600中的600至610和614A處描述的動作可用於建立積體電路上的第一裝置，而在方法600中的600至610和614B至620B和/或614C至616C處描述的動作可以用於根據各種設計參 數，包含所需的速度、功率分佈等來建立同一積體電路之內的第二或第三裝置。
各種操作依次描述為多個分立操作，以最有助於理解所請專利標的之方式。然而，描述的順序不應被解釋為暗示這些操作必須是順序相關的。本發明的實施例可被實現成使用任何合適的硬體和/或軟體用以配置所希望的系統。
圖7示意地顯示根據一些實施例的可包括如本文所述的具有可變閾值電壓的電晶體裝置的積體電路的範例系統(例如，計算系統700)。
主機板702可包括多個部件，包括但不限於處理器704和至少一個通訊晶片706。處理器704可以在實體地和電性地耦接到主機板702。在一些實現中，至少一個通訊晶片706也可以實體地和電性地耦接到主機板702。在另外的實現中，通訊晶片706可以是處理器704的一部分。
取決於其應用，計算裝置700可以包括可以或可以不被實體地和電性地耦接到主機板702的其他部件。這些其他部件可以包括但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋革計數器、加速計、陀 螺儀、揚聲器、照相機和大容量儲存裝置(如硬碟、光碟(CD)、數位多功能光碟(DVD)等)。
通訊晶片706可以致使用於資料傳送往來於計算裝置700的無線通訊。用語“無線”及其衍生詞可以用於描述電路、裝置、系統、方法、技術、通訊通道等，其可藉由非固體媒體、藉由使用調變的電磁輻射來傳送資料。該用語不暗示相關的裝置不包含任何導線，儘管在一些實施例中它們可能沒有。通訊晶片706可以實現任何數目的無線標準或協議，包括但不限於電機電子協會(IEEE)標準，其包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16標準(例如IEEE 802.16-2005修訂)、長期演進(LTE)計畫以及任何修訂、更新和/或再版(如，進階的LTE計畫、超行動寬頻(UMB)計畫(也被稱為“3GPP2”)等)。IEEE 802.16相容的寬頻無線存取(BWA)網絡通常被稱為WiMAX網絡，代表全球互通微波存取，其為通過IEEE 802.16標準之協調性及互通性測試之產品的認證標誌。通訊晶片706可以根據行動通訊全球系統(GSM)、通用封包無線服務(GPRS)、全球行動電信系統(UMTS)、高速封包存取(HSPA)、演進的HSPA(E-HSPA)或LTE網絡來操作。通訊晶片706可以根據GSM增強資料演進(EDGE)、GSM EDGE無線電存取網絡(GERAN)、全球地面無線電存取網路(UTRAN)或演進UTRAN(E-UTRAN)來操作。通訊晶片706可以根據分碼多工存取(CDMA)、分時多工存取 (TDMA)、數位增強無線電信(DECT)、演進資料最佳化(EV-DO)，其衍生物，以及任何被指定為3G、4G、5G及之後的其他無線協議來操作。在其他實施例中，通訊晶片706可以根據其它無線協議來操作。
該計算裝置700可以包括複數個通訊晶片706。例如，第一通訊晶片706可專用於短範圍無線通訊，例如Wi-Fi和藍牙以及第二通訊晶片706可專用於長範圍無線通訊如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其他。
計算裝置700的處理器704可包含具有如本文所述的具有使用功函數修改層的調變閾值電壓的電晶體結構的晶粒(例如，圖1A至1B的晶粒102)。例如，圖1A至1B的晶粒102可以被安裝在封裝組件中，該封裝組件安裝在主機板702上。用語“處理器”可以指任何裝置或裝置的部分，其處理來自暫存器和/或記憶體的電子資料以轉換該電子資料成可以儲存在暫存器和/或記憶體的其他電子資料。
通訊晶片706也可以包含具有如本文所述的使用汲極或源極區改善具有可變的閾值電壓的電晶體結構的晶粒(例如，圖1A至1B的晶粒102)。如本文所述，在進一步的實施例中，容納在計算裝置700中的另一種部件(例如，記憶體裝置或其他積體電路裝置)可包含具有如本文所述的使用汲極或源極區改善具有可變的閾值電壓的電晶體結構的晶粒(例如，圖1A至1B的晶粒102)。
在各種實現中，計算裝置700可以是行動計算裝置、膝上型電腦、小筆電、筆記型電腦、超輕薄電腦、智慧手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或者數位錄影機。在另外的實現中，計算裝置700可以是用於處理資料的任何其它電子裝置。
範例
根據各種實施例，本發明描述了一種半導體裝置。
積體電路的範例1可以包含設置在該半導體基板上且具有相同間距的第一半導體裝置和第二半導體裝置。該第一半導體裝置包含第一閘極堆疊，包含第一閘極介電質和第一閘極電極以及第一源極區。該第二半導體裝置包含第二閘極堆疊，包含第二閘極介電質和第二閘極電極以及第二源極區。該第一源極區和該第一閘極堆疊被隔開一第一距離。該第二源極區和該第二閘極堆疊被隔開一第二距離，且該第一距離與該第二距離不同。
範例2可包含範例1的積體電路，其中該第一半導體裝置還包含第一汲極區，其中該第二半導體裝置還包含第二汲極區，其中該第一汲極區和該第一閘極堆疊被隔開一第三距離，其中該第二汲極區和該第二閘極堆疊被隔開一第四距離，且其中該第三距離與該第四距離不 同。
範例3可以包含範例1或2的積體電路，其中該第一半導體裝置還包含設置在該第一閘極堆疊下方的第一通道區。
範例4可以包含範例3的積體電路，其中該第一通道區在該第一源極區和該第一汲極區之間延伸，使得該第一源極區欠疊於該第一閘極堆疊該第一距離且該第一汲極區欠疊於該第一閘極堆疊該第三距離。
範例5可以包含範例1或2的積體電路，其中該第二半導體裝置還包含設置在該第二閘極堆疊下方的第二通道區。
範例6可以包含範例5的積體電路，其中該第二通道區延伸在該第二源極區和該第二汲極區之間，使得該第二源極區欠疊於該第二閘極堆疊該第二距離且該第二汲極區欠疊於該第二閘極堆疊該第四距離。
範例7可以包含範例5的積體電路，其中該第二源極區至少部分重疊於該第二閘極堆疊，以及其中該第二汲極區至少部分重疊於該第二閘極堆疊。
範例8可以包含範例2的積體電路，其中該第一源極區藉由延伸超出該第一邊緣至少部分重疊於該第一閘極堆疊，以及其中該第一汲極區藉由延伸超出該第三邊緣至少部分重疊於該第一閘極堆疊。
範例9可以包含範例2的積體電路，其中該第一源極區具有延伸超過該第一距離的第一源極子區，以 及其中該第一汲極區具有延伸超過該第三距離的第一汲極子區。
範例10可包含範例9的積體電路，其中該第一源極區和該第一汲極區具有第一導電類型的第一摻雜密度，以及其中該第一源極子區和該第一汲極子區具有比該第一源極區和該第一汲極區的該第一導電類型的該第一摻雜密度低的該第一導電類型的第二摻雜密度。
電路的範例11可包含設置在半導體基板上的第一裝置和第二裝置。該第一裝置可以包含具有閘極長度的第一閘極堆疊以及第一源極區。該第二裝置可以包含具有相同的閘極長度的第二閘極堆疊以及第二源極區。該第一閘極堆疊和該第一源極區被隔開一第一距離，以及該第二閘極堆疊和該第二源極區被隔開與該第一距離不同的一第二距離。
範例12可包含範例11的電路，其中該第一裝置還包含設置在實質上在該第一閘極堆疊下方的該半導體基板上的第一通道區，以及其中該第二裝置還包含設置在實質上在該第二閘極堆疊下方的該半導體基板上的第二通道區。
範例13可包含範例12的電路，其中該第一裝置還包含第一汲極區，其中該第一通道區比該第一閘極堆疊寬，以及其中該第一汲極區和該第一源極區欠疊於該第一閘極堆疊。
範例14可以包含範例13的電路，其中該第 一源極區至少部分重疊於該第一閘極堆疊，以及其中該第一汲極區至少部分重疊於該第一閘極堆疊。
範例15可包含範例13的電路，在該第一閘極堆疊和該第一源極區之間延伸的第一源極子區，以及在該第一閘極堆疊和該第一汲極區之間延伸的第一汲極子區。
範例16可包含範例15的電路，其中該第一源極區和該第一汲極區具有第一導電類型的第一摻雜密度，以及其中該第一源極子區和該第一汲極子區具有比該第一源極區和該第一汲極區的該第一導電類型的該第一摻雜密度低的該第一導電類型的第二摻雜密度。
範例17可以包含範例16的電路，其中該第一導電類型是n型。
範例18可包含一種計算裝置，包含電路板以及與該電路板耦接的晶粒，該晶粒包含設置在半導體基板上且具有相同的間距的第一裝置和第二裝置。該第一裝置可以包含第一閘極堆疊，包含第一介電質和第一閘極電極以及第一源極區。該第二裝置可以包含第二閘極堆疊，包含第二介電質和第二閘極電極以及第二源極區。該第一源極區和該第一閘極堆疊被隔開一第一距離。該第二源極區和該第二閘極堆疊被隔開一第二距離，以及該第一距離與該第二距離不同。
範例19可包含範例18的計算裝置，其中該第一裝置還包含第一汲極區，以及其中該第二裝置還包含 第二汲極區。
範例20可包含範例19的計算裝置，其中該第一汲極區和該第一源極區欠疊於該第一閘極堆疊的對應側一第一欠疊距離，以及其中該第二汲極區和該第二源極區欠疊於該第二閘極堆疊的對應側一與該第一欠疊距離不同的第二欠疊距離。
範例21可包含範例18至20的計算裝置，其中該相同的間距包含相同的閘極長度。
範例22可包含一種方法，包含在半導體基板上形成具有相同間距的第一裝置和第二裝置。形成該第一裝置還可以包含形成具有第一閘極介電質和第一閘極電極的第一閘極堆疊，並形成第一源極區，使得該第一源極區和該第一閘極堆疊被隔開一第一距離。形成該第二裝置還可以包含形成具有第二閘極介電質和第二閘極電極的第二閘極堆疊，並形成第二源極區，使得該第二源極區和該第二閘極堆疊被隔開一第二距離。該第一距離與該第二距離不同。
範例23可以包含範例22的方法，其中形成該第一裝置還包含在該半導體基板上形成在該第一源極區和該第一汲極區之間延伸的第一通道區，以及其中形成該第二裝置還包含形成在該第二源極區和該第二汲極區之間延伸的第二通道區。
範例24可包含範例23的方法，其中該第一源極區和該第二源極區具有第一導電類型，並且其中該第 一通道區具有與第一導電類型相反的第二導電類型。
範例25可以包含範例22或23的方法，其中形成該第一裝置還包含在該第一距離上形成第一源極子區。
範例26可包含範例25的方法，還包含將該第一源極區植入第一導電類型的第一摻雜密度，以及將該第一源極子區植入比該第一源極區和該第一汲極區的該第一導電類型的該第一摻雜密度低的該第一導電類型的第二摻雜密度。
範例27可以包含一種方法，包含在半導體基板上形成具有第一閘極長度的第一裝置和第二裝置。形成該第一裝置可以包含形成具有第一閘極介電質和第一閘極電極的第一閘極堆疊，並形成與該第一閘極堆疊隔開一第一距離的第一源極區。形成該第二裝置可以包含形成具有第二閘極介電質和第二閘極電極的第二閘極堆疊，並形成與該第二閘極堆疊隔開一第二距離的第二源極區。該第一距離與該第二距離不同。
各種實施例可包括上述實施例的任何合適組合，包括上述以結合形式(和)(例如，“和”可為“和/或”)的實施例之替代(或)實施例。此外，一些實施例可以包括一個或多個製品(例如，非暫態電腦可讀媒體)，其具有指令儲存於其上，當執行時導致任一上述實施例的動作。此外，一些實施例可以包括具有用於執行上述實施例的各種操作之任何合適的機制的裝置或系統。
上述圖示實現的說明，包括在摘要中所描述的，並非意在窮舉或限制本發明的實施例為所揭露的精確形式。雖然在本文中描述的具體實現和範例用於說明性目的，那些相關領域技術人員將理解各種等同修改是可能在本發明的範圍之內。
可以根據上述詳細說明修飾本發明的實施例。在下面的申請專利範圍中使用的用語不應當被解釋為限制本發明的各種實施例於說明書和申請專利範圍中揭露的具體實現。相對的，根據申請專利範圍詮釋的既定原則解釋，範圍完全由下面的申請專利範圍來確定。
200‧‧‧半導體裝置
202‧‧‧閘極
204A‧‧‧間隔件
204B‧‧‧間隔件
205A‧‧‧側邊緣
205B‧‧‧側邊緣
206‧‧‧氧化物
208A‧‧‧金屬接點
208B‧‧‧金屬接點
210‧‧‧源極區
212‧‧‧汲極區
214‧‧‧半導體基板
216‧‧‧通道區

Claims (20)

  1. 一種積體電路，包含：半導體基板；設置在該半導體基板上且具有相同間距的第一半導體裝置和第二半導體裝置；該第一半導體裝置包含：第一閘極堆疊，包含第一閘極介電質和第一閘極電極；以及第一源極區；該第二半導體裝置包含：第二閘極堆疊，包含第二閘極介電質和第二閘極電極；以及第二源極區；其中該第一源極區和該第一閘極堆疊被隔開一第一距離；其中該第二源極區和該第二閘極堆疊被隔開一第二距離；以及其中該第一距離與該第二距離不同。
  2. 如申請專利範圍第1項的積體電路，其中該第一半導體裝置還包含第一汲極區；其中該第二半導體裝置還包含第二汲極區；其中該第一汲極區和該第一閘極堆疊被隔開一第三距離；其中該第二汲極區和該第二閘極堆疊被隔開一第四距 離；以及其中該第三距離與該第四距離不同。
  3. 如申請專利範圍第2項的積體電路，其中該第一半導體裝置還包含設置在該第一閘極堆疊下方的第一通道區。
  4. 如申請專利範圍第3項的積體電路，其中該第一通道區在該第一源極區和該第一汲極區之間延伸，使得該第一源極區欠疊於該第一閘極堆疊該第一距離且該第一汲極區欠疊於該第一閘極堆疊該第三距離。
  5. 如申請專利範圍第2項的積體電路，其中該第二半導體裝置還包含設置在該第二閘極堆疊下方的第二通道區。
  6. 如申請專利範圍第5項的積體電路，其中該第二通道區延伸在該第二源極區和該第二汲極區之間，使得該第二源極區欠疊於該第二閘極堆疊該第二距離且該第二汲極區欠疊於該第二閘極堆疊該第四距離。
  7. 如申請專利範圍第5項的積體電路，其中該第二源極區至少部分重疊於該第二閘極堆疊；以及其中該第二汲極區至少部分重疊於該第二閘極堆疊。
  8. 如申請專利範圍第2項的積體電路，其中該第一源極區至少部分重疊於該第一閘極堆疊；以及其中該第一汲極區至少部分重疊於該第一閘極堆疊。
  9. 如申請專利範圍第2項的積體電路，其中該第一源極區具有延伸超過該第一距離的第一源極子區；以及其中該第一汲極區具有延伸超過該第三距離的第一汲極子區。
  10. 如申請專利範圍第9項的積體電路，其中該第一源極區和該第一汲極區具有第一導電類型的第一摻雜密度；以及其中該第一源極子區和該第一汲極子區具有比該第一源極區和該第一汲極區的該第一導電類型的該第一摻雜密度低的該第一導電類型的第二摻雜密度。
  11. 一種電路，包含：設置在半導體基板上的第一裝置和第二裝置；該第一裝置包含：具有閘極長度的第一閘極堆疊；以及第一源極區；該第二裝置包含：具有相同的閘極長度的第二閘極堆疊；以及第二源極區；其中該第一閘極堆疊和該第一源極區被隔開一第一距離；以及其中該第二閘極堆疊和該第二源極區被隔開與該第一距離不同的一第二距離。
  12. 如申請專利範圍第11項的電路， 其中該第一裝置還包含設置在實質上在該第一閘極堆疊下方的該半導體基板上的第一通道區；以及其中該第二裝置還包含設置在實質上在該第二閘極堆疊下方的該半導體基板上的第二通道區。
  13. 如申請專利範圍第12項的電路，其中該第一裝置還包含第一汲極區；其中該第一通道區比該第一閘極堆疊寬；以及其中該第一汲極區和該第一源極區欠疊於該第一閘極堆疊。
  14. 如申請專利範圍第13項的電路，其中該第一源極區至少部分重疊於該第一閘極堆疊；以及其中該第一汲極區至少部分重疊於該第一閘極堆疊。
  15. 如申請專利範圍第13項的電路，其中該第一裝置還包含：在該第一閘極堆疊和該第一源極區之間延伸的第一源極子區；以及在該第一閘極堆疊和該第一汲極區之間延伸的第一汲極子區。
  16. 如申請專利範圍第15項的電路，其中該第一源極區和該第一汲極區具有第一導電類型的第一摻雜密度；以及其中該第一源極子區和該第一汲極子區具有比該第一源極區和該第一汲極區的該第一導電類型的該第一摻雜密 度低的該第一導電類型的第二摻雜密度。
  17. 一種計算裝置，包含：電路板；以及與該電路板耦接的晶粒，該晶粒包含設置在半導體基板上且具有相同的間距的第一裝置和第二裝置；其中該第一裝置包含：第一閘極堆疊，包含第一介電質和第一閘極電極；以及第一源極區；以及其中該第二裝置包含：第二閘極堆疊，包含第二介電質和第二閘極電極；以及第二源極區；其中該第一源極區和該第一閘極堆疊被隔開一第一距離；其中該第二源極區和該第二閘極堆疊被隔開一第二距離；以及其中該第一距離與該第二距離不同。
  18. 如申請專利範圍第17項的計算裝置，其中該第一裝置還包含第一汲極區；以及其中該第二裝置還包含第二汲極區。
  19. 如申請專利範圍第18項的計算裝置，其中該第一汲極區和該第一源極區欠疊於該第一閘極堆疊的對應側一第一欠疊距離；以及 其中該第二汲極區和該第二源極區欠疊於該第二閘極堆疊的對應側一與該第一欠疊距離不同的第二欠疊距離。
  20. 如申請專利範圍第17項的方法，還包含：形成在該源極邊緣和該第一邊緣之間延伸的源極子區；形成在該汲極邊緣和該第二邊緣之間延伸的汲極子區；將該源極區和該汲極區植入該第一導電類型的第一摻雜密度；以及將該源極子區和該汲極子區植入比該源極區和該第一汲極區的該第一導電類型的該第一摻雜密度低的該第一導電類型的第二摻雜密度。
TW106106234A 2016-04-01 2017-02-23 具有用以定義閾值電壓之子區域的半導體裝置 TW201803123A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
??PCT/US16/25756 2016-04-01
PCT/US2016/025756 WO2017171881A1 (en) 2016-04-01 2016-04-01 Semiconductor device having sub regions to define threshold voltages

Publications (1)

Publication Number Publication Date
TW201803123A true TW201803123A (zh) 2018-01-16

Family

ID=59966274

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106106234A TW201803123A (zh) 2016-04-01 2017-02-23 具有用以定義閾值電壓之子區域的半導體裝置

Country Status (3)

Country Link
US (1) US20190081044A1 (zh)
TW (1) TW201803123A (zh)
WO (1) WO2017171881A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018106581B4 (de) * 2017-11-30 2020-07-09 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleiter-Bauelement und Verfahren zu dessen Herstellung
US10923595B2 (en) * 2017-11-30 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a SiGe epitaxial layer containing Ga
US11522049B2 (en) 2020-04-27 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion barrier layer for source and drain structures to increase transistor performance
TWI764399B (zh) * 2020-04-27 2022-05-11 台灣積體電路製造股份有限公司 半導體裝置、積體晶片及其形成方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW466704B (en) * 1999-09-10 2001-12-01 Koninkl Philips Electronics Nv Integrated circuit
DE102008030856B4 (de) * 2008-06-30 2015-12-03 Advanced Micro Devices, Inc. Verfahren zur Schwellwerteinstellung für MOS-Bauelemente
JP5435720B2 (ja) * 2009-12-21 2014-03-05 パナソニック株式会社 半導体装置
US20130292766A1 (en) * 2012-05-03 2013-11-07 International Business Machines Corporation Semiconductor substrate with transistors having different threshold voltages
US20150008538A1 (en) * 2013-07-02 2015-01-08 Texas Instruments Incorporated Partially recessed channel core transistors in replacement gate flow
KR102138385B1 (ko) * 2014-03-06 2020-07-28 매그나칩 반도체 유한회사 저 비용의 반도체 소자 제조방법

Also Published As

Publication number Publication date
US20190081044A1 (en) 2019-03-14
WO2017171881A1 (en) 2017-10-05

Similar Documents

Publication Publication Date Title
US11437511B2 (en) Multi-threshold voltage devices and associated techniques and configurations
US11139370B2 (en) Dielectric and isolation lower fin material for fin-based electronics
TW201803123A (zh) 具有用以定義閾值電壓之子區域的半導體裝置
US10566361B2 (en) Wide channel gate structure and method of forming
US20230360973A1 (en) Techniques and configurations to reduce transistor gate short defects
US11489061B2 (en) Integrated programmable gate radio frequency (RF) switch
US9368391B2 (en) CMOS inverters and fabrication methods thereof
US10573715B2 (en) Backside isolation for integrated circuit