WO2014142044A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2014142044A1
WO2014142044A1 PCT/JP2014/056090 JP2014056090W WO2014142044A1 WO 2014142044 A1 WO2014142044 A1 WO 2014142044A1 JP 2014056090 W JP2014056090 W JP 2014056090W WO 2014142044 A1 WO2014142044 A1 WO 2014142044A1
Authority
WO
WIPO (PCT)
Prior art keywords
active region
dummy active
diffusion layer
semiconductor device
region
Prior art date
Application number
PCT/JP2014/056090
Other languages
English (en)
French (fr)
Inventor
嘉一 森脇
敢太 齊野
Original Assignee
ピーエスフォー ルクスコ エスエイアールエル
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ピーエスフォー ルクスコ エスエイアールエル filed Critical ピーエスフォー ルクスコ エスエイアールエル
Priority to US14/774,914 priority Critical patent/US20160027778A1/en
Publication of WO2014142044A1 publication Critical patent/WO2014142044A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Definitions

  • the present invention relates to a semiconductor device, for example, a semiconductor device including a field effect transistor using a high dielectric constant insulating film having a dielectric constant higher than that of silicon oxide as a gate insulating film.
  • a high dielectric constant insulating film called high-k is used instead of the gate insulating film mainly composed of silicon dioxide, and a metal film is used for the gate electrode instead of poly-Si.
  • a high-k metal-gate (HKMG) structure is used.
  • a Planar type MOSFET adopting the HKMG structure disclosed in Patent Document 1 includes a gate insulating film made of a high dielectric constant material formed on a substrate, and a gate insulating film.
  • a metal gate electrode formed on the upper surface and sidewall spacers formed on the side walls of the metal gate electrode are provided.
  • An offset spacer is provided between the side wall of the metal gate electrode and the inner wall of the side wall spacer.
  • 2013-026494 discloses a Planar MOSFET that employs an HKMG structure in which a high dielectric constant insulating film is applied to a gate insulating film as a field effect transistor provided in a peripheral circuit formation region.
  • a silicon oxide film is formed on the main surface of the peripheral circuit formation region.
  • An HfO2 (hafnium oxide) film, a titanium nitride film (metal film), and a polycrystalline silicon film (conductive film) are formed on the P well in order from the semiconductor substrate side.
  • the silicon oxide film and the HfO2 film constitute a gate insulating film.
  • the titanium nitride film and the polycrystalline silicon film constitute a gate electrode.
  • Patent Document 4 Japanese Patent Laid-Open No.
  • 2009-231563 discloses that in a semiconductor device including a plurality of Planar type MISFETs, an element isolation region that separates the element regions of each MISFET is formed, and an STI (Shallow Trench Isolation) groove is formed by coating type insulation.
  • a structure is disclosed in which when a film is embedded and formed, it is divided into a first element isolation region surrounding the element region and a second element isolation region surrounding the first element isolation region at a predetermined interval.
  • a semiconductor substrate exists between the first element isolation region and the second element isolation region, and this region is used as a dummy element region.
  • Patent Document 3 Japanese Patent Application Laid-Open No. 2007-250705 describes, for example, an element isolation region that isolates an element region of a pMOSFET manufactured using an N-type well provided in a P-type semiconductor substrate, and the element isolation region. A structure in which a surrounding well contact diffusion layer is provided and a sub-contact diffusion layer is provided on the surface of a P-type semiconductor substrate is disclosed.
  • the sub-contact diffusion layer is a P-type diffusion layer and is used for supplying a substrate potential (sub-potential) to a P-type semiconductor substrate.
  • the well contact diffusion layer is an N-type diffusion layer, and the N-type well has a well. It is used for the purpose of supplying electric potential. Accordingly, the sub-contact diffusion layer is connected to the substrate potential (sub-potential) application electrode via the contact, and the well contact diffusion layer is connected to the well potential application electrode via the contact. (See Patent Document 3, FIG. 1, paragraph 0025, paragraph 0026)
  • LDD Lightly Doped Drain
  • a Planar type MOSFET adopting an HK gate insulating film particularly a Planar type MOSFET adopting an HKMG structure, provided in the peripheral circuit region 19, a side wall spacer (SD side wall) formed on the side wall of the metal gate electrode, and an offset spacer (Offset side wall) formed between the side wall of the metal gate electrode and the inner wall of the side wall spacer.
  • Patent Document 4 Japanese Patent Laid-Open No. 2013-026494
  • EOT Equivalent oxide thickness
  • Patent Document 4 discloses a means for solving the problems found when silicon oxide is used as a material constituting the sidewall spacer (SD side wall) and the offset spacer (Offset side wall).
  • Patent Document 4 for example, aluminum oxide (Al2O3) is selected as a material constituting the sidewall spacer (SD side wall), and as a material constituting the offset spacer (Offset side wall).
  • Al2O3 aluminum oxide
  • a means for avoiding the shift of the threshold voltage Vt is disclosed.
  • the inventors of the present invention have a side wall spacer (SD side wall) and an offset spacer (Offset side wall) disclosed in Patent Document 4 in the Planar type MOSFET adopting the HKMG structure provided in the peripheral circuit region. It has been found that even when the material to be selected is selected, the width W of the metal gate electrode is reduced and the threshold voltage Vt is greatly shifted (in the Planar type NMOS FFET, the threshold voltage Vt is increased).
  • an object of the present invention is to provide an HK gate provided in a peripheral circuit region when, for example, aluminum oxide (Al 2 O 3) and silicon nitride are selected as a material constituting the sidewall spacer and the offset spacer instead of silicon oxide.
  • Al 2 O 3 aluminum oxide
  • silicon nitride silicon nitride
  • the shift amount of the threshold voltage Vt accompanying the decrease in the gate width W of the metal gate electrode in the Planar type nMOS FFET, the threshold voltage Vt It is to provide means for suppressing the amount of increase.
  • the present inventors apply the means disclosed in Patent Document 4 as a material constituting the sidewall spacer (SD side wall).
  • the EOT of the gate insulating film increases and negative fixed charge in the gate insulating film The effect of suppressing the induction and avoiding the shift of the threshold voltage Vt has already been verified.
  • the present inventors reduce the gate width W of the metal gate electrode even when selecting a structure that suppresses the increase in EOT of the gate insulating film and the induction of negative fixed charge in the gate insulating film.
  • the present inventors have found a phenomenon that the threshold voltage Vt shifts in the Planar nMOSFET using the HKMG structure (the threshold voltage Vt increases in the Planar nMOS FFET).
  • the present inventors As a result of studying means for suppressing the shift amount of the threshold voltage Vt (in the Planar type nMOS FFET, the increase amount of the threshold voltage Vt) accompanying the decrease in the gate width W of the metal gate electrode, the present inventors, for example, In the Planar type nMOSFET adopting the HKMG structure shown in FIG. 19, as shown in FIG. 1, the Planar type nMOSFET is disposed and is in contact with the first element isolation region 2 provided around the first active region 3. When a structure surrounding the four sides by the “dummy active region” is added, the shift amount of the threshold voltage Vt accompanying the decrease in the gate width W of the metal gate electrode can be remarkably suppressed as compared with the case where the “dummy active region” is not provided. I found.
  • the present inventors have further studied, and in addition to the arrangement of the “dummy active region” shown in FIG. It was conceived that the effect of suppressing the shift amount of the threshold voltage Vt accompanying the reduction of the gate width W of the metal gate electrode was exhibited, and the present invention was completed.
  • the shift of the threshold voltage Vt which is found when silicon oxide is used as the material constituting the sidewall spacer and the offset spacer (in the Planar type nMOS FFET, the threshold voltage Vt is increased), impurities such as an oxidant are insulated from the HK gate.
  • the present inventors have clarified that the cause is an increase in EOT of the gate insulating film and induction of negative fixed charge in the gate insulating film. Therefore, instead of silicon oxide, by using, for example, aluminum oxide and silicon nitride as a material constituting the sidewall spacer and the offset spacer, it is possible to avoid mixing impurities such as an oxidant into the HK gate insulating film.
  • the shift of the threshold voltage Vt accompanying the decrease in the gate width W is achieved.
  • the inventors have found that this occurs.
  • the gate electrode formed on the gate insulating film is a metal gate electrode but also when it is a polysilicon gate electrode
  • a shift of the threshold voltage Vt occurs as the gate width W decreases.
  • the inventors found.
  • the inventors have the effect of suppressing the shift of the threshold voltage Vt accompanying the decrease in the gate width W by providing the “dummy active region” because the gate electrode formed on the gate insulating film is a metal gate electrode. It has been found that not only in the case but also in the case of a polysilicon gate electrode, the same effect can be obtained.
  • the semiconductor device according to the present invention includes two forms.
  • the first aspect of the semiconductor device is: A first active region provided on a semiconductor substrate and having a transistor having a high dielectric constant gate insulating film, a gate electrode, and a diffusion layer; An element isolation region surrounding and in contact with the first active region; And a dummy active region in contact with the element isolation region.
  • the dummy active region is A first dummy active region extending in a first direction;
  • a “first configuration” may be provided, which includes a second dummy active region in contact with the first dummy active region and extending in a second direction different from the first direction.
  • the dummy active region is A first dummy active region and a second dummy active region facing in the first direction;
  • the first active region may be a “second configuration” that is disposed between the first dummy active region and the second dummy active region.
  • the dummy active region is: Furthermore, a “third configuration” including a third dummy active region in contact with the first dummy active region and the second dummy active region can be employed.
  • the dummy active region is And a third dummy active region and a fourth dummy active region in contact with the first dummy active region and the second dummy active region,
  • the first dummy active region, the second dummy active region, the third dummy active region, and the fourth dummy active region are arranged so as to continuously surround the first active region.
  • the “fourth configuration” can be adopted.
  • the dummy active region is And a fifth dummy active region and a sixth dummy active region facing each other in a second direction different from the first direction,
  • the first dummy active region, the second dummy active region, the fifth dummy active region, and the sixth dummy active region are arranged so as to surround the first active region.
  • the “fourth configuration” can be adopted.
  • the gate electrode is It is preferable to include at least one metal element selected from the group consisting of Ti, W, Ta, Ru and Al.
  • the conductivity type of the diffusion layer is preferably the same as the conductivity type of the impurity implanted into the dummy active region.
  • a plurality of transistors each having a high dielectric constant gate insulating film, a gate electrode, and a diffusion layer are disposed. Can be adopted.
  • a plurality of semiconductor devices are provided on the semiconductor substrate, The plurality of semiconductor devices are respectively A configuration including at least one of the dummy active regions described in the “first configuration” to “fourth configuration” described above can be employed.
  • the dummy active region extends in a first direction;
  • a first diffusion layer and a second diffusion layer which are in contact with the element isolation region, extend in a second direction different from the first direction, and dispose the first active region therebetween,
  • a third extension extending in the first direction, connected to the first diffusion layer and the second diffusion layer, and disposing the first active region between the dummy active region;
  • a diffusion layer of A “sixth configuration” in which a constant potential is supplied to the first diffusion layer, the second diffusion layer, and the third diffusion layer may be employed.
  • the second form is: Provided on a semiconductor substrate, A first transistor having a first high-k gate insulating film, a first metal gate electrode, a first diffusion layer, and a second diffusion layer; A second transistor having a second high-k gate insulating film, a second metal gate electrode, the second diffusion layer, and a third diffusion layer; A first element isolation region surrounding and in contact with the first diffusion layer, the second diffusion layer, and the third diffusion layer; A first dummy active region which is in contact with the first element isolation region and surrounds the four sides; A second element isolation region that is in contact with the first dummy active region and surrounds the four sides; A semiconductor device comprising:
  • the first metal gate electrode and the second metal gate electrode extend across the first dummy active region and are connected by a first gate wiring.
  • “Configuration” can be adopted.
  • a third transistor having a third high-k gate insulating film, a third metal gate electrode, a fourth diffusion layer, and a fifth diffusion layer;
  • a fourth transistor having a fourth high dielectric constant gate insulating film, a fourth metal gate electrode, the fifth diffusion layer, and a sixth diffusion layer;
  • a third element isolation region surrounding and in contact with the fourth diffusion layer, the fifth diffusion layer, and the sixth diffusion layer;
  • a second dummy active region that is in contact with the third element isolation region and surrounds the four sides;
  • a fourth element isolation region that is in contact with the second dummy active region and surrounds the four sides;
  • the third metal gate electrode and the fourth metal gate electrode extend across the second dummy active region and are connected by a second gate wiring;
  • the “eighth configuration” in which the first gate wiring and the second gate wiring are connected via a first conductive wiring can be employed.
  • the first transistor and the second transistor are N-channel transistors, It is preferable that the third transistor and the fourth transistor adopt a “ninth configuration” which is a P-channel transistor.
  • An input signal terminal is connected to the first conductive wiring, A first potential is supplied to the first diffusion layer and the third diffusion layer, A second potential is supplied to the fourth diffusion layer and the sixth diffusion layer;
  • the second diffusion layer and the fifth diffusion layer are preferably connected to an output signal terminal through a second conductive wiring.
  • the conductivity type of each of the first diffusion layer, the second diffusion layer, and the third diffusion layer, and the conductivity type of the first impurity implanted in the first dummy active region are N-type.
  • the conductivity type of each of the fourth diffusion layer, the fifth diffusion layer, and the sixth diffusion layer, and the conductivity type of the second impurity implanted in the second dummy active region are P-type. Preferably there is.
  • the first high dielectric constant gate insulating film, the second high dielectric constant gate insulating film, the third high dielectric constant gate insulating film, and the fourth high dielectric constant gate insulating film HfSiON, ZrO 2, Ta 2 O 5, Nb 2 O 5, Al 2 O 3, HfO 2, ScO 3, Y 2 O 3, La 2 O 3, CeO 3, Pr 2 O 3, Nd 2 O 3, Sm From 2 O 3 , Eu 2 O 3 , Gd 2 O 3 , Tb 2 O 3 , Dy 2 O 3 , Ho 2 O 3 , Er 2 O 3 , Tm 2 O 3 , Yb 2 O 3 , and Lu 2 O 3
  • the first metal gate electrode, the second metal gate electrode, the third metal gate electrode, and the fourth metal gate electrode are respectively It is preferable to include at least one metal element selected from the group consisting of Ti, W, Ta, Ru and Al.
  • the first active region surrounding the first active region forming the planar type MOSFET is used.
  • the planar MOSFET formed in the first active region by providing an element isolation region and disposing a dummy active region in contact with the first element isolation region as compared with a state in which no dummy active region is disposed
  • the shift amount accompanying the decrease in the gate width W of the threshold voltage Vt can be greatly suppressed.
  • FIG. 1 is a plan view schematically showing a configuration of a semiconductor device 100, which is an example of a semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view schematically showing a structure exposed in the cross section indicated by A-A ′ in FIG. 1 in the semiconductor device 100.
  • FIG. 3 is a plan view schematically showing a configuration of a semiconductor device 200, which is an example of a semiconductor device according to the second embodiment of the present invention.
  • FIG. 4A is a plan view schematically showing a configuration of an example of a semiconductor device 300, that is, a semiconductor device 300 according to the third embodiment of the present invention.
  • FIG. 4B is a plan view schematically showing the configuration of another example of the semiconductor device according to the third embodiment of the present invention, the semiconductor device 300-1.
  • FIG. 5-1 is a plan view schematically showing a configuration of a semiconductor device 400, which is an example of a semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 5-2 is a plan view schematically showing a configuration of another example of the semiconductor device according to the fourth embodiment of the present invention, the semiconductor device 400-1.
  • FIG. 6 is a plan view schematically showing a configuration of a semiconductor device 500 as an example of a semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 7 is a plan view schematically showing a configuration of a semiconductor device 600, which is an example of a semiconductor device according to the sixth embodiment of the present invention.
  • FIG. 8 is a step view schematically showing a configuration of a semiconductor device 700, which is an example of a semiconductor device according to the seventh embodiment of the present invention.
  • FIG. 9 is a plan view schematically showing a configuration of a semiconductor device 800 as an example of a semiconductor device according to the eighth embodiment of the present invention.
  • FIG. 10A is a plan view schematically illustrating a configuration of a semiconductor device 900, which is an example of a semiconductor device according to the ninth embodiment of the present invention, and the semiconductor device 900 configures a CMOS inverter.
  • FIG. 8 is a step view schematically showing a configuration of a semiconductor device 700, which is an example of a semiconductor device according to the seventh embodiment of the present invention.
  • FIG. 9 is a plan view schematically showing a configuration of a semiconductor device 800 as an example of a semiconductor device according to the eighth embodiment of the present invention.
  • FIG. 10A is a plan view schematically illustrating a configuration of a semiconductor device 900, which is an example
  • FIG. 10-2 is a plan view schematically showing a configuration of another example of the semiconductor device according to the ninth embodiment of the present invention, the semiconductor device 900-1, and the semiconductor device 900-1 includes a CMOS inverter. It is composed.
  • FIG. 11 shows an N-type MOS transistor having a Planar structure that employs an HKMG structure that includes a spacer film made of silicon nitride and a sidewall insulating film made of silicon oxide.
  • the dummy active region according to the first embodiment is provided (with the dummy active region), the measurement results of the dependency of the threshold voltage Vt on the gate width W are shown in comparison.
  • FIG. 12 shows an example of the semiconductor device according to the first embodiment of the present invention having the structure shown in FIGS.
  • FIG. 6 is a plan view schematically showing a process for forming an isolation region 4.
  • FIG. 13 shows an example of the semiconductor device according to the first embodiment of the present invention having the structure shown in FIGS. 1 and 2, and the first element isolation region 2 and the second element during the manufacturing process of the semiconductor device 100.
  • FIG. 6 is a step view schematically showing the formation process of the separation region 4.
  • FIG. 14 shows an example of the semiconductor device according to the first embodiment of the present invention having the structure shown in FIGS. 1 and 2, and the spacer film 19 provided on the side wall of the gate electrode 12 and the side during the manufacturing process of the semiconductor device 100.
  • FIG. 7 is a plan view schematically showing a process of forming an LDD region 7 and an impurity diffusion layer 6 using a wall insulating film 14.
  • FIG. 15 shows an example of the semiconductor device according to the first embodiment of the present invention having the structure shown in FIGS. 1 and 2, and the spacer film 19 provided on the side wall of the gate electrode 12 and the side during the manufacturing process of the semiconductor device 100.
  • FIG. FIG. 6 is a step view schematically showing a process of forming an LDD region 7 and an impurity diffusion layer 6 using a wall insulating film 14.
  • a plurality of transistors 50 each including a first active region surrounded by a first element isolation region are arranged on a semiconductor substrate, and a dummy active region 5 surrounding each transistor 50 is provided.
  • FIG. 5 is a plan view schematically showing a configuration in which a second element isolation region 32 surrounding the entire active region 5 is provided.
  • FIG. FIG. 17 shows an example of a chip in which a plurality of semiconductor devices according to the present invention are arranged on the same semiconductor substrate. A plurality of semiconductor devices in the chip 1000, a semiconductor device 100, a semiconductor device 300, a semiconductor device 400, and a semiconductor device 500. It is a top view which shows typically arrangement
  • FIG. 18 is a plan view schematically showing a configuration of a plurality of transistors 50 arranged on a semiconductor substrate in the configuration shown in FIG. FIG.
  • FIG. 19 schematically illustrates an example of an N-type MOSFET having an HKMG structure that employs, for example, a sidewall insulating film (SD-Side wall) made of aluminum oxide and a spacer film (Offset-Side wall) made of silicon nitride.
  • FIG. 20 is a diagram schematically illustrating an example of a CMOS inverter circuit.
  • FIG. 1 is a plan view showing a configuration example of the semiconductor device 100 according to the first embodiment
  • FIG. 2 is a cross-sectional view taken along line AA ′ of FIG.
  • the interlayer insulating film and the wiring located above the transistor are in a transmissive state.
  • a silicon substrate is used as the base semiconductor substrate. .
  • the semiconductor device 100 on the semiconductor substrate is collectively referred to as a wafer.
  • a plurality of chips on which the semiconductor device of the first embodiment and other semiconductor devices are formed are arranged on the wafer.
  • FIG. 1 the first element isolation region 2, the first active region 3, the dummy active region 5, and the second element isolation region 4 constituting the semiconductor device 100 according to the first embodiment. The arrangement will be described.
  • An island-shaped first active region 3 is provided on the upper surface of the silicon substrate, and a ring-shaped first element isolation region 2 surrounds the periphery. In the embodiment shown in FIG.
  • the first active region 3 is rectangular and extends in the Y direction. However, the first active region 3 may extend in the X direction. You may arrange
  • the first element isolation region 2 is surrounded by a ring-shaped dummy active region 5 surrounded by the second element isolation region 4. More specifically, the first active region 3 is surrounded by a ring-shaped first element isolation region 2, and the first element isolation region 2 is surrounded by a ring-shaped dummy active region 5, The dummy active region 5 is surrounded by the second element isolation region 4.
  • One gate electrode 12 is disposed at the center in the X direction of the first active region 3 so as to vertically cross the first active region 3 in the Y direction.
  • the first active region 3 includes a first active region 3A located at one end of the gate electrode 12 in the X direction, and a first active region overlapping the gate electrode 12 adjacent to the first active region 3A.
  • the region 3C and the first active region 3B located at the other end adjacent to the first active region 3C.
  • Two first contact plugs 15A are disposed above the first active region 3A, and a first wiring 16A extending in the Y direction is disposed above the first contact plug 15A. Yes.
  • two first contact plugs 15B and one first wiring 16B extending in the Y direction are arranged above the first active region 3B, and the first active region 3C
  • a gate electrode 12 is disposed above.
  • the first contact plugs 15A and 15B may be collectively referred to as the first contact plug 15, and the first wirings 16A and 16B may be collectively referred to as the first wiring 16.
  • At least one end portion of the gate electrode 12 extends in the X direction while extending to a region overlapping the first element isolation region 2, and two second contact plugs 17 are disposed above the widened portion. Has been. Further, a second wiring 18 extending in the Y direction is disposed above the second contact plug 17.
  • the configuration of the semiconductor device 100 according to the first embodiment will be described with reference to FIG. Since the semiconductor device 100 according to the first embodiment shown in FIG. 1 uses a planar MOS (MetalMetaOxide Semiconductor) transistor structure, the configuration of the planar MOS transistor will be described below.
  • the planar MOS transistor is provided in the first active region 3 sandwiched between the first element isolation regions 2 in the silicon substrate 1.
  • the planar MOS transistor includes a gate insulating film 9 covering the upper surface of the first active region 3C, a gate electrode 12 made of a first conductive film 10 and a second conductive film 11 covering the upper surface of the gate insulating film 9, and
  • the impurity diffusion layer 6A that is one of the source / drain regions provided above the first active region 3A and the impurity diffusion layer that is the other of the source / drain regions provided above the first active region 3B 6B.
  • an LDD (Lightly Doped Drain) region 7A that plays a role of relaxing the electric field at the drain end is disposed adjacent to one end of the impurity diffusion layer 6A, and similarly, one of the impurity diffusion layers 6B is disposed.
  • the LDD region 7B is disposed at the end of the.
  • the impurity diffusion layers 6A and 6B may be collectively referred to as the impurity diffusion layer 6, and the LDD regions 7A and 7B may be collectively referred to as the LDD region 7.
  • no impurity diffusion layer is arranged in the dummy active region 5, but an impurity diffusion layer may be arranged.
  • An upper surface of the gate electrode 12 constituting the planar MOS transistor is covered with a mask film 13, and a side surface portion thereof is covered with a spacer film 19 and a sidewall insulating film 14.
  • the gate insulating film 9 is composed of a silicon oxide film and a high dielectric constant insulating film
  • the first conductive film 10 is composed of a metal film and a polycrystalline silicon film, thereby having a planar MOS having an HKMG structure. It becomes a transistor.
  • the metal gate electrode has a structure in which the side surface portion is covered with, for example, a spacer film 19 made of silicon nitride and a sidewall insulating film 14 made of aluminum oxide, an increase in the EOT of the gate insulating film and the gate The structure is such that the induction of negative fixed charge in the insulating film is suppressed, and the shift of the threshold voltage Vt caused by the manufacturing process is avoided.
  • the planar MOS transistor is embedded with a first interlayer insulating film 8, and a first contact plug 15 (15A, 15B) and a second contact plug 17 (not shown) are arranged inside the first interlayer insulating film 8.
  • the impurity diffusion layer 6A is connected to the bottom surface of the first contact plug 15A
  • the impurity diffusion layer 6B is connected to the bottom surface of the first contact plug 15B.
  • the gate electrode 12 is connected to the bottom surface of the second contact plug 17.
  • a first wiring 16 (16A, 16B) and a second wiring 18 are disposed on the upper surface of the first interlayer insulating film 8.
  • the top surface of the first contact plug 15A is connected to the bottom surface of the first wiring 16A, and the top surface of the first contact plug 15B is connected to the bottom surface of the first wiring 16B.
  • the upper surface of the second contact plug 17 is connected to the bottom surface of the second wiring 18. Therefore, the impurity diffusion layer 6A constituting the planar MOS transistor is connected to the first wiring 16A via the first contact plug 15A provided on the upper surface of the impurity diffusion layer 6A.
  • the impurity diffusion layer 6B is connected to the first wiring 16B via a first contact plug 15B provided on the upper surface of the impurity diffusion layer 6B.
  • the gate electrode 12 is connected to the second wiring 18 via a second contact plug 17 provided on the upper surface of the gate electrode 12.
  • the potential V dummy active region of the ring-shaped dummy active region 5, which is the region sandwiched between the first element isolation region 2 and the second element isolation region 4, is substantially equal to that of the ring-shaped dummy active region 5. In any part, the same potential is maintained.
  • the potential V dummy active region of the ring-shaped dummy active region 5 is the substrate potential supplied to the P-type semiconductor substrate. Maintained on V substrate . As a result, the bottom portion of the drain-side first active region that is electrically connected to the ring-shaped dummy active region 5 and the narrow conduction path remaining below the first element isolation region 2 is obtained.
  • the potential V active region-bottom-D and the potential V active region-bottom-S at the bottom of the first active region on the source side are substantially the same as the potential V dummy active region of the ring-shaped dummy active region 5.
  • the potential V active region-bottom-G of the bottom portion of the first active region, the potential V active region-bottom-D on the drain side, the potential V active region-bottom of the source-side Since -S is maintained at a substantially constant potential, the variation is suppressed.
  • the first active region 3 provided with one planar MOS transistor is surrounded by the ring-shaped dummy active region 5 via the first element isolation region 2. Yes.
  • the shape of the dummy active region 5 and the configuration of the planar MOS transistor in the first active region 3 can be variously changed, various implementations other than the first embodiment will be described below. The form will be described in detail. In the drawings and description, contents common to the first embodiment are omitted, and only different points characterizing the various embodiments are described.
  • FIG. 3 is a plan view showing the configuration of the semiconductor device 200 according to the second embodiment. However, also in FIG. 3, in order to clarify the arrangement state of each component, the interlayer insulating film and the wiring located above the transistor are in a transmissive state, and the subsequent plan views are all the same.
  • the first element isolation region 2, the first active region 3, the dummy active region 5, and the second element isolation region 4 constituting the semiconductor device 200 according to the second embodiment will be described.
  • two gate electrodes 12 (12A, 12B) are arranged so as to vertically cross the first active region 3 in the Y direction.
  • the first active region 3 includes a first active region 3A located at one end in the X direction of the gate electrode 12A, a first active region 3A adjacent to the first active region 3A and overlapping the gate electrode 12A.
  • the active region 3C of the gate electrode, the other end portion of the gate electrode 12A and the first active region 3B located at one end portion in the X direction of the gate electrode 12B, and the gate adjacent to the first active region 3B and the gate A first active region 3E overlapping with the electrode 12B and a first active region 3D located at the other end of the gate electrode 12B are configured. That is, in the first active region 3, the planar MOS transistor constituted by the gate electrode 12A and the impurity diffusion layer 6 (not shown) provided in the first active regions 3A and 3B, the gate electrode 12B and the first electrode Planar MOS transistors constituted by impurity diffusion layers 6 (not shown) provided in one active region 3B and 3D are respectively arranged. Two first contact plugs 15C are arranged so as to overlap with the upper surface of the first active region 3D, and the first wiring 16C extending in the Y direction so as to overlap with the upper surface of the first contact plug 15C. Is arranged.
  • the two gate electrodes 12 (12A, 12B) each have one end straddling the dummy active region 5 and extend to a region overlapping the second element isolation region 4. Further, the two gate electrodes 12 (12A, 12B) are integrated into one in the region overlapping with the second element isolation region 4, and within the region overlapping with the second element isolation region 4. It further extends in the X direction.
  • the integrated gate electrode is referred to as a gate electrode 12C. More specifically, one end portion of the gate electrode 12B extends in the Y direction and is integrated with the gate electrode 12C. However, one end portion of the gate electrode 12A further extends after extending in the Y direction. It extends in the X direction and is integrated with the gate electrode 12C.
  • gate electrodes 12 (12A, 12B, 12C) are arranged.
  • One end of the gate electrode 12C is widened in the Y direction, and two second contact plugs 17 are disposed so as to overlap the upper surface of the widened portion.
  • a second wiring 18 extending in the X direction is disposed so as to overlap the upper surface of the second contact plug 17.
  • the first element isolation region 2 surrounding the first active region 3 provided with two planar MOS transistors is surrounded by the dummy active region 5.
  • the number of planar MOS transistors provided in the first active region 3 surrounded by the first element isolation region 2 may be 3 or more, but it is desirable to select it within a range of 30 or less.
  • a second contact plug 17 for supplying a gate voltage to the gate electrode 12 is provided on the second element isolation region 4, and each gate electrode 12 is arranged so that a dummy active region 5 is provided.
  • the second contact plug 17 may be provided on the first element isolation region 2 so as not to straddle the dummy active region 5.
  • the gate insulating film 9 is composed of a silicon oxide film and a high dielectric constant insulating film
  • the first conductive film 10 is a metal film.
  • the metal gate electrode has a structure in which the side surface portion is covered with, for example, a spacer film 19 made of silicon nitride and a sidewall insulating film 14 made of aluminum oxide, an increase in the EOT of the gate insulating film and the gate
  • the structure is such that the induction of negative fixed charge in the insulating film is suppressed, and the shift of the threshold voltage Vt caused by the manufacturing process is avoided.
  • FIG. 4A is a plan view showing the configuration of the semiconductor device 300 according to the third embodiment.
  • the first wiring 16 (16A and 16B) and the second wiring 18 are shown in FIGS. 4-1, 4-2, 5-1, 5-2, 6, and 7.
  • the respective arrangement positions are the same as those in the first embodiment shown in FIG.
  • the first active region 3, the dummy active region 5A, and the second element isolation region 4 constituting the semiconductor device 300 according to the third embodiment will be described.
  • An island-shaped first active region 3 is provided on the upper surface of the silicon substrate, and a second element isolation region 4 surrounds the first active region 3.
  • One dummy active region 5 ⁇ / b> A is arranged at one end in the X direction of the first active region 3 via the second element isolation region 4.
  • the dummy active region 5A is rectangular and extends in the Y direction, and the length Y1 in the Y direction is longer than the length Y2 in the Y direction of the first active region 3 (Y1> Y2). .
  • the semiconductor device 300 shown in FIG. 4A instead of the ring-shaped dummy active region, one of the rectangular active regions 3 is used.
  • One dummy active region 5A is provided only at the end portion, and no dummy active region is provided at the other three end portions.
  • the three end portions where the dummy active region is not provided are sandwiched between the “first element isolation region 2” and the “second element isolation region 4” in the first and second embodiments.
  • the region provided with the “dummy active region” is also included in the region where the “isolation trench” for embedding the insulating film is formed.
  • the “first element isolation region 2” and the “second element isolation region 4” are connected to form an integrated “element isolation region”. Is comprised.
  • the “first element isolation region 2” and the “second element isolation region 4” are connected to form an integrated “element isolation region” as a whole. Is referred to as a “second element isolation region 4”.
  • the arrangement position of the dummy active region 5A may be the other end in the X direction.
  • FIG. 4B is a plan view of the configuration of the semiconductor device 300-1 according to the third embodiment.
  • the first active region 3, the dummy active region 5A, and the second element isolation region 4 constituting the semiconductor device 300-1 according to the third embodiment will be described.
  • An island-shaped first active region 3 is provided on the upper surface of the silicon substrate, and a second element isolation region 4 surrounds the first active region 3.
  • One dummy active region 5 ⁇ / b> A is arranged at one end portion in the Y direction of the first active region 3 via the second element isolation region 4.
  • the length X1 in the X direction may be selected to be longer than X2 (X1> X2), or shorter than X2 (X1 ⁇ X2).
  • the second active region 32 is arranged in a U-shape at three ends where no dummy active region is provided. ing. A diffusion layer is formed in the second active region 32, and a substrate potential V substrate is supplied to the P-type semiconductor substrate via the third contact plug, and to the well region, A well potential V well is supplied.
  • the second active region 32 having the “U” shape has the same potential, and the potential V second active region of the second active region 32 is the substrate potential supplied via the third contact plug 33. V substrate or well potential V well is maintained.
  • the dummy active region 5A is electrically connected to the bottom portion of the second active region 32 through a conduction path remaining in the bottom portion of the second element isolation region 4. Accordingly, the potential V dummy active region-A of the dummy active region 5A is also maintained at a substantially constant potential, like the potential V second active region of the second active region 32 having a “U” shape.
  • the bottom of the first active region 3 having a rectangular shape is connected to the bottom of the second active region 32 having a “U” shape and a dummy via a conduction path remaining at the bottom of the second element isolation region 4.
  • the potential V active region-bottom at the bottom of the rectangular first active region 3 is electrically connected to the bottom of the active region 5A, and the potential V active region-bottom of the second active region 32 having a “U” shape is also used. It is maintained at a potential substantially equal to the second active region .
  • the dummy active region 5A and the “C” -shaped second active region 32 are replaced with the rectangular first active region 3. It is arranged so as to surround the surroundings.
  • a diffusion layer is also provided in the dummy active region 5 ⁇ / b> A so that the potential V second active region of the dummy active region 5 ⁇ / b> A is equal in any part of the dummy active region 5 ⁇ / b> A. You can also choose.
  • FIG. 5A is a plan view showing the configuration of the semiconductor device 400 according to the fourth embodiment.
  • the first active region 3, the dummy active region 5A, and the second element isolation region 4 constituting the semiconductor device 400 according to the fourth embodiment will be described.
  • An island-shaped first active region 3 is provided on the upper surface of the silicon substrate, and a second element isolation region 4 surrounds the first active region 3.
  • Two dummy active regions 5B are arranged at both ends in the Y direction of the first active region 3 via the second element isolation region 4.
  • Each dummy active region 5B is rectangular and extends in the X direction, and is arranged parallel to each other.
  • the length X1 in the X direction may be selected to be longer than X2 (X1> X2), or shorter than X2 (X1 ⁇ X2).
  • the configuration of the semiconductor device 400 according to the fourth embodiment shown in FIG. 5A that is, the first active region 3 having a rectangular shape is arranged in parallel to each other at both ends in the X direction.
  • the configuration of the semiconductor device 400-1 according to the fourth embodiment shown in FIG. 5B that is, one dummy active region 5B is rectangular.
  • the other dummy active region 5A is rectangular and extends in the Y direction, and is integrated with each other to form a “L-shaped” dummy active region (dummy It is also possible to select a mode in which the active region 5B + dummy active region 5A) is arranged.
  • the X-direction length X1 of the rectangular active region 5B extending in the X direction is reduced.
  • X1 0 substantially, the effect of providing the “dummy active region” is the level of the effect of providing the dummy active region 5A that is rectangular and extends in the Y direction. It will be the same.
  • the potential of the dummy active region 5B on the upper end side provided at the upper end portion of the rectangular first active region 3, V dummy active region-B -upper has the same potential inside the rectangular active region 5B on the upper end side.
  • the bottom of the dummy active region 5B on the upper end side is electrically connected to the bottom of the substrate surrounding the second element isolation region 4 through a conduction path remaining in the bottom of the second element isolation region 4.
  • the potential of the dummy active region 5B on the upper end side, V dummy active region-B-upper is equal to the potential supplied to the substrate surrounding the second element isolation region 4 and the substrate potential V substrate . .
  • V dummy active region-B-lower is the inside of the dummy active region 5B on the lower end side of the rectangular shape. Then, the potentials are equal.
  • the bottom of the dummy active region 5B on the lower end side is electrically connected to the bottom of the substrate surrounding the second element isolation region 4 through a conduction path remaining in the bottom of the second element isolation region 4.
  • the potential of the lower end of the dummy active regions 5B, V dummy active region-B -lowerr has become potential supplied to the substrate surrounding the second element isolation region 4, and the substrate potential V substrate, equal potential .
  • the bottom portion on the upper end side of the rectangular first active region 3 is electrically connected to the bottom portion of the dummy active region 5B on the upper end side through a conduction path remaining on the bottom portion of the second element isolation region 4.
  • V active region-bottom-upper is equal to the potential of the dummy active region 5B at the upper end, V dummy active region-B-upper .
  • the bottom portion on the lower end side of the rectangular first active region 3 is electrically connected to the bottom portion of the dummy active region 5B on the lower end side through a conduction path remaining on the bottom portion of the second element isolation region 4.
  • V active region-bottom-lower The potential at the bottom of the lower end side of the first active region 3 having a rectangular shape, V active region-bottom-lower, is equal to the potential of the dummy active region 5B at the lower end, V dummy active region-B-lower. Become.
  • V active region-bottom is equal to V active region-bottom-upper and V active region-bottom-lower, and the second element isolation region 4 Is maintained at the same potential as the substrate potential V substrate supplied to the substrate surrounding the substrate.
  • the potential of the dummy active region 5B formed in an “L-shaped” shape, V dummy active region-BL-shape is “ The potentials are equal within the “L-shaped” dummy active region 5B.
  • the bottom of the “L-shaped” dummy active region 5B is electrically connected to the bottom of the substrate surrounding the second element isolation region 4 through a conduction path remaining in the bottom of the second element isolation region 4.
  • the potential of the L-shaped dummy active region 5B, V dummy active region-BL-shape, which is connected, is the potential supplied to the substrate surrounding the second element isolation region 4 and the substrate potential V substrate. Are equal to each other.
  • V active region-bottom is equal to V dummy active region-BL-shape and is supplied to the substrate surrounding the second element isolation region 4. Is maintained at a potential equal to the substrate potential V substrate .
  • both ends of the rectangular first active region 3 in the Y direction are provided. It is also possible to adopt a mode in which two dummy active regions 5A arranged in parallel to each other are provided in the part. That is, in disposing the two dummy active regions in the fourth embodiment, the dummy corresponding to the dummy active region 5A employed in the semiconductor device 300 according to the third embodiment shown in FIG. It is also possible to employ a configuration in which the active regions are arranged in parallel to each other at both end portions (right end portion and left end portion) in the Y direction with respect to the first active region 3 having a rectangular shape.
  • FIG. 6 is a plan view showing a configuration of a semiconductor device 500 according to the fifth embodiment.
  • the first active region 3, the dummy active region 5C, and the second element isolation region 4 constituting the semiconductor device 500 according to the fifth embodiment will be described.
  • An island-shaped first active region 3 is provided on the upper surface of the silicon substrate, and a second element isolation region 4 surrounds the first active region 3.
  • Two portions of the dummy active region 5C are arranged at both ends in the X direction of the rectangular first active region 3 via the second element isolation region 4, and the rectangular first active region 3 is formed.
  • the remaining one portion of the dummy active region 5C is disposed via the second element isolation region 4.
  • the three portions of the dummy active region 5C are integrated to form a “U” -shaped dummy active region 5C as a whole.
  • the length Y3 in the direction is longer than the length Y4 in the Y direction of the rectangular first active region 3 (Y3> Y4).
  • Y3 Y4
  • Y3 decreases and two portions of “dummy active regions” disposed at both ends in the X direction of the rectangular first active region 3 are provided.
  • the effect of forming the “U” -shaped dummy active region 5C is gradually reduced.
  • the three portions constituting the “U” -shaped dummy active region 5C are arranged at two end portions in the Y direction of the first active region 3 having a rectangular shape, and at one end portion in the X direction. It is also possible to select a mode in which the remaining one part is arranged and the three parts are integrated.
  • the potential of the dummy active region 5 ⁇ / b> C formed in the “U” shape, V dummy active region-C, is “U” shape.
  • the dummy active regions 5C have the same potential.
  • the bottom of the “U” shaped dummy active region 5C is electrically connected to the bottom of the substrate surrounding the second element isolation region 4 via a conduction path remaining in the bottom of the second element isolation region 4.
  • V dummy active region-C is the potential supplied to the substrate surrounding the second element isolation region 4 and the substrate potential V substrate. Are equal to each other.
  • V active region-bottom the potential at the bottom of the rectangular first active region 3, V active region-bottom, is equal to V dummy active region-C and is supplied to the substrate surrounding the second element isolation region 4.
  • the substrate potential is maintained equal to the substrate potential V substrate .
  • a contact plug capable of applying a potential equal to the substrate potential V substrate is formed on the P-type impurity diffusion layer on the surface.
  • a “U” -shaped dummy active region 5C is formed. Does not transform into a “second active region” having a “U” shape. Therefore, the “effect” by disposing the “U” -shaped dummy active region 5C is not lost. Therefore, when the “U” -shaped dummy active region 5C is provided on the P-type silicon substrate, the same effect as that in the case of selecting an embodiment in which the P-type impurity diffusion layer is not provided on the surface is exhibited.
  • FIG. 7 is a plan view showing a configuration of a semiconductor device 600 according to the sixth embodiment.
  • the first active region 3, the dummy active region 5D, and the second element isolation region 4 constituting the semiconductor device 500 according to the fifth embodiment will be described.
  • An island-shaped first active region 3 is provided on the upper surface of the silicon substrate, and a second element isolation region 4 surrounds the first active region 3.
  • Two portions of the dummy active region 5D are arranged at both ends in the X direction of the rectangular first active region 3 via the second element isolation region 4, and the rectangular first active region 3 is formed.
  • the two remaining portions of the dummy active region 5D are disposed at both ends in the X direction via the second element isolation region 4.
  • the four portions of the dummy active region 5D are arranged so as to surround the first active region 3 having a rectangular shape as a whole via the second element isolation region 4.
  • the dummy active region 5D is The number of the plurality of parts to be configured may be selected to be more than 4, for example, 6 or less, and may be optimally arranged to be a total of 5 or more. For example, if one portion of the dummy active region 5D arranged at one end in the X direction of the first active region 3 is divided into two and arranged on one imaginary straight line in the Y direction, the first The active region 3 is surrounded by a dummy active region 5D composed of a total of five parts with the second element isolation region 4 interposed therebetween.
  • the potential of the dummy active region 5D, V dummy active region-C which is divided into four parts, is the individual of the rectangular dummy active region 5D. In this part, the potentials are equal.
  • the bottom of each portion of the rectangular dummy active region 5D is electrically connected to the bottom of the substrate surrounding the second element isolation region 4 via a conduction path remaining at the bottom of the second element isolation region 4.
  • the potential of each portion of the rectangular dummy active region 5D, V dummy active region-D is equal to the potential supplied to the substrate surrounding the second element isolation region 4 and the substrate potential V substrate. It has become.
  • V active region-bottom the potential at the bottom of the rectangular first active region 3, V active region-bottom, is equal to V dummy active region-D and is supplied to the substrate surrounding the second element isolation region 4.
  • the substrate potential is maintained equal to the substrate potential V substrate .
  • FIG. 8 is a step view showing the configuration of the semiconductor device 700 according to the seventh embodiment.
  • the structure of the semiconductor device 700 according to the seventh embodiment an N-type planar MIS (Metal Insulator) that employs a gate insulating film 22 including a high dielectric constant insulating film (High-k film) 21.
  • a gate insulating film 22 including a high dielectric constant insulating film (High-k film) 21 An example in which the first active region 3, the dummy active region 5, and the second element isolation region 4 are provided in the structure of the semiconductor transistor will be described.
  • the cross section shown in FIG. 8 corresponds to the AA ′ cross section in the planar arrangement shown in FIG. 1, as in FIG.
  • the high dielectric constant insulating film is a film having a dielectric constant higher than that of a silicon oxide film (SiO 2 ).
  • the insulating film 20 made of a silicon oxide film (SiO 2 ) covering the upper surface of the first active region 3C, and the upper surface of the insulating film 20
  • a gate insulating film 22 is constituted by a high dielectric constant insulating film 21 made of hafnium oxide (HfO 2 ) covering the substrate.
  • the gate electrode 25 is constituted by the metal film 23 made of titanium nitride (TiN) covering the upper surface of the high dielectric constant insulating film 21 and the first polycrystalline silicon film 24 covering the upper surface of the metal film 23.
  • the semiconductor device 700 according to the seventh embodiment is an N-type planar MISFET that employs an HKMG structure, which is formed on a P-type semiconductor substrate and includes a high dielectric constant gate oxide film and a metal gate electrode. is there.
  • the impurity diffusion layer 6A serving as one of the source / drain regions provided above the first active region 3A, and the source / source provided above the first active region 3B.
  • the LDD structure is selected by including the impurity diffusion layer 6B serving as the other drain region and further providing the LDD regions 7A and 7B.
  • the high dielectric constant insulating film 21 HfSiON, ZrO 2, Ta 2 O 5, Nb 2 O 5, Al 2 O 3, HfO 2, ScO 3, Y 2 O 3, La 2 O 3, CeO 3, Pr 2 O 3 , Nd 2 O 3 , Sm 2 O 3 , Eu 2 O 3 , Gd 2 O 3 , Tb 2 O 3 , Dy 2 O 3 , Ho 2 O 3 , Er 2 O 3 , Tm 2 O 3 , Yb 2 O 3, and film can be used that contains at least one high-dielectric insulating material is selected from the group consisting of Lu 2 O 3. Further, nitrogen may be contained in the high dielectric constant insulating film.
  • TiN titanium nitride
  • a layer containing at least one metal element selected from the group consisting of Ti, W, Ta, Ru, and Al can be used as the metal film 23.
  • a conductive layer 28 composed of a second polycrystalline silicon film 26 and a tungsten (W) film 27 is provided on the upper surface of the first polycrystalline silicon film 24, and the upper surface of the tungsten film 27 is formed of the mask film 13. Covered.
  • the gate insulating film 22 and the gate electrode having the HKMG structure, and the side surfaces of the conductive layer 28 and the mask film 13 are covered with the spacer film 19 and the sidewall insulating film 14.
  • the LDD regions 7A and 7B and the impurity diffusion layers 6A and 6B are formed in a self-aligned manner.
  • FIG. 9 is a step view showing a configuration of a semiconductor device 800 according to the eighth embodiment.
  • FIG. 9 the structure of a semiconductor device 800 according to the eighth embodiment; a P-type planar MIS (Metal Insulator) that employs a gate insulating film 22 having a high dielectric constant insulating film (High-k film) 21.
  • a P-type planar MIS Metal Insulator
  • High-k film high dielectric constant insulating film
  • the semiconductor device 800 according to the eighth embodiment is manufactured in an N-type well region formed in a P-type semiconductor substrate to constitute a P-type planar MISFET.
  • the insulating film 20 made of a silicon oxide film (SiO 2 ) covering the upper surface of the first active region 3C, and the upper surface of the insulating film 20
  • a gate insulating film 22 is constituted by a high-dielectric-constant insulating film 21 made of hafnium oxide (HfO 2 ) covering silicon, and further, aluminum oxide (Al 2 O 3 ) covering the upper surface of the high-dielectric-constant insulating film 21
  • a cap film 29 made of is provided.
  • the gate electrode 25 is configured by the metal film 23 made of titanium nitride (TiN) covering the upper surface of the cap film 29 and the first polycrystalline silicon film 24 covering the upper surface of the metal film 23.
  • the semiconductor device 800 according to the eighth embodiment is a P-type planar MISFET that adopts the HKMG structure, which is formed on the N-type well region and includes a high dielectric constant gate oxide film and a metal gate electrode. is there.
  • the impurity diffusion layer 6A serving as one of the source / drain regions provided above the first active region 3A and the source / source provided above the first active region 3B.
  • the LDD structure is selected by including the impurity diffusion layer 6B serving as the other drain region and further providing the LDD regions 7A and 7B.
  • FIG. 10-1 is a plan view showing the configuration of the semiconductor device 900 according to the ninth embodiment.
  • a semiconductor device 900 according to the ninth embodiment shown in FIG. 10A constitutes a CMOS (Complementary MOS) inverter represented by the circuit shown in FIG.
  • CMOS Complementary MOS
  • the structure of the semiconductor device 800 according to the ninth embodiment the structure of the first transistor 30 that is an N-type MOS transistor and the second transistor 31 that is a P-type MOS transistor, which constitute a CMOS inverter. Will be explained.
  • the first transistor 30 which is an N-type MOS transistor is formed in the P-type well region
  • the second transistor 31 which is a P-type MOS transistor is formed in the N-type well region.
  • the first transistor 30 and the second transistor 31 shown in FIG. 10A are the semiconductor device 100 according to the first embodiment shown in FIG. 1 and the planar type disposed in the conductive type and the first active region 3.
  • the semiconductor device 100 Essentially in common with the semiconductor device 100. In the following description, only the structural differences between the first transistor 30 and the second transistor 31 shown in FIG. 10A and the semiconductor device 100 shown in FIG. 1 will be described.
  • the first transistor 30 which is an N-type MOS transistor formed in the P-type well region, a ring-shaped first element isolation region 2 (2N) is formed, and the periphery of the first active region 3 (3N) is formed.
  • the second element isolation region 4 is provided so as to be in contact with and surround the rectangular outer periphery of the ring-shaped dummy active region 5 (5N).
  • the second active region 32 (32N) having a “U” shape is formed so as to be surrounded by the second element isolation region 4.
  • the second active region having a “U” shape is formed on the three ends of the rectangular outer periphery of the ring-shaped dummy active region 5 (5N) via the second element isolation region 4.
  • 32 (32N) is arranged.
  • the second active region 32 (32N) having a “U” shape has two end portions in the X direction and one end portion in the Y direction of the dummy active region 5 (5N) having a rectangular outer periphery.
  • the second element isolation region 4 is disposed.
  • the second active region 32 (32N) is not disposed on the other end side in the Y direction of the dummy active region 5 (5N) having a rectangular outer periphery.
  • the second active region 32 (32N) having a “U” shape formed in the P-type well region has a P-type impurity diffusion layer provided on the surface thereof, on the P-type impurity diffusion layer.
  • the third contact plug 33 (33N) is provided.
  • a P-type well potential, V p-well is applied to the second active region 32 (32N) having a “U” shape through the third contact plug 33 (33N).
  • the “U” -shaped second active region 32 (32N) formed in the P-type well region is replaced with an N-type impurity diffusion layer on its surface instead of the P-type impurity diffusion layer. May be provided.
  • the N-type impurity diffusion layer is provided on the surface
  • the third contact plug 33 (33N) is provided on the N-type impurity diffusion layer.
  • the second active region 32 (32N) having the “U” shape has a pN junction due to the lower P-type well region (p layer) and the surface N-type impurity diffusion layer (N layer). And a depletion layer is formed in a substantial portion of the lower P-type well region (p layer).
  • an N-type impurity diffusion layer is formed on the surface of the dummy active region 5 (5N) formed in the P-type well region. Is forming.
  • a pN junction is formed by the lower P-type well region (p layer) and the surface N-type impurity diffusion layer (N layer).
  • a depletion layer is formed in a substantial portion of (p layer).
  • the gate electrode 12 (12N) straddles the “one side in the Y direction” of the ring-shaped dummy active region 5 (5N) where the second active region 32 (32N) is not disposed. That is, an HKMG structure is formed on the surface of the “one side in the Y direction” of the dummy active region 5 (5N), and LDD regions 7A and 7B and N-type impurity diffusion layers 6A and 6B are respectively formed on both sides thereof. It is formed in a self-aligning manner.
  • the first transistor 30 three N-type MOSFETs are formed in the first active region 3 (3N), and the three gate electrodes 12 (12N) are formed in the second element isolation region 4. These are collectively connected to the fourth wiring 35 via the second contact plug 17 (17N).
  • the two source electrodes are respectively connected to one third wiring 34 (34N) via the first contact plug 15 (15N).
  • the two drain electrodes are respectively connected to the first contact plug 15 ( 15N) to the other third wiring 34 (34N).
  • the second transistor 31 which is a P-type MOS transistor formed in the N-type well region, similarly includes the first active region 3 (3 P), the first element isolation region 2 (2 P), and the dummy active region 5.
  • the second active region 32 (32P), the third contact plug 33 (33P), the first contact plug 15 (15P), and the third wiring 34 (34P) are arranged.
  • a ring-shaped first element isolation region 2 (2P) is formed and surrounding the first active region 3 (3P), a ring-shaped dummy element is formed.
  • the active region 5 (5P) and the first active region 3 (3P) are separated.
  • the second element isolation region 4 is provided so as to be in contact with and surround the rectangular outer periphery of the ring-shaped dummy active region 5 (5P).
  • the second active region 32 (32 ⁇ / b> P) having a “U” shape is formed so as to be surrounded by the second element isolation region 4.
  • a second active region having a “U” shape is formed through three second end portions of the rectangular outer periphery of the ring-shaped dummy active region 5 (5P) via the second element isolation region 4.
  • 32 (32P) is arranged. That is, the “U” -shaped second active region 32 (32P) includes both ends in the X direction and one end in the Y direction of the dummy active region 5 (5P) having a rectangular outer periphery.
  • the second element isolation region 4 is disposed.
  • the second active region 32 (32P) is not disposed on the other end side in the Y direction of the dummy active region 5 (5P) having a rectangular outer periphery.
  • the second active region 32 (32P) having a “U” shape formed in the N-type well region (n layer) is provided with an N-type impurity diffusion layer on the surface thereof.
  • a third contact plug 33 (33P) is provided on the impurity diffusion layer.
  • An N-type well potential, V n-well is applied to the second active region 32 (32P) having a “U” shape through the third contact plug 33 (33P).
  • the second active region 32 (32P) formed in the N-type well region has a P-type impurity diffusion layer on its surface instead of the N-type impurity diffusion layer. May be provided.
  • the third contact plug 33 (33P) is provided on the P-type impurity diffusion layer.
  • the second active region 32 (32P) having a “U” shape has a Pn junction due to a lower N-type well region (n layer) and a P-type impurity diffusion layer (P layer) on the surface. Is formed, and a depletion layer is formed in a substantial portion of the lower n-type well region (n layer).
  • the N-type well region (n layer) is formed on a P-type semiconductor substrate, and an N-type well potential and V n-well are separately applied to the N-type well region (n layer).
  • the N-type well potential, V n-well is selected as V dd .
  • the second transistor 31 three P-type MOSFETs are formed in the first active region 3 (3P), and the three gate electrodes 12 (12P) are formed in the second element isolation region 4. It is collectively connected to the fourth wiring 35 through the second contact plug 17 (17P).
  • the two source electrodes are respectively connected to one third wiring 34 (34P) via the first contact plug 15 (15P).
  • the two drain electrodes are respectively connected to the first contact plug 15 ( 15P) to the other third wiring 34 (34P).
  • One of the two third wirings 34 (34P) is connected to the power supply terminal Vdd , and the other is connected to the output signal terminal OUT.
  • the fourth wiring 35 is connected to an input signal terminal: IN.
  • the semiconductor device 900 according to the ninth embodiment illustrated in FIG. 10A includes an input signal terminal: IN, an output signal terminal: OUT, a power supply terminal: V dd , and a ground terminal: V SS .
  • FIG. 10-2 is a plan view showing the configuration of the semiconductor device 900-1 according to the ninth embodiment.
  • the semiconductor device 900-1 according to the ninth embodiment shown in FIG. 10-2 also constitutes a CMOS (Complementary MOS) inverter represented by the circuit shown in FIG.
  • a first transistor 30 which is an N-type MOS transistor and a second transistor 31 which is a P-type MOS transistor, which constitute a CMOS inverter.
  • the structure of will be described.
  • the second transistor 31 that is a P-type MOS transistor shown in FIG. 10-2 has the same structure as the second transistor 31 that is a P-type MOS transistor shown in FIG. 10-1.
  • the second element isolation region 4 surrounds the rectangular first active region 3 (3N).
  • One dummy active region 5 (5N) is disposed via one second element isolation region 4 at one end in the Y direction of the first active region 3 (3N).
  • one dummy active region 5 (5N) and a “U” shape are formed through the second element isolation region 4 so as to surround the first active region 3 (3N) having a rectangular shape.
  • a second active region 32 (32N) is formed.
  • an N-type impurity diffusion layer is formed on the surface of one dummy active region 5 (5N) disposed in the P-type well region.
  • a pN junction is formed by the lower P-type well region (p layer) and the surface N-type impurity diffusion layer (N layer), and a depletion layer is formed in a substantial portion of the lower P-type well region (p layer). It is formed.
  • One dummy active region 5 (5N) as a whole has substantially the same potential.
  • a P-type impurity diffusion layer is formed on the surface of the second active region 32 (32N) having a “U” shape, and the P-type impurity is formed.
  • a third contact plug 33 (33N) is provided on the diffusion layer.
  • a P-type well potential, V p-well is applied to the second active region 32 (32N) having a “U” shape through the third contact plug 33 (33N).
  • transistors 50 may be arranged.
  • a MOSFET is arranged in the first active region 3 surrounded by the first element isolation region 2.
  • the first element isolation regions 2 are provided between the devices (transistors) 50 and around the whole of the plurality of semiconductor devices (transistors) 50 to be arranged, and are provided individually for each semiconductor device (transistor) 50 It is integrated with the first element isolation region 2.
  • one loop-shaped dummy active region 5 is provided surrounding the first element isolation region 2 disposed in contact with the plurality of transistors 50.
  • the “L-shaped” dummy active regions 5 are arranged, and the “L-shaped” dummy active regions 5 are connected to each other. Two loop-shaped dummy active regions 5 are formed. One loop-shaped second element isolation region 4 surrounding the four sides of the loop-shaped dummy active region 5 is provided.
  • the potential V dummy active region of the loop-shaped dummy active region 5 is equal.
  • the bottom of the first active region 3 of each semiconductor device (transistor) 50 is electrically connected to the bottom of the dummy active region 5 through a conduction path remaining at the bottom of the first element isolation region 2. Yes.
  • the potential V first active region-bottom at the bottom of the first active region 3 of each semiconductor device (transistor) 50 is equal to the potential V dummy active region-bottom at the bottom of the loop-shaped dummy active region 5. Is maintained.
  • a configuration is employed in which semiconductor devices (transistors) are arranged in the four sections partitioned by the “field-shaped” first element isolation region 2.
  • the semiconductor device (transistor) disposed in each section is provided so as to surround the first active region 3 of each semiconductor device (transistor) in addition to the semiconductor device (transistor) 50 having the configuration illustrated in FIG.
  • the second active region 32 may be provided in the individual first element isolation region 2.
  • a second active region 32 having a “U” shape is provided for the first active region 3 having a rectangular shape, and the first element isolation region 2 is sandwiched between the remaining end portions and the dummy active region.
  • the dummy active regions arranged for the semiconductor devices (transistors) arranged in the respective sections may be integrated to form the loop-shaped dummy active region 5.
  • the semiconductor devices (transistors) respectively disposed in the four sections partitioned by the “element-shaped” first element isolation region 2 are added to the first active region 3.
  • the second active region 32 can be provided, but the “effect” of the loop-shaped dummy active region 5 is exerted by adopting a configuration in which at least the dummy active region is not disposed in each partition. It is desirable.
  • a second active region 32 having an “L” shape is provided for the first active region 3 having a rectangular shape, and the first element isolation region 2 is provided for the remaining two ends.
  • a mode in which “L-shaped” dummy active regions are arranged is selected, and “L-shaped” dummy active regions are arranged for semiconductor devices (transistors) disposed in each section. Can be integrated to form a loop-shaped dummy active region 5.
  • the first active region 3 of each semiconductor device (transistor) is When the second active region 32 is provided in the individual first element isolation region 2 that is provided so as to surround the loop, the loop-shaped second active region 32 may be employed.
  • one of the semiconductor devices having the configuration shown in FIG. 4-1, FIG. 4-2, FIG. 5-1, FIG. 5-2, FIG. Not only the form of arrangement, but a plurality selected from the group consisting of the semiconductor device 100, the semiconductor device 200, the semiconductor device 300, the semiconductor device 300-1, the semiconductor device 400, the semiconductor device 400-1, the semiconductor device 500, and the semiconductor device 600.
  • a kind of semiconductor device may be arranged.
  • FIG. 11 is a graph showing the results of measuring the dependence of the threshold voltage Vt on the gate width W of an N-type planar MOS transistor employing a high dielectric constant gate oxide film using a high dielectric constant insulating film. .
  • FIG. 11 shows a measurement result (with a dummy active region) in a semiconductor device in which a “dummy active region” in contact with the first element isolation region surrounding the first active region and a “dummy active region” are arranged.
  • the measurement results (without a dummy active region) in a semiconductor device that is not used are compared and plotted.
  • the semiconductor device when the configuration of the semiconductor device according to the first embodiment and the semiconductor devices according to the ninth to ninth embodiments in which the “dummy active region” is arranged, the rise (shift) of the threshold voltage Vt is suppressed, The semiconductor device can be operated stably.
  • the measurement result (with dummy active region) in the semiconductor device in which the “dummy active region” is arranged and the measurement result (without dummy active region) in the semiconductor device in which the “dummy active region” is not arranged refer.
  • the gate width W is in the range of 0.1 ⁇ m to 20 ⁇ m
  • the shift amount of the threshold voltage Vt: ⁇ Vt (W) in the semiconductor device in which the “dummy active region” is not arranged It is determined that the shift amount ⁇ Vt (W) of the threshold voltage Vt in the device does not exceed.
  • the “dummy active region” is arranged from the shift amount ⁇ Vt (W) of the threshold voltage Vt in the semiconductor device in which the “dummy active region” is not arranged It is determined that the shift amount ⁇ Vt (W) of the threshold voltage Vt in the semiconductor device is small. In particular, it is determined that the effect of suppressing the shift amount of the threshold voltage Vt is significant when the gate width W is in the range of 0.5 ⁇ m to 10 ⁇ m.
  • a silicon nitride film that covers the side surface of the gate pattern is used as the spacer film 19
  • a silicon oxide film that covers the spacer film 19 on the side surface of the gate pattern made of a silicon nitride film is used as the sidewall insulating film 14. ing.
  • the threshold voltage Vt shifts due to the increase in EOT of the gate insulating film and the induction of negative fixed charge in the gate insulating film.
  • the shift amount of the threshold voltage Vt due to the increase in the EOT of the gate insulating film and the induction of the negative fixed charge in the gate insulating film does not essentially show the dependence on the gate width W. Therefore, the semiconductor device in which the “dummy active region” is arranged (with dummy active region) and the semiconductor device in which the “dummy active region” is not arranged (without dummy active region) shown in the comparison result shown in FIG.
  • the difference in the shift amount of the threshold voltage Vt is caused by factors other than the increase in EOT of the gate insulating film and the induction of negative fixed charge in the gate insulating film. Is done.
  • an aluminum oxide film is used to form the sidewall insulating film 14, which is caused by an increase in EOT of the gate insulating film and induction of negative fixed charge in the gate insulating film.
  • the effect of arranging the “dummy active region” according to the present invention is that when the gate width W is selected in the range of 0.1 ⁇ m to 20 ⁇ m, preferably in the range of 0.2 ⁇ m to 10 ⁇ m, the threshold voltage It can be effectively used to suppress the shift amount of Vt.
  • the “transistor having a high dielectric constant gate insulating film, the gate electrode, and the diffusion layer” formed in the first active region, in particular, the gate length L of the planar type MOSFET is in the range of 0.02 ⁇ m to 1 ⁇ m. It is preferable to select.
  • the gate length L of the planar type MOSFET is more preferable to select the gate length L of the planar type MOSFET to be manufactured in the range of 0.06 ⁇ m to 1 ⁇ m, for example.
  • the gate length L and the gate width W are selected so as to satisfy at least the relationship of W> L. Therefore, from the selection range of the gate length L and the selection range of the gate width W, the gate length L and the gate width W are set so as to satisfy at least the relationship of W> L, preferably W ⁇ 10 ⁇ L. It is desirable to select.
  • FIG. 12 is a plan view schematically showing a process of forming the first active region 3, the first element isolation region 2, the dummy active region 5, and the second element isolation region 4 on the P-type semiconductor substrate 1.
  • FIG. 13 is a step view schematically showing the AA ′ cross section of FIG.
  • FIG. 14 is a plan view schematically showing a process of forming an N-type MOSFET adopting the HKMG structure in the first active region 3, and
  • FIG. 15 is a schematic cross-sectional view taken along the line AA ′ of FIG. FIG.
  • the second separation groove 41 is formed.
  • the semiconductor device 100 includes an N-type planar MOSFET, the depth of the first isolation trench 40 d Trench-1 and the depth d Trench-2 of the second separation grooves 41 are both set to 200 nm.
  • the silicon substrate (P-type semiconductor substrate) 1 remains on the bottom of the first separation groove 40 and the bottom of the second separation groove 41, and the remaining portion is used as the first conductive path.
  • the bottom portion of the active region 3 and the bottom portion of the dummy active region 5 are electrically connected.
  • the groove width W Trench-1 of the first isolation trench 40 a groove width W Trench-2 of the second isolation groove 41, as shown in FIG. 13, the side wall surface of the groove is inclined, compared with the bottom portion, the upper Is slightly wider.
  • CVD Chemical Vapor Deposition
  • the thickness t buried-insulating-film of the buried insulating film formed inside the first separation groove 40 and the second separation groove 41 is equal to the depth d trench-1 of the first separation groove 40 and the second separation. The depth is selected to exceed the depth d trench-2 of the groove 41.
  • a buried insulating film on the silicon substrate 1 is removed by CMP (C hemical M echanical P olishing ) method, and the first isolation region 2 defining the outer periphery of the first active region 3, the outer circumference of the dummy active regions 5
  • a second element isolation region 4 is formed to partition
  • the semiconductor device 100 including the N-type planar MOSFET shown in FIG. 1 the width X3 of the first element isolation region 2 extending in the Y direction, the first element isolation region 2 and the second element isolation region
  • An example of the width X4 of the portion extending in the Y direction of the dummy active region 5 formed in the region sandwiched by 4 is shown in FIG.
  • the width X3 of the portion extending in the Y direction of the first element isolation region 2 is set within the range of 0.1 ⁇ m to 2 ⁇ m.
  • the width X4 of the portion extending in the Y direction of the dummy active region 5 can be similarly set to the upper width in the range of 0.1 ⁇ m to 2 ⁇ m.
  • the width of the upper part of the width X3 of the portion extending in the Y direction of the first element isolation region 2 may be set as the first isolation.
  • the depth d trench-1 of the trench 40 can be set so as to satisfy the relationship of 0.1 ⁇ m ⁇ X3 ⁇ d trench-1 .
  • the width X4 of the portion extending in the Y direction of the dummy active region 5 is 0.1 ⁇ m ⁇ the width of the upper portion with respect to the depth d trench-1 of the first isolation trench 40. It is possible to set so as to satisfy the relationship of X4 ⁇ d trench-1 .
  • N-type planar MOSFET formation process With reference to FIGS. 14 and 15, a process of forming an N-type planar MOSFET in the first element isolation region 2 that includes a high dielectric constant insulating film in the gate insulating film 9 will be described.
  • a polysilicon film (60 to 100 nm thick) used for forming a 5 nm thick silicon oxide film by thermal CVD, a gate insulating film 9 including a high dielectric constant insulating film, and a first conductive film 10.
  • Polycrystalline silicon) film is sequentially formed.
  • impurities are selectively implanted into the polysilicon (polycrystalline silicon) film existing in the outer periphery of the second element isolation region 4 by using a photolithography method and an ion implantation method.
  • the polysilicon (polycrystalline silicon) film a portion where selective impurity implantation is performed is used as the first conductive film 10 made of an N-type conductive polysilicon (polycrystalline silicon) film.
  • tungsten silicide (WSi) film (not shown) by a CVD method and a 45 nm-thick tungsten (W) film by a sputtering method are sequentially stacked on the polysilicon (polycrystalline silicon) film.
  • the tungsten silicide (WSi) film and the tungsten (W) film are used as the second conductive film 11.
  • a 200 nm thick silicon nitride film is formed on the tungsten (W) film by a CVD method.
  • the silicon nitride film is used as the mask film 13.
  • the silicon oxide film to the silicon nitride film which are stacked on the silicon substrate 1 by photolithography and dry etching, are applied using a resist mask having a gate electrode pattern shape shown in FIG. Then, unnecessary portions are removed by etching.
  • the gate insulating film 9 made of a silicon oxide film and a high dielectric constant insulating film the first conductive film 10 made of an N-type conductive polysilicon (polycrystalline silicon) film, and tungsten silicide (WSi) are shown in FIG.
  • a pattern of the gate electrode 12 (hereinafter referred to as a gate pattern) having a laminated structure of a gate electrode 13 composed of the second conductive film 11 composed of a film and a tungsten (W) film and a mask film 13 composed of a silicon nitride film.
  • a 12 nm thick silicon nitride film isotropically formed on the silicon substrate 1 and on the gate pattern by an ALD (Atomic Layer Deposition) method.
  • the isotropically formed silicon nitride film covers the silicon substrate 1, the gate pattern mask film 13, and the side surface of the gate pattern.
  • an anisotropic etching method is applied to etch back the silicon nitride film formed on the silicon substrate 1 and the mask film 13 to leave a silicon nitride film covering the side surface of the gate pattern.
  • a silicon nitride film covering the side surface of the gate pattern is used as the spacer film 19.
  • the LDD regions 7A and 7B can be formed by selecting the concentration N LDD of the implanted impurity, the depth d LDD to be implanted, the N LDD low, and the d LDD shallow.
  • the lightly doped region to be used is formed in a self-aligned manner.
  • a 40 nm thick silicon oxide film isotropically formed on the silicon substrate 1 and on the gate pattern by the ALD method.
  • the silicon oxide film formed isotropically covers the silicon substrate 1, the mask film 13 of the gate pattern, and the upper surface of the spacer film 19 provided on the side surface of the gate pattern.
  • an anisotropic etching method is applied to etch back the silicon oxide film formed on the silicon substrate 1 and the mask film 13 to cover the spacer film 19 provided on the side surface of the gate pattern.
  • the silicon oxide film is left.
  • a silicon oxide film that covers the spacer film 19 on the side surface of the gate pattern is used as the sidewall insulating film 14.
  • the impurity diffusion layers 6A and 6B are manufactured by selecting the concentration N HD of the implanted impurity, the depth d HD to be implanted, the N HD high, and the d HD deep.
  • the high-concentration doped region used for the above is formed in a self-aligned manner.
  • Activation processing is performed on the ion-implanted impurities, and LDD regions 7A and 7B and impurity diffusion layers 6A and 6B shown in FIG. 15 are formed.
  • the gate length L gate of the manufactured N-type planar MOSFET corresponds to the distance in the X direction separating the two LDD regions 7A and 7B shown in FIG.
  • the gate width W of the manufactured N-type planar MOSFET is the length in the Y direction of the portion formed inside the first active region 3 in the gate pattern (gate electrode 12) shown in FIG. It corresponds.
  • a silicon oxide film by a CVD method is formed on the silicon substrate 1 so as to embed the gate pattern shown in FIG. Thereafter, the formed silicon oxide film is planarized by CMP until the surface of the mask film 13 is exposed, and the first interlayer insulating film 8 is formed. Further, contact plugs (first contact plug 15 and second contact plug 17) penetrating the first interlayer insulating film 8 and wirings used for applying a bias through the contact plugs (first wirings) by a known manufacturing method. 16, the second wiring 18) is formed.
  • the N-type planar MOSFET having the structure shown in FIGS. 1 and 2, that is, the semiconductor device 100 according to the first embodiment can be manufactured.
  • the semiconductor device 200 according to the second embodiment shown in FIGS. 3 to 10-2 and the semiconductor device 900-1 according to the ninth embodiment are also manufactured in the semiconductor device 100 according to the first embodiment. It can be manufactured using a manufacturing process similar to the process. Therefore, the individual description about the manufacturing process of the semiconductor device 200-1 according to the second embodiment to the semiconductor device 900-1 according to the ninth embodiment shown in FIGS. 3 to 10-2 is omitted.
  • the semiconductor device according to the present invention is used for applications in which suppression of threshold voltage shift is desired, such as a semiconductor device constituting a peripheral circuit in a DRAM memory cell.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

　本発明は、ＨＫＭＧ構造を利用する、プレーナー型ＭＯＳＦＥＴにおいて、該プレーナー型ＭＯＳＦＥＴの閾値電圧Ｖｔのシフト量を抑制する効果を具える新規な構成を提供する。本発明にかかる半導体装置においては、　半導体基板上に設けられ、高誘電率ゲート絶縁膜とゲート電極と拡散層とを有するトランジスタが配置された第１の活性領域と、　前記第１の活性領域に接して囲む素子分離領域と、　前記素子分離領域に接するダミー活性領域とを備える構成を選択することで、ダミー活性領域を備えていない構成と比較し、プレーナー型ＭＯＳＦＥＴの閾値電圧Ｖｔのゲート幅Ｗの減少に伴うシフト量を大幅に抑制できる。

Description

半導体装置
　本発明は、半導体装置に関し、例えば、ゲート絶縁膜に、酸化シリコンの誘電率より高い誘電率を有する、高誘電率絶縁膜を利用する電界効果トランジスタを含む半導体装置に関する。
　ＭＯＳＦＥＴのトランジスタ特性を改善するため、二酸化シリコンを主体とするゲート絶縁膜に代えて、high-kと呼ばれる高誘電率絶縁膜を用い、ゲート電極には、ｐｏｌｙ－Ｓｉに代えて、金属膜を用いる、high k metal gate（ＨＫＭＧ）構造の利用がなされている。
　例えば、特許文献１（特開２０１２－０９９５１７号公報）に開示される、ＨＫＭＧ構造を採用する、Ｐｌａｎａｒ型ＭＯＳＦＥＴは、基体上に形成された高誘電率材料からなるゲート絶縁膜と、ゲート絶縁膜上に形成されたメタルゲート電極と、メタルゲート電極の側壁に形成されたサイドウォールスペーサとを備えている。そして、メタルゲート電極側壁とサイドウォールスペーサ内壁との間に形成されたオフセットスペーサとを備えている。（特許文献１、図１、段落００１４を参照）
　例えば、特許文献４（特開２０１３－０２６４９４号公報）には、周辺回路形成領域に設ける電界効果トランジスタとして、高誘電率絶縁膜をゲート絶縁膜に適用した、ＨＫＭＧ構造を採用する、Ｐｌａｎａｒ型ＭＯＳＦＥＴが開示されている。周辺回路形成領域の主面上に酸化シリコン膜を形成している。Ｐウェル上に半導体基板側から順に、ＨｆＯ２（酸化ハフニウム）膜、窒化チタン膜（金属膜）、及び多結晶シリコン膜（導電膜）を形成し、酸化シリコン膜及びＨｆＯ２膜はゲート絶縁膜を構成し、窒化チタン膜及び多結晶シリコン膜はゲート電極を構成している。また、Ｎウェル上に半導体基板側から順に、ＨｆＯ２膜、Ａｌ２Ｏ３（酸化アルミニウム）膜、窒化チタン膜及び多結晶シリコン膜を形成し、酸化シリコン膜、ＨｆＯ２膜及びＡｌ２Ｏ３膜は、ゲート絶縁膜を構成し、窒化チタン膜及び多結晶シリコン膜はゲート電極を構成している。（特許文献４、図３、段落００１９を参照）
　特許文献２（特開２００９－２３１５６３号公報）には、複数のＰｌａｎａｒ型ＭＩＳＦＥＴを含む半導体装置において、各ＭＩＳＦＥＴの素子領域を分離する素子分離領域を、ＳＴＩ（Shallow Trench Isolation）溝を塗布型絶縁膜で埋め込み形成する際、素子領域を囲む第１の素子分離領域と、所定の間隔を開けて、第１の素子分離領域を囲む第２の素子分離領域に分割する構造が開示されている。第１の素子分離領域と第２の素子分離領域との間には、半導体基板が存在し、この領域は、ダミー素子領域として、利用されている。素子分離領域を、第１の素子分離領域と第２の素子分離領域に分割すると、ＳＴＩ溝中に埋め込まれる塗布型絶縁膜の体積が低減され、熱収縮に伴う引っ張り応力も低減され、結晶欠陥の発生の防止効果が発揮されている。（特許文献２、図１、段落００１９、段落００２２を参照）
　特許文献３（特開２００７－２５０７０５号公報）には、例えば、Ｐ型半導体基板に設けるＮ型ウエルを利用して作製されるｐＭＯＳＦＥＴの素子領域を分離する素子分離領域と、該素子分離領域を囲む、ウエルコンタクト拡散層を設け、Ｐ型半導体基板の表面に、サブコンタクト拡散層を設けている構造が開示されている。サブコンタクト拡散層は、Ｐ型拡散層であり、Ｐ型半導体基板に基板電位（サブ電位）を供給する用途に使用され、ウエルコンタクト拡散層は、Ｎ型拡散層であり、Ｎ型ウエルにウエル電位を供給する用途に使用されている。従って、サブコンタクト拡散層は、コンタクトを介して、基板電位（サブ電位）印加用電極に接続され、ウエルコンタクト拡散層は、コンタクトを介して、ウエル電位印加用電極に接続されている。（特許文献３、図１、段落００２５、段落００２６を参照）
特開２０１２－０９９５１７号公報 特開２００９－２３１５６３号公報 特開２００７－２５０７０５号公報 特開２０１３－０２６４９４号公報
　周辺回路領域に設ける、ＨＫゲート絶縁膜を採用するＰｌａｎａｒ型ＭＯＳＦＥＴ、特に、ＨＫＭＧ構造を採用する、Ｐｌａｎａｒ型ＭＯＳＦＥＴにおいて、自己整合的手法を適用して、ＬＤＤ(Lightly Doped Drain)構造を形成するため、図１９に例示するように、メタルゲート電極の側壁に形成されるサイドウォールスペーサ（SD side wall）と、メタルゲート電極側壁とサイドウォールスペーサ内壁との間に形成されるオフセットスペーサ（Offset side wall）とを設けている。
　特許文献４（特開２０１３－０２６４９４号公報）中には、前記サイドウォールスペーサ（SD side wall）とオフセットスペーサ（Offset side wall）を構成する材料として、酸化シリコンを採用する場合、製造プロセス中に、ゲート絶縁膜の膜厚（等価酸化膜厚（Equivalent Oxide Thickness：ＥＯＴ）の増加が引き起こされ、加えて、ゲート絶縁膜中に負の固定チャージが誘起されることが報告されている。特に、ゲート絶縁膜の膜厚（等価酸化膜厚（Equivalent Oxide Thickness：ＥＯＴ）の増加は、酸化シリコンをゲート絶縁膜に使用する場合と比較し、高誘電率絶縁膜をゲート絶縁膜に適用する場合に、より顕著であることも報告されている。ゲート絶縁膜中に負の固定チャージが誘起されると、閾値電圧Ｖｔのシフト（ｎＭＯＳＦＦＥＴでは、閾値電圧Ｖｔの上昇）が起こり、この負の固定チャージの誘起に起因する影響は、酸化シリコンをゲート絶縁膜に使用する場合と比較し、高誘電率絶縁膜をゲート絶縁膜に適用する場合に、より顕著である。特許文献４は、前記サイドウォールスペーサ（SD side wall）とオフセットスペーサ（Offset side wall）を構成する材料として、酸化シリコンを採用する場合に見出された課題を解決する手段を開示している。特許文献４中には、例えば、前記サイドウォールスペーサ（SD side wall）を構成する材料として、酸化アルミニウム（Ａｌ２Ｏ３）を選択し、オフセットスペーサ（Offset side wall）を構成する材料として、窒化シリコンを選択することで、ゲート絶縁膜のＥＯＴの増加、ならびに、ゲート絶縁膜中における負の固定チャージの誘起を抑制し、閾値電圧Ｖｔのシフトを回避する手段が開示されている。
　発明者らは、周辺回路領域に設ける、ＨＫＭＧ構造を採用する、Ｐｌａｎａｒ型ＭＯＳＦＥＴにおいて、前記特許文献４中に開示される、サイドウォールスペーサ（SD side wall）とオフセットスペーサ（Offset side wall）を構成する材料の選択を行った場合においても、メタルゲート電極の幅Ｗが狭くなるとともに、閾値電圧Ｖｔが大きくシフト（Ｐｌａｎａｒ型ＮＭＯＳＦＦＥＴでは、閾値電圧Ｖｔの上昇）することを見出した。
　本発明は、前記の新たに発見された課題を解決するものである。すなわち、本発明の目的は、サイドウォールスペーサとオフセットスペーサを構成する材料として、酸化シリコンに代えて、例えば、酸化アルミニウム（Ａｌ２Ｏ３）と窒化シリコンを選択する場合に、周辺回路領域に設ける、ＨＫゲート絶縁膜を採用するＰｌａｎａｒ型ＭＯＳＦＥＴ、特に、ＨＫＭＧ構造を採用する、Ｐｌａｎａｒ型ＭＯＳＦＥＴにおいて、メタルゲート電極のゲート幅Ｗの減少に伴う、閾値電圧Ｖｔのシフト量（Ｐｌａｎａｒ型ｎＭＯＳＦＦＥＴでは、閾値電圧Ｖｔの上昇量）を抑制する手段を提供することにある。
　本発明者らは、例えば、図１９に示すＨＫＭＧ構造を採用する、Ｐｌａｎａｒ型ｎＭＯＳＦＥＴにおいて、特許文献４中に開示される手段を適用して、サイドウォールスペーサ（SD side wall）を構成する材料として、酸化アルミニウム（Ａｌ２Ｏ３）を選択し、オフセットスペーサ（Offset side wall）を構成する材料として、窒化シリコンを選択することで、ゲート絶縁膜のＥＯＴの増加、ならびに、ゲート絶縁膜中における負の固定チャージの誘起を抑制し、閾値電圧Ｖｔのシフトを回避する効果を既に検証している。
　本発明者らは、ゲート絶縁膜のＥＯＴの増加、ならびに、ゲート絶縁膜中における負の固定チャージの誘起を抑制する構造を選択する場合であっても、メタルゲート電極のゲート幅Ｗが減少するとともに、ＨＫＭＧ構造を採用する、Ｐｌａｎａｒ型ｎＭＯＳＦＥＴにおいて、閾値電圧Ｖｔがシフトする（Ｐｌａｎａｒ型ｎＭＯＳＦＦＥＴでは、閾値電圧Ｖｔの上昇する）現象を見出した。このメタルゲート電極のゲート幅Ｗの減少に伴う、閾値電圧Ｖｔのシフト量（Ｐｌａｎａｒ型ｎＭＯＳＦＦＥＴでは、閾値電圧Ｖｔの上昇量）を抑制する手段を検討した結果、本発明者らは、例えば、図１９に示すＨＫＭＧ構造を採用する、Ｐｌａｎａｒ型ｎＭＯＳＦＥＴにおいて、図１に例示するように、Ｐｌａｎａｒ型ｎＭＯＳＦＥＴを配置する、第１の活性領域３の周囲に設ける、第１の素子分離領域２に接する「ダミー活性領域」によって四方を囲む構造を付加すると、「ダミー活性領域」を設けない場合と比較して、メタルゲート電極のゲート幅Ｗの減少に伴う、閾値電圧Ｖｔのシフト量を顕著に抑制できることを見出した。
　本発明者らは、上記の知見に基づき、さらに検討を進め、図１に示す「ダミー活性領域」の配置に加えて、後述する様々な「ダミー活性領域」の配置を採用する場合にも、メタルゲート電極のゲート幅Ｗの減少に伴う、閾値電圧Ｖｔのシフト量を抑制する効果が発揮されることに想到し、本発明を完成させるに至った。
　サイドウォールスペーサとオフセットスペーサを構成する材料として、酸化シリコンを採用する際に見出される、閾値電圧Ｖｔのシフト（Ｐｌａｎａｒ型ｎＭＯＳＦＦＥＴでは、閾値電圧Ｖｔの上昇）は、酸化剤等の不純物がＨＫゲート絶縁膜へ混入する結果、ゲート絶縁膜のＥＯＴの増加、ならびに、ゲート絶縁膜中における負の固定チャージの誘起が生じることが原因であることを、本発明者らは解明した。従って、酸化シリコンに代えて、サイドウォールスペーサとオフセットスペーサを構成する材料として、例えば、酸化アルミニウムと窒化シリコンを採用することで、酸化剤等の不純物のＨＫゲート絶縁膜への混入を回避すると、ゲート絶縁膜のＥＯＴの増加、ならびに、ゲート絶縁膜中における負の固定チャージの誘起を回避できる。その結果、ゲート絶縁膜のＥＯＴの増加、ならびに、ゲート絶縁膜中における負の固定チャージの誘起に起因する閾値電圧Ｖｔのシフトを抑制する効果が得られる。この効果は、ゲート絶縁膜上に形成するゲート電極が、メタルゲート電極である場合に限らず、ポリシリコンゲート電極である場合にも、同様に発揮される。
　一方、ゲート絶縁膜のＥＯＴの増加、ならびに、ゲート絶縁膜中における負の固定チャージの誘起を回避する手法を採用している場合にも、前記ゲート幅Ｗの減少に伴う、閾値電圧Ｖｔのシフトが生じることを発明者らは見出した。加えて、ゲート絶縁膜上に形成するゲート電極が、メタルゲート電極である場合に限らず、ポリシリコンゲート電極である場合にも、ゲート幅Ｗの減少に伴う、閾値電圧Ｖｔのシフトが生じることを発明者らは見出した。発明者らは、「ダミー活性領域」を設けることによる、前記ゲート幅Ｗの減少に伴う、閾値電圧Ｖｔのシフトを抑制する効果は、ゲート絶縁膜上に形成するゲート電極が、メタルゲート電極である場合に限らず、ポリシリコンゲート電極である場合にも、同様に発揮されることを見出いた。
　本発明にかかる半導体装置は、二つの形態を含んでいる。
　本発明にかかる半導体装置における、第一の形態は、
　半導体基板上に設けられ、高誘電率ゲート絶縁膜とゲート電極と拡散層とを有するトランジスタが配置された第１の活性領域と、
　前記第１の活性領域に接して囲む素子分離領域と、
　前記素子分離領域に接するダミー活性領域と
　を備える
ことを特徴とする半導体装置である。
　前記第一の形態においては、
　前記ダミー活性領域は、
　第１の方向に延在する第１のダミー活性領域と、
　前記第１のダミー活性領域と接し、前記第１の方向とは異なる第２の方向に延在する第２のダミー活性領域と
を備える、「第一の構成」とすることができる。
　前記ダミー活性領域は、
　第１の方向で対向する第１のダミー活性領域と第２のダミー活性領域とを備え、
　前記第１の活性領域は、前記第１のダミー活性領域と前記第２のダミー活性領域との間に配置されている、「第二の構成」とすることができる。
　「第二の構成」を選択する際、前記ダミー活性領域は、
　さらに、前記第１のダミー活性領域と前記第２のダミー活性領域とに接する第３のダミー活性領域を備える、「第三の構成」を採用できる。
　また、前記ダミー活性領域は、
　さらに、前記第１のダミー活性領域と前記第２のダミー活性領域とに接する、第３のダミー活性領域と第４のダミー活性領域を備え、
　前記第１のダミー活性領域、前記第２のダミー活性領域、前記第３のダミー活性領域、前記第４のダミー活性領域とで、連続して前記第１の活性領域を囲むように配置されている「第四の構成」を採用できる。
　あるいは、前記ダミー活性領域は、
　さらに、前記第１の方向とは異なる第２の方向で対向する第５のダミー活性領域と第６のダミー活性領域とを備え、
　前記第１のダミー活性領域、前記第２のダミー活性領域、前記第５のダミー活性領域、前記第６のダミー活性領域とで、前記第１の活性領域を囲むように配置されている、「第四の構成」を採用できる。
　本発明にかかる半導体装置における、第一の形態では、
　高誘電率ゲート絶縁膜は、
　ＨｆＳｉＯＮ、ＺｒＯ２、Ｔａ２Ｏ５、Ｎｂ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２、ＳｃＯ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＣｅＯ３、Ｐｒ２Ｏ３、Ｎｄ２Ｏ３、Ｓｍ２Ｏ３、Ｅｕ２Ｏ３、Ｇｄ２Ｏ３、Ｔｂ２Ｏ３、Ｄｙ２Ｏ３、Ｈｏ２Ｏ３、Ｅｒ２Ｏ３、Ｔｍ２Ｏ３、Ｙｂ２Ｏ３、及びＬｕ２Ｏ３からなる群から選択される少なくとも一つの材料を含むことが好ましい。
　ゲート電極は、
　Ｔｉ、Ｗ、Ｔａ、Ｒｕ及びＡｌからなる群から選択された少なくとも一つの金属元素を含むことが好ましい。
　また、前記ダミー活性領域に不純物が注入されている構成を採用することができる。
　その際、
　前記拡散層の導電型と、前記ダミー活性領域に注入される前記不純物の導電型が同じであることが望ましい。
　加えて、
　前記ダミー活性領域で囲まれる素子分離領域が囲んでいる領域内には、高誘電率ゲート絶縁膜とゲート電極と拡散層とをそれぞれ有する複数のトランジスタが配置されている、「第五の構成」を採用することができる。
　前記半導体基板上に、複数の半導体装置が設けられ、
　前記複数の半導体装置は、それぞれ、
　上述する「第一の構成」～「第四の構成」に記載の前記ダミー活性領域を少なくとも一つ含む構成を採用することができる。
　前記第一の形態においては、
　前記ダミー活性領域は、第１の方向に延在し、
　前記素子分離領域に接し、前記第１の方向とは異なる第２の方向に延在し、その間に前記第１の活性領域を配置する、第１の拡散層と第２の拡散層と、
　前記第１の方向に延在し、前記第１の拡散層と前記第２の拡散層とに接続されるとともに、前記ダミー活性領域との間に前記第１の活性領域を配置する、第３の拡散層とをさらに備え、
　前記第１の拡散層、前記第２の拡散層、前記第３の拡散層には、一定の電位が供給される、「第六の構成」を採用することもできる。
　本発明にかかる半導体装置における、第二の形態は、
　半導体基板上に設けられる、
　第１の高誘電率ゲート絶縁膜と第１の金属ゲート電極と第１の拡散層と第２の拡散層とを有する第１のトランジスタと、
　第２の高誘電率ゲート絶縁膜と第２の金属ゲート電極と前記第２の拡散層と第３の拡散層とを有する第２のトランジスタと、
　前記第１の拡散層と前記第２の拡散層と前記第３の拡散層とに接して囲む第１の素子分離領域と、
　前記第１の素子分離領域に接して四方を囲む第１のダミー活性領域と、
　前記第１のダミー活性領域に接して四方を囲む第２の素子分離領域と、
を備える
ことを特徴とする半導体装置である。
　前記第二の形態では、
　前記第１の金属ゲート電極と前記第２の金属ゲート電極とが、前記第１のダミー活性領域上を交差して延在するとともに、第１のゲート配線で接続されている、「第七の構成」を採用することができる。
　その際、
　前記半導体基板上に設けられる、
　第３の高誘電率ゲート絶縁膜と第３の金属ゲート電極と第４の拡散層と第５の拡散層とを有する第３のトランジスタと、
　第４の高誘電率ゲート絶縁膜と第４の金属ゲート電極と前記第５の拡散層と第６の拡散層とを有する第４のトランジスタと、
　前記第４の拡散層と前記第５の拡散層と前記第６の拡散層とに接して囲む第３の素子分離領域と、
　前記第３の素子分離領域に接して四方を囲む第２のダミー活性領域と、
　前記第２のダミー活性領域に接して四方を囲む第４の素子分離領域と
を備え、
　前記第３の金属ゲート電極と前記第４の金属ゲート電極とが前記第２のダミー活性領域上を交差して延在するとともに，第２のゲート配線で接続され、
　前記第１のゲート配線と前記第２のゲート配線とが第１の導電配線を介して接続されている、「第八の構成」を採用することができる。
　「第八の構成」を採用する際、
　前記第１のトランジスタと前記第２のトランジスタは、Ｎチャネル型トランジスタであり、
　前記第３のトランジスタと前記第４のトランジスタは、Ｐチャネル型トランジスタである、「第九の構成」を採用することが好ましい。
　その際、
　前記第１の導電配線に入力信号端子が接続されており、
　前記第１の拡散層と前記第３の拡散層とに第１の電位が供給され、
　前記第４の拡散層と前記第６の拡散層とに第２の電位が供給され、
　前記第２の拡散層と前記第５の拡散層とが、第２の導電配線を介して出力信号端子に接続されていることが望ましい。
　また、
　前記第１の拡散層、前記第２の拡散層，前記第３の拡散層それぞれの導電型と、前記第１のダミー活性領域に注入されている第１の不純物の導電型が、Ｎ型であり、
　前記第４の拡散層、前記第５の拡散層、前記第６の拡散層それぞれの導電型と、前記第２のダミー活性領域に注入されている第２の不純物の導電型が、Ｐ型であることが好ましい。
　本発明にかかる半導体装置における、第二の形態では、
　前記第１の高誘電率ゲート絶縁膜、前記第２の高誘電率ゲート絶縁膜、前記第３の高誘電率ゲート絶縁膜、前記第４の高誘電率ゲート絶縁膜それぞれは、
　ＨｆＳｉＯＮ、ＺｒＯ２、Ｔａ２Ｏ５、Ｎｂ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２、ＳｃＯ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＣｅＯ３、Ｐｒ２Ｏ３、Ｎｄ２Ｏ３、Ｓｍ２Ｏ３、Ｅｕ２Ｏ３、Ｇｄ２Ｏ３、Ｔｂ２Ｏ３、Ｄｙ２Ｏ３、Ｈｏ２Ｏ３、Ｅｒ２Ｏ３、Ｔｍ２Ｏ３、Ｙｂ２Ｏ３、及びＬｕ２Ｏ３からなる群から選択される少なくとも一つの材料を含み、
　前記第１の金属ゲート電極、前記第２の金属ゲート電極、前記第３の金属ゲート電極、前記第４の金属ゲート電極それぞれは、
　Ｔｉ、Ｗ、Ｔａ、Ｒｕ及びＡｌからなる群から選択された少なくとも一つの金属元素を含むことが好ましい。
　本発明にかかる半導体装置においては、ＨＫゲート絶縁膜を採用するプレーナー型ＭＯＳＦＥＴ、例えば、ＨＫＭＧ構造を利用する、プレーナー型ＭＯＳＦＥＴにおいて、該プレーナー型ＭＯＳＦＥＴを形成する第１の活性領域を取り囲む第１の素子分離領域を設け、該第１の素子分離領域と接するダミー活性領域を配置することにより、ダミー活性領域を配置しない状態と比較し、第１の活性領域に形成されている、前記プレーナー型ＭＯＳＦＥＴの閾値電圧Ｖｔのゲート幅Ｗの減少に伴うシフト量を大幅に抑制できる。
図１は、本発明の第１の実施形態に係る半導体装置の一例、半導体デバイス１００の構成を模式的に示す平面図である。 図２は、半導体デバイス１００において、図１中、Ａ－Ａ’で示される断面に露呈する構造を模式的に示す断面図である。 図３は、本発明の第２の実施形態に係る半導体装置の一例、半導体デバイス２００の構成を模式的に示す平面図である。 図４－１は、本発明の第３の実施形態に係る半導体装置の一例、半導体デバイス３００の構成を模式的に示す平面図である。 図４－２は、本発明の第３の実施形態に係る半導体装置の他の一例、半導体デバイス３００－１の構成を模式的に示す平面図である。 図５－１は、本発明の第４の実施形態に係る半導体装置の一例、半導体デバイス４００の構成を模式的に示す平面図である。 図５－２は、本発明の第４の実施形態に係る半導体装置の他の一例、半導体デバイス４００－１の構成を模式的に示す平面図である。 図６は、本発明の第５の実施形態に係る半導体装置の一例、半導体デバイス５００の構成を模式的に示す平面図である。 図７は、本発明の第６の実施形態に係る半導体装置の一例、半導体デバイス６００の構成を模式的に示す平面図である。 図８は、本発明の第７の実施形態に係る半導体装置の一例、半導体デバイス７００の構成を模式的に示す段面図である。 図９は、本発明の第８の実施形態に係る半導体装置の一例、半導体デバイス８００の構成を模式的に示す平面図である。 図１０－１は、本発明の第９の実施形態に係る半導体装置の一例、半導体デバイス９００の構成を模式的に示す平面図であり、半導体デバイス９００は、ＣＭＯＳインバーターを構成している。 図１０－２は、本発明の第９の実施形態に係る半導体装置の他の一例、半導体デバイス９００－１の構成を模式的に示す平面図であり、半導体デバイス９００－１は、ＣＭＯＳインバーターを構成している。 図１１は、窒化シリコンからなるスペーサ膜と酸化シリコンからなるサイドウォール絶縁膜を具える、ＨＫＭＧ構造を採用する、Ｐｌａｎａｒ構造のＮ型ＭＯＳトランジスタにおいて、ダミー活性領域を設けていない（ダミー活性領域無）場合と、第１の実施形態にかかるダミー活性領域を設けている（ダミー活性領域有）場合について、閾値電圧Ｖｔのゲート幅Ｗに対する依存性の測定結果を対比して示す図である。 図１２は、図１、図２に示す構造を有する、本発明の第１の実施形態に係る半導体装置の一例、半導体デバイス１００の製造プロセス中、第１の素子分離領域２と第２の素子分離領域４の形成工程を模式的に示す平面図である。 図１３は、図１、図２に示す構造を有する、本発明の第１の実施形態に係る半導体装置の一例、半導体デバイス１００の製造プロセス中、第１の素子分離領域２と第２の素子分離領域４の形成工程を模式的に示す段面図である。 図１４は、図１、図２に示す構造を有する、本発明の第１の実施形態に係る半導体装置の一例、半導体デバイス１００の製造プロセス中、ゲート電極１２の側壁に設けるスペーサ膜１９とサイドウォール絶縁膜１４を利用し、ＬＤＤ領域７と不純物拡散層６を形成する工程を模式的に示す平面図である。 図１５は、図１、図２に示す構造を有する、本発明の第１の実施形態に係る半導体装置の一例、半導体デバイス１００の製造プロセス中、ゲート電極１２の側壁に設けるスペーサ膜１９とサイドウォール絶縁膜１４を利用し、ＬＤＤ領域７と不純物拡散層６を形成する工程を模式的に示す段面図である。 図１６は、第１の素子分離領域により囲まれる第１の活性領域を具えているトランジスタ５０複数を、半導体基板上に配置し、各トランジスタ５０の周囲を取り囲むダミー活性領域５を設け、該ダミー活性領域５全体を取り囲む第２の素子分離領域３２を設ける構成を模式的に示す平面図である。 図１７は、同一の半導体基板上に、本発明にかかる半導体装置を複数配置しているチップの一例、チップ１０００における複数の半導体デバイス、半導体デバイス１００、半導体デバイス３００、半導体デバイス４００、半導体デバイス５００の配置を模式的に示す平面図である。 図１８は、図１６に示す構成において、半導体基板上に複数配置されるトランジスタ５０の構成を模式的に示す平面図である。 図１９は、例えば、酸化アルミニウムからなるサイドウォール絶縁膜（SD-Side wall）と窒化シリコンからなるスペーサ膜（Offset-Side wall）を採用する、ＨＫＭＧ構造のＮ型ＭＯＳＦＥＴの一例の構成を模式的に示す断面図である。 図２０は、ＣＭＯＳインバータ回路の一例を模式的に示す図である。
　１　シリコン基板
　２　第１の素子分離領域
　３　第１の活性領域
　３Ａ　第１の活性領域
　３Ｂ　第１の活性領域
　３Ｃ　第１の活性領域
　３Ｄ　第１の活性領域
　３Ｅ　第１の活性領域
　４　第２の素子分離領域
　５　ダミー活性領域
　５Ａ　ダミー活性領域
　５Ｂ　ダミー活性領域
　５Ｃ　ダミー活性領域
　５Ｄ　ダミー活性領域
　６　不純物拡散層
　６Ａ　不純物拡散層
　６Ｂ　不純物拡散層
　７　ＬＤＤ領域
　７Ａ　ＬＤＤ領域
　７Ｂ　ＬＤＤ領域
　８　第１層間絶縁膜
　９　ゲート絶縁膜
　１０　第１導電膜
　１１　第２導電膜
　１２　ゲート電極
　１２Ａ　ゲート電極
　１２Ｂ　ゲート電極
　１２Ｃ　ゲート電極
　１３　マスク膜
　１４　サイドウォール絶縁膜
　１５　第１コンタクトプラグ
　１５Ａ　第１コンタクトプラグ
　１５Ｂ　第１コンタクトプラグ
　１５Ｃ　第１コンタクトプラグ
　１６　第１配線
　１６Ａ　第１配線
　１６Ｂ　第１配線
　１６Ｃ　第１配線
　１７　第２コンタクトプラグ
　１８　第２配線
　１９　スペーサー膜
　２０　絶縁膜
　２１　高誘電率絶縁膜
　２２　ゲート絶縁膜（高誘電率ゲート絶縁膜）
　２３　金属膜
　２４　第１多結晶シリコン膜
　２５　ゲート電極（メタルゲート電極）
　２６　第２多結晶シリコン膜
　２７　タングステン膜
　２８　導電層
　２９　キャップ膜
　３０　第１トランジスタ（Ｎ型ＭＯＳＦＥＴ）
　３１　第２トランジスタ（Ｐ型ＭＯＳＦＥＴ）
　３２　第２の活性領域（ウェル領域）
　３３　第３コンタクトプラグ
　３４　第３配線
　３５　第４配線
　４０　第１分離溝
　４１　第２分離溝
　５０　トランジスタ（第１の素子分離領域で囲まれている）
　１００　半導体デバイス
　２００　半導体デバイス
　３００　半導体デバイス
　３００－１　半導体デバイス
　４００　半導体デバイス
　４００－１　半導体デバイス
　５００　半導体デバイス
　６００　半導体デバイス
　７００　半導体デバイス
　８００　半導体デバイス
　９００　半導体デバイス
　９００－１　半導体デバイス
　１０００　チップ（半導体基板チップ）
　以下に、本発明にかかる半導体装置について、より詳しく説明する。
　（第１の実施形態）
　本発明の第１の実施形態にかかる半導体装置について、図面を参照しながら説明する。
　図１は、第１の実施形態にかかる半導体デバイス１００の構成例を示す平面図、図２は、図１のＡ－Ａ’における断面図である。但し、図１では、各構成要素の配置状況を明確にするため、トランジスタの上方に位置している層間絶縁膜 並びに 配線を透過状態としている。また、第１の実施形態にかかる、第１の素子分離領域、第１の活性領域、ダミー活性領域とトランジスタに関する部分からなる半導体デバイス１００では、ベースとなる半導体基板にシリコン基板を用いるものとする。さらに、単体の半導体基板だけでなく、半導体基板上に半導体デバイス１００が製造される過程の状態、および半導体基板上に半導体デバイス１００が形成された状態を含めて、ウェハと総称する。ウエハには、第１の実施形態の半導体デバイスとそれ以外の半導体デバイスとが形成されたチップが、複数配置されている。
　まず、図１を参照し、第１の実施形態にかかる半導体デバイス１００を構成する、第１の素子分離領域２、第１の活性領域３、ダミー活性領域５、第２の素子分離領域４の配置を説明する。シリコン基板の上面には、島状の第１の活性領域３が設けられており、その周囲をリング状の第１の素子分離領域２が取り囲んでいる。図１に示す実施態様では、第１の活性領域３は矩形として、Ｙ方向へ延在させているが、Ｘ方向へ延在させてもよく、さらに、複数の第１の活性領域３をＸ方向あるいはＹ方向へ適宜配置してもよい。第１の素子分離領域２は、第２の素子分離領域４で取り囲まれたリング状のダミー活性領域５で取り囲まれている。さらに詳細に説明すると、第１の活性領域３はリング状の第１の素子分離領域２で取り囲まれており、第１の素子分離領域２はリング状のダミー活性領域５で取り囲まれており、ダミー活性領域５は第２の素子分離領域４で取り囲まれている。第１の活性領域３のＸ方向の中央部には、第１の活性領域３をＹ方向へ縦断するように、１本のゲート電極１２が配置されている。第１の活性領域３は、ゲート電極１２のＸ方向における一方の端部に位置する第１の活性領域３Ａと、第１の活性領域３Ａに隣接してゲート電極１２と重なった第１の活性領域３Ｃと、第１の活性領域３Ｃに隣接して他方の端部に位置した第１の活性領域３Ｂとで構成される。第１の活性領域３Ａの上方には、２つの第１コンタクトプラグ１５Ａが配置されており、第１コンタクトプラグ１５Ａの上方には、Ｙ方向へ延在している第１配線１６Ａが配置されている。同様に、第１の活性領域３Ｂの上方には、２つの第１コンタクトプラグ１５ＢとＹ方向へ延在している１本の第１配線１６Ｂが配置されており、第１の活性領域３Ｃの上方には、ゲート電極１２が配置されている。これ以降、第１コンタクトプラグ１５Ａと１５Ｂを合わせて第１コンタクトプラグ１５と呼称し、第１配線１６Ａと１６Ｂを合わせて第１配線１６と呼称する場合がある。ゲート電極１２の少なくとも一方の端部は、第１の素子分離領域２と重なる領域まで延在しながらＸ方向に拡幅しており、その拡幅部の上方には第２コンタクトプラグ１７が２つ配置されている。さらに、第２コンタクトプラグ１７の上方には、Ｙ方向へ延在している第２配線１８が配置されている。
　次に、図２を参照し、第１の実施形態にかかる半導体デバイス１００の構成を説明する。図１に示す、第１の実施形態にかかる半導体デバイス１００では、プレーナーＭＯＳ（Metal Oxide Semiconductor）トランジスタの構造を用いているので、以下、プレーナーＭＯＳトランジスタの構成について説明する。プレーナーＭＯＳトランジスタは、シリコン基板１において、第１の素子分離領域２に挟まれた第１の活性領域３に設けられている。プレーナーＭＯＳトランジスタは、第１の活性領域３Ｃの上面を覆っているゲート絶縁膜９と、ゲート絶縁膜９の上面を覆っている第１導電膜１０並びに第２導電膜１１からなるゲート電極１２と、第１の活性領域３Ａの上部に設けられたソース／ドレイン領域の一方となる不純物拡散層６Ａと、第１の活性領域３Ｂの上部に設けられたソース／ドレイン領域の他方となる不純物拡散層６Ｂとを有する構成となっている。また、不純物拡散層６Ａの一方の端部と隣接するように、ドレイン端の電界を緩和する役割を果たすＬＤＤ（Lightly Doped Drain）領域７Ａが配置されており、同様に、不純物拡散層６Ｂの一方の端部には、ＬＤＤ領域７Ｂが配置されている。これ以降、不純物拡散層６Ａと６Ｂを合わせて不純物拡散層６と呼称し、ＬＤＤ領域７Ａと７Ｂを合わせてＬＤＤ領域７と呼称する場合がある。なお、図２に示す構成では、ダミー活性領域５には不純物拡散層が配置されていないが、不純物拡散層が配置されていても良い。プレーナーＭＯＳトランジスタを構成しているゲート電極１２の上面は、マスク膜１３で覆われており、その側面部はスペーサー膜１９とサイドウォール絶縁膜１４で覆われている。
　なお、例えば、ゲート絶縁膜９を、シリコン酸化膜と高誘電率絶縁膜で構成し、第１導電膜１０を、金属膜と多結晶シリコン膜で構成することにより、ＨＫＭＧ構造を有する、プレーナーＭＯＳトランジスタとなる。また、メタルゲート電極に対し、その側面部を、例えば、窒化シリコンからなるスペーサー膜１９と、酸化アルミニウムからなるサイドウォール絶縁膜１４で覆う構造とすると、ゲート絶縁膜のＥＯＴの増加、ならびに、ゲート絶縁膜中における負の固定チャージの誘起を抑制し、製造プロセスに起因する、閾値電圧Ｖｔのシフトが回避されている構造となる。
　プレーナーＭＯＳトランジスタは、第１層間絶縁膜８で埋め込まれており、第１層間絶縁膜８の内部には、第１コンタクトプラグ１５（１５Ａ、１５Ｂ）と図示していない第２コンタクトプラグ１７が配置されている。ここで、第１コンタクトプラグ１５Ａの底面には、不純物拡散層６Ａが接続されており、第１コンタクトプラグ１５Ｂの底面には、不純物拡散層６Ｂが接続されている。なお図示していないが、第２コンタクトプラグ１７の底面には、ゲート電極１２が接続されている。第１層間絶縁膜８の上面には、第１配線１６（１６Ａ、１６Ｂ）と第２配線１８が配置されている。第１配線１６Ａの底面には、第１コンタクトプラグ１５Ａの上面が接続されており、第１配線１６Ｂの底面には、第１コンタクトプラグ１５Ｂの上面が接続されている。また図示していないが、第２配線１８の底面には、第２コンタクトプラグ１７の上面が接続されている。したがって、プレーナーＭＯＳトランジスタを構成している不純物拡散層６Ａは、不純物拡散層６Ａの上面に設けられた第１コンタクトプラグ１５Ａを介して、第１配線１６Ａに接続されており、同様に不純物拡散層６Ｂは、不純物拡散層６Ｂの上面に設けられた第１コンタクトプラグ１５Ｂを介して、第１配線１６Ｂに接続されている。また図示していないが、ゲート電極１２は、ゲート電極１２の上面に設けられた第２コンタクトプラグ１７を介して、第２配線１８に接続されている。
　第１の素子分離領域２と第２の素子分離領域４で挟まれた領域である、リング状のダミー活性領域５の電位Ｖdummy active regionは、実質的に、リング状のダミー活性領域５のいずれの部位においても、等しい電位に維持されている。具体的には、Ｐ型半導体基板にリング状のダミー活性領域５が形成されている場合、リング状のダミー活性領域５の電位Ｖdummy active regionは、Ｐ型半導体基板に供給されている基板電位Ｖsubstrateに維持される。その結果、該リング状のダミー活性領域５と第１の素子分離領域２の下部に残る狭い導通経路を介して、電気的に連結されている、ドレイン側の第１の活性領域の底部分の電位Ｖactive region-bottom―Ｄとソース側の第１の活性領域の底部分の電位Ｖactive region-bottom―Ｓも、リング状のダミー活性領域５の電位Ｖdummy active regionと同様に、実質的に一定の電位に維持される。従って、ゲート電極１２の直下における、第１の活性領域の底部分の電位Ｖactive region-bottom-Ｇは、ドレイン側の電位Ｖactive region-bottom-Ｄと、ソース側の電位Ｖactive region-bottom-Ｓが実質的に一定の電位に維持されるため、その変動は抑制される。
　なお、第１の実施形態にかかる半導体デバイス１００では、第１の素子分離領域２を介して、１つのプレーナーＭＯＳトランジスタを設けた第１の活性領域３をリング状のダミー活性領域５によって取り囲んでいる。本発明にかかる半導体装置では、ダミー活性領域５の形状、並びに、第１の活性領域３におけるプレーナーＭＯＳトランジスタの構成は、種々変更可能であるので、以下、第１の実施形態以外の各種の実施形態について、詳細に説明する。なお図面と説明は、第１の実施形態と共通する内容は割愛して、各種の実施形態を特徴付ける、相違点だけを記載するものとする。
　（第２の実施形態）
　本発明の第２の実施形態にかかる半導体装置について、図面を参照しながら説明する。
　図３は、第２の実施形態にかかる半導体デバイス２００の構成を示す平面図である。但し図３においても、各構成要素の配置状況を明確にするため、トランジスタの上方に位置している層間絶縁膜 並びに 配線を透過状態としており、これ以降の平面図も全て同様としている。
　図３を参照し、第２の実施形態にかかる半導体デバイス２００を構成する、第１の素子分離領域２、第１の活性領域３、ダミー活性領域５、第２の素子分離領域４について説明する。第１の活性領域３には、第１の活性領域３をＹ方向へ縦断するように、２本のゲート電極１２（１２Ａ、１２Ｂ）が配置されている。第１の活性領域３は、ゲート電極１２ＡのＸ方向における一方の端部に位置している第１の活性領域３Ａと、第１の活性領域３Ａに隣接するとともにゲート電極１２Ａと重なった第１の活性領域３Ｃと、ゲート電極１２Ａの他方の端部 並びに ゲート電極１２ＢのＸ方向における一方の端部に位置している第１の活性領域３Ｂと、第１の活性領域３Ｂに隣接するとともにゲート電極１２Ｂと重なった第１の活性領域３Ｅと、ゲート電極１２Ｂの他方の端部に位置した第１の活性領域３Ｄとで構成される。つまり、第１の活性領域３には、ゲート電極１２Ａ 並びに 第１の活性領域３Ａと３Ｂに設けた不純物拡散層６（図示せず）によって構成されているプレーナーＭＯＳトランジスタと、ゲート電極１２Ｂ 並びに 第１の活性領域３Ｂと３Ｄに設けた不純物拡散層６（図示せず）によって構成されているプレーナーＭＯＳトランジスタが、夫々配置されている。第１の活性領域３Ｄの上面と重なるように、２つの第１コンタクトプラグ１５Ｃが配置されており、第１コンタクトプラグ１５Ｃの上面と重なるように、Ｙ方向へ延在している第１配線１６Ｃが配置されている。
　２本のゲート電極１２（１２Ａ、１２Ｂ）は、夫々の一方の端部がダミー活性領域５を跨いでおり、第２の素子分離領域４と重なった領域まで延在している。さらに、２本のゲート電極１２（１２Ａ、１２Ｂ）は、第２の素子分離領域４と重なった領域で一体化して１本となっており、第２の素子分離領域４と重なった領域内でＸ方向へさらに延在している。ここで、一体化して１本となったゲート電極をゲート電極１２Ｃと称する。さらに詳細に説明すると、ゲート電極１２Ｂの一方の端部は、Ｙ方向へ延在してゲート電極１２Ｃと一体化しているが、ゲート電極１２Ａの一方の端部は、Ｙ方向へ延在後にさらにＸ方向へ延在して、ゲート電極１２Ｃと一体化している。つまり、半導体デバイス２００には、３本のゲート電極１２（１２Ａ、１２Ｂ、１２Ｃ）が配置されている。ゲート電極１２Ｃの一方の端部は、Ｙ方向に拡幅しており、その拡幅部の上面と重なるように第２コンタクトプラグ１７が２つ配置されている。さらに、第２コンタクトプラグ１７の上面と重なるように、Ｘ方向へ延在している第２配線１８が配置されている。
　なお、図３に示す態様では、２つのプレーナーＭＯＳトランジスタを設けている第１の活性領域３を取り囲む第１の素子分離領域２を、ダミー活性領域５で取り囲んでいる。第１の素子分離領域２で取り囲まれる、第１の活性領域３中に設ける、プレーナーＭＯＳトランジスタの個数は、３個以上でもよく、但し、３０個以下の範囲に選択することが望ましい。また、複数のプレーナーＭＯＳトランジスタを設ける際、ゲート電極１２にゲート電圧を供給する第２コンタクトプラグ１７を第２の素子分離領域４上に設け、各ゲート電極１２の配置は、ダミー活性領域５を跨ぐ形態でも良いし、第２コンタクトプラグ１７を第１の素子分離領域２上に設け、ダミー活性領域５を跨がない形態としてもよい。
　なお、図３に示す第２の実施形態にかかる半導体デバイス２００においても、例えば、ゲート絶縁膜９を、シリコン酸化膜と高誘電率絶縁膜で構成し、第１導電膜１０を、金属膜と多結晶シリコン膜で構成することにより、ＨＫＭＧ構造を有する、プレーナーＭＯＳトランジスタとなる。また、メタルゲート電極に対し、その側面部を、例えば、窒化シリコンからなるスペーサー膜１９と、酸化アルミニウムからなるサイドウォール絶縁膜１４で覆う構造とすると、ゲート絶縁膜のＥＯＴの増加、ならびに、ゲート絶縁膜中における負の固定チャージの誘起を抑制し、製造プロセスに起因する、閾値電圧Ｖｔのシフトが回避されている構造となる。
　また、図３に示す構成では、ダミー活性領域５には不純物拡散層が配置されていないため、各ゲート電極１２がダミー活性領域５を跨ぐ部分は、ＭＯＳ型ダイオードを構成している。
　（第３の実施形態）
　本発明の第３の実施形態にかかる半導体装置について、図面を参照しながら説明する。
　図４－１は、第３の実施形態にかかる半導体デバイス３００の構成を示す平面図である。なお、図４－１、図４－２、図５－１、図５－２、図６、図７では、説明の都合から、第１配線１６（１６Ａと１６Ｂ）と第２配線１８を記載していないが、夫々の配置位置は、図１に示す第１の実施形態と同じである。
　図４－１を参照し、第３の実施形態にかかる半導体デバイス３００を構成する、第１の活性領域３、ダミー活性領域５Ａ、第２の素子分離領域４について説明する。
　シリコン基板の上面には、島状の第１の活性領域３が設けられており、その周囲を第２の素子分離領域４が取り囲んでいる。第１の活性領域３のＸ方向における一方の端部には、第２の素子分離領域４を介して、１つのダミー活性領域５Ａが配置されている。ダミー活性領域５Ａは、矩形となってＹ方向へ延在しており、Ｙ方向の長さＹ１は第１の活性領域３のＹ方向の長さＹ２よりも長く（Ｙ１＞Ｙ２）なっている。
　場合によっては、Ｙ方向の長さＹ１はＹ２と同じ（Ｙ１＝Ｙ２）であって良いし、Ｙ２よりも短く（Ｙ１＜Ｙ２）することも可能である。但し、Ｙ１＜Ｙ２とする際、Ｙ１が減少するとともに、「ダミー活性領域」を設けることによる効果は減少する。
　本発明の第３の実施形態にかかる半導体装置、図４－１に示す半導体デバイス３００においては、リング状のダミー活性領域に代えて、矩形の第１の活性領域３に対して、その一方の端部にのみ、１つのダミー活性領域５Ａを設け、それ以外の３つの端部には、ダミー活性領域を設けていない。その結果、ダミー活性領域を設けていない３つの端部では、第１の実施形態、第２の実施形態において、「第１の素子分離領域２」と「第２の素子分離領域４」で挟まれる「ダミー活性領域」を設けている領域も、絶縁膜を埋め込む「分離溝」が形成される領域に含まれる。そのため、ダミー活性領域を設けていない３つの端部においては、「第１の素子分離領域２」と「第２の素子分離領域４」は連結され、全体として、一体化された「素子分離領域」を構成している。本発明の第３の実施形態にかかる半導体装置においては、「第１の素子分離領域２」と「第２の素子分離領域４」は連結され、全体として、一体化された「素子分離領域」を、「第２の素子分離領域４」と称している。
　なお、ダミー活性領域５Ａの配置位置は、Ｘ方向における他端でも良い。
　さらに、ダミー活性領域５Ａの配置位置を、第１の活性領域３のＸ方向における一方の端部に代えて、Ｙ方向のいずれかの端部に選択することも可能である。
　図４－２は、第３の実施形態にかかる半導体デバイス３００－１の構成を示す平面図である。
　図４－２を参照し、第３の実施形態にかかる半導体デバイス３００－１を構成する、第１の活性領域３、ダミー活性領域５Ａ、第２の素子分離領域４について説明する。
　シリコン基板の上面には、島状の第１の活性領域３が設けられており、その周囲を第２の素子分離領域４が取り囲んでいる。第１の活性領域３のＹ方向における一方の端部には、第２の素子分離領域４を介して、１つのダミー活性領域５Ａが配置されている。ダミー活性領域５Ａは、矩形となってＸ方向へ延在しており、Ｘ方向の長さＸ１は第１の活性領域３のＹ方向の長さＸ２と等しく（Ｘ１＝Ｘ２）なっている。
　場合によっては、Ｘ方向の長さＸ１はＸ２より長く（Ｘ１＞Ｘ２）選択しても良いし、Ｘ２よりも短く（Ｘ１＜Ｘ２）することも可能である。但し、Ｘ１＞Ｘ２とする際、Ｘ１が増加しても、「ダミー活性領域」を設けることによる効果は、Ｘ１＝Ｘ２における効果と実質的に同じである。一方、Ｘ１＜Ｘ２とする際、Ｘ１が減少し、最終的に、実質的にＸ１＝０になると、「ダミー活性領域」を設けることによる効果は失われる。
　図４－２に示す、第３の実施形態にかかる半導体デバイス３００－１では、ダミー活性領域を設けていない３つの端部には、第２の活性領域３２をコの字のように配置している。該第２の活性領域３２には、拡散層が形成されており、第３コンタクトプラグを介して、Ｐ型半導体基板に対しては、基板電位Ｖsubstrateが供給され、ウエル領域に対しては、ウエル電位Ｖwellが供給されている。
　「コの字」形状の第２の活性領域３２は、等しい電位となっており、第２の活性領域３２の電位Ｖsecond active regionは、第３コンタクトプラグ３３を介して供給される、基板電位Ｖsubstrateまたはウエル電位Ｖwellに維持されている。ダミー活性領域５Ａは、第２の素子分離領域４の底部分に残留している導通経路を介して、第２の活性領域３２の底部分と電気的に連結されている。従って、ダミー活性領域５Ａの電位Ｖdummy active region-Aも、「コの字」形状の第２の活性領域３２の電位Ｖsecond active regionと同様に、実質的に一定な電位に維持される。
　矩形形状の第１の活性領域３の底部は、第２の素子分離領域４の底部に残留する導通経路を介して、「コの字」形状の第２の活性領域３２の底部、ならびに、ダミー活性領域５Ａの底部と電気的に連結されており、矩形形状の第１の活性領域３の底部の電位Ｖactive region-bottomも、「コの字」形状の第２の活性領域３２の電位Ｖsecond active regionと、実質的に等しい電位に維持される。
　図４－２に示す、第３の実施形態にかかる半導体デバイス３００－１では、ダミー活性領域５Ａと「コの字」形状の第２の活性領域３２を、矩形形状の第１の活性領域３の周囲を取り囲むように、配置している。その際、第２の素子分離領域４と同様に、ダミー活性領域５Ａにも拡散層を設け、ダミー活性領域５Ａの電位Ｖsecond active regionが、ダミー活性領域５Ａのいずれの部位でも等しくなる態様を選択することもできる。
　（第４の実施形態）
　本発明の第４の実施形態にかかる半導体装置について、図面を参照しながら説明する。
　図５－１は、第４の実施形態にかかる半導体デバイス４００の構成を示す平面図である。
　図５－１を参照し、第４の実施形態にかかる半導体デバイス４００を構成する、第１の活性領域３、ダミー活性領域５Ａ、第２の素子分離領域４について説明する。
　シリコン基板の上面には、島状の第１の活性領域３が設けられており、その周囲を第２の素子分離領域４が取り囲んでいる。第１の活性領域３のＹ方向における両端部には、第２の素子分離領域４を介して、２つのダミー活性領域５Ｂが配置されている。各ダミー活性領域５Ｂは、矩形となってＸ方向へ延在しており、互いに、平行に配置されている。各ダミー活性領域５ＢのＸ方向の長さＸ１は、矩形形状の第１の活性領域３のＸ方向の長さＸ２と等しく（Ｘ１＝Ｘ２）なっている。
　場合によっては、Ｘ方向の長さＸ１はＸ２より長く（Ｘ１＞Ｘ２）選択しても良いし、Ｘ２よりも短く（Ｘ１＜Ｘ２）することも可能である。但し、Ｘ１＞Ｘ２とする際、Ｘ１が増加しても、「ダミー活性領域」を設けることによる効果は、Ｘ１＝Ｘ２における効果と実質的に同じである。一方、Ｘ１＜Ｘ２とする際、Ｘ１が減少し、最終的に、実質的にＸ１＝０になると、「ダミー活性領域」を設けることによる効果は失われる。
　さらには、図５－１に示す、第４の実施形態にかかる半導体デバイス４００の構成、すなわち、矩形形状の第１の活性領域３に対して、そのＸ方向における両端部に、互いに平行に配置されている、２つのダミー活性領域５Ｂを設ける態様に代えて、図５－２に示す、第４の実施形態にかかる半導体デバイス４００－１の構成、すなわち、一方のダミー活性領域５Ｂは、矩形となってＸ方向へ延在し、他方のダミー活性領域５Ａは、矩形となってＹ方向へ延在し、互いに一体化して、「Ｌ字型」の形状に形成されるダミー活性領域（ダミー活性領域５Ｂ＋ダミー活性領域５Ａ）を配置する態様を選択することもできる。
　図５－２に示す、「Ｌ字型」の形状に形成されるダミー活性領域のうち、矩形となってＸ方向へ延在しているダミー活性領域５Ｂ部分のＸ方向の長さＸ１を減少させ、最終的に、実質的にＸ１＝０になると、「ダミー活性領域」を設けることによる効果は、矩形となってＹ方向へ延在しているダミー活性領域５Ａを設けることによる効果の水準と同様になる。
　図５－１に示す、第４の実施形態にかかる半導体デバイス４００では、矩形形状の第１の活性領域３の上端部に設ける、上端側のダミー活性領域５Ｂの電位、Ｖdummy active region-B-upperは、矩形形状の該上端側のダミー活性領域５Ｂの内部では、等しい電位となっている。該上端側のダミー活性領域５Ｂの底部は、第２の素子分離領域４の底部に残留する導通経路を介して、第２の素子分離領域４を取り囲む基板の底部と電気的に連結されており、上端側のダミー活性領域５Ｂの電位、Ｖdummy active region-B-upperは、第２の素子分離領域４を取り囲む基板に供給されている電位、基板電位Ｖsubstrateと、等しい電位となっている。
　また、矩形形状の第１の活性領域３の上端部に設ける、下端側のダミー活性領域５Ｂの電位、Ｖdummy active region-B-lowerは、矩形形状の該下端側のダミー活性領域５Ｂの内部では、等しい電位となっている。該下端側のダミー活性領域５Ｂの底部は、第２の素子分離領域４の底部に残留する導通経路を介して、第２の素子分離領域４を取り囲む基板の底部と電気的に連結されており、下端側のダミー活性領域５Ｂの電位、Ｖdummy active region-B-lowerrは、第２の素子分離領域４を取り囲む基板に供給されている電位、基板電位Ｖsubstrateと、等しい電位となっている。
　矩形形状の第１の活性領域３の上端側の底部は、第２の素子分離領域４の底部に残留する導通経路を介して、上端側のダミー活性領域５Ｂの底部と電気的に連結されており、矩形形状の第１の活性領域３の上端側底部の電位、Ｖactive region-bottom-upperは、上端側のダミー活性領域５Ｂの電位、Ｖdummy active region-B-upperと等しくなる。同様に、矩形形状の第１の活性領域３の下端側の底部は、第２の素子分離領域４の底部に残留する導通経路を介して、下端側のダミー活性領域５Ｂの底部と電気的に連結されており、矩形形状の第１の活性領域３の下端側底部の電位、Ｖactive region-bottom-lowerは、下端側のダミー活性領域５Ｂの電位、Ｖdummy active region-B-lowerと等しくなる。
　結果的に、矩形形状の第１の活性領域３の底部の電位、Ｖactive region-bottomは、Ｖactive region-bottom-upperとＶactive region-bottom-lowerと等しく、第２の素子分離領域４を取り囲む基板に供給されている電位、基板電位Ｖsubstrateと、等しい電位に維持される。
　図５－２に示す、第４の実施形態にかかる半導体デバイス４００－１において、「Ｌ字型」の形状に形成されるダミー活性領域５Ｂの電位、Ｖdummy active region-B-L-shapeは、「Ｌ字型」形状のダミー活性領域５Ｂの内部では、等しい電位となっている。該「Ｌ字型」形状のダミー活性領域５Ｂの底部は、第２の素子分離領域４の底部に残留する導通経路を介して、第２の素子分離領域４を取り囲む基板の底部と電気的に連結されており、「Ｌ字型」形状のダミー活性領域５Ｂの電位、Ｖdummy active region-B-L-shapeは、第２の素子分離領域４を取り囲む基板に供給されている電位、基板電位Ｖsubstrateと、等しい電位となっている。
　結果的に、矩形形状の第１の活性領域３の底部の電位、Ｖactive region-bottomは、Ｖdummy active region-B-L-shapeと等しく、第２の素子分離領域４を取り囲む基板に供給されている電位、基板電位Ｖsubstrateと、等しい電位に維持される。
　さらには、第４の実施形態においては、図５－１に示す態様、ならびに、図５－２に示す態様に加えて、矩形形状の第１の活性領域３に対して、そのＹ方向における両端部に、互いに平行に配置されている、２つのダミー活性領域５Ａを設ける態様を採用することもできる。すなわち、第４の実施形態において、２つのダミー活性領域を配置する際、図４－１に示す、第３の実施形態にかかる半導体デバイス３００において採用されている、ダミー活性領域５Ａに相当するダミー活性領域を、矩形形状の第１の活性領域３に対して、そのＹ方向における両端部（右端部と左端部）に、互いに平行に配置する構成を採用することもできる。
　（第５の実施形態）
　本発明の第５の実施形態にかかる半導体装置について、図面を参照しながら説明する。
　図６は、第５の実施形態にかかる半導体デバイス５００の構成を示す平面図である。
　図６を参照し、第５の実施形態にかかる半導体デバイス５００を構成する、第１の活性領域３、ダミー活性領域５Ｃ、第２の素子分離領域４について説明する。
　シリコン基板の上面には、島状の第１の活性領域３が設けられており、その周囲を第２の素子分離領域４が取り囲んでいる。矩形形状の第１の活性領域３のＸ方向における両端部には、第２の素子分離領域４を介して、ダミー活性領域５Ｃの２つ部分が配置され、矩形形状の第１の活性領域３のＹ方向における一つの端部には、第２の素子分離領域４を介して、ダミー活性領域５Ｃの残る１つ部分が配置されている。ダミー活性領域５Ｃの３つの部分は、一体化され、全体として、「コの字」形状のダミー活性領域５Ｃを構成している。
　なお、図６に示す、第５の実施形態にかかる半導体デバイス５００では、矩形形状の第１の活性領域３のＸ方向における両端部に配置されている、ダミー活性領域５Ｃの２つの部分のＹ方向の長さＹ３は、矩形形状の第１の活性領域３のＹ方向における長さＹ４よりも長く（Ｙ３＞Ｙ４）している。
　場合によっては、Ｙ方向の長さＹ３はＹ４と等しく（Ｙ３＝Ｙ４）選択しても良いし、Ｙ４よりも短く（Ｙ３＜Ｙ４）することも可能である。但し、Ｙ３＜Ｙ４とする際、Ｙ３が減少するとともに、矩形形状の第１の活性領域３のＸ方向における両端部に配置される「ダミー活性領域」の２つ部分を設け、全体として、「コの字」形状のダミー活性領域５Ｃを構成することによる効果は徐々に減少する。最終的に、「Ｙ３＝０」に達すると、矩形形状の第１の活性領域３のＹ方向における一つの端部に、ダミー活性領域５Ｃの残る１つ部分が配置されている状態における効果の水準まで減少する。
　「コの字」形状のダミー活性領域５Ｃを構成する３つの部分は、矩形形状の第１の活性領域３のＹ方向における両端部に２つの部分を配置し、Ｘ方向における一方の端部に残る一つの部分を配置し、３つの部分を一体化する態様を選択することも可能である。
　図６に示す、第５の実施形態にかかる半導体デバイス５００において、「コの字型」形状に形成されるダミー活性領域５Ｃの電位、Ｖdummy active region-Ｃは、「コの字型」形状のダミー活性領域５Ｃの内部では、等しい電位となっている。該「コの字型」形状のダミー活性領域５Ｃの底部は、第２の素子分離領域４の底部に残留する導通経路を介して、第２の素子分離領域４を取り囲む基板の底部と電気的に連結されており、「コの字型」形状のダミー活性領域５Ｃの電位、Ｖdummy active region-Ｃは、第２の素子分離領域４を取り囲む基板に供給されている電位、基板電位Ｖsubstrateと、等しい電位となっている。
　結果的に、矩形形状の第１の活性領域３の底部の電位、Ｖactive region-bottomは、Ｖdummy active region-Ｃと等しく、第２の素子分離領域４を取り囲む基板に供給されている電位、基板電位Ｖsubstrateと、等しい電位に維持される。
　図６に示す、「コの字」形状のダミー活性領域５Ｃを、Ｐ型シリコン基板上に設ける際、その表面にＰ型不純物拡散層を設けない態様を選択しているが、表面にＰ型不純物拡散層を設ける態様を選択することもできる。
　但し、表面にＰ型不純物拡散層を設ける場合、該Ｐ型不純物拡散層に対して、コンタクトプラグを介して、基板電位Ｖsubstrateと等しい電位を印加すると、「コの字」形状のダミー活性領域５Ｃは、「コの字」形状の「第２の活性領域」に変容する。「コの字」形状のダミー活性領域５Ｃに代えて、前記「コの字」形状の「第２の活性領域」を設けると、「ダミー活性領域」を配置することによる「効果」は喪失される。
　一方、表面のＰ型不純物拡散層に対して、基板電位Ｖsubstrateと等しい電位を印加可能なコンタクトプラグを形成するが、電位の印加を実施しない場合、「コの字」形状のダミー活性領域５Ｃは、「コの字」形状の「第２の活性領域」に変容しない。従って、「コの字」形状のダミー活性領域５Ｃを配置することによる「効果」は喪失されない。従って、「コの字」形状のダミー活性領域５Ｃを、Ｐ型シリコン基板上に設ける際、その表面にＰ型不純物拡散層を設けない態様を選択する場合と、同様の効果が発揮される。
　（第６の実施形態）
　本発明の第６の実施形態にかかる半導体装置について、図面を参照しながら説明する。
　図７は、第６の実施形態にかかる半導体デバイス６００の構成を示す平面図である。
　図７を参照し、第５の実施形態にかかる半導体デバイス５００を構成する、第１の活性領域３、ダミー活性領域５Ｄ、第２の素子分離領域４について説明する。
　シリコン基板の上面には、島状の第１の活性領域３が設けられており、その周囲を第２の素子分離領域４が取り囲んでいる。矩形形状の第１の活性領域３のＸ方向における両端部には、第２の素子分離領域４を介して、ダミー活性領域５Ｄの２つ部分が配置され、矩形形状の第１の活性領域３のＸ方向における両端部には、第２の素子分離領域４を介して、ダミー活性領域５Ｄの残る２つ部分が配置されている。ダミー活性領域５Ｄの４つの部分は、第２の素子分離領域４を介して、全体として、矩形形状の第１の活性領域３の周囲を取り囲む配置となっている。
　ダミー活性領域５Ｄを構成する、複数の部分が、第２の素子分離領域４を介して、全体として、矩形形状の第１の活性領域３の周囲を取り囲む配置を採る限り、ダミー活性領域５Ｄを構成する、複数の部分の個数を、４個を超え、例えば、６個以下に選択することもでき、最適配置して、合計５つ以上としてもよい。例えば、第１の活性領域３のＸ方向における一方の端部に配置される、ダミー活性領域５Ｄの１つの部分を２分割して、Ｙ方向における１つの仮想直線上に配置すれば、第１の活性領域３は、第２の素子分離領域４を介して、合計５つの部分で構成される、ダミー活性領域５Ｄで囲まれることになる。
　図７に示す、第６の実施形態にかかる半導体デバイス６００において、４つの部分に分割されている、ダミー活性領域５Ｄの電位、Ｖdummy active region-Ｃは、矩形形状のダミー活性領域５Ｄの個々の部分内部では、等しい電位となっている。該矩形形状のダミー活性領域５Ｄの各部分の底部は、第２の素子分離領域４の底部に残留する導通経路を介して、第２の素子分離領域４を取り囲む基板の底部と電気的に連結されており、矩形形状のダミー活性領域５Ｄの各部分の電位、Ｖdummy active region-Ｄは、第２の素子分離領域４を取り囲む基板に供給されている電位、基板電位Ｖsubstrateと、等しい電位となっている。
　結果的に、矩形形状の第１の活性領域３の底部の電位、Ｖactive region-bottomは、Ｖdummy active region-Ｄと等しく、第２の素子分離領域４を取り囲む基板に供給されている電位、基板電位Ｖsubstrateと、等しい電位に維持される。
　（第７の実施形態）
　本発明の第７の実施形態にかかる半導体装置について、図面を参照しながら説明する。
　図８は、第７の実施形態にかかる半導体デバイス７００の構成を示す段面図である。
　図８を参照し、第７の実施形態にかかる半導体デバイス７００の構造；高誘電率絶縁膜（High-ｋ膜）２１を備えたゲート絶縁膜２２を採用する、Ｎ型のプレーナーＭＩＳ（Metal Insulator Semiconductor）トランジスタの構成において、第１の活性領域３、ダミー活性領域５、第２の素子分離領域４を設ける一例について説明する。なお、図８に示す断面は、図２と同じく、図１に示す平面配置における、Ａ-Ａ’断面に相当している。また、高誘電率絶縁膜とは、シリコン酸化膜（ＳｉＯ２）よりも、誘電率が高い膜である。
　図８に示す、第７の実施形態にかかる半導体デバイス７００では、第１の活性領域３Ｃの上面を覆っている、シリコン酸化膜（ＳｉＯ２）からなる絶縁膜２０、並びに、絶縁膜２０の上面を覆っている酸化ハフニウム（ＨｆＯ２）からなる高誘電率絶縁膜２１によって、ゲート絶縁膜２２が構成されている。また、高誘電率絶縁膜２１の上面を覆っている窒化チタン（ＴｉＮ）からなる金属膜２３、並びに、金属膜２３の上面を覆っている第１多結晶シリコン膜２４によって、ゲート電極２５が構成されている。従って、第７の実施形態にかかる半導体デバイス７００は、Ｐ型半導体基板上に形成されている、高誘電率ゲート酸化膜と金属ゲート電極からなる、ＨＫＭＧ構造を採用する、Ｎ型のプレーナーＭＩＳＦＥＴである。
　Ｎ型のプレーナーＭＩＳＦＥＴを構成する際、第１の活性領域３Ａの上部に設けられたソース／ドレイン領域の一方となる不純物拡散層６Ａと、第１の活性領域３Ｂの上部に設けられたソース／ドレイン領域の他方となる不純物拡散層６Ｂとを有し、さらに、ＬＤＤ領域７Ａと７Ｂを設ける、ＬＤＤ構造を選択する構成となっている。
　なお、高誘電率絶縁膜２１として、ＨｆＳｉＯＮ、ＺｒＯ２、Ｔａ２Ｏ５、Ｎｂ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２、ＳｃＯ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＣｅＯ３、Ｐｒ２Ｏ３、Ｎｄ２Ｏ３、Ｓｍ２Ｏ３、Ｅｕ２Ｏ３、Ｇｄ２Ｏ３、Ｔｂ２Ｏ３、Ｄｙ２Ｏ３、Ｈｏ２Ｏ３、Ｅｒ２Ｏ３、Ｔｍ２Ｏ３、Ｙｂ２Ｏ３、及びＬｕ２Ｏ３からなる群から選択される少なくとも一種の高誘電率絶縁材料を含む膜を用いることができる。また、高誘電率絶縁膜中に、窒素を含有させても良い。
　さらに、窒化チタン（ＴｉＮ）に代えて、金属膜２３として、Ｔｉ、Ｗ、Ｔａ、Ｒｕ及びＡｌからなる群から選択された少なくとも一つの金属元素を含む層を用いることができる。
　第１多結晶シリコン膜２４の上面には、第２多結晶シリコン膜２６とタングステン（Ｗ）膜２７で構成された導電層２８が設けられており、タングステン膜２７の上面は、マスク膜１３で覆われている。第７の実施形態にかかる半導体デバイス７００では、ＨＫＭＧ構造のゲート絶縁膜２２とゲート電極、導電層２８とマスク膜１３の側面部は、スペーサー膜１９とサイドウォール絶縁膜１４で覆われている。
　スペーサー膜１９とサイドウォール絶縁膜１４を利用することで、ＬＤＤ領域７Ａと７Ｂ、ならびに、不純物拡散層６Ａと６Ｂを、それぞれ、自己整合的に形成している。
　図８に示す、第７の実施形態にかかる半導体デバイス７００では、ダミー活性領域５には、拡散層を設けない構成が選択されている。
　（第８の実施形態）
　本発明の第８の実施形態にかかる半導体装置について、図面を参照しながら説明する。
　図９は、第８の実施形態にかかる半導体デバイス８００の構成を示す段面図である。
　図９を参照し、第８の実施形態にかかる半導体デバイス８００の構造；高誘電率絶縁膜（High-ｋ膜）２１を備えたゲート絶縁膜２２を採用する、Ｐ型のプレーナーＭＩＳ（Metal Insulator Semiconductor）トランジスタの構成において、第１の活性領域３、ダミー活性領域５、第２の素子分離領域４を設ける一例について説明する。なお、図９に示す断面は、図２と同じく、図１に示す平面配置における、Ａ-Ａ’断面に相当している。ここでは、第７の実施形態と共通する内容は割愛して、第７の実施形態との相違点だけを記載するものとする。
　第８の実施形態にかかる半導体デバイス８００は、Ｐ型のプレーナーＭＩＳＦＥＴを構成するため、Ｐ型半導体基板中に形成される、Ｎ型ウエル領域に作製されている。
　図９に示す、第８の実施形態にかかる半導体デバイス８００では、第１の活性領域３Ｃの上面を覆っている、シリコン酸化膜（ＳｉＯ２）からなる絶縁膜２０、並びに、絶縁膜２０の上面を覆っている酸化ハフニウム（ＨｆＯ２）からなる高誘電率絶縁膜２１によって、ゲート絶縁膜２２が構成され、さらに、高誘電率絶縁膜２１の上面を覆っている酸化アルミニウム（Ａｌ２Ｏ３）からなるキャップ膜２９が設けられている。また、キャップ膜２９の上面を覆っている窒化チタン（ＴｉＮ）からなる金属膜２３、並びに、金属膜２３の上面を覆っている第１多結晶シリコン膜２４によって、ゲート電極２５が構成されている。従って、第８の実施形態にかかる半導体デバイス８００は、Ｎ型ウエル領域上に形成されている、高誘電率ゲート酸化膜と金属ゲート電極からなる、ＨＫＭＧ構造を採用する、Ｐ型のプレーナーＭＩＳＦＥＴである。
　Ｐ型のプレーナーＭＩＳＦＥＴを構成する際、第１の活性領域３Ａの上部に設けられたソース／ドレイン領域の一方となる不純物拡散層６Ａと、第１の活性領域３Ｂの上部に設けられたソース／ドレイン領域の他方となる不純物拡散層６Ｂとを有し、さらに、ＬＤＤ領域７Ａと７Ｂを設ける、ＬＤＤ構造を選択する構成となっている。
　（第９の実施形態）
　本発明の第９の実施形態にかかる半導体装置について、図面を参照しながら説明する。
　図１０－１は、第９の実施形態にかかる半導体デバイス９００の構成を示す平面図である。図１０－１に示す、第９の実施形態にかかる半導体デバイス９００は、図２０に示す回路で表記される、ＣＭＯＳ（Complementary　ＭＯＳ）インバーターを構成している。
　図１０－１を参照し、第９の実施形態にかかる半導体デバイス８００の構造；ＣＭＯＳインバーターを構成する、Ｎ型ＭＯＳトランジスタである第１トランジスタ３０とＰ型ＭＯＳトランジスタである第２トランジスタ３１の構造を説明する。Ｎ型ＭＯＳトランジスタである第１トランジスタ３０は、Ｐ型ウエル領域に形成されており、Ｐ型ＭＯＳトランジスタである第２トランジスタ３１は、Ｎ型ウエル領域に形成されている。図１０－１に示す、第１トランジスタ３０と第２トランジスタ３１は、図１に示す、第１の実施形態にかかる半導体デバイス１００と、導電型と第１の活性領域３に配置されるプレーナー型ＭＯＳＦＥＴの個数は異なっているが、構成要素である、第１の活性領域３、第１の素子分離領域２、ダミー活性領域５、第２の素子分離領域４は、第１の実施形態にかかる半導体デバイス１００と本質的に共通している。以降の説明では、図１０－１に示す、第１トランジスタ３０と第２トランジスタ３１と、図１に示す、半導体デバイス１００と構造上の相違点だけを記載する。
　Ｐ型ウエル領域に形成されるＮ型ＭＯＳトランジスタである、第１トランジスタ３０では、リング状の第１の素子分離領域２（２Ｎ）を形成し、第１の活性領域３（３Ｎ）の周囲を取り囲むことで、リング状のダミー活性領域５（５Ｎ）と第１の活性領域３（３Ｎ）を分離している。リング状のダミー活性領域５（５Ｎ）の矩形形状の外周と接して、取り囲むように、第２の素子分離領域４を設けている。また、「コの字」型形状の第２の活性領域３２（３２Ｎ）は、その周囲を第２の素子分離領域４により取り囲まれる形態で形成されている。リング状のダミー活性領域５（５Ｎ）の矩形形状の外周のうち、３つの端部に対して、第２の素子分離領域４を介して、「コの字」型形状の第２の活性領域３２（３２Ｎ）が配置されている。すなわち、「コの字」型形状の第２の活性領域３２（３２Ｎ）は、矩形形状の外周を有するダミー活性領域５（５Ｎ）のＸ方向の両端部、並びに、Ｙ方向の一方の端部に、第２の素子分離領域４を介して、配置されている。矩形形状の外周を有するダミー活性領域５（５Ｎ）のＹ方向の他の端部側には、第２の活性領域３２（３２Ｎ）は、配置されていない。
　Ｐ型ウエル領域に形成されている、「コの字」型形状の第２の活性領域３２（３２Ｎ）は、その表面にＰ型不純物拡散層が設けられており、該Ｐ型不純物拡散層上に第３コンタクトプラグ３３（３３Ｎ）が設けられている。該第３コンタクトプラグ３３（３３Ｎ）を介して、「コの字」型形状の第２の活性領域３２（３２Ｎ）に対して、Ｐ型ウエル電位、Ｖp-wellが印加される。Ｐ型ウエル電位、Ｖp-wellは、ＶＳＳに選択されている。従って、「コの字」型形状の第２の活性領域３２（３２Ｎ）全体は、Ｐ型ウエル電位、Ｖp-well＝ＶＳＳに維持される。
　場合によっては、Ｐ型ウエル領域に形成されている、「コの字」型形状の第２の活性領域３２（３２Ｎ）は、Ｐ型不純物拡散層に代えて、その表面にＮ型不純物拡散層を設けてもよい。表面にＮ型不純物拡散層を設ける際、該Ｎ型不純物拡散層上に第３コンタクトプラグ３３（３３Ｎ）を設ける。その場合、「コの字」型形状の第２の活性領域３２（３２Ｎ）には、下層のＰ型ウエル領域（ｐ層）と、表面のＮ型不純物拡散層（Ｎ層）によって、ｐＮ接合が形成され、下層のＰ型ウエル領域（ｐ層）の相当部分に空乏層が形成される。Ｐ型ウエル領域は、Ｐ型半導体基板上に形成されており、該Ｐ型半導体基板に対して、基板電位Ｖsubstrateを印加している。基板電位ＶsubstrateをＶsubstrate＝ＶＳＳに選択する結果、第３コンタクトプラグ３３（３３Ｎ）を介して、表面のＮ型不純物拡散層（Ｎ層）に、Ｐ型ウエル電位、Ｖp-well＝ＶＳＳを印加すると、「コの字」型形状の第２の活性領域３２（３２Ｎ）の電位Ｖp-wellは、全体が、Ｐ型ウエル電位Ｖp-well＝ＶＳＳに維持される。
　図１０－１に示す、第９の実施形態にかかる半導体デバイス９００中、第１トランジスタ３０では、Ｐ型ウエル領域に形成される、ダミー活性領域５（５Ｎ）の表面に、Ｎ型不純物拡散層を形成している。リング状のダミー活性領域５（５Ｎ）には、下層のＰ型ウエル領域（ｐ層）と、表面のＮ型不純物拡散層（Ｎ層）によって、ｐＮ接合が形成され、下層のＰ型ウエル領域（ｐ層）の相当部分に空乏層が形成される。
　第２の活性領域３２（３２Ｎ）が配置されていない、リング状のダミー活性領域５（５Ｎ）の「Ｙ方向の一辺」部分を、ゲート電極１２（１２Ｎ）は跨いでいる。すなわち、ダミー活性領域５（５Ｎ）の「Ｙ方向の一辺」部分の表面に、ＨＫＭＧ構造が形成され、その両側に、ＬＤＤ領域７Ａと７Ｂ、ならびに、Ｎ型不純物拡散層６Ａと６Ｂが、それぞれ、自己整合的に形成されている。その際、両端のＮ型不純物拡散層は、リング状のダミー活性領域５（５Ｎ）の表面に設けるＮ型不純物拡散層（Ｎ層）によって、電気的に連結されているため、等しい電位となっている。従って、リング状のダミー活性領域５（５Ｎ）の下層のＰ型ウエル領域（ｐ層）の電位Ｖp-wellは、Ｐ型ウエル電位Ｖp-well＝ＶＳＳに維持されている。
　第１トランジスタ３０では、Ｐ型ウエル領域に形成される、ダミー活性領域５（５Ｎ）の表面に、Ｎ型不純物拡散層に代えて、Ｐ型不純物拡散層を形成することもでき、また、不純物拡散層を形成せず、Ｐ型ウエルの状態とすることもできる。その場合も、リング状のダミー活性領域５（５Ｎ）の下層のＰ型ウエル領域（ｐ層）の電位Ｖp-wellは、全体が、等しい電位となり、Ｐ型ウエル電位Ｖp-well＝ＶＳＳに維持されている。
　第１トランジスタ３０では、第１の活性領域３（３Ｎ）中に、３つのＮ型ＭＯＳＦＥＴが形成されているが、その３つのゲート電極１２（１２Ｎ）は、第２の素子分離領域４において、１つに纏め、第２コンタクトプラグ１７（１７Ｎ）を介して、第４配線３５に接続されている。２つのソース電極は、それぞれ、第１コンタクトプラグ１５（１５Ｎ）を介して、１つの第３配線３４（３４Ｎ）に接続され、同様に、２つのドレイン電極は、それぞれ、第１コンタクトプラグ１５（１５Ｎ）を介して、他の１つの第３配線３４（３４Ｎ）に接続されている。２つの第３配線３４（３４Ｎ）の一方は、接地端子：ＶＳＳに接続され、他方は、出力信号端子：ＯＵＴに接続される。
　Ｎ型ウエル領域に形成されるＰ型ＭＯＳトランジスタである、第２トランジスタ３１にも、同様に、第１の活性領域３（３Ｐ）、第１の素子分離領域２（２Ｐ）、ダミー活性領域５（５Ｐ）、第２の活性領域３２（３２Ｐ）、第３コンタクトプラグ３３（３３Ｐ）、第１コンタクトプラグ１５（１５Ｐ）、第３配線３４（３４Ｐ）が配置されている。図１０－１に示す、第２トランジスタ３１では、リング状の第１の素子分離領域２（２Ｐ）を形成し、第１の活性領域３（３Ｐ）の周囲を取り囲むことで、リング状のダミー活性領域５（５Ｐ）と第１の活性領域３（３Ｐ）を分離している。リング状のダミー活性領域５（５Ｐ）の矩形形状の外周と接して、取り囲むように、第２の素子分離領域４を設けている。また、「コの字」型形状の第２の活性領域３２（３２Ｐ）は、その周囲を第２の素子分離領域４により取り囲まれる形態で形成されている。リング状のダミー活性領域５（５Ｐ）の矩形形状の外周のうち、３つの端部に対して、第２の素子分離領域４を介して、「コの字」型形状の第２の活性領域３２（３２Ｐ）が配置されている。すなわち、「コの字」型形状の第２の活性領域３２（３２Ｐ）は、矩形形状の外周を有するダミー活性領域５（５Ｐ）のＸ方向の両端部、並びに、Ｙ方向の一方の端部に、第２の素子分離領域４を介して、配置されている。矩形形状の外周を有するダミー活性領域５（５Ｐ）のＹ方向の他の端部側には、第２の活性領域３２（３２Ｐ）は、配置されていない。
　Ｎ型ウエル領域（ｎ層）に形成されている、「コの字」型形状の第２の活性領域３２（３２Ｐ）は、その表面にＮ型不純物拡散層が設けられており、該Ｎ型不純物拡散層上に第３コンタクトプラグ３３（３３Ｐ）が設けられている。該第３コンタクトプラグ３３（３３Ｐ）を介して、「コの字」型形状の第２の活性領域３２（３２Ｐ）に対して、Ｎ型ウエル電位、Ｖｎ-wellが印加される。Ｎ型ウエル電位、Ｖｎ-wellは、Ｖｄｄに選択されている。従って、「コの字」型形状の第２の活性領域３２（３２Ｐ）全体は、Ｎ型ウエル電位、Ｖｎ-well＝Ｖｄｄに維持される。
　場合によっては、Ｎ型ウエル領域に形成されている、「コの字」型形状の第２の活性領域３２（３２Ｐ）は、Ｎ型不純物拡散層に代えて、その表面にＰ型不純物拡散層を設けてもよい。表面にＰ型不純物拡散層を設ける際、該Ｐ型不純物拡散層上に第３コンタクトプラグ３３（３３Ｐ）を設ける。その場合、「コの字」型形状の第２の活性領域３２（３２Ｐ）には、下層のＮ型ウエル領域（ｎ層）と、表面のＰ型不純物拡散層（Ｐ層）によって、Ｐｎ接合が形成され、下層のｎ型ウエル領域（ｎ層）の相当部分に空乏層が形成される。Ｎ型ウエル領域（ｎ層）は、Ｐ型半導体基板上に形成されており、別途、Ｎ型ウエル領域（ｎ層）には、Ｎ型ウエル電位、Ｖｎ-wellが印加される。Ｎ型ウエル電位、Ｖｎ-wellは、Ｖｄｄに選択されている。第３コンタクトプラグ３３（３３Ｐ）を介して、表面のＰ型不純物拡散層（Ｐ層）に、Ｎ型ウエル電位、Ｖｎ-well＝Ｖｄｄを印加すると、「コの字」型形状の第２の活性領域３２（３２Ｐ）の電位Ｖｎ-wellは、全体が、Ｎ型ウエル電位Ｖｎ-well＝Ｖｄｄに維持される。
　第２トランジスタ３１では、Ｎ型ウエル領域に形成される、ダミー活性領域５（５Ｐ）の表面に、Ｐ型不純物拡散層に代えて、Ｎ型不純物拡散層を形成することもでき、また、不純物拡散層を形成せず、Ｎ型ウエルの状態とすることもできる。その場合も、リング状のダミー活性領域５（５Ｐ）の下層のＮ型ウエル領域（ｎ層）の電位Ｖｎ-wellは、全体が、等しい電位となり、Ｎ型ウエル電位Ｖｎ-well＝Ｖｄｄに維持されている。
　第２トランジスタ３１では、第１の活性領域３（３Ｐ）中に、３つのＰ型ＭＯＳＦＥＴが形成されているが、その３つのゲート電極１２（１２Ｐ）は、第２の素子分離領域４において、１つに纏め、第２コンタクトプラグ１７（１７Ｐ）を介して、第４配線３５に接続されている。２つのソース電極は、それぞれ、第１コンタクトプラグ１５（１５Ｐ）を介して、１つの第３配線３４（３４Ｐ）に接続され、同様に、２つのドレイン電極は、それぞれ、第１コンタクトプラグ１５（１５Ｐ）を介して、他の１つの第３配線３４（３４Ｐ）に接続されている。２つの第３配線３４（３４Ｐ）の一方は、電源端子：Ｖｄｄに接続され、他方は、出力信号端子：ＯＵＴに接続される。
　第４配線３５は、入力信号端子：ＩＮに接続されている。従って、図１０－１に示す、第９の実施形態にかかる半導体デバイス９００は、入力信号端子：ＩＮ、出力信号端子：ＯＵＴ、電源端子：Ｖｄｄ、接地端子：ＶＳＳを具える、図２０に表記するＣＭＯＳインバーター回路を構成している。
　図１０－２は、第９の実施形態にかかる半導体デバイス９００－１の構成を示す平面図である。
　図１０－２に示す、第９の実施形態にかかる半導体デバイス９００－１も、図２０に示す回路で表記される、ＣＭＯＳ（Complementary　ＭＯＳ）インバーターを構成している。
　図１０－２を参照し、第９の実施形態にかかる半導体デバイス８００－１の構造；ＣＭＯＳインバーターを構成する、Ｎ型ＭＯＳトランジスタである第１トランジスタ３０とＰ型ＭＯＳトランジスタである第２トランジスタ３１の構造を説明する。
　図１０－２に示す、Ｐ型ＭＯＳトランジスタである第２トランジスタ３１は、図１０－１に示す、Ｐ型ＭＯＳトランジスタである第２トランジスタ３１と同じ構造を有している。
　図１０－２に示す、Ｎ型ＭＯＳトランジスタである第１トランジスタ３０と、図１０－１に示す、Ｎ型ＭＯＳトランジスタである第１トランジスタ３０との相違点を以下に説明する。
　図１０－２に示す、第１トランジスタ３０では、矩形形状の第１の活性領域３（３Ｎ）の周囲を、第２の素子分離領域４が取り囲んでいる。第１の活性領域３（３Ｎ）のＹ方向における一方の端部には、第２の素子分離領域４を介して、１つのダミー活性領域５（５Ｎ）が配置されている。
　従って、矩形形状の第１の活性領域３（３Ｎ）の周囲を取り囲むように、第２の素子分離領域４を介して、１つのダミー活性領域５（５Ｎ）と「コの字」型形状の第２の活性領域３２（３２Ｎ）が形成されている。
　図１０－２に示す、第１トランジスタ３０では、Ｐ型ウエル領域に配置される、１つのダミー活性領域５（５Ｎ）の表面には、Ｎ型不純物拡散層が形成されている。下層のＰ型ウエル領域（ｐ層）と、表面のＮ型不純物拡散層（Ｎ層）によって、ｐＮ接合が形成されており、下層のＰ型ウエル領域（ｐ層）の相当部分に空乏層が形成される。１つのダミー活性領域５（５Ｎ）全体は、実質的に等しい電位となっている。１つのダミー活性領域５（５Ｎ）において、その下層のＰ型ウエル領域（ｐ層）の電位は、Ｐ型ウエル電位、Ｖp-well＝ＶＳＳである。従って、１つのダミー活性領域５（５Ｎ）全体において、その下層のＰ型ウエル領域（ｐ層）の電位は、Ｐ型ウエル電位、Ｖp-well＝ＶＳＳに維持される。
　また、図１０－２に示す、第１トランジスタ３０では、「コの字」型形状の第２の活性領域３２（３２Ｎ）の表面には、Ｐ型不純物拡散層が形成され、該Ｐ型不純物拡散層上に第３コンタクトプラグ３３（３３Ｎ）が設けられている。該第３コンタクトプラグ３３（３３Ｎ）を介して、「コの字」型形状の第２の活性領域３２（３２Ｎ）に対して、Ｐ型ウエル電位、Ｖp-wellが印加される。Ｐ型ウエル電位、Ｖp-wellは、ＶＳＳに選択されている。従って、「コの字」型形状の第２の活性領域３２（３２Ｎ）全体は、Ｐ型ウエル電位、Ｖp-well＝ＶＳＳに維持される。
　（その他の実施形態）
　本発明における「その他の実施形態」について、その一例を以下に示す。
　図１６に示すように、四方を囲んだ一つのダミー活性領域５中に、複数のトランジスタ５０（図１８に示すダミー活性領域を具えていないトランジスタ５０；この部分は、例えば、特許文献４に記載する構造のＭＯＳＦＥＴに相当）を配置してもよい。
　図１８に示す半導体デバイス（トランジスタ）５０では、第１の素子分離領域２により周囲を囲まれる、第１の活性領域３にＭＯＳＦＥＴが配置されているが、図１６に示す形態では、個々の半導体デバイス（トランジスタ）５０相互の間、ならびに、配置される複数の半導体デバイス（トランジスタ）５０全体の周囲にも第１の素子分離領域２を設け、個々の半導体デバイス（トランジスタ）５０に個別的に設ける第１の素子分離領域２と一体化されている。
　図１６に示す実施形態では、複数のトランジスタ５０に接して配置される、第１の素子分離領域２に対して、その四方を囲む一つのループ状のダミー活性領域５を設けている。
　個々の半導体デバイス（トランジスタ）５０に対して、それぞれ「Ｌの字」形状のダミー活性領域５を配置し、該「Ｌの字」形状のダミー活性領域５相互を連結する結果、四方を囲む一つのループ状のダミー活性領域５が構成されている。該ループ状のダミー活性領域５と接して、その四方を囲む一つのループ状の第２の素子分離領域４が設けられている。
　また、ループ状のダミー活性領域５の電位Ｖdummy active regionは、等しい電位となっている。個々の半導体デバイス（トランジスタ）５０の第１の活性領域３の底部は、第１の素子分離領域２の底部に残留する導通経路を介して、ダミー活性領域５の底部と電気的に接続されている。その結果、個々の半導体デバイス（トランジスタ）５０の第１の活性領域３の底部の電位Ｖfirst active region-bottomは、ループ状のダミー活性領域５の底部の電位Ｖdummy active region-bottomと等しい電位に維持されている。
　図１６に示す実施形態では、「田の字」形状の第１の素子分離領域２により、区画されている４つの区画に、それぞれ、半導体デバイス（トランジスタ）を配置する構成を採用している。その際、各区画に配置する半導体デバイス（トランジスタ）として、図１８に例示する構成を有する半導体デバイス（トランジスタ）５０以外に、各半導体デバイス（トランジスタ）の第１の活性領域３を取り囲むように設ける、個別的な第１の素子分離領域２中に、第２の活性領域３２を設ける構成とすることもできる。例えば、矩形の第１の活性領域３に対して、「コの字」形状の第２の活性領域３２を設け、残る端部に対して、第１の素子分離領域２を挟んで、ダミー活性領域を配置する態様を選択し、その際、各区画に配置する半導体デバイス（トランジスタ）に対して配置する、ダミー活性領域を一体化し、ループ状のダミー活性領域５を構成することもできる。換言するならば、「田の字」形状の第１の素子分離領域２により、区画されている４つの区画に、それぞれ配置される半導体デバイス（トランジスタ）は、第１の活性領域３に加えて、第２の活性領域３２を設けることができるが、少なくとも、個々の区画内には、ダミー活性領域は配置されない構成とすることで、ループ状のダミー活性領域５による「効果」が発揮されることが望ましい。
　さらには、例えば、矩形の第１の活性領域３に対して、「Ｌの字」形状の第２の活性領域３２を設け、残る二つ端部に対して、第１の素子分離領域２を挟んで、「Ｌの字」形状のダミー活性領域を配置する態様を選択し、その際、各区画に配置する半導体デバイス（トランジスタ）に対して配置する、「Ｌの字」形状のダミー活性領域を一体化し、ループ状のダミー活性領域５を構成することもできる。
　場合によっては、「田の字」形状の第１の素子分離領域２により区画されている、各区画に配置する半導体デバイス（トランジスタ）において、各半導体デバイス（トランジスタ）の第１の活性領域３を取り囲むように設ける、個別的な第１の素子分離領域２中に、第２の活性領域３２を設ける際、ループ状の第２の活性領域３２を採用することも可能である。
　図１７に示すように、一つのチップ１０００内に、図４－１、図４－２、図５－１、図５－２、図６、図７で示される構成の半導体デバイスの一つを配置する形態に限らず、半導体デバイス１００、半導体デバイス２００、半導体デバイス３００、半導体デバイス３００－１、半導体デバイス４００、半導体デバイス４００－１、半導体デバイス５００、半導体デバイス６００からなる群から選択される複数種の半導体デバイスを配置してもよい。
　（本発明のダミー活性領域の採用に因る効果の検証例）
　図１１は、高誘電率絶縁膜を用いる高誘電率ゲート酸化膜を採用している、Ｎ型プレーナーＭＯＳトランジスタについて、その閾値電圧Ｖｔのゲート幅Ｗに対する依存性を測定した結果を示すグラフである。図１１には、第１の活性領域を取り囲む第１の素子分離領域に接する「ダミー活性領域」を配置している半導体デバイスにおける測定結果（ダミー活性領域有）と、「ダミー活性領域」を配置していない半導体デバイスにおける測定結果（ダミー活性領域無）を対比して、プロットしている。
　「ダミー活性領域」を配置している半導体デバイスにおける測定結果（ダミー活性領域有）を外挿すると、ゲート幅ＷがＷ＝２０μｍに達すると、その閾値電圧Ｖｔは、「ダミー活性領域」を配置していない半導体デバイスにおける測定結果（ダミー活性領域無）の、Ｗ＝２０μｍにおける閾値電圧Ｖｔと実質的に等しくなると推定される。また、「ダミー活性領域」を配置している半導体デバイスにおける測定結果（ダミー活性領域有）を外挿すると、ゲート幅ＷがＷ＝０．２μｍに達すると、その閾値電圧Ｖｔは、「ダミー活性領域」を配置していない半導体デバイスにおける測定結果（ダミー活性領域無）の、Ｗ＝０．２μｍにおける閾値電圧Ｖｔと実質的に等しくなると推定される。
　ゲート幅ＷがＷ＝２０μｍにおける閾値電圧Ｖｔ（Ｗ＝２０μｍ）を基準とし、ゲート幅Ｗにおける閾値電圧Ｖｔ（Ｗ）との差、閾値電圧のシフト量：ΔＶｔ（Ｗ）＝｛Ｖｔ（Ｗ）－Ｖｔ（Ｗ＝２０μｍ）｝を考慮する。少なくとも、ゲート幅Ｗが、２０μｍから０．２μｍへと減少するとともに、閾値電圧のシフト量：ΔＶｔ（Ｗ）＝｛Ｖｔ（Ｗ）－Ｖｔ（Ｗ＝２０μｍ）｝は増加するが、そのシフト量は、「ダミー活性領域」を配置していない半導体デバイスと比較し、「ダミー活性領域」を配置している半導体デバイスでは、格段に小さくなっている。「ダミー活性領域」を配置することにより、ゲート幅Ｗの減少に伴う、閾値電圧のシフト量の増加が顕著に抑制されている。
　従って、「ダミー活性領域」を配置する、第１の実施形態にかかる半導体デバイス、 乃至 第９の実施形態にかかる半導体デバイスの構成を採用すると、閾値電圧Ｖｔの上昇（シフト）を抑制して、半導体デバイスを安定に動作させることができる。
　図１１に対比する、「ダミー活性領域」を配置している半導体デバイスにおける測定結果（ダミー活性領域有）と「ダミー活性領域」を配置していない半導体デバイスにおける測定結果（ダミー活性領域無）を参照する。ゲート幅Ｗが０．１μｍ～２０μｍの範囲では、「ダミー活性領域」を配置していない半導体デバイスにおける閾値電圧Ｖｔのシフト量：ΔＶｔ（Ｗ）を、「ダミー活性領域」を配置している半導体デバイスにおける閾値電圧Ｖｔのシフト量：ΔＶｔ（Ｗ）が超えることは無いと判断される。少なくとも、ゲート幅Ｗが０．２μｍ～１０μｍの範囲では、「ダミー活性領域」を配置していない半導体デバイスにおける閾値電圧Ｖｔのシフト量：ΔＶｔ（Ｗ）より、「ダミー活性領域」を配置している半導体デバイスにおける閾値電圧Ｖｔのシフト量：ΔＶｔ（Ｗ）が小さいと判断される。特には、ゲート幅Ｗが０．５μｍ～１０μｍの範囲において、閾値電圧Ｖｔのシフト量を抑制する効果は顕著であると判断される。
　なお、図１１に示す対比結果は、「ダミー活性領域」を配置している半導体デバイス（ダミー活性領域有）、「ダミー活性領域」を配置していない半導体デバイス（ダミー活性領域無）は、ともにゲート長Ｌ＝０．０６μｍのプレーナー型ＭＯＳＦＥＴである。また、ゲートパターンの側面を被覆するシリコン窒化膜を、スペーサー膜１９として使用し、シリコン窒化膜からなるゲートパターン側面のスペーサー膜１９を被覆する、シリコン酸化膜を、サイドウォール絶縁膜１４として利用している。サイドウォール絶縁膜１４をシリコン酸化膜により形成しているため、ゲート絶縁膜のＥＯＴの増加、ならびに、ゲート絶縁膜中における負の固定チャージの誘起に起因する、閾値電圧Ｖｔのシフトが発生する。ゲート絶縁膜のＥＯＴの増加、ならびに、ゲート絶縁膜中における負の固定チャージの誘起に起因する、閾値電圧Ｖｔのシフト量は、本質的に、ゲート幅Ｗに対する依存性を示さない。従って、図１１に示す対比結果に示される、「ダミー活性領域」を配置している半導体デバイス（ダミー活性領域有）と「ダミー活性領域」を配置していない半導体デバイス（ダミー活性領域無）の間で見出される、ゲート幅Ｗに依存する、閾値電圧Ｖｔのシフト量の差異は、ゲート絶縁膜のＥＯＴの増加、ならびに、ゲート絶縁膜中における負の固定チャージの誘起以外の要因に起因すると判断される。換言すると、シリコン酸化膜に代えて、酸化アルミニウム膜を用いて、サイドウォール絶縁膜１４を作製し、ゲート絶縁膜のＥＯＴの増加、ならびに、ゲート絶縁膜中における負の固定チャージの誘起に起因する、閾値電圧Ｖｔのシフトを回避する場合にも、「ダミー活性領域」を配置することで、ゲート幅Ｗに依存する、閾値電圧Ｖｔのシフト量を低減する効果が発揮される。
　従って、本発明にかかる「ダミー活性領域」を配置することによる効果は、ゲート幅Ｗを、０．１μｍ～２０μｍの範囲に、好ましくは、０．２μｍ～１０μｍの範囲に選択する際、閾値電圧Ｖｔのシフト量の抑制に有効に利用できる。その際、第１の活性領域に作製される「高誘電率ゲート絶縁膜とゲート電極と拡散層とを有するトランジスタ」、特には、プレーナー型ＭＯＳＦＥＴのゲート長Ｌは、０．０２μｍ～１μｍの範囲に選択することが好ましい。
　本発明にかかる「ダミー活性領域」を配置することによる効果を検証する際、作製されるプレーナー型ＭＯＳＦＥＴのゲート長Ｌを、例えば、０．０６μｍ～１μｍの範囲に選択することがより好ましい。
　一般に、プレーナー型ＭＯＳＦＥＴにおける、ゲート長Ｌとゲート幅Ｗは、少なくとも、Ｗ＞Ｌの関係を満たすように選択される。従って、上記のゲート長Ｌの選択範囲と、ゲート幅Ｗの選択範囲から、少なくとも、Ｗ＞Ｌの関係、好ましくは、Ｗ≧１０×Ｌの関係を満たすように、ゲート長Ｌとゲート幅Ｗを選択することが望ましい。
　（第１の実施形態にかかる半導体デバイス１００の製造プロセス）
　図１に示す第１の実施形態にかかる半導体デバイス１００の製造プロセスについて、図１２から図１５を参照して説明する。
　図１２～図１５の各図は、図１に示す半導体デバイス１００の製造プロセスの工程を模式的に示す図面である。図１２は、Ｐ型半導体基板１上に、第１の活性領域３、第１の素子分離領域２、ダミー活性領域５、第２の素子分離領域４を形成する工程を模式的に示す平面図であり、図１３は、図１２のＡ－Ａ’断面を模式的に示す段面図である。図１４は、第１の活性領域３に、ＨＫＭＧ構造を採用するＮ型ＭＯＳＦＥＴを形成する工程を模式的に示す平面図であり、図１５は、図１４のＡ－Ａ’断面を模式的に示す段面図である。
　（第１の活性領域３とダミー活性領域５の形成工程）
　図１２と図１３を参照して、Ｐ型半導体基板１上に、第１の活性領域３、第１の素子分離領域２、ダミー活性領域５、第２の素子分離領域４を形成する工程を説明する。
　シリコン基板（Ｐ型半導体基板）１に、フォトリソグラフィ法およびドライエッチング法を用いて、第１の素子分離領域２の外壁となる第１分離溝４０と、第２の素子分離領域４の外壁となる第２分離溝４１を形成する。図１に示す、Ｎ型プレーナーＭＯＳＦＥＴを含む半導体デバイス１００では、第１分離溝４０の深さｄtrench-１と第２分離溝４１の深さｄtrench-２は、いずれも２００ｎｍとしている。図１３に示すように、第１分離溝４０の底、第２分離溝４１の底には、シリコン基板（Ｐ型半導体基板）１が残留しており、この残留部分を導通経路として、第１の活性領域３の底部分とダミー活性領域５の底部分は電気的に連結されている。
　第１分離溝４０の溝幅Ｗtrench-１と第２分離溝４１の溝幅Ｗtrench-２は、図１３に示すように、溝の側壁面が傾斜しており、底部と比較し、上部は若干広くなっている。
　次に、第１分離溝４０と第２分離溝４１の内部を埋め込むように、ＣＶＤ（Chemical Vapor Deposition）法によるシリコン酸化膜（ＳｉＯ２）、または、 シリコン窒化膜（ＳｉＮ）からなる埋め込み絶縁膜を成膜する。第１分離溝４０と第２分離溝４１の内部に成膜される、該埋め込み絶縁膜の膜厚ｔburied-insulating-filmは、第１分離溝４０の深さｄtrench-１と第２分離溝４１の深さｄtrench-２を超えるように選択される。シリコン基板１上の埋め込み絶縁膜をＣＭＰ（Chemical　Mechanical　Polishing）法により除去して、第１の活性領域３の外周を区画する第１の素子分離領域２と、ダミー活性領域５の外周を区画する第２の素子分離領域４を形成する。図１に示す、Ｎ型プレーナーＭＯＳＦＥＴを含む半導体デバイス１００における、第１の素子分離領域２のＹ方向に延在する部分の幅Ｘ３と、第１の素子分離領域２と第２の素子分離領域４で挟まれる領域に形成される、ダミー活性領域５のＹ方向に延在する部分の幅Ｘ４の一例を、図１２に示す。図１に示す、Ｎ型プレーナーＭＯＳＦＥＴを含む半導体デバイス１００においては、第１の素子分離領域２のＹ方向に延在する部分の幅Ｘ３は、上部の幅を０．１μｍ～２μｍの範囲に設定することができ、ダミー活性領域５のＹ方向に延在する部分の幅Ｘ４も、同様に、上部の幅を０．１μｍ～２μｍの範囲に設定することができる。
　図１２、図１３に示す、第１の素子分離領域２では、場合によっては、第１の素子分離領域２のＹ方向に延在する部分の幅Ｘ３について、その上部の幅を、第１分離溝４０の深さｄtrench-１に対して、０．１μｍ≦Ｘ３＜ｄtrench-１の関係を満たすように設定することが可能である。また、場合によっては、ダミー活性領域５のＹ方向に延在する部分の幅Ｘ４についても、その上部の幅を、第１分離溝４０の深さｄtrench-１に対して、０．１μｍ≦Ｘ４＜ｄtrench-１の関係を満たすように設定ことが可能である。
　（Ｎ型プレーナーＭＯＳＦＥＴの形成工程）
　図１４と図１５を参照して、第１の素子分離領域２に、ゲート絶縁膜９に高誘電率絶縁膜を含んでいる、Ｎ型プレーナーＭＯＳＦＥＴを形成する工程を説明する。
　シリコン基板１上に、熱ＣＶＤ法による５ｎｍ厚のシリコン酸化膜と、高誘電率絶縁膜を含むゲート絶縁膜９と、第１導電膜１０の作製に利用する、６０～１００ｎｍ厚のポリシリコン（多結晶シリコン）膜を順次成膜する。次に、フォトリソグラフィ法およびイオン注入法を用いて、第２の素子分離領域４の外周内に存在する、ポリシリコン（多結晶シリコン）膜に、選択的に不純物を注入する。ポリシリコン（多結晶シリコン）膜のうち、選択的な不純物注入がなされた部分は、Ｎ型導電性ポリシリコン（多結晶シリコン）膜からなる第１導電膜１０として利用される。不純物注入後、ポリシリコン（多結晶シリコン）膜上に、ＣＶＤ法による５ｎｍ厚のタングステンシリサイド（ＷＳｉ）膜（図示せず）と、スパッタリング法による４５ｎｍ厚のタングステン（Ｗ）膜を順次積層する。タングステンシリサイド（ＷＳｉ）膜とタングステン（Ｗ）膜は、第２導電膜１１として利用される。タングステン（Ｗ）膜上に、ＣＶＤ法による２００ｎｍ厚のシリコン窒化膜を成膜する。シリコン窒化膜は、マスク膜１３として利用される。次に、フォトリソグラフィ法とドライエッチング法によって、シリコン基板１上に、積層されている、シリコン酸化膜～シリコン窒化膜を、図１４に示す、ゲート電極のパターン形状のレジスト・マスクを利用して、不要な部分をエッチング除去する。該パターニングにより、図１５に示す、シリコン酸化膜と高誘電率絶縁膜からなるゲート絶縁膜９、Ｎ型導電性ポリシリコン（多結晶シリコン）膜からなる第１導電膜１０と、タングステンシリサイド（ＷＳｉ）膜とタングステン（Ｗ）膜からなる第２導電膜１１で構成されるゲート電極１３、シリコン窒化膜からなるマスク膜１３の積層構造からなる、ゲート電極１２のパターン（以降、ゲートパターンと称する）を形成する。
　次に、シリコン基板１上、ゲートパターン上へＡＬＤ（Atomic Layer Deposition）法による１２ｎｍ厚のシリコン窒化膜を等方的に成膜する。等方的に成膜されるシリコン窒化膜は、シリコン基板１上、ゲートパターンのマスク膜１３上、ならびに、ゲートパターンの側面を被覆する。その後、異方的なエッチング法を適用して、シリコン基板１上とマスク膜１３上に成膜されているシリコン窒化膜をエッチバックして、ゲートパターンの側面を被覆するシリコン窒化膜を残留させる。ゲートパターンの側面を被覆するシリコン窒化膜を、スペーサー膜１９として使用する。
　次に、フォトリソグラフィ法およびイオン注入法を用いて、第１の活性領域３以外の領域を被覆するレジスト・マスクと、側面にスペーサー膜１９を設けたゲートパターンをイオン注入マスクとして利用し、不純物をシリコン基板１に注入する。該イオン注入工程においては、注入される不純物の濃度ＮＬＤＤと、注入される深さｄＬＤＤを、ＮＬＤＤを低濃度に、ｄＬＤＤを浅く選択することで、ＬＤＤ領域７Ａと７Ｂの作製に利用される、低濃度ドーピング領域を自己整合的に形成する。
　次に、シリコン基板１上、ゲートパターン上にＡＬＤ法による４０ｎｍ厚のシリコン酸化膜を等方的に成膜する。等方的に成膜されるシリコン酸化膜は、シリコン基板１上、ゲートパターンのマスク膜１３上、ならびに、ゲートパターンの側面に設けているスペーサー膜１９の上面を被覆する。その後、異方的なエッチング法を適用して、シリコン基板１上とマスク膜１３上に成膜されているシリコン酸化膜をエッチバックして、ゲートパターンの側面に設けているスペーサー膜１９を被覆する、シリコン酸化膜を残留させる。ゲートパターン側面のスペーサー膜１９を被覆する、シリコン酸化膜を、サイドウォール絶縁膜１４として利用する。
　次に、フォトリソグラフィ法およびイオン注入法を用いて、第１の活性領域３以外の領域を被覆するレジスト・マスクと、側面にスペーサー膜１９を設けたゲートパターンをイオン注入マスクとして利用し、不純物をシリコン基板１に注入する。該イオン注入工程においては、注入される不純物の濃度ＮＨＤと、注入される深さｄＨＤを、ＮＨＤを高濃度に、ｄＨＤを深く選択することで、不純物拡散層６Ａと６Ｂの作製に利用される、高濃度ドーピング領域を自己整合的に形成する。イオン注入された不純物に対する活性化処理を施し、図１５に示す、ＬＤＤ領域７Ａと７Ｂ、ならびに、不純物拡散層６Ａと６Ｂの形成がなされる。
　作製されるＮ型プレーナーＭＯＳＦＥＴのゲート長Ｌgateは、図１５に示す、二つのＬＤＤ領域７Ａと７Ｂを隔てるＸ方向の距離に相当している。一方、作製されるＮ型プレーナーＭＯＳＦＥＴのゲート幅Ｗは、図１４に示す、ゲートパターン（ゲート電極１２）のうち、第１の活性領域３の内部に形成される部分のＹ方向の長さに相当している。
　次に、図１５に示す、ゲートパターンを埋め込むように、ＣＶＤ法によるシリコン酸化膜をシリコン基板１上に成膜する。その後、成膜されたシリコン酸化膜を、ＣＭＰ法によってマスク膜１３の表面が露出するまで平坦化し、第１層間絶縁膜８を形成する。さらに、公知の製法によって、第１層間絶縁膜８を貫通するコンタクトプラグ（第１コンタクトプラグ１５、第２コンタクトプラグ１７）と、コンタクトプラグを介してバイアスの印加に利用される配線（第１配線１６、第２配線１８）を形成する。
　以上の製造プロセスを利用することで、図１と図２に示される構造を具えたＮ型プレーナーＭＯＳＦＥＴ、すなわち、第１の実施形態にかかる半導体デバイス１００を作製することができる。
　なお、図３～図１０－２に示す、第２の実施形態にかかる半導体デバイス２００～第９の実施形態にかかる半導体デバイス９００－１についても、第１の実施形態にかかる半導体デバイス１００の製造プロセスと同様な製造プロセスを利用して、作製することができる。従って、図３～図１０－２に示す、第２の実施形態にかかる半導体デバイス２００～第９の実施形態にかかる半導体デバイス９００－１の製造プロセスに関する、個別的な説明は割愛する。
　以上、実施形態（及び実施例）を参照して本願発明を説明したが、本願発明は上記実施形態（及び実施例）に限定されものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２０１３年３月１３日に出願された日本出願特願２０１３－　５０３４４を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　本発明にかかる半導体装置は、ＤＲＡＭメモリセルにおける、周辺回路を構成する半導体装置を初めとする、閾値電圧のシフトの抑制が要望される用途に利用される。

Claims (20)

  1. 　半導体基板上に設けられ、高誘電率ゲート絶縁膜とゲート電極と拡散層とを有するトランジスタが配置された第１の活性領域と、
    　前記第１の活性領域に接して囲む素子分離領域と、
    　前記素子分離領域に接するダミー活性領域と
    　を備える
    ことを特徴とする半導体装置。
  2. 　前記ダミー活性領域は、
    　第１の方向に延在する第１のダミー活性領域と、
    　前記第１のダミー活性領域と接し、前記第１の方向とは異なる第２の方向に延在する第２のダミー活性領域と
    を備える
    ことを特徴とする請求項１に記載の半導体装置。
  3. 　前記ダミー活性領域は、
    　第１の方向で対向する第１のダミー活性領域と第２のダミー活性領域とを備え、
    　前記第１の活性領域は、前記第１のダミー活性領域と前記第２のダミー活性領域との間に配置されている
    ことを特徴とする請求項１に記載の半導体装置。
  4. 　前記ダミー活性領域は、
    　さらに、前記第１のダミー活性領域と前記第２のダミー活性領域とに接する第３のダミー活性領域を備える
    ことを特徴とする請求項２に記載の半導体装置。
  5. 　前記ダミー活性領域は、
    　さらに、前記第１のダミー活性領域と前記第２のダミー活性領域とに接する、第３のダミー活性領域と第４のダミー活性領域を備え、
    　前記第１のダミー活性領域、前記第２のダミー活性領域、前記第３のダミー活性領域、前記第４のダミー活性領域とで、連続して前記第１の活性領域を囲むように配置されていることを特徴とする請求項３に記載の半導体装置。
  6. 　前記ダミー活性領域は、
    　さらに、前記第１の方向とは異なる第２の方向で対向する第５のダミー活性領域と第６のダミー活性領域とを備え、
    　前記第１のダミー活性領域、前記第２のダミー活性領域、前記第５のダミー活性領域、前記第６のダミー活性領域とで、前記第１の活性領域を囲むように配置されている
    ことを特徴とする請求項３に記載の半導体装置。
  7. 　高誘電率ゲート絶縁膜は、
    　ＨｆＳｉＯＮ、ＺｒＯ２、Ｔａ２Ｏ５、Ｎｂ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２、ＳｃＯ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＣｅＯ３、Ｐｒ２Ｏ３、Ｎｄ２Ｏ３、Ｓｍ２Ｏ３、Ｅｕ２Ｏ３、Ｇｄ２Ｏ３、Ｔｂ２Ｏ３、Ｄｙ２Ｏ３、Ｈｏ２Ｏ３、Ｅｒ２Ｏ３、Ｔｍ２Ｏ３、Ｙｂ２Ｏ３、及びＬｕ２Ｏ３からなる群から選択される少なくとも一つの材料を含む
    ことを特徴とする請求項１に記載の半導体装置。
  8. 　ゲート電極は、
    　Ｔｉ、Ｗ、Ｔａ、Ｒｕ及びＡｌからなる群から選択された少なくとも一つの金属元素を含む
    ことを特徴とする請求項１に記載の半導体装置。
  9. 　前記ダミー活性領域に不純物が注入されている
    ことを特徴とする請求項１に記載の半導体装置。
  10. 　前記拡散層の導電型と、前記ダミー活性領域に注入される前記不純物の導電型が同じである
    ことを特徴とする請求項９に記載の半導体装置。
  11. 　前記ダミー活性領域で囲まれる素子分離領域が囲んでいる領域内には、高誘電率ゲート絶縁膜とゲート電極と拡散層とをそれぞれ有する複数のトランジスタが配置されている
    ことを特徴とする請求項５に記載の半導体装置。
  12. 　前記半導体基板上に、複数の半導体装置が設けられ、
    　前記複数の半導体装置は、それぞれ、
    　請求項２乃至請求項５のいずれか一項に記載の前記ダミー活性領域を少なくとも一つ含む
    ことを特徴とする請求項１に記載の半導体装置。
  13. 　前記ダミー活性領域は、第１の方向に延在し、
    　前記素子分離領域に接し、前記第１の方向とは異なる第２の方向に延在し、その間に前記第１の活性領域を配置する、第１の拡散層と第２の拡散層と、
    　前記第１の方向に延在し、前記第１の拡散層と前記第２の拡散層とに接続されるとともに、前記ダミー活性領域との間に前記第１の活性領域を配置する、第３の拡散層とをさらに備え、
    　前記第１の拡散層、前記第２の拡散層、前記第３の拡散層には、一定の電位が供給される
    ことを特徴とする請求項１に記載の半導体装置。
  14. 　半導体基板上に設けられる、
    　第１の高誘電率ゲート絶縁膜と第１の金属ゲート電極と第１の拡散層と第２の拡散層とを有する第１のトランジスタと、
    　第２の高誘電率ゲート絶縁膜と第２の金属ゲート電極と前記第２の拡散層と第３の拡散層とを有する第２のトランジスタと、
    　前記第１の拡散層と前記第２の拡散層と前記第３の拡散層とに接して囲む第１の素子分離領域と、
    　前記第１の素子分離領域に接して四方を囲む第１のダミー活性領域と、
    　前記第１のダミー活性領域に接して四方を囲む第２の素子分離領域と、
    を備える
    ことを特徴とする半導体装置。
  15. 　前記第１の金属ゲート電極と前記第２の金属ゲート電極とが、前記第１のダミー活性領域上を交差して延在するとともに、第１のゲート配線で接続されている
    ことを特徴とする請求項１４に記載の半導体装置。
  16. 　前記半導体基板上に設けられる、
    　第３の高誘電率ゲート絶縁膜と第３の金属ゲート電極と第４の拡散層と第５の拡散層とを有する第３のトランジスタと、
    　第４の高誘電率ゲート絶縁膜と第４の金属ゲート電極と前記第５の拡散層と第６の拡散層とを有する第４のトランジスタと、
    　前記第４の拡散層と前記第５の拡散層と前記第６の拡散層とに接して囲む第３の素子分離領域と、
    　前記第３の素子分離領域に接して四方を囲む第２のダミー活性領域と、
    　前記第２のダミー活性領域に接して四方を囲む第４の素子分離領域と
    を備え、
    　前記第３の金属ゲート電極と前記第４の金属ゲート電極とが前記第２のダミー活性領域上を交差して延在するとともに，第２のゲート配線で接続され、
    　前記第１のゲート配線と前記第２のゲート配線とが第１の導電配線を介して接続されている
    ことを特徴とする請求項１５に記載の半導体装置。
  17. 　前記第１のトランジスタと前記第２のトランジスタは、Ｎチャネル型トランジスタであり、
    　前記第３のトランジスタと前記第４のトランジスタは、Ｐチャネル型トランジスタである
    ことを特徴とする請求項１６に記載の半導体装置。
  18. 　前記第１の導電配線に入力信号端子が接続されており、
    　前記第１の拡散層と前記第３の拡散層とに第１の電位が供給され、
    　前記第４の拡散層と前記第６の拡散層とに第２の電位が供給され、
    　前記第２の拡散層と前記第５の拡散層とが、第２の導電配線を介して出力信号端子に接続されている
    ことを特徴とする請求項１７に記載の半導体装置。
  19. 　前記第１の拡散層、前記第２の拡散層，前記第３の拡散層それぞれの導電型と、前記第１のダミー活性領域に注入されている第１の不純物の導電型が、Ｎ型であり、
    　前記第４の拡散層、前記第５の拡散層、前記第６の拡散層それぞれの導電型と、前記第２のダミー活性領域に注入されている第２の不純物の導電型が、Ｐ型である
    ことを特徴とする請求項１７に記載の半導体装置。
  20. 　前記第１の高誘電率ゲート絶縁膜、前記第２の高誘電率ゲート絶縁膜、前記第３の高誘電率ゲート絶縁膜、前記第４の高誘電率ゲート絶縁膜それぞれは、
    　ＨｆＳｉＯＮ、ＺｒＯ２、Ｔａ２Ｏ５、Ｎｂ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２、ＳｃＯ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＣｅＯ３、Ｐｒ２Ｏ３、Ｎｄ２Ｏ３、Ｓｍ２Ｏ３、Ｅｕ２Ｏ３、Ｇｄ２Ｏ３、Ｔｂ２Ｏ３、Ｄｙ２Ｏ３、Ｈｏ２Ｏ３、Ｅｒ２Ｏ３、Ｔｍ２Ｏ３、Ｙｂ２Ｏ３、及びＬｕ２Ｏ３からなる群から選択される少なくとも一つの材料を含み、
    　前記第１の金属ゲート電極、前記第２の金属ゲート電極、前記第３の金属ゲート電極、前記第４の金属ゲート電極それぞれは、
    　Ｔｉ、Ｗ、Ｔａ、Ｒｕ及びＡｌからなる群から選択された少なくとも一つの金属元素を含む
    ことを特徴とする請求項１４に記載の半導体装置。
PCT/JP2014/056090 2013-03-13 2014-03-10 半導体装置 WO2014142044A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US14/774,914 US20160027778A1 (en) 2013-03-13 2014-03-10 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013-050344 2013-03-13
JP2013050344 2013-03-13

Publications (1)

Publication Number Publication Date
WO2014142044A1 true WO2014142044A1 (ja) 2014-09-18

Family

ID=51536701

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/056090 WO2014142044A1 (ja) 2013-03-13 2014-03-10 半導体装置

Country Status (3)

Country Link
US (1) US20160027778A1 (ja)
TW (1) TW201501309A (ja)
WO (1) WO2014142044A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10410957B2 (en) * 2016-03-31 2019-09-10 Skyworks Solutions, Inc. Body contacts for field-effect transistors
US11094802B2 (en) * 2018-08-17 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11260907A (ja) * 1998-01-14 1999-09-24 Lg Semicon Co Ltd 半導体素子のマスク及びその制作方法
JP2006140539A (ja) * 2006-02-15 2006-06-01 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2007311587A (ja) * 2006-05-19 2007-11-29 Matsushita Electric Ind Co Ltd 半導体装置
JP2010206198A (ja) * 2009-02-27 2010-09-16 Taiwan Semiconductor Manufacturing Co Ltd トランジスタ性能に対するシャロートレンチアイソレーション（ｓｔｉ）の応力変動を低減するダミーフィル
JP2011109025A (ja) * 2009-11-20 2011-06-02 Elpida Memory Inc 半導体集積回路のセル自動配置方法、装置、及びプログラム

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008085121A (ja) * 2006-09-28 2008-04-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US8350330B2 (en) * 2008-05-08 2013-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy pattern design for reducing device performance drift
US8237227B2 (en) * 2008-08-29 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy gate structure for gate last process
US20130009250A1 (en) * 2011-07-06 2013-01-10 Mediatek Inc. Dummy patterns for improving width dependent device mismatch in high-k metal gate process

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11260907A (ja) * 1998-01-14 1999-09-24 Lg Semicon Co Ltd 半導体素子のマスク及びその制作方法
JP2006140539A (ja) * 2006-02-15 2006-06-01 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2007311587A (ja) * 2006-05-19 2007-11-29 Matsushita Electric Ind Co Ltd 半導体装置
JP2010206198A (ja) * 2009-02-27 2010-09-16 Taiwan Semiconductor Manufacturing Co Ltd トランジスタ性能に対するシャロートレンチアイソレーション（ｓｔｉ）の応力変動を低減するダミーフィル
JP2011109025A (ja) * 2009-11-20 2011-06-02 Elpida Memory Inc 半導体集積回路のセル自動配置方法、装置、及びプログラム

Also Published As

Publication number Publication date
TW201501309A (zh) 2015-01-01
US20160027778A1 (en) 2016-01-28

Similar Documents

Publication Publication Date Title
US9536992B2 (en) Semiconductor structure including a ferroelectric transistor and method for the formation thereof
US10204996B2 (en) Metal-oxide-semiconductor transistor and method of forming gate layout
US9881797B2 (en) Replacement gate electrode with multi-thickness conductive metallic nitride layers
US9184053B2 (en) Semiconductor device and method of manufacturing the same
US8294216B2 (en) Integrating the formation of I/O and core MOS devices with MOS capacitors and resistors
US20170148731A1 (en) Methods Of Forming A Semiconductor Device Comprising First And Second Nitride Layers
US20130217220A1 (en) Replacement gate electrode with a tantalum alloy metal layer
JP6006921B2 (ja) 半導体装置およびその製造方法
US8643069B2 (en) Semiconductor device having metal gate and manufacturing method thereof
US20130049091A1 (en) Semiconductor device
US20150064895A1 (en) Method of forming a semiconductor device
US9595591B2 (en) Semiconductor device and method for manufacturing same
WO2014142044A1 (ja) 半導体装置
US20140035058A1 (en) Semiconductor Devices and Methods of Manufacturing the Same
JP2013191808A (ja) 半導体装置及び半導体装置の製造方法
TWI555206B (zh) 積體電路及其製造方法
JP5517691B2 (ja) 半導体装置およびその製造方法
WO2014084132A1 (ja) 装置及びその製造方法
JP2008078331A (ja) 半導体装置
US20170141221A1 (en) Finfet and method of fabricating the same
TW202339000A (zh) 半導體元件及其製作方法
JP2013120779A (ja) 半導体装置及びその製造方法
JP2013026542A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14764033

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 14774914

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

NENP Non-entry into the national phase

Ref country code: JP

122 Ep: pct application non-entry in european phase

Ref document number: 14764033

Country of ref document: EP

Kind code of ref document: A1