JP2010206198A - トランジスタ性能に対するシャロートレンチアイソレーション（ｓｔｉ）の応力変動を低減するダミーフィル - Google Patents
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- 238000002955 isolation Methods 0.000 title description 4
- 238000009792 diffusion process Methods 0.000 claims abstract description 77
- 238000000034 method Methods 0.000 claims abstract description 48
- 235000013599 spices Nutrition 0.000 claims abstract description 14
- 235000019580 granularity Nutrition 0.000 claims abstract description 5
- 230000001681 protective effect Effects 0.000 claims description 31
- 238000012512 characterization method Methods 0.000 abstract description 8
- 239000004065 semiconductor Substances 0.000 description 7
- 238000004088 simulation Methods 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000000875 corresponding effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- Theoretical Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
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Abstract
【課題】MOSデバイスに加えられる応力の違いに起因するMOSデバイスの性能のドリフトを低減するダミーパターン設計を提供する。
【解決手段】チップ上に集積回路構造を形成する方法は、集積回路構造の設計からアクティブ層を抽出することと、アクティブ層の形状に適合する保護バンドを形成することとを含む。当該保護バンドは、アクティブ層を囲み、X軸方向では第１間隔で、かつY軸方向では第２間隔でアクティブ層から離れて配置される。当該方法はさらに、設計ルールに反する保護バンドの如何なる部分も除去することと、保護バンドの凸角部を除去することと、保護バンドの外側のチップの残りの空間にダミー拡散パターンを付与することとを含む。第１および第２間隔は、集積回路構造のSpiceモデル特性決定での同じ間隔として特定され得る。異なる粒度を有するダミー拡散パターンが、拡散密度がチップ上で実質的に均一になるように付与され得る。
【選択図】図６
【解決手段】チップ上に集積回路構造を形成する方法は、集積回路構造の設計からアクティブ層を抽出することと、アクティブ層の形状に適合する保護バンドを形成することとを含む。当該保護バンドは、アクティブ層を囲み、X軸方向では第１間隔で、かつY軸方向では第２間隔でアクティブ層から離れて配置される。当該方法はさらに、設計ルールに反する保護バンドの如何なる部分も除去することと、保護バンドの凸角部を除去することと、保護バンドの外側のチップの残りの空間にダミー拡散パターンを付与することとを含む。第１および第２間隔は、集積回路構造のSpiceモデル特性決定での同じ間隔として特定され得る。異なる粒度を有するダミー拡散パターンが、拡散密度がチップ上で実質的に均一になるように付与され得る。
【選択図】図６
Description
関連出願への相互参照
本出願は、「トランジスタ性能に対するシャロートレンチアイソレーション（STI）の応力変動を低減するダミーフィル（Dummy Fill to Reduce Shallow Trench Isolation (STI) Stress Variation on Transistor Performance）」という名称を持つ２００９年２月２７日に出願された米国仮特許出願番号第６１／１５６，３４４号に基づくとともに、その優先権を主張し、その開示は全文ここに参照により援用される。
本出願は、「デバイス性能ドリフトを低減するためのダミーパターン設計（Dummy Pattern Design for Reducing Device Performance Drift)」という名称を持つ２００８年９月１６日に出願された米国特許出願連続番号第１２／２１１，５０３号を参照により援用する。
本開示は一般的には集積回路に関し、より特定的には金属酸化膜半導体（MOS）デバイスに関し、更により特定的にはMOSデバイスに加えられる応力の違いに起因するMOSデバイスの性能のドリフトを低減するためのダミーパターン設計に関する。
本出願は、「トランジスタ性能に対するシャロートレンチアイソレーション（STI）の応力変動を低減するダミーフィル（Dummy Fill to Reduce Shallow Trench Isolation (STI) Stress Variation on Transistor Performance）」という名称を持つ２００９年２月２７日に出願された米国仮特許出願番号第６１／１５６，３４４号に基づくとともに、その優先権を主張し、その開示は全文ここに参照により援用される。
本出願は、「デバイス性能ドリフトを低減するためのダミーパターン設計（Dummy Pattern Design for Reducing Device Performance Drift)」という名称を持つ２００８年９月１６日に出願された米国特許出願連続番号第１２／２１１，５０３号を参照により援用する。
本開示は一般的には集積回路に関し、より特定的には金属酸化膜半導体（MOS）デバイスに関し、更により特定的にはMOSデバイスに加えられる応力の違いに起因するMOSデバイスの性能のドリフトを低減するためのダミーパターン設計に関する。
金属酸化膜半導体（MOS）デバイスの駆動電流には、それらのチャネル領域に加えられる応力が影響することは周知である。チャネル領域の応力は、応力の方向によってキャリア移動度を向上または劣化させ得る。例えば、方向（１００）のシリコン基板上の方向の〈１１０〉のチャネルでは、通常、n型金属酸化膜半導体（NMOS）デバイスのチャネル領域に引っ張り応力を生じさせ、p型金属酸化膜半導体（PMOS）デバイスのチャネル領域に圧縮応力を生じさせることが望ましい。
チャネル領域における有益な応力は通常望ましいが、駆動電流の向上の大きさは、応力の大きさに関連することも理解されている。また、例えば横断方向の圧縮応力といった不適当な応力方向は、移動度を劣化させ、それに続いて、最小化されるべき電流を劣化させ得る。同一の半導体チップ上では、MOSデバイスには異なる大きさの応力が加えられる場合がある。そのため、異なるMOSデバイスについての駆動電流の向上または劣化は異なり得るため、不均一な駆動電流となり、駆動電流のドリフトが不均一になる。
半導体チップの各MOSデバイスでは、他のMOSデバイスからのそれぞれの間隔がMOSデバイスの性能に影響を及ぼす。間隔は、シャロートレンチアイソレーション（STI）領域（または電場領域）で充填され得る。絶縁材の固有応力により、STI領域は隣接のMOSデバイスに応力を加え、応力の大きさには間隔が影響する。間隔の変動はSTI領域によって発生される応力の変動を招く。よって、回路シミュレーションにおいて駆動電流のドリフトを予測および補償することが困難である。
MOSデバイスの性能は、回路設計時にシミュレーションが回路動作を正確に反映するように予測可能であることが必要である。したがって、半導体チップでは、少なくとも同一タイプの回路のMOSデバイスが均一な性能を有することが好ましい。不均一な駆動電流のドリフトの状態においては、駆動電流のドリフトは、回路設計のシミュレーション中に補償されなければならない。駆動電流のドリフトの補償を複雑にしているのは、MOSデバイスの応力がさまざまな要因によって影響を受け、かつこれらの要因はレイアウトが異なれば、異なって作用するということである。
しかし、従来の集積回路の設計では、しばしばこのような問題が見過ごされている。例えば、米国特許第５，２７８，１０５号では、ダミー領域を付与するための方法が提供されている（特許文献１）。この方法は、アクティブ層のレイアウトを抽出することと、アクティブ層のパターンを含むブロックされた領域を形成することと、ブロックされた領域以外の領域にダミーパターンをレイアウトすることとを含んでいる。この方法の主な目的は、化学機械研磨（CMP）の拡散密度またはエッチングの負荷効果を改善することである。この方法では、ダミー拡散パターンを“ブロック”層または“遮断領域”の外部にランダムに設置している。しかし、この方法では、下記に説明されるように、単純な長方形の拡散の場合でも、シャロートレンチアイソレーション（STI）幅がそれぞれ異なる可能性がある。
図１は、アクティブおよびダミー拡散領域を有する集積回路の従来のレイアウトを示している。図１に示された例示的なレイアウトは、アクティブ領域２、４、および６（アクティブ拡散領域）と、ゲート電極ストリップ（strip）８、１０、および１２（ポリシリコン領域）と、ダミー領域１４（ダミー拡散領域）とを含む。ゲートストリップ８、１０、および１２は、例えば金属、金属シリサイド、金属窒化物、およびそれらの組み合わせといったポリシリコン以外の材料で形成され得るということを当業者ならば理解するであろう。アクティブ領域２とその上方の電極ストリップ８とは、MOSデバイス１８に属し、アクティブ領域４とその上方の電極ストリップ１０とは、MOSデバイス２０に属している。なお、領域１４のダミー層の１つは、間隔S1だけアクティブ領域２から離れて配置されている。よって、STI領域１６によって応力を加えるための経路（以後応力適用経路（stress-application paths）という）は、長さS1を有する。同様に、領域１４のダミー層の１つは、間隔S1だけアクティブ領域４から離れて配置されている。しかし、当該応力適用経路は、もう１つの応力適用経路に沿って、S1と異なる長さS2またはS3を有し得る。応力適用経路の長さが大きく違えば、領域１６におけるSTIによって加えられた応力の変動が大きくなり、MOSデバイス１８および２０の性能（例えば駆動電流）においてかなりの変動が生じることになる。STI応力効果は、トランジスタの性能パラメータ（例えば、Id-lin、Vt、Ileak、Id sat）に影響し、Id satは、集積回路のSpiceモデルから約１５〜２０％離れ得る。例えば、より大きな応力適用長さS2により、領域１６のSTIは、MOSデバイス１８のチャネル領域に加えられる応力よりもMOSデバイス２０のチャネル領域により大きな応力を加え得る。MOSデバイス１８と２０と間のデバイス駆動電流のドリフトは、約１０〜２０％に達し得る。
また、「デバイス性能ドリフトを低減するためのダミーパターン設計（Dummy Pattern Design for Reducing Device Performance Drift)」という名称を持つ２００８年９月１６日に出願された米国特許出願第１２／２１１，５０３号では、応力適用経路をブロックしてMOSデバイスに加えられる応力の変動を低減するために付与されるダミー拡散領域が述べられている（特許文献２）。記載された方法の１つでは、ダミー拡散ストライプ（stripe）を“ブロック層”に平行に隣接して付与し、特定の目標密度を満たすよう一般的なダミー拡散パターンを付与している。しかし、この方法では、単純な長方形の拡散パターンに対して一定のSTI幅を作ることができても、下記に説明されるように、長方形でない拡散パターンのSTI幅を制御することはできない。
図２は、ダミー拡散ストライプと一般のダミー拡散パターンとを有する集積回路のもう１つのレイアウトを示している。図２では、ブロック層２０２、２０４、２０６、および２０８を含む例示的なレイアウトが示されている。各ブロック層は、アクティブ領域２１０、２１２、２１４、および２１６を内部に囲み、ダミー拡散ストライプ２１８と一般的なダミー拡散パターン１４とが、各ブロック層を囲んでいる。ブロック層２０２および２０４では、アクティブ領域（２１０および２１２）とダミー拡散ストライプ２１８との間の間隔、即ち、X方向のSL1とY方向のSW1は、一定である。ブロック層２０６についてもまた、内部のアクティブ領域２１４の長方形の形状により、アクティブ領域２１４とダミー拡散ストライプ２１８との間の間隔は各XおよびY方向についてそれぞれ一定、即ち、SL２およびSW２である。しかし、ブロック層２０８では、アクティブ領域２１６とダミー拡散ストライプ２１８および／またはダミー拡散パターン１４との間でXおよびY方向の両方の間隔のかなりの変動が存在する。即ちX方向ではSL３、SL４、およびSL５であり、Y方向ではSW４、SW4、およびSW5である。これは、ブロック領域２０８の長方形の内部のアクティブ領域２１６が不規則形（長方形でない）のためである。応力適用経路（間隔）の長さが大きく違えば、領域１６のSTIによって加えられる応力の大きな変動が生じることになり、よって、ブロック層２０８の内部のMOSデバイスの性能（例えば駆動電流）における大きな変動が生じることになる。
よって、STI幅または酸化物規定部（oxide definition）の間隔を十分に制御するとともに、拡散の形状に関わらずMOSデバイスのデバイス性能の変動を大きく低減するための新しい方法が必要とされている。
MOSデバイスに加えられる応力の違いに起因するMOSデバイスの性能のドリフトを低減するダミーパターン設計を提供する。
１つ以上の実施例に基づいて、チップ上に集積回路構造を形成する方法は、集積回路構造の設計から、拡散領域を有するアクティブパターンを含むアクティブ層を抽出するステップと、アクティブ層の形状に適合する少なくとも１つの保護バンドを形成するステップとを含み、当該保護バンドは、ダミー拡散層であり、途切れることなく、アクティブ層を囲み、X軸方向では第１間隔で、かつY軸方向では第２間隔でアクティブ層から離れて配置され、当該方法はさらに、設計ルールに反する保護バンドの如何なる部分も除去するステップと、保護バンドの凸角部を除去するステップと、保護バンドの外側のチップの残りの空間にダミー拡散パターンを付与するステップとを含む。当該方法の保護バンドは、均一の幅または特定された幅を有することができる。また、当該方法のダミー拡散パターンは、サイズが異なる粒度を有することができる。ダミー拡散パターンは、拡散密度がチップ上で実質的に均一となるように加えられることができる。
一実施例では、前記方法は、保護バンドを形成する前にブロック層を付与するステップを更に含み、ブロック層内にはダミー拡散層が加えられなくてもよい。もう１つの実施例では、第１間隔は、集積回路構造のSpice モデル特性決定で用いられるX方向の同一間隔として特定され得、及び／または第２間隔は、集積回路構造のSpice モデル特性決定で用いられるY方向の同一間隔として特定され得る。さらにもう１つの実施例では、当該方法は、設計ルールによって決められた特定の長さより長い前記保護バンドを切断するステップを含んでもよい。
１つ以上の実施例に基づいて、チップ上に集積回路構造を形成する方法は、集積回路構造の設計から、拡散層を有するアクティブパターンを含むアクティブ層を抽出するステップと、アクティブ層の形状に適合する少なくとも１つの保護バンドを形成するステップとを含み、当該保護バンドは、ダミー拡散層であり、アクティブ層を囲み、X軸方向では第１間隔で、Y軸方向では第２間隔でアクティブ層から離れて配置され、保護バンドは、連続した保護バンドを有するために凸角部が必要な位置に存在せず、当該方法はさらに、保護バンドの外側のチップの残りの空間にダミー拡散パターンを付与するステップを含む。
本発明の有利な特徴は、十分に制御されたSTI幅またはデバイスの酸化物規定部（oxide definition）の間隔と、同一間隔が特定された場合にはSpice モデル特性決定の間隔と同じXおよびY方向の拡散間隔を有する実際の拡散パターンと、拡散の形状に関わらず、減少されたSTI応力効果の変動によるデバイス性能の変動の大きな低減と、プレレイアウトとポストレイアウトと間の差を減少させるとともにシリコン対シミュレーション相関性（Silicon versus simulation correlation)を最大化することとを含む。
本発明およびその利点のより完全な理解およびのために、添付の図面とあわせて以下の記載が参照される。
現在の好ましい実施例の製造および利用が以下に詳細に論じられる。しかしながら、本発明は、幅広い様々な具体的な文脈において実施され得る適用可能な発明概念を提供するということが理解されるべきである。論じられる具体的な実施例は単にこの発明を作り出すとともに利用する具体的な方法を単に例示しているのみであって、この発明の範囲を限定するものではない。
ダミーパターンを集積回路のレイアウト内に挿入する方法が提供される。この方法の中間段階が提供され、この方法の変形例も述べられる。さまざまな図および本発明の例示的な実施例を通じて、同一の参照番号は同一の素子を指している。
図３は、この開示の一局面に基づいた、アクティブ層の形状に適合した保護バンドを有する例示的なレイアウトを示している。保護バンドは、アクティブ層を囲むダミー拡散層である。図３では、アクティブ拡散領域２１０、２１２、２１４、および２１６（集積回路構造の設計から抽出された）を含むアクティブ層は、アクティブ層の形状に適合する保護バンド３０２によって囲まれる。保護バンド３０２は、途切れることなく、アクティブ領域を囲み、X軸方向では間隔SLで、Y軸方向では間隔SWで、アクティブ領域から離れるよう配置される。
保護バンド３０２は、Spiceモデルと相関した均一な幅を有するか、またはデバイスマッチング（device matching）のために特定されたさまざまな幅を有する。領域３０３は、設計ルール（design rule; DR）に反する場合に除去できる保護バンド３０２の一部の例である。図３に示されたように、アクティブ領域（２１０、２１２、２１４、および２１６）と保護バンド３０２との間の間隔は各方向で一定である。即ちX軸方向では間隔SL、Y軸方向では間隔SWである。よって、保護バンドは、アクティブ領域の形状、即ち、長方形かどうかに関係なく、アクティブ領域から特定の間隔を開けて配置される。
一実施例では、X方向の間隔SLは、集積回路構造のSpice モデル特性決定で用いられるX方向の間隔と同じであると特定され得る。同様に、Y方向の間隔SWは、集積回路構造のSpice モデル特性決定で用いられるY方向の間隔と同じであると特定され得る。この実施例の利点は、実際の拡散パターンが、集積回路構造のSpice モデル特性決定の間隔と同じXおよびY方向の拡散間隔を有することになることである。よって、集積回路のシミュレーションと製造とのより正確なマッチングを促すと同時に、ポストレイアウトとプレレイアウトシミュレーション結果との差を大幅に低減する。
図４から図６は、ダミー拡散パターンを付与する方法の一局面に基づいた中間段階の上面図である。保護バンドがアクティブ層の形状に適合し、ブロック層がダミー拡散層をアクティブ層から特定の距離で遮断するように用いられる。
図４は、ブロック層４０２、４０４、４０６、および４０８（点線）がダミー拡散層をアクティブ層から特定の間隔で遮断するように用いられるのを除いて、図３と同じレイアウトを示している。一実施例に従うと、ブロック層（４０２、４０４、４０６、および４０８）は、図４のように用いられ得る。または、他の実施例に従うと、保護バンド３０２が図３のようにブロック層を用いることなく設置され得る。ブロック層（４０２、４０４、４０６、および４０８）は、保護バンド３０２を形成する前に付与され、ブロック層内にダミー拡散パターンは付与されない。
図５は、保護バンドの凸角部を除去するステップと、図４のレイアウトから特定の長さより長い保護バンドを切断するステップとを示している。保護バンドの凸領域３０４は、もともと図４に示した保護バンド３０２の凸角部を示している。保護バンドの凸領域３０４は、除去され、間隔に影響する可能性がある拡散領域の円形化を回避するとともに、設計ルールに反する可能性がある長過ぎる拡散領域の長さを回避する。上述の切断は、間隔に影響しない。保護バンドの長さは、設計ルールによって決められた特定の長さより長い長さであるため、保護バンドのカットアウト領域３０６は、もともと図４に示された保護バンド３０２のカットアウト部分を示している。設計ルールは、拡散の位置に関わらず、拡散の長さを制限するが、間隔を変えることになる位置で拡散がカットされてはならない。
本実施例の別の局面に基づくと、アクティブ層２１０、２１２、２１４、および２１６の形状に適合した保護バンド３０２が配置され得る。保護バンドは、アクティブ層を囲み、X軸方向では第１間隔SLで、Y軸方向では第２間隔SWで、アクティブ領域から離れて配置されている。連続した保護バンドを有するために凸領域３０４が必要とされる位置に、保護バンドは存在しない。これにより、凸領域３０４がそもそも設置されていないため、図５に示された凸領域３０４を除去するステップがなくなる。同様に、保護バンド３０２は、保護バンド３０２の長さが特定の長さ以下になるように設置され得、そのため領域３０６がそもそも設置されていないので、図５に示された領域３０６で保護バンドを切断する必要がなくなる。
図６は、図５に示されたレイアウトからダミー拡散パターンを付与するステップを示している。一般的なダミー拡散パターン１４は、保護バンドの外側のチップの残りの空間に付与される。ダミー拡散パターン１４は、一実施例に基づくと、図６に示されるように異なる粒度を有し、他の実施例では同じ粒度を有し得る。
これらの実施例の有利な特徴は、十分に制御されたSTI幅またはデバイスの酸化物規定部（oxide definition）の間隔と、同一間隔が特定された場合、Spice モデル特性決定の間隔と同じXおよびY方向の拡散間隔を有する実際の拡散パターンと、拡散の形状に関わらずSTI応力効果の変動によるデバイス性能の変動の大きな低減とを含む。
実施例およびその利点を詳細に記載してきたが、特許請求の範囲によって規定されるこの発明の精神および範囲から逸脱することがなければ、様々な変更、置換、および修正がなされ得るということは理解されるべきである。さらに、本出願の範囲は、本明細書中に記載される主題、手段、方法、およびステップのプロセス、機械、製造、および構成の特定の実施例に限定されるようには意図されていない。当業者ならば本発明の開示から、ここで記載される対応する実施例と実質的に同じ機能を実行するとともに実質的に同じ結果を達成する既存または後に開発されることになる主題、手段、方法、またはステップのプロセス、機械、製造、構成が、本発明に従って利用され得るということを容易に理解するであろう。したがって、特許請求の範囲は、それらの範囲において、このような主題、手段、方法、またはステップのプロセス、機械、製造、構成を含むよう意図される。さらに、各請求項は別個の実施例を構成し、様々な請求項および実施例の組み合わせはこの発明の範囲内である。
２、４、６ アクティブ領域
８、１０、１２ ゲート電極ストリップ
１４ ダミー領域
１６ STI領域
１８、２０ MOSデバイス
２０２、２０４、２０６、２０８、４０２、４０４、４０６、４０８ ブロック層
２１０、２１２、２１４、２１６ アクティブ領域
２１８ ダミー拡散ストライプ
３０２ 保護バンド
３０３ 領域
３０４ 保護バンドの凸領域
３０６ 保護バンドのカットアウト領域
SL1、SW1、SL２、SW２、SL３、SW３、SL４、SW４、SL５、SW５、S1、S2、S3、SL、SW 間隔
８、１０、１２ ゲート電極ストリップ
１４ ダミー領域
１６ STI領域
１８、２０ MOSデバイス
２０２、２０４、２０６、２０８、４０２、４０４、４０６、４０８ ブロック層
２１０、２１２、２１４、２１６ アクティブ領域
２１８ ダミー拡散ストライプ
３０２ 保護バンド
３０３ 領域
３０４ 保護バンドの凸領域
３０６ 保護バンドのカットアウト領域
SL1、SW1、SL２、SW２、SL３、SW３、SL４、SW４、SL５、SW５、S1、S2、S3、SL、SW 間隔
Claims (11)
- チップ上に集積回路構造を形成する方法であって、前記方法は、
前記集積回路構造の設計から、拡散領域を有するアクティブパターンを含むアクティブ層を抽出するステップと、
前記アクティブ層の形状に適合する少なくとも１つの保護バンドを形成するステップとを含み、前記保護バンドは、ダミー拡散層であり、途切れることなく前記アクティブ層を囲み、X軸方向では第１一定間隔で、かつY軸方向では第２一定間隔で、前記アクティブ層から離れて配置され、前記方法はさらに、
設計ルールに反する、前記保護バンドの如何なる部分も除去するステップと、
前記保護バンドの凸角部を除去するステップと、
前記保護バンドの外側の前記チップの残りの空間にダミー拡散パターンを付与するステップとを含む、方法。 - 前記保護バンドを形成する前にブロック層を付与するステップを更に含み、前記ブロック層内にはダミー拡散層が付与されない、請求項１に記載の方法。
- 前記第１一定間隔は、前記集積回路構造のSpice モデル特性決定で用いられるX方向の第３一定間隔と同じであり、前記第２一定間隔は、前記集積回路構造のSpice モデル特性決定で用いられるY方向の第４一定間隔と同じである、請求項１に記載の方法。
- 設計ルールによって決められた特定の長さより長い前記保護バンドを切断するステップを更に含む、請求項１に記載の方法。
- 前記ダミー拡散パターンは異なる粒度を有する、請求項１に記載の方法。
- 前記ダミー拡散パターンは、拡散密度が前記チップ上で実質的に均一となるように付与される、請求項１に記載の方法。
- チップ上に集積回路構造を形成する方法であって、前記方法は、
前記集積回路構造の設計から、拡散領域を有するアクティブパターンを含むアクティブ層を抽出するステップと、
前記アクティブ層の形状に適合する少なくとも１つの保護バンドを形成するステップとを含み、前記保護バンドはダミー拡散層であり、前記アクティブ層を囲み、X軸方向では第１一定間隔で、かつY軸方向では第２一定間隔で前記アクティブ層から離れて配置され、前記保護バンドは、連続した保護バンドを有するために凸角部が必要とされる位置には設置されず、前記方法はさらに、
前記保護バンドの外側の前記チップの残りの空間にダミー拡散パターンを付与するステップを含む、方法。 - 設計ルールに反する前記保護バンドの如何なる部分も除去するステップを更に含む、請求項７に記載の方法。
- 前記保護バンドを形成する前にブロック層を付与するステップを更に含み、前記ブロック層内にはダミー拡散パターンが付与されない、請求項７に記載の方法。
- 前記第１一定間隔は、前記集積回路構造のSpice モデル特性決定で用いられるX方向の第３一定間隔と同じであり、前記第２一定間隔は、前記集積回路構造のSpice モデル特性決定で用いられるY方向の第４一定間隔と同じである、請求項７に記載の方法。
- 前記保護バンドが設計ルールによって決められた特定の長さより長い場合、前記保護バンドは分割される、請求項７に記載の方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15634409P | 2009-02-27 | 2009-02-27 | |
| US61/156,344 | 2009-02-27 | ||
| US12/684,819 US8321828B2 (en) | 2009-02-27 | 2010-01-08 | Dummy fill to reduce shallow trench isolation (STI) stress variation on transistor performance |
| US12/684,819 | 2010-01-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010206198A true JP2010206198A (ja) | 2010-09-16 |
| JP5252743B2 JP5252743B2 (ja) | 2013-07-31 |
Family
ID=42667829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010042808A Active JP5252743B2 (ja) | 2009-02-27 | 2010-02-26 | トランジスタ性能に対するシャロートレンチアイソレーション（ｓｔｉ）の応力変動を低減するダミーフィル |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US8321828B2 (ja) |
| JP (1) | JP5252743B2 (ja) |
| CN (1) | CN101819947B (ja) |
| TW (1) | TWI419296B (ja) |
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- 2010-02-26 JP JP2010042808A patent/JP5252743B2/ja active Active
- 2010-02-26 TW TW099105603A patent/TWI419296B/zh active
- 2010-02-26 CN CN2010101255279A patent/CN101819947B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| TWI419296B (zh) | 2013-12-11 |
| US20100223585A1 (en) | 2010-09-02 |
| CN101819947A (zh) | 2010-09-01 |
| US8595673B2 (en) | 2013-11-26 |
| CN101819947B (zh) | 2012-05-09 |
| US8321828B2 (en) | 2012-11-27 |
| US20130043553A1 (en) | 2013-02-21 |
| TW201032312A (en) | 2010-09-01 |
| JP5252743B2 (ja) | 2013-07-31 |
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| JP2008294355A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121109 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121127 |
|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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