CN101819947B - 形成集成电路结构的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 30
- 238000009792 diffusion process Methods 0.000 claims abstract description 84
- 230000015572 biosynthetic process Effects 0.000 claims description 13
- 235000019580 granularity Nutrition 0.000 abstract description 5
- 235000013599 spices Nutrition 0.000 abstract description 3
- 238000012512 characterization method Methods 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000008676 import Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000003701 mechanical milling Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- Ceramic Engineering (AREA)
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Abstract
本发明提供一种形成位于芯片上的集成电路结构的方法。包括从集成电路结构的设计取出有源层；形成围绕有源层且与有源层形状一致的保护带，且保护带与有源层相隔沿X轴方向的第一固定间距以及沿Y轴方向的第二固定间距；移除保护带的凸角；于保护带外侧的芯片的剩余空间中增加虚设扩散图案。特别指定第一和第二固定间距与集成电路结构的电性参数模型特性描述的间距相同。上述方法的虚设扩散图案具有不同的粒度。上述方法增加虚设扩散图案以使遍及芯片的扩散区密度为均一。
Description
技术领域
本发明涉及一种集成电路，尤其涉及一种金属-氧化物-半导体(MOS)元件，还尤其涉及一种形成位于芯片上的集成电路结构的方法，其用于降低因为施加于MOS元件上的不同应力而导致MOS元件性能的漂移。
背景技术
众所周知，金属-氧化物-半导体(MOS)元件的驱动电流会被施加于MOS元件的沟道区上的不同应力影响。沟道区中的应力可依应力方向而增加或降低载流子迁移率。例如对于方向(100)的硅基板上的方向<110>的沟道区而言，一般在n型MOS元件(NMOS)的沟道区中想要导入拉伸应力，而在p型MOS元件(PMOS)的沟道区中想要导入压缩应力。
虽然通常在沟道区中想要导入有益的应力，但是也要了解的是驱动电流增加的大小与应力的大小有关。另外，不正确的应力方向，例如在横切方向的压缩应力，会降低迁移率而会使电流减到最小。在同一半导体芯片上，可对MOS元件施加不同大小的应力。因此，对不同MOS元件的驱动电流增加或降低程度可能会不同，而导致不均一的驱动电流，因此驱动电流的漂移(drift)会不均一。
对于半导体芯片中的每一个MOS元件，其对其他MOS元件的各别间距会影响MOS元件本身的性能。上述间距会用浅沟槽隔绝物(STI)区(或场区(field region))填充。因为绝缘材料的内应力(inherent stress)，所以浅沟槽隔绝物(STI)区会对邻近的MOS元件施加应力，且上述间距会影响应力的大小。间距的变异会导致浅沟槽隔绝物(STI)区产生应力的变异。因此，在电路模拟中难以预测和补偿驱动电流的漂移。
需要预测MOS元件的性能，以使在电路设计时期，模拟结果可以精确反映元件的行为。另外，较佳于半导体芯片中，同导电类型电路的至少一些MOS元件具有均一的性能。在驱动电流的漂移不均一的情形下，需要于电路设计的模拟期间补偿驱动电流的漂移量。MOS元件会被不同因素影响的原因会使驱动电流的漂移复杂化，其中那些因素会因不同的布局(layout)而有不同的表现。
然而，公知的集成电路设计，常常忽略上述问题。举例来说，美国专利US 5,278,105提供一种增加虚设区的方法。上述方法包括取出有源层的布局(layout)，形成包括有源层的图案的遮蔽区，且在除了上述遮蔽区之外的区域中布局虚设图案。上述方法主要目的是为了改善化学机械研磨工艺(CMP)或蚀刻工艺的负载效应的扩散区密度。上述方法是在“遮蔽”层或“禁区”的外部随机设置虚设扩散区图案。然而，即使扩散区为简单的长方形，上述方法的浅沟槽隔绝物(STI)区仍会具有不同宽度，其原因解释如后。
图1显示一公知集成电路的布局，其具有有源扩散区和虚设扩散区。在图1中显示的布局包括有源区2、4和6(有源扩散区)、栅极条状物8、10和12(多晶硅区)和虚设扩散图案14(虚设扩散区)。本领域普通技术人员体会栅极条状物8、10和12可由除了多晶硅之外的材料形成，例如金属、金属硅化物、金属氮化物或上述组合。有源区2和其上的栅极条状物8组成MOS元件18，而有源区4和其上的栅极条状物10组成MOS元件20。注意的是，虚设扩散图案14中的虚设层与有源区2以一间距S1相隔。另外，借由浅沟槽隔绝物16施加应力的路径(之后视为应力施加路径)也具有一长度S1。类似地，虚设扩散图案14中的其中一个虚设层与有源区4以一间距S1相隔。然而，沿着另一个应力施加路径，上述应力施加路径具有长度S2或S3，两者均不同于长度S1。上述应力施加路径长度的明显差异会导致浅沟槽隔绝物16的施加应力产生极大的变异，因此MOS元件18和20的性能(例如驱动电流)会产生明显的变异。浅沟槽隔绝物(STI)应力效应会影响晶体管性能参数(例如线性区漏极电流(Id-lin)、起始电压(Vt)、漏电流(Ileak)、饱和区漏极电流(Idsat)等)，且饱和区漏极电流(Idsat)与集成电路的电性参数模型(Spice model)会有15～20％的偏离。举例来说，因为较大的应力施加路径S2，区域16中浅沟槽隔绝物(STI)对MOS元件20的沟道区施加的应力大于对MOS元件18的沟道区施加的应力。MOS元件18和20之间的元件驱动电流漂移量可达约百分之10至20。
2008年9月16日申请的US 12/211,503申请号美国专利“降低元件性能漂移的虚设图案设计”描述为了遮蔽应力施加路径而增加虚设扩散区图案以降低施加于MOS元件的应力变异。上述方法之一为增加虚设扩散区条状物，其平行邻接的“遮蔽层”，且增加一般虚设图案以符合一特定的密度目标值。然而，虽然此方法对简单长方形扩散区图案而言，可得到固定的浅沟槽隔绝物宽度，但对非长方形扩散区图案而言，无法控制浅沟槽隔绝物的宽度，其原因解释如后。
图2显示另一公知集成电路的布局，其具有虚设扩散条状物和常见虚设扩散图案。在图2中显示的布局包括遮蔽层202、204、206和208，其中每一个遮蔽层将有源区210、212、214和216围绕在里面，且接着虚设扩散条状物218和一般虚设扩散图案14围绕每一个遮蔽层。对于遮蔽层202和204，有源区(200和212)和虚设扩散条状物218之间的间距为定值，意即沿X轴方向的间距SL1以及沿Y轴方向的间距SW1。同样地，对于遮蔽层206而言，因为内部的有源区214为长方形，所以对有源区214和虚设扩散条状物218之间每一个沿X轴方向和沿Y轴方向的间距为定值，意即分别为间距SL2以及间距SW2。然而，对于遮蔽层208而言，在有源区216和虚设扩散条状物218及/或一般虚设图案14之间的沿X轴方向和沿Y轴方向两者的间距会有大量的变异，意即在沿X轴方向会有间距SL3、SL4和SL5，在沿Y轴方向会有间距SW3、SW4和SW5。这是因为在长方形遮蔽层208内部的有源区216为不规则形(非长方形)。上述应力施加路径长度(间距)的明显差异会导致区域16中浅沟槽隔绝物(STI)的施加应力产生极大的变异，因此遮蔽层208内部的MOS元件的性能(例如驱动电流)会产生明显的变异。
发明内容
因此，在此技术领域中，有需要一种方法，以使浅沟槽隔绝物(STI)的宽度或元件的定义氧化层(oxide definition，OD)的间距可得到良好地控制。并且，不管扩散层的形状为何，上述方法可明显降低元件性能变异。
有鉴于此，本发明的一实施例提供一种位于一芯片上集成电路的制造方法。本发明一实施例的集成电路结构的制造方法，包括从上述集成电路结构的一设计取出一有源层，其中上述有源层包括具有一扩散区的一有源图案；形成与上述有源层形状一致的至少一保护带，其中上述保护带为一虚设扩散层，上述保护带围绕上述有源层且不具有裂缝，且上述保护带与上述有源层相隔沿一X轴方向的一第一固定间距以及沿一Y轴方向的一第二固定间距；移除违反设计规则的上述保护带的任何部分；移除上述保护带的凸角；于上述保护带外侧的上述芯片的一剩余空间中增加虚设扩散图案。上述集成电路结构的制造方法的上述保护带可具有一均一的宽度或特定的宽度。上述集成电路结构的制造方法的上述虚设扩散图案可具有不同的粒度。上述集成电路结构的制造方法可增加上述虚设扩散图案以使遍及上述芯片的扩散区密度大体上为均一。
在本发明一实施例中，上述集成电路结构的制造方法可包括于形成上述保护带之前增加一遮蔽层，其中于上述遮蔽层里不增加上述虚设扩散图案。在本发明另一实施例中，可特别指定上述第一固定间距与用于上述集成电路结构的一电性参数模型特性描述的沿上述X轴方向的一间距相同及/或可特别指定上述第二固定间距与用于上述集成电路结构的一电性参数模型特性描述的沿上述Y轴方向的一间距相同。在本发明又另一实施例中，上述集成电路结构的制造方法可包括切断长于一特定长度的上述保护带，其中上述长度由设计规则决定。
在本发明一个或多个实施例中，一种形成位于一芯片上的一集成电路结构的方法，包括从上述集成电路结构的一设计取出一有源层，其中上述有源层包括具有一扩散层的一有源图案；形成与上述有源层形状一致的至少一保护带，其中上述保护带为一虚设扩散层，上述保护带围绕上述有源层且不具有裂缝，且上述保护带与上述有源层相隔沿一X轴方向的一第一固定间距以及沿一Y轴方向的一第二固定间距，且为了具有一连续的保护带，在凸角处不需设置保护带；于上述保护带外侧的上述芯片的一剩余空间中增加虚设扩散图案。
本发明实施例的优点包括：浅沟槽隔绝物(STI)的宽度或元件的定义氧化层(oxide definition，OD)的间距可得到良好地控制。如果实际的扩散图案在X轴和Y轴方向的扩散区间距和电性参数模型特性描述的间距在特别指定的情形下，实际的扩散图案会与电性参数模型特性描述的间距在X轴和Y轴方向具有相同的扩散区间距。并且，不管扩散层的形状为何，本发明实施例不但可明显降低因为浅沟槽隔绝区应力变异造成的元件性能变异，而且可以明显降低布局后(post-layout)和布局前(pre-layout)模拟结果的差距，以及最大化真实硅层相对于模拟结果的相关性。
附图说明
图1显示一公知集成电路的布局，其具有有源扩散区和虚设扩散区。
图2显示另一公知集成电路的布局，其具有虚设扩散条状物和常见虚设扩散图案。
图3为本发明实施例的布局，其具有与有源层形状一致的保护带。
图4至图6为本发明实施例的增加虚设扩散图案的方法的中间步骤的俯视图，其中保护带与有源层形状一致，且遮蔽层用于使虚设扩散图案对有源层保持在特定间距的外侧。
其中，附图标记说明如下：
2、4、6～有源区；
8、10、12～栅极条状物；
14～虚设扩散图案；
16～浅沟槽隔绝物；
18、20～MOS元件；
202、204、206、208、402、404、406、408～遮蔽层；
210、212、214、216～有源扩散区；
218～虚设扩散条状物；
303～区域；
302～保护带；
304～保护带凸角区；
306～保护带切断区；
SL1、SW1、SL2、SW2、SL3、SW3、SL4、SW4、SL5、SW5、S1、S2、S3、SL、SW～间距。
具体实施方式
以下以各实施例详细说明并伴随着附图说明的范例，作为本发明的参考依据。且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。另外，附图中各元件的部分将以分别描述说明，值得注意的是，图中未示出或描述的元件，为本领域普通技术人员所知的形式，另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。
本发明实施例提供一种于集成电路布局(layout)中插入虚设图案的方法。说明书描述提供本发明实施例和其他实施例的方法的中间步骤。在附图或说明书描述中，相似或相同的部分均使用相同的附图标记。
图3为本发明实施例的布局，其具有与有源层形状一致的保护带(guardband)。上述保护带为围绕有源层(active layer)的虚设扩散层(dummy diffusionlayer)。在图3中，有源层包括有源扩散区(active diffusion region)210、212、214和216(从集成电路结构的设计取出)，其被与有源层形状一致的保护带302围绕。围绕有源扩散区的上述保护带302不具有裂缝，且保护带302与有源扩散区相隔沿X轴方向的一间距SL以及沿Y轴方向的一间距SW。
保护带302可具有与一电性参数模型(Spice model)相关的均一宽度。或者，为了元件匹配(device matching)，保护带302可具有不同的宽度。举例来说，区域303为保护带302的一部分，如果区域303违反设计规则(design rule，DR)时，可以移除区域303。如图3所示，有源扩散区(210、212、214和216)和保护带(302)之间的间距在各方向为固定值，意即沿X轴方向的间距SL以及沿Y轴方向的间距SW。因此，不管有源区的形状为何，意即不管有源区是否为长方形，保护带设置于与有源区相隔特定间距之处。
在本发明一实施例中，沿X轴方向的间距SL可明确指定与用于集成电路结构的电性参数模型特性描述的沿X轴方向的间距相同。类似地，沿Y轴方向的间距SW可明确指定与用于集成电路结构的电性参数模型特性描述的沿Y轴方向的间距相同。本发明实施例的优点为：实际的扩散图案会与电性参数模型特性描述的间距具有相同的沿X轴和Y轴方向的间距，因而协助使集成电路的模拟(simulation)和制造的匹配更精准，而且可以明显降低布局后(post-layout)和布局前(pre-layout)模拟结果的差距。
图4至图6为本发明实施例的增加虚设扩散图案的方法的中间步骤的俯视图，其中保护带与有源层形状一致，且遮蔽层用于使虚设扩散层对有源层保持在特定间距的外侧。
除了用于使虚设扩散层对有源层保持在特定间距的外侧的遮蔽层402、404、406和408(虚线)的外侧，图4显示与图3相同的布局。如图4所示的本发明一实施例可使用遮蔽层(402、404、406和408)，或者，如图3所示的本发明另一实施例可设置保护带302而不使用遮蔽层。于形成保护带302之前增加遮蔽层(402、404、406和408)，且遮蔽层内不增加虚设扩散图案。
图5显示从图4的布局中移除保护带凸角的步骤和切断长于一特定长度的保护带的步骤。保护带凸角区304显示如原图4所示的保护带302的凸角。移除保护带凸角区304以避免扩散区圆角化而影响间距，且可避免扩散区长度过长而违反设计规则。上述切断步骤不会影响间距。因为保护带的长度大于设计规则决定的特定长度，所以保护带切断区306显示如原图4所示保护带302的切断部分。不管扩散区的位置为何，设计规则限制扩散区的长度，但是位于导致间距改变的某些位置的扩散区不必被切断。
在本发明另一实施例中，可设置符合有源层210、212、214和216形状的保护带302，其中保护带围绕有源层，且保护带与有源层相隔沿X轴方向的一第一间距SL以及沿Y轴方向的一第二间距SW，且为了要具有一连续的保护带，在保护带凸角区304的位置不需设置保护带。因为原先没有设置保护带凸角304，所以会限制如图5所示的移除保护带凸角304的步骤。同样地，可设置保护带302以使保护带302的长度大于或小于一特定长度，因为保护带切断区306原先没有设置保护带，所以在如图5所示的保护带切断区306不需切断保护带。
图6显示从图5的布局中增加虚设扩散图案的步骤。是于保护带外侧的芯片剩余空间中增加一般虚设扩散图案14。如图6所示的本发明一实施例的一般虚设扩散图案14具有不同的粒度(granularities)。在本发明另一实施例中，一般虚设扩散图案14可具有相同的粒度。另外，可增加一般虚设扩散图案14以使遍及芯片的扩散区密度大体上为均一。
本发明实施例的优点包括：浅沟槽隔绝物(STI)的宽度或元件的定义氧化层(oxide definition，OD)的间距可得到良好地控制。如果在特别指定相同间距的情形下，实际扩散图案沿X轴和Y轴方向的扩散区间距会与电性参数模型特性描述的间距相同。并且，不管扩散层的形状为何，本发明实施例可明显降低因为浅沟槽隔绝区应力变异造成的元件性能变异。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。
Claims (11)
1.一种形成位于一芯片上的一集成电路结构的方法，包括下列步骤：
从该集成电路结构的一设计取出一有源层，其中该有源层包括具有一扩散区的一有源图案；
形成与该有源层形状一致的至少一保护带，其中该保护带为一虚设扩散层，该保护带围绕该有源层且不具有裂缝，且该保护带与该有源层相隔沿一X轴方向的一第一固定间距以及沿一Y轴方向的一第二固定间距；
移除违反设计规则的该保护带的任何部分；
移除该保护带的凸角；以及
于该保护带外侧的该芯片的一剩余空间中增加虚设扩散图案。
2.如权利要求1所述的形成集成电路结构的方法，还包括：
于形成该保护带之前增加一遮蔽层，其中于该遮蔽层里不增加该虚设扩散图案。
3.如权利要求1所述的形成集成电路结构的方法，其中该第一固定间距与用于该集成电路结构的一电性参数模型特性描述的沿该X轴方向的一第三固定间距相同，其中该第二固定间距与用于该集成电路结构的一电性参数模型特性描述的沿该Y轴方向的一第四固定间距相同。
4.如权利要求1所述的形成集成电路结构的方法，还包括切断长于一特定长度的该保护带，其中该长度由设计规则决定。
5.如权利要求1所述的形成集成电路结构的方法，其中该虚设扩散图案具有不同的粒度。
6.如权利要求1所述的形成集成电路结构的方法，其中增加该虚设扩散图案以使遍及该芯片的一扩散区的密度均一。
7.一种形成位于一芯片上的一集成电路结构的方法，包括下列步骤：
从该集成电路结构的一设计取出一有源层，其中该有源层包括具有一扩散区的一有源图案；
形成与该有源层形状一致的至少一保护带，其中该保护带为一虚设扩散层，该保护带围绕该有源层，且该保护带与该有源层相隔沿一X轴方向的一第一固定间距以及沿一Y轴方向的一第二固定间距，且为了具有一连续的保护带，在凸角处不需设置保护带；以及
于该保护带外侧的该芯片的一剩余空间中增加虚设扩散图案。
8.如权利要求7所述的形成集成电路结构的方法，还包括移除违反设计规则的该保护带的任何部分。
9.如权利要求7所述的形成集成电路结构的方法，还包括：
于形成该保护带之前增加一遮蔽层，其中于该遮蔽层里不增加该虚设扩散图案。
10.如权利要求7所述的形成集成电路结构的方法，其中该第一固定间距与用于该集成电路结构的一电性参数模型特性描述的沿该X轴方向的一第三固定间距相同，其中该第二固定间距与用于该集成电路结构的一电性参数模型特性描述的沿该Y轴方向的一第四固定间距相同。
11.如权利要求7所述的形成集成电路结构的方法，其中如果该保护带长于一特定长度，则切开该保护带，其中该长度由设计规则决定。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15634409P | 2009-02-27 | 2009-02-27 | |
| US61/156,344 | 2009-02-27 | ||
| US12/684,819 US8321828B2 (en) | 2009-02-27 | 2010-01-08 | Dummy fill to reduce shallow trench isolation (STI) stress variation on transistor performance |
| US12/684,819 | 2010-01-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101819947A CN101819947A (zh) | 2010-09-01 |
| CN101819947B true CN101819947B (zh) | 2012-05-09 |
Family
ID=42667829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2010101255279A Active CN101819947B (zh) | 2009-02-27 | 2010-02-26 | 形成集成电路结构的方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US8321828B2 (zh) |
| JP (1) | JP5252743B2 (zh) |
| CN (1) | CN101819947B (zh) |
| TW (1) | TWI419296B (zh) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8321828B2 (en) | 2009-02-27 | 2012-11-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy fill to reduce shallow trench isolation (STI) stress variation on transistor performance |
| US8336011B2 (en) * | 2011-02-07 | 2012-12-18 | GlobalFoundries, Inc. | Methods for fabricating an electrically correct integrated circuit |
| CN102412183B (zh) * | 2011-04-29 | 2014-07-09 | 上海华力微电子有限公司 | 提高半导体器件中空穴迁移率的方法 |
| CN102412157B (zh) * | 2011-04-29 | 2014-04-30 | 上海华力微电子有限公司 | 用于提高半导体器件性能的附加空置有源区填充方法 |
| CN102437122B (zh) * | 2011-11-24 | 2013-07-31 | 上海华力微电子有限公司 | 提高空穴迁移率的方法以及半导体器件制造方法 |
| US10026656B2 (en) | 2011-12-06 | 2018-07-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate features of semiconductor die |
| US9006860B2 (en) | 2011-12-06 | 2015-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate features of semiconductor die |
| US8775993B2 (en) * | 2012-08-31 | 2014-07-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit design flow with layout-dependent effects |
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| CN103151385A (zh) * | 2013-03-26 | 2013-06-12 | 中国科学院微电子研究所 | Nmos和pmos器件结构及设计方法 |
| KR20140122891A (ko) * | 2013-04-11 | 2014-10-21 | 삼성전자주식회사 | 가드 밴드 및 가드 링을 포함하는 반도체 메모리 장치 |
| US8759885B1 (en) * | 2013-04-30 | 2014-06-24 | Freescale Semiconductor, Inc. | Standard cell for semiconductor device |
| CN104347703B (zh) * | 2013-07-23 | 2016-12-28 | 北大方正集团有限公司 | 金属‑氧化物‑半导体mos器件和其制造方法 |
| CN104750893B (zh) * | 2013-12-30 | 2018-03-20 | 中芯国际集成电路制造(上海)有限公司 | 一种虚拟图案填充程式的质量合格保证方法以及版图结构 |
| KR102294323B1 (ko) * | 2014-07-09 | 2021-08-26 | 삼성전자주식회사 | 스트레스 검출 방법, 컴팩트 모델 트레이닝 방법, 스트레스 완화 방법 및 컴퓨팅 시스템 |
| KR102219096B1 (ko) | 2014-08-06 | 2021-02-24 | 삼성전자주식회사 | 성능 개선을 위한 패턴 구조가 적용된 반도체 장치 |
| US10282503B2 (en) | 2016-06-25 | 2019-05-07 | Qualcomm Incorporated | Mitigating length-of-diffusion effect for logic cells and placement thereof |
| US10395936B2 (en) | 2017-04-24 | 2019-08-27 | International Business Machines Corporation | Wafer element with an adjusted print resolution assist feature |
| US11545495B2 (en) * | 2017-06-29 | 2023-01-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Preventing gate-to-contact bridging by reducing contact dimensions in FinFET SRAM |
| KR102282136B1 (ko) | 2017-07-07 | 2021-07-27 | 삼성전자주식회사 | 반도체 장치 |
| KR102442933B1 (ko) * | 2017-08-21 | 2022-09-15 | 삼성전자주식회사 | 3차원 반도체 장치 |
| US10503863B2 (en) * | 2017-08-30 | 2019-12-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit and method of manufacturing same |
| CN114464613A (zh) * | 2020-11-09 | 2022-05-10 | 长鑫存储技术有限公司 | 集成电路的布图方法及布图装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278105A (en) * | 1992-08-19 | 1994-01-11 | Intel Corporation | Semiconductor device with dummy features in active layers |
| US6281049B1 (en) * | 1998-01-14 | 2001-08-28 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device mask and method for forming the same |
| JP2000124305A (ja) * | 1998-10-15 | 2000-04-28 | Mitsubishi Electric Corp | 半導体装置 |
| US7010770B2 (en) * | 2003-04-04 | 2006-03-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of wide wire identification |
| CN100385667C (zh) * | 2004-01-06 | 2008-04-30 | 台湾积体电路制造股份有限公司 | 集成电路及其制造方法 |
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| US7484198B2 (en) * | 2006-02-27 | 2009-01-27 | Synopsys, Inc. | Managing integrated circuit stress using dummy diffusion regions |
| JP2007250705A (ja) * | 2006-03-15 | 2007-09-27 | Nec Electronics Corp | 半導体集積回路装置及びダミーパターンの配置方法 |
| JP5096719B2 (ja) * | 2006-09-27 | 2012-12-12 | パナソニック株式会社 | 回路シミュレーション方法及び回路シミュレーション装置 |
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| US7958465B2 (en) * | 2008-05-08 | 2011-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy pattern design for reducing device performance drift |
| US8321828B2 (en) * | 2009-02-27 | 2012-11-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy fill to reduce shallow trench isolation (STI) stress variation on transistor performance |
-
2010
- 2010-01-08 US US12/684,819 patent/US8321828B2/en active Active
- 2010-02-26 CN CN2010101255279A patent/CN101819947B/zh active Active
- 2010-02-26 TW TW099105603A patent/TWI419296B/zh active
- 2010-02-26 JP JP2010042808A patent/JP5252743B2/ja active Active
-
2012
- 2012-10-23 US US13/658,098 patent/US8595673B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2010206198A (ja) | 2010-09-16 |
| CN101819947A (zh) | 2010-09-01 |
| TWI419296B (zh) | 2013-12-11 |
| US20100223585A1 (en) | 2010-09-02 |
| US8321828B2 (en) | 2012-11-27 |
| US8595673B2 (en) | 2013-11-26 |
| US20130043553A1 (en) | 2013-02-21 |
| TW201032312A (en) | 2010-09-01 |
| JP5252743B2 (ja) | 2013-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |