KR101159115B1 - 고전압 트랜지스터 및 그 제조방법 - Google Patents

고전압 트랜지스터 및 그 제조방법 Download PDF

Info

Publication number
KR101159115B1
KR101159115B1 KR1020050132922A KR20050132922A KR101159115B1 KR 101159115 B1 KR101159115 B1 KR 101159115B1 KR 1020050132922 A KR1020050132922 A KR 1020050132922A KR 20050132922 A KR20050132922 A KR 20050132922A KR 101159115 B1 KR101159115 B1 KR 101159115B1
Authority
KR
South Korea
Prior art keywords
region
field
device isolation
oxide film
film
Prior art date
Application number
KR1020050132922A
Other languages
English (en)
Other versions
KR20070070412A (ko
Inventor
이광식
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020050132922A priority Critical patent/KR101159115B1/ko
Publication of KR20070070412A publication Critical patent/KR20070070412A/ko
Application granted granted Critical
Publication of KR101159115B1 publication Critical patent/KR101159115B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors

Landscapes

  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 드리프트 영역과 필드 스탑 영역 간의 스페이스 마진 부족으로 인해 드리프트 영역과 필드 스탑 영역 간에 누설전류 경로가 형성되는 것을 방지할 수 있는 고전압 트랜지스터 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 이웃하는 소자 사이를 분리시키기 위해 기판 상에 형성된 필드 산화막과, 상기 필드 산화막 사이의 상기 기판 상에 형성된 게이트 전극과, 상기 게이트 전극의 양측으로 노출된 상기 기판 내에 형성된 소스 및 드레인 영역과, 상기 소스 및 드레인 영역을 둘러싸도록 상기 기판 내에 형성된 드리프트 영역과, 상기 필드 산화막 하부의 필드영역 내에 형성된 필드 스탑 영역과, 상기 필드영역 내에서 상기 필드 스탑 영역과 상기 드리프트 영역 사이에 형성된 소자 분리막을 포함하는 고전압 트랜지스터를 제공한다.
고전압 트랜지스터, 드리프트 영역, 소자 분리막, 트렌치, 누설전류

Description

고전압 트랜지스터 및 그 제조방법{HIGH VOLTAGE TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME}
도 1은 일반적인 고전압 트랜지스터의 구조를 설명하기 위하여 도시한 단면도.
도 2는 본 발명의 실시예에 따른 고전압 트랜지스터의 구조를 설명하기 위하여 도시한 단면도.
도 3a 내지 도 3d는 도 2에 도시된 고전압 트랜지스터의 제조방법을 설명하기 위하여 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 기판
11, 111 : p-웰
12, 112 : 드리프트 영역
13, 115 : 필드 산화막
14, 116 : 게이트 산화막
15, 117 : 폴리 실리콘막
16, 118 : 게이트 전극
17, 119 : 스페이서
18a, 18b, 120a, 120b : 소스 및 드레인 영역
19, 121 : 바디영역
20a, 20b, 122a, 122b : 컨택
FSA : 필드 스탑 영역
114 : 소자 분리막
본 발명은 반도체 기술에 관한 것으로, 특히 고전압에서 동작하는 비휘발성 메모리 소자인 플래시 메모리 소자(flash memory device) 또는 EEPROM(Electrically Erasable and Programmable Read Only Memory) 소자의 주변회로를 구성하는 고전압 트랜지스터(high voltage transitor) 및 그 제조방법에 관한 것이다.
반도체 집적회로가 고전압을 사용하는 외부 시스템을 직접 제어하는 경우 집적회로 내부에 외부 시스템의 고전압이 직접 인가되는 고전압 제어용 소자가 필요하게 되며, 또한 높은 항복전압(breakdown voltage)이 필요한 회로에서도 고전압용의 특수한 소자를 필요로 한다. 예컨대, EEPROM 소자의 셀은 동작시 F-N(Fowler- Nordheim) 터널링(tunnelling)을 이용하기 때문에 프로그램(program) 동작 또는 소거(erase) 동작시 18~20V 정도의 고전압이 요구되며, 이와 같이 프로그램 또는 소거 동작시 고전압이 요구되는 소자들은 주변 회로에 고전압 트랜지스터를 사용하는 것이 필수적이다.
도 1은 종래기술에 따른 고전압 트랜지스터의 구조를 설명하기 위하여 도시한 단면도이다.
도 1에 도시된 바와 같이, 종래기술에 따른 고전압 트랜지스터는 높은 항복전압을 얻기 위하여 p-웰(11) 내에 n-드리프트(drift) 영역(12)이 형성되고, 그 내부에 소스 및 드레인 영역(19a, 19b)이 각각 형성된다. 또한, 인접 소자와의 분리를 위해 필드영역 내에 필드 스탑 영역(field stop area, FSA)이 형성된다. 이때, n-드리프트 영역(12)과 필드 스탑 영역(FSA) 간 스페이스 마진(space margin)(A) 부족으로 인해 n-드리프트 영역(12)과 필드 스탑 영역(FSA) 간 누설전류 경로(A)가 형성된다.
한편, 도 1에서 미설명된 '10'은 기판, '13'은 LOCOS( LOCal Oxidation of Silicon) 필드 산화막, '14'는 게이트 산화막, '15'는 폴리 실리콘막, '16'은 게이트 전극, '17'은 스페이서(spacer), '19'는 바디(body) 영역, '20a 및 20b'는 컨택(contact)이다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으 로서, 드리프트 영역과 필드 스탑 영역 간의 스페이스 마진 부족으로 인해 드리프트 영역과 필드 스탑 영역 간에 누설전류 경로가 형성되는 것을 방지할 수 있는 고전압 트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 이웃하는 소자 사이를 분리시키기 위해 기판 상에 형성된 필드 산화막과, 상기 필드 산화막 사이의 상기 기판 상에 형성된 게이트 전극과, 상기 게이트 전극의 양측으로 노출된 상기 기판 내에 형성된 소스 및 드레인 영역과, 상기 소스 및 드레인 영역을 둘러싸도록 상기 기판 내에 형성된 드리프트 영역과, 상기 필드 산화막 하부의 필드영역 내에 형성된 필드 스탑 영역과, 상기 필드영역 내에서 상기 필드 스탑 영역과 상기 드리프트 영역 사이에 형성된 소자 분리막을 포함하는 고전압 트랜지스터를 제공한다.
상기 소자 분리막은 트렌치 구조로 형성된다.
상기 소자 분리막은 절연막으로 형성된다.
상기 소자 분리막의 크기는 0.3~1㎛ 정도로 형성된다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 필드영역과 액티브 영역으로 정의된 기판 내의 일정 영역에 드리프트 영역을 형성하는 단계와, 상기 필드영역을 식각하여 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치 저부의 각 모서리 부위에 제2 트렌치를 형성하는 단계와, 상기 제2 트렌치를 매립하여 소자 분리막을 형성하는 단계와, 상기 제1 트렌치를 매립하여 필드 산화막을 형 성하는 단계와, 상기 드리프트 영역 사이의 상기 기판 상에 게이트 전극을 형성하는 단계와, 상기 드리프트 영역 내에 소스 및 드레인 영역을 형성하는 단계를 포함하는 고전압 트랜지스터의 제조방법을 제공한다.
상기 소자 분리막은 산화공정으로 형성한다.
상기 소자 분리막은 HLD막으로 형성한다.
상기 필드 산화막은 산화공정으로 형성한다.
상기 필드 산화막 형성 후에 상기 필드 산화막 하부의 상기 소자 분리막 사이에 필드 스탑 영역을 형성하는 단계를 더 포함한다.
상기 필드 산화막 형성 전에 상기 소자 분리막 사이에 필드 스탑 영역을 형성하는 단계를 더 포함한다.
상기 소자 분리막은 0.3~1㎛ 정도로 형성한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 기능을 수행하는 동일 요소들을 나타낸다.
실시예
도 2는 본 발명의 실시예에 따른 고전압 트랜지스터의 구조를 설명하기 위하 여 도시한 단면도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 고전압 트랜지스터는 인접 소자와의 분리를 위해 필드영역 내에 형성된 필드 스탑 영역(field stop area, FSA)과 n-드리프트 영역(112) 사이에 트렌치(trench) 구조를 갖는 소자 분리막(114)을 형성한다. 소자 분리막(114)은 필드영역 내 누설전류의 경로를 차단하는 기능을 수행한다.
이때, 소자 분리막(114)의 크기(L3)는 인접한 n-드리프트 영역(112) 사이의 필드영역의 크기(L1)가 3㎛이고, 필드 스탑 영역(FSA)의 크기(L2)는 1㎛인 경우 0.30~1㎛ 범위를 갖도록 형성한다. 예컨대, 필드 스탑 영역(FSA)의 크기(L2)가 1㎛로 고정된 경우 소자 분리막(114)을 0.30㎛로 형성할 경우 필드영역의 크기(L1)를 3㎛에서 2㎛로 감소시킬 수 있다.
이하, 도 3a 내지 도 3d에 도시된 공정 단면도를 참조하여 도 2에 도시된 본 발명의 실시예에 따른 고전압 트랜지스터의 제조방법을 구체적으로 설명하기로 한다.
먼저, 도 3a에 도시된 바와 같이, p-기판(110) 내에 고전압용 p-웰(111)을 형성한다.
이어서, p-웰(111) 내의 일정 영역에 n-드리프트 영역(112)을 형성한다. 이때, n-드리프트 영역(112)이 형성되는 영역은 후속 공정을 통해 소스 및 드레인 영역이 형성되는 영역이 된다.
이어서, 도 3b에 도시된 바와 같이, 이웃하는 소자를 분리시키기 위하여 필 드 산화막이 형성될 영역을 포토공정 및 식각공정을 실시하여 선택적으로 일정 깊이 식각한다. 이로써, 트렌치(trench)(113)(이하, 제1 트렌치라 함)가 형성된다. 이에 따라, 제1 트렌치(113)는 이웃하는 n-드리프트 영역(112) 사이의 p-웰(111) 내에 형성된다. 여기서, 이웃하는 n-드리프트 영역(112)은 동일 트랜지스터 내에 형성되는 드리프트 영역이 아니라, 이웃하는 트랜지스터의 드리프트 영역을 가리킨다.
이어서, 도 3c에 도시된 바와 같이, 제1 트렌치(113)의 저부 모서리 부위를 포토공정 및 식각공정을 실시하여 미니(mini) 트렌치(미도시)(이하, 제2 트렌치라 함)을 형성한다. 이때, 제2 트렌치는 필드 스탑 영역(FSA)이 형성될 영역과 n-드리프트 영역(112) 사이에 형성된다. 예컨대, 이웃하는 n-드리프트 영역(112) 사이의 간격(필드영역의 크기)이 3㎛이고, 필드 산화막 하부에 위치하는 필드 스탑 영역(FSA)이 1㎛인 경우 제2 트렌치의 폭은 0.30~1㎛ 범위를 갖도록 형성하는 것이 바람직하다.
이어서, 제2 트렌치 내부가 매립되도록 산화공정 또는 HLD(HHigh Temperature Low Pressure Dielectric)막을 이용하여 소자 분리막(114)을 형성한다. 이외, 소자 분리막(114)은 누설전류의 경로를 차단할 수 있는 절연물질로 형성할 수도 있다.
이어서, 도 3d에 도시된 바와 같이, 공지된 기술을 통해 필드 산화막(115)(산화공정), 필드 스탑 영역(FSA), 게이트 전극(118), 스페이서(119), 소스 및 드레인 영역(120a, 120b), 바디 영역(121) 및 컨택(112a, 112b)을 형성하여 고전압 트 랜지스터의 제조공정을 완료한다.
한편, 필드 스탑 영역(FSA)은 필드 산화막(115) 형성 전 또는 후에 형성할 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 이웃하는 소자를 분리하는 필드영역 내에 각 소자의 드리프트 영역과 필드 스탑 영역 사이에 소자 분리막을 형성함으로써 드리프트 영역으로부터 필드 스탑 영역으로의 누설전류 경로를 차단할 수 있다.

Claims (11)

  1. 이웃하는 소자 사이를 분리시키기 위해 기판 상에 형성된 필드 산화막;
    상기 필드 산화막 사이의 상기 기판 상에 형성된 게이트 전극;
    상기 게이트 전극의 양측으로 노출된 상기 기판 내에 형성된 소스 및 드레인 영역;
    상기 소스 및 드레인 영역을 둘러싸도록 상기 기판 내에 형성된 드리프트 영역;
    상기 필드 산화막 하부의 필드영역 내에 형성된 필드 스탑 영역; 및
    상기 필드영역 내에서 상기 필드 스탑 영역과 상기 드리프트 영역 사이에 형성된 소자 분리막
    을 포함하는 고전압 트랜지스터.
  2. 제 1 항에 있어서,
    상기 소자 분리막은 트렌치 구조로 형성된 고전압 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 소자 분리막은 절연막으로 형성된 고전압 트랜지스터.
  4. 제 3 항에 있어서,
    상기 소자 분리막의 폭은 0.3㎛ 이상 및 1㎛ 이하인 고전압 트랜지스터.
  5. 필드영역과 액티브 영역으로 정의된 기판 내의 일정 영역에 드리프트 영역을 형성하는 단계;
    상기 필드영역을 식각하여 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치 저부의 각 모서리 부위에 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치를 매립하여 소자 분리막을 형성하는 단계;
    상기 제1 트렌치를 매립하여 필드 산화막을 형성하는 단계;
    상기 드리프트 영역 사이의 상기 기판 상에 게이트 전극을 형성하는 단계; 및
    상기 드리프트 영역 내에 소스 및 드레인 영역을 형성하는 단계
    를 포함하는 고전압 트랜지스터의 제조방법.
  6. 제 5 항에 있어서,
    상기 소자 분리막은 산화공정으로 형성하는 고전압 트랜지스터의 제조방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 소자 분리막은 HLD막으로 형성하는 고전압 트랜지스터의 제조방법.
  8. 제 7 항에 있어서,
    상기 필드 산화막은 산화공정으로 형성하는 고전압 트랜지스터의 제조방법.
  9. 제 8 항에 있어서,
    상기 필드 산화막 형성 후에 상기 필드 산화막 하부의 상기 소자 분리막 사이에 필드 스탑 영역을 형성하는 단계를 더 포함하는 고전압 트랜지스터의 제조방법.
  10. 제 8 항에 있어서,
    상기 필드 산화막 형성 전에 상기 소자 분리막 사이에 필드 스탑 영역을 형성하는 단계를 더 포함하는 고전압 트랜지스터의 제조방법.
  11. 제 8 항에 있어서,
    상기 소자 분리막의 폭은 0.3㎛ 이상 및 1㎛ 이하인 고전압 트랜지스터의 제조방법.
KR1020050132922A 2005-12-29 2005-12-29 고전압 트랜지스터 및 그 제조방법 KR101159115B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050132922A KR101159115B1 (ko) 2005-12-29 2005-12-29 고전압 트랜지스터 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050132922A KR101159115B1 (ko) 2005-12-29 2005-12-29 고전압 트랜지스터 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20070070412A KR20070070412A (ko) 2007-07-04
KR101159115B1 true KR101159115B1 (ko) 2012-06-25

Family

ID=38505712

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050132922A KR101159115B1 (ko) 2005-12-29 2005-12-29 고전압 트랜지스터 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR101159115B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09199725A (ja) * 1996-01-16 1997-07-31 Ricoh Co Ltd 半導体装置とその製造方法
KR19980035927A (ko) * 1996-11-15 1998-08-05 김영환 반도체 소자의 데이터 출력 버퍼
KR20040067057A (ko) * 2003-01-21 2004-07-30 삼성전자주식회사 고전압 수직형 이중확산 ｍｏｓ 트랜지스터의 제조방법
KR20050048949A (ko) * 2003-11-20 2005-05-25 주식회사 하이닉스반도체 트렌치 소자 분리막 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09199725A (ja) * 1996-01-16 1997-07-31 Ricoh Co Ltd 半導体装置とその製造方法
KR19980035927A (ko) * 1996-11-15 1998-08-05 김영환 반도체 소자의 데이터 출력 버퍼
KR20040067057A (ko) * 2003-01-21 2004-07-30 삼성전자주식회사 고전압 수직형 이중확산 ｍｏｓ 트랜지스터의 제조방법
KR20050048949A (ko) * 2003-11-20 2005-05-25 주식회사 하이닉스반도체 트렌치 소자 분리막 제조 방법

Also Published As

Publication number Publication date
KR20070070412A (ko) 2007-07-04

Similar Documents

Publication Publication Date Title
KR100398955B1 (ko) 이이피롬 메모리 셀 및 형성 방법
JP4975944B2 (ja) 静電気放電保護のためのツェナーダイオードを備える二重拡散金属酸化膜半導体トランジスタ
US9786755B2 (en) Process for producing, from an SOI and in particular an FDSOI type substrate, transistors having gate oxides of different thicknesses, and corresponding integrated circuit
KR20140019913A (ko) 반도체 소자 및 그 소자의 제조 방법
KR20040011656A (ko) 얕은 트렌치 소자분리구조를 가지는 플래시 메모리 소자및 그제조방법
US7183174B2 (en) Flash memory device and method of manufacturing the same
US11069773B2 (en) Contact-to-gate monitor pattern and fabrication thereof
US20030227049A1 (en) Non-volatile semiconductor memory device
JP2004134502A (ja) Ｅｅｐｒｏｍおよびその製造方法
JP5998512B2 (ja) 半導体装置および半導体装置の製造方法
JP2002305260A (ja) 不揮発性メモリ素子及びその製造方法
US20090325360A1 (en) Method of Forming Trench of Semiconductor Device
US8044513B2 (en) Semiconductor device and semiconductor device manufacturing method
JP2011066038A (ja) 半導体記憶装置
US20100102375A1 (en) Semiconductor device and manufacturing method thereof
KR101159115B1 (ko) 고전압 트랜지스터 및 그 제조방법
US7750384B2 (en) Flash memory device having intergated plug
US7566930B2 (en) Nonvolatile memory device and method for fabricating the same
US20070128801A1 (en) Electrically erasable programmable read-only memory cell and memory device and manufacturing method thereof
JP2008091861A (ja) フラッシュメモリ素子の製造方法
US20060138534A1 (en) Nonvolatile memory device, method for fabricating the same, and method for programming/erasing data in the same
CN110660808A (zh) 存储器结构及其制造方法
KR100719738B1 (ko) 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법
KR20090007862A (ko) 반도체 소자 및 그의 제조방법
JP2005322927A (ja) フラッシュメモリ素子及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150518

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160518

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170529

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180517

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190516

Year of fee payment: 8