KR101338664B1 - 반도체 다이의 금속 게이트 피처 - Google Patents

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KR101338664B1
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Abstract

CMOS 반도체 다이는 기판; 기판의 주 표면 위의 절연층; 주 표면의 제1 영역을 총괄하여 커버하는 절연층 내에 형성된 복수의 PMOS-금속 게이트 영역; 주 표면의 제2 영역을 총괄하여 커버하는 절연층 내에 형성된 복수의 NMOS-금속 게이트 영역; 주 표면의 제3 영역을 총괄하여 커버하는 절연층 내에 형성된 복수의 더미 PMOS-금속 게이트 영역; 및 주 표면의 제4 영역을 총괄하여 커버하는 절연층 내에 형성된 복수의 더미 NMOS-금속 게이트 영역을 포함하고, 제1 영역 대 제2 영역의 제1 비율은 1 보다 크거나 같고, 제3 영역 대 제4 영역의 제2 비율은 제1 비율과 실질적으로 동일하다.

Description

반도체 다이의 금속 게이트 피처 {METAL GATE FEATURES OF SEMICONDUCTOR DIE}
본 발명의 하나 이상의 실시예들은 집적 회로 제조에 관한 것으로, 보다 구체적으로 금속 게이트 피처를 갖는 반도체 다이에 관한 것이다.
기술 노드가 축소함에 따라, 일부 집적 회로 (IC) 설계에서, 감소된 피처 크기를 갖고 장치 성능을 향상시키기 위해 일반적인 폴리실리콘 게이트 피처를 금속 게이트 피처로 대체하고자 하였다. 금속 게이트 피처를 형성하는 한 공정은 "게이트 라스트(gate last)" 공정으로, 이 공정에서, 최종 게이트 피처는 "라스트" 제조되고, 이것은 게이트 형성 이후에 수행되어야만 하는 고온 처리를 비롯한 후속 공정 수의 축소를 허용한다.
그러나, 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 제조에서 이러한 피처 및 공정들을 구현하는데 문제가 생긴다. 게이트 길이 및 장치 간의 간격이 축소함에 따라, 이러한 문제들이 악화된다. 예를 들어, "게이트 라스트" 제조 공정에서, 금속 게이트 피처의 비균일 분포는 화학적 기계적 연마(chemical-mechanical polishing; CMP) 공정 동안에 부하 효과를 야기하여, 장치 불안정 및/또는 장치 고장의 가능성을 증가시킨다.
본 발명의 목적은 반도체 다이의 금속 게이트 피처를 제공하는 것이다.
CMOS 반도체 다이는 기판; 기판의 주 표면 위의 절연층; 주 표면의 제1 영역을 총괄하여 커버하는 절연층 내에 형성된 복수의 PMOS-금속 게이트 영역; 주 표면의 제2 영역을 총괄하여 커버하는 절연층 내에 형성된 복수의 NMOS-금속 게이트 영역; 주 표면의 제3 영역을 총괄하여 커버하는 절연층 내에 형성된 복수의 더미 PMOS-금속 게이트 영역; 및 주 표면의 제4 영역을 총괄하여 커버하는 절연층 내에 형성된 복수의 더미 NMOS-금속 게이트 영역을 포함하고, 제1 영역 대 제2 영역의 제1 비율은 1 보다 크거나 같고, 제3 영역 대 제4 영역의 제2 비율은 제1 비율과 실질적으로 동일하다.
본 발명에 따르면 반도체 다이의 금속 게이트 피처를 제공하는 것이 가능하다.
본 발명개시는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았고 단지 예시를 목적으로 이용됨을 강조한다. 사실, 도면에서 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 다양한 양태에 따른 CMOS 반도체 다이를 제조하는 방법을 나타는 흐름도이다.
도 2a는 본 발명개시의 다양한 양태에 따른 복수의 개별 CMOS 반도체 다이를 갖는 예시적인 웨이퍼의 평면도를 도시한다.
도 2b는 본 발명개시의 다양한 양태에 따른 도 2a의 예시적인 웨이퍼의 일부의 평면도를 도시한다.
도 2c는 본 발명개시의 다양한 양태에 따른 도 2a 및 2b의 예시적인 웨이퍼에서 CMOS 반도체 다이들 중 하나 다이의 일부의 평면도를 도시한다.
도 3a 내지 3f는 본 발명개시의 다양한 양태에 따른 다양한 제조 단계에서 도 2c의 라인(a-a)를 따라 취해진 횡단면도를 도시한다.
도 4a 및 4b는 본 발명개시의 다양한 양태에 따른 도 2a 및 2b의 예시적인 웨이퍼에서 CMOS 반도체 다이들 중 하나 다이의 일부의 평면도를 도시한다.
도 5a 및 5b는 본 발명개시의 다양한 양태에 따른 도 2a 및 2b의 예시적인 웨이퍼에서 CMOS 반도체 다이들 중 하나 다이의 일부의 평면도를 도시한다.
다음의 개시는 본 발명의 상이한 피처(feature)들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다는 것을 이해한다. 부품 및 배치의 특정한 예들은 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위에 제1 피처의 형성은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함하고, 제1 피처 및 제2 피처가 직접 접촉하여 형성되지 않도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 다양한 피처들은 단순함과 명료함을 위해 상이한 크기로 임의적으로 그려질 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사의의 관계를 지시하지 않는다. 게다가, 본 발명개시는 "게이트 라스트" 금속 게이트 공정의 예를 제공하지만, 당업자라면 다른 공정에 대한 적용 가능성 및/또는 다른 물질의 이용을 이해할 수 있을 것이다.
도 1은 본 발명개시의 다양한 양태에 따른 상보형 금속 산화물 반도체(CMOS) 반도체 다이를 제조하는 방법(100)을 나타는 흐름도이다. 도 2a는 본 발명개시의 다양한 양태에 따른 복수의 개별 CMOS 반도체 다이(200)를 갖는 예시적인 웨이퍼(20)의 평면도를 도시한다. 도 2b는 본 발명개시의 다양한 양태에 따른 도 2a의 예시적인 웨이퍼(20)의 일부의 평면도를 도시한다. 도 2c는 본 발명개시의 다양한 양태에 따른 도 2a 및 2b의 예시적인 웨이퍼(20)에서 CMOS 반도체 다이들(200) 중 하나 다이의 일부의 평면도를 도시한다. 도 3a 및 3f는 본 발명개시의 다양한 양태에 따른 다양한 제조 단계에서 도 2c의 라인(a-a)를 따라 취해진 횡단면도를 도시한다. 반도체 다이(200)의 일부는 CMOS 기술 처리로 제조될 수 있음을 유념한다. 따라서, 도 1의 방법(100) 이전에, 방법 동안에, 그리고 방법 이후에 추가의 공정들이 제공될 수 있고, 일부 다른 공정들이 본 명세서에 간단히 기술될 수 있음을 이해한다. 또한, 도 1 내지 3f는 본 발명개시의 개념의 더욱 양호한 이해를 위해 간략화되었다. 예를 들어, 도면들은 반도체 다이(200)에 대한 금속 게이트 전극을 나타내지만, 반도체 다이(200)는 저항, 커패시터, 인덕터, 퓨즈 등을 포함하는 다수의 다른 장치들을 포함할 수 있는 집적 회로(IC)의 일부일 수 있음을 이해한다.
도 2a는 "게이트 라스트" 공정에 의해 제조된 복수의 개별 CMOS 반도체 다이(200)를 갖는 예시적인 웨이퍼(20)를 나타낸다. 도 2b는 예시적인 반도체 다이(200)를 포함하는 도 2a의 예시적인 웨이퍼(20)의 일부를 나타내고, 반도체 다이(200)는 제1 도전성 영역(200a) 및 제2 도전성 영역(200b)을 비롯한 다양한 도전성 영역을 포함한다.
일 실시예에서, 반도체 다이(200)는 기판(202)(도 3a 내지 3f에 도시됨)의 주 표면(202s) 위에 절연층(224)을 포함한다. 도 2c는 절연층(224) 내에 복수의 도전성 구조(예컨대, PMOS-금속 게이트 피처(200p), NMOS-금속 게이트 피처(200n), 저항 피처(200r) 등)를 갖는 제1 도전성 영역(200a)을 형성하기 위해 "게이트 라스트" 공정이 이어지는 반도체 다이(200)의 일부를 나타낸다. 복수의 도전성 구조는 전기 부품들을 상호접속하여 원하는 회로를 형성하기 위해 반도체 다이(200)에서 하나 이상의 전기 부품들(예컨대, 도시되지 않은 저항, 커패시터, 인덕터, 트랜지스터, 다이오드 등을 포함하지만 이들로 한정되는 것은 아님)과 전기적으로 결합된다.
본 실시예에서, PMOS-금속 게이트 피처(200p)는 복수의 PMOS-금속 게이트 영역(200pa, 200pb, 200pc, 및 200pd)을 포함하고, NMOS-금속 게이트 피처(200n)는 복수의 NMOS-금속 게이트 영역(200na, 200nb, 200nc, 및 200nd)을 포함한다. 도시된 실시예에서, 절연층(224) 내에 형성된 복수의 PMOS-금속 게이트 영역(200pa, 200pb, 200pc, 및 200pd)은 주 표면(202s)의 제1 영역을 총괄하여 커버하고, 절연층(224) 내에 형성된 복수의 NMOS-금속 게이트 영역(200na, 200nb, 200nc, 및 200nd)은 주 표면(202s)의 제2 영역을 총괄하여 커버하며, 제1 영역 대 제2 영역의 제1 비율은 1 보다 크거나 같다. 일 실시예에서, 제1 비율은 1 내지 3이다.
일부 실시예들에서, 저항 피처(200r)는 절연층(224) 내에 형성된 복수의 저항 영역(또는 200r로도 표기됨)을 포함하며, 이는 주 표면(202s)의 제5 영역을 총괄하여 커버한다. 일 실시예에서, 제5 영역 대 제1 영역과 제2 영역의 합의 제3 비율은 0.05 보다 작다.
도 2c에서 반도체 다이(200)의 도시된 부분은 또한 절연층(224) 내에 복수의 더미 도전성 구조(예컨대, 더미 PMOS-금속 게이트 피처(300p), 더미 NMOS-금속 게이트 피처(300n), 더미 저항 피처(300r) 등)를 갖는 제2 도전성 영역(200b)을 포함한다. 복수의 더미 도전성 구조는 금속 게이트 전극의 비균일 분포를 개선하여 원하는 회로를 형성하기 위해 반도체 다이(200)에서 하나 이상의 전기 부품들(예컨대, 도시되지 않은 저항, 커패시터, 인덕터, 트랜지스터, 다이오드 등을 포함하지만 이들로 한정되는 것은 아님)과 전기적으로 분리된다.
본 실시예에서, 더미 PMOS-금속 게이트 피처(300p)는 복수의 더미 PMOS-금속 게이트 영역(300pa, 300pb, 300pc, 300pd, 300pe, 300pf, 및 300pg)을 포함하고, 더미 NMOS-금속 게이트 피처(300n)는 복수의 더미 NMOS-금속 게이트 영역(300na, 300nb, 300nc, 및 300nd)을 포함한다. 도시된 실시예에서, 절연층(224) 내에 형성된 복수의 더미 PMOS-금속 게이트 영역(300pa, 300pb, 300pc, 300pd, 300pe, 300pf, 및 300pg)은 주 표면(202s)의 제3 영역을 총괄하여 커버하고, 절연층(224) 내에 형성된 복수의 더미 NMOS-금속 게이트 영역(300na, 300nb, 300nc, 및 300nd)은 주 표면(202s)의 제4 영역을 총괄하여 커버하며, 제3 영역 대 제4 영역의 제2 비율은 실질적으로 제1 비율과 같다. 일 실시예에서, 제2 비율은 1 내지 3이다.
일부 실시예들에서, 더미 저항 피처(300r)는 절연층(224) 내에 형성된 복수의 더미 저항 영역(또한 300r로도 표기됨)을 포함하며, 이는 주 표면(202s)의 제6 영역을 총괄하여 커버한다. 일 실시예에서, 제6 영역 대 제3 영역과 제4 영역의 합의 제4 비율은 0.05 보다 작다.
일 실시예에서, 복수의 더미 PMOS-금속 게이트 영역(300pa, 300pb, 300pc, 300pd, 300pe, 300pf, 및 300pg) 각각은 다른 더미 PMOS-금속 게이트 영역(300pa, 300pb, 300pc, 300pd, 300pe, 300pf, 및 300pg)과 유사한 모양을 갖는다. 다른 실시예에서, 복수의 더미 PMOS-금속 게이트 영역(300pa, 300pb, 300pc, 300pd, 300pe, 300pf, 및 300pg) 각각은 크기가 유사하다.
일 실시예에서, 복수의 더미 NMOS-금속 게이트 영역(300na, 300nb, 300nc, 및 300nd) 각각은 다른 더미 NMOS-금속 게이트 영역(300na, 300nb, 300nc, 및 300nd)과 유사한 모양을 갖는다. 다른 실시예에서, 복수의 더미 NMOS-금속 게이트 영역(300na, 300nb, 300nc, 및 300nd) 각각은 크기가 유사하다.
일부 실시예에서, 복수의 더미 PMOS-금속 게이트 영역(300pa, 300pb, 300pc, 300pd, 300pe, 300pf, 및 300pg) 각각은 복수의 더미 NMOS-금속 게이트 영역(300na, 300nb, 300nc, 및 300nd) 각각과 유사한 모양을 갖는다. 일부 실시예에서, 복수의 더미 PMOS-금속 게이트 영역(300pa, 300pb, 300pc, 300pd, 300pe, 300pf, 및 300pg) 각각은 복수의 더미 NMOS-금속 게이트 영역(300na, 300nb, 300nc, 및 300nd) 각각과 유사한 크기를 갖는다.
일부 실시예들에서, 복수의 더미 NMOS-금속 게이트 영역(300na, 300nb, 300nc, 및 300nd) 중 하나의 영역(예컨대, 300nc)은 더미 PMOS-금속 게이트 영역 중 두 개의 영역(예컨대, 300pb 및 300pd) 사이에 있다. 일부 실시예들에서, 복수의 더미 PMOS-금속 게이트 영역(300pa, 300pb, 300pc, 300pd, 300pe, 300pf, 및 300pg) 중 하나의 영역(예컨대, 300pc)은 더미 NMOS-금속 게이트 영역 중 두 개의 영역(예컨대, 300nb 및 300nd) 사이에 있다.
일부 실시예들에서, 복수의 더미 NMOS-금속 게이트 영역 중 하나의 영역(예컨대, 300nb)은 더미 PMOS-금속 게이트 영역 중 하나의 영역(예컨대, 300pb)과 복수의 PMOS-금속 게이트 영역 중 하나의 영역(예컨대, 200pb) 사이에 있다. 일부 실시예들에서, 복수의 더미 PMOS-금속 게이트 영역 중 하나의 영역(예컨대, 300pc)은 더미 NMOS-금속 게이트 영역 중 하나의 영역(예컨대, 300nc)과 복수의 NMOS-금속 게이트 영역 중 하나의 영역(예컨대, 200nc) 사이에 있다.
도 1 및 3a를 참조하면, 방법(100)은 단계(102)에서 시작하고, 이 단계(102)에서는 주 표면(202s)을 포함하는 기판(202)이 제공되며, 기판(202)은 제1 도전성 영역(200a) 및 제2 도전성 영역(200b)을 포함한다. 기판(202)은 실리콘 기판을 포함할 수 있다. 기판(202)은 대안적으로 실리콘 게르마늄, 갈륨 비소, 또는 다른 적합한 반도체 물질을 포함할 수 있다. 기판(202)은 다양하게 도핑된 영역, 매립층, 및/또는 에피택셜(epi) 층과 같은 다른 피처들을 더욱 포함할 수 있다. 더욱이, 기판(202)은 실리콘 온 인슐레이터(silicon on insulator; SOI)와 같은 절연체 상의 반도체일 수 있다. 다른 실시예들에서, 반도체 기판(202)은 도핑된 epi 층, 경사 반도체 층을 포함할 수 있고, 및/또는 실리콘 게르마늄 층 상의 실리콘 층과 같은 상이한 유형의 다른 반도체 층을 오버레이하는 반도체 층을 더 포함할 수 있다. 다른 예에서, 화합물 반도체 기판은 다층 실리콘 구조를 포함할 수 있거나, 실리콘 기판은 다층 화합물 반도체 구조를 포함할 수 있다.
도시된 실시예에서, 쉘로우 트렌치 분리(shallow trench isolation; STI)와 같은 분리 영역이 기판(202) 상에 형성되어 다양한 활성 영역을 정의하고 이 활성 영역들을 전기적으로 서로 분리할 수 있다. 분리 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, FSG(fluoride-doped silicate glass), 저 유전율(low-k) 유전체, 및/또는 이들의 조합물과 같은 물질을 포함할 수 있다. STI는 임의의 적합한 공정에 의해 형성될 수 있다. 일례로, STI의 형성은 포토리소그래피 공정에 의해 반도체 기판을 패턴화하고, 기판에서 트렌치를 에칭(예를 들어, 건식 에칭, 습식 에칭, 및/또는 플라즈마 에칭 공정을 이용하여)하며, 절연체로 트렌치를 충진(fill)하는 것(예를 들어, 화학적 기상 증착 공정을 이용하여)을 포함할 수 있다. 일부 실시예들에서, 충진된 트렌치는 실리콘 질화물 또는 실리콘 산화물로 충진된 열 산화 라이너 층과 같은 다층 구조를 가질 수 있다.
일 실시예에서, 제1 도전성 영역(200a)은 제1 STI(204a) 및 제2 STI(204b)를 포함하고, 제2 STI(204b)는 P 활성 영역(206p) 및 N 활성 영역(206n)을 분리한다. 다른 실시예에서, 제2 도전성 영역(200b)은 제3 STI(304b) 및 제4 STI(304a)를 포함하고, 제3 STI(304b)는 P 활성 영역(306p) 및 N 활성 영역(306n)을 분리한다. 또 다른 실시예에서, 제2 도전성 영역(200b)은 STI(도시되지 않음)를 완전히 포함할 수 있다.
더욱이, P 활성 영역(206p, 306p) 및 N 활성 영역(206n, 306n)은 설계 요건에 따라 다양한 도핑 구성을 포함할 수 있다. 예를 들어, P 활성 영역(206p, 306p)은 n형 도펀트(예컨대, 인 또는 비소)로 도핑되고, N 활성 영역(206n, 306n)은 p형 도펀트(예컨대, 붕소 또는 BF2)로 도핑된다. 도시된 실시예에서, P 활성 영역(206p, 306p)은 p형 금속 산화물 반도체 전계 효과 트랜지스터(pMOSFET)로 구성된 영역의 역할을 하고, N 활성 영역(206n, 306n)은 n형 금속 산화물 반도체 전계 효과 트랜지스터(nMOSFET)로 구성된 영역의 역할을 할 수 있다.
방법(100)은 단계(104)로 진행하고, 이 단계(104)에서 기판(202)의 주 표면(202s) 위에서 절연층(224) 내에 복수의 더미 게이트 전극(210)(210p, 210n, 210r, 310p, 310n, 및 310r로 표기됨)을 형성함으로써 도 3b의 구조가 생성된다. 도시된 실시예에서, 일부 더미 게이트 전극(210p, 210n, 및 210r)은 제1 도전성 영역(200a)에 위치되지만, 일부 다른 더미 게이트 전극(310p, 310n, 및 310r)은 제2 도전성 영역(200b)에 위치된다. 일부 실시예들에서, 더미 게이트 전극(210)의 제1 서브세트(예컨대, 210p 및 310p)는 P 활성 영역(206p, 306p) 위에 형성되고, 더미 게이트 전극(210)의 제2 서브세트(예컨대, 210n 및 310n)는 N 활성 영역(206n, 306n) 위에 형성된다. 일부 실시예들에서, 더미 게이트 전극(210)의 제3 서브세트(예컨대, 210r 및 310r)는 STI(204a, 304a) 위에 형성된다. 더욱이, 더미 게이트 전극(210r)은 제1 부분(210ra), 제2 부분(210rb), 및 제1 부분(210ra)과 제2 부분(210rb) 사이의 제3 부분(210rc)을 포함할 수 있다.
도시된 실시예에서, 게이트 유전층(212)은 기판(202) 위에 형성된다. 일부 실시예들에서, 게이트 유전층(212)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 고유전율(high-k) 유전체를 포함할 수 있다. 고유전율 유전체는 특정 금속 산화물을 포함한다. 고유전율 유전체를 위해 이용되는 금속 산화물의 예는, Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, 및 이들의 혼합물의 산화물을 포함한다. 본 실시예에서, 게이트 유전층(212)은 HfOx를 포함하고 대략 10 내지 30 옹스트롬의 범위의 두께를 갖는 고유전율 유전층이다. 게이트 유전층(212)은 원자층 증착(atomic layer deposition; ALD), 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 열산화, UV-오존 산화, 또는 이들의 조합과 같은 적합한 공정을 이용하여 형성될 수 있다. 게이트 유전층(212)은 게이트 유전층(212)과 기판(202) 사이의 손상을 줄이기 위해 계면층(도시되지 않음)을 더 포함할 수 있다. 계면층은 실리콘 산화물을 포함할 수 있다.
그리고 나서, TiN 층(214)이 게이트 유전층(212) 위에 증착되어 게이트 유전층(212)에 대한 NMOS-금속 게이트 전극의 Al 원자 확산을 줄인다. TiN 층(214)은 또한 저항의 일부로서의 역할을 할 수도 있다. 도시된 실시예에서, TiN 층(214)은 5 내지 15 옹스트롬의 범위에 이르는 두께를 가질 수 있다. TiN 층(214)은 CVD, PVD 또는 임의의 적합한 기술에 의해 형성될 수 있다.
게이트 라스트 공정에서, 더미 게이트 전극(216)은 나중에 TiN 층(214) 위에 형성된다. 일부 실시예들에서, 더미 게이트 전극(216)은 단일층 구조 또는 다층 구조를 포함할 수 있다. 본 실시예에서, 더미 게이트 전극(216)은 폴리실리콘을 포함할 수 있다. 더욱이, 더미 게이트 전극(216)은 균일 도핑 또는 경사 도핑(gradient doping)을 이용하여 도핑된 폴리실리콘일 수 있다. 더미 게이트 전극(216)은 대략 30 nm 내지 대략 60 nm 범위의 두께를 가질 수 있다. 더미 게이트 전극(216)은 저압 화학적 기상 증착(low-pressure chemical vapor deposition; LPCVD) 공정 또는 플라즈마 향상 화학적 기상 증착(plasma-enhanced chemical vapor deposition; PECVD) 공정을 이용하여 형성될 수 있다.
그리고 나서, 더미 게이트 전극(216), TiN 층(214) 및 게이트 유전층(212)은 도 3b에 도시된 구조를 생성하도록 패턴화된다. 포토레지스트층(도시되지 않음)은 스핀온(spin-on) 코팅과 같은 적합한 공정에 의해 더미 게이트 전극(216) 위에 형성되고, 적절한 리소그래피 패턴화 방법에 의해 더미 게이트 전극(216) 위에 패턴화된 포토레지스트 피처를 형성하도록 패턴화된다. 패턴화된 포토레지스트 피처의 폭은 대략 10 nm 내지 대략 45 nm 범위에 있다. 그리고 나서, 패턴화된 포토레지스트 피처는 복수의 더미 게이트 전극(210)을 형성하기 위해 건식 에칭 공정을 이용하여 밑에 있는 층들(즉, 게이트 유전층(212), TiN 층(214) 및 더미 게이트 전극(216))에 전달될 수 있다. 포토레지스트층은 그 후에 해체될 수 있다.
CMOS 반도체 다이(200)는 CMOS 반도체 다이(200)의 다양한 피처를 형성하기 위해서 다른 "게이트 라스트" 공정 및 다른 CMOS 기술 처리를 겪을 수 있음을 유념한다. 따라서, 다양한 피처들이 본 명세서에서 간략하게만 기술된다. CMOS 반도체 다이(200)의 다양한 컴포넌트들은 "게이트 라스트" 공정에서 PMOS-금속 게이트 피처 및 NMOS-금속 게이트 피처의 형성 이전에 형성될 수 있다. 다양한 컴포넌트들은 활성 영역(206p, 206n, 306p, 및 306n)에서 경도핑된 소스/드레인 영역(p형 LDD 및 n형 LDD) 및 소스/드레인 영역(p형 및 n형 S/D)(도시되지 않음)을 포함할 수 있다. p형 LDD 및 S/D 영역은 B 또는 In으로 도핑될 수 있고, n형 LDD 및 S/D 영역은 P 또는 As로 도핑될 수 있다. 다양한 피처들은 복수의 더미 게이트 전극(210)을 둘러싸는 게이트 스페이서(222) 및 절연층(224)을 더 포함할 수 있다. 도시된 실시예에서, 게이트 스페이서(222)는 실리콘 산화물, 실리콘 질화물, 또는 다른 적합한 물질로 형성될 수 있다. 절연층(224)은 HARP(high-aspect-ratio process) 및/또는 HDP(high-density-plasma) 증착 공정에 의해 형성된 산화물을 포함할 수 있다.
이 점까지의 공정 단계들은 기판(202)의 주 표면(202s) 위에서 절연층(224) 내에 복수의 더미 게이트 전극(210)을 제공하였다. 일부 더미 게이트 전극(210p 및 210r)이 보호되는 동안, 다른 더미 게이트 전극(210n, 310p, 310n, 및 310r)은 동시에 제거되어 복수의 결과 금속 게이트 피처가 더미 게이트 전극(210n, 310p, 310n, 및 310r) 대신에 형성될 수 있다. 즉, NMOS-금속 게이트 피처가 더미 게이트 전극(210n) 대신에 형성될 수 있고, 복수의 더미 NMOS-금속 게이트 피처가 복수의 더미 게이트 전극(310p, 310n, 및 310r) 대신에 형성될 수 있다. 그리고 나서, 더미 게이트 전극(210p)이 제거되어 PMOS-금속 게이트 피처가 더미 게이트 전극(210p) 대신에 형성될 수 있도록 한다. 따라서, 상이한 금속 게이트 피처의 비균일 분포는 게이트 라스트 공정에서 화학적 기계적 연마(CMP) 공정 동안에 부하 효과를 야기하여, 장치 불안정 및/또는 장치 고장의 가능성을 증가시킨다.
따라서, 도 3c 내지 3f를 참조하여 이하에 기술되는 처리는 게이트 면적비(gate area ratio)를 제어함으로써 상이한 금속 게이트 전극의 분포를 최적화할수 있다. 상이한 금속 게이트 전극의 최적화된 분포는 게이트 라스트 공정에서 CMP 부하 효과를 방지하기 위해 더욱 효과적일 수 있다. 따라서, CMOS 반도체 다이를 제조하는 출원인의 방법은 상이한 금속 게이트 전극이 균일성을 유지하여 CMOS 성능에 이르는 것을 도울 수 있다.
도 1의 방법(100)은 단계(106)로 진행하고, 이 단계(106)에서 제1 세트의 개구부(208p, 308p)를 형성하기 위해 복수의 더미 게이트 전극(210)의 제1 서브세트(즉, 210p 및 310p)를 제거하고, 선택적으로는 제3 세트의 개구부(208a, 208b)를 형성하기 위해 더미 게이트 전극(210r)의 제1 부분(210ra)과 제2 부분(210rb)을 제거함으로써 도 3c의 구조가 생성된다. 도시된 실시예에서, 마스크로서 패턴화된 감광층(photo-sensitive layer)(400)을 이용하여, 복수의 더미 게이트 전극(210)의 제1 서브세트(즉, 210p 및 310p)는 제1 세트의 개구부(208p, 308p)를 형성하기 위해 제거되고, 더미 게이트 전극(210r)의 제1 부분(210ra)과 제2 부분(210rb)은 제3 세트의 개구부(208a, 208b)를 형성하기 위해 제거되는 동안, 더미 게이트 전극(210n, 310n, 310r) 및 더미 게이트 전극(210r)의 제3 부분(210rc)은 패턴화된 감광층(400)에 의해 커버된다.
일 실시예에서, 복수의 더미 게이트 전극(210)의 제1 서브세트(즉, 210p 및 310p) 및 더미 게이트 전극(210r)의 제1 부분(210ra)과 제2 부분(210rb)은 건식 에칭 공정을 이용하여 제거될 수 있다. 일 실시예에서, 건식 에칭 공정은 에칭 기체로서 Cl2, HBr 및 He를 이용하여 대략 650 내지 800W의 소스 전력, 대략 100 내지 120W의 바이어스 전력, 및 대략 60 내지 200 mTorr의 압력 하에서 수행될 수 있다. 패턴화된 감광층(400)은 그 후에 해체될 수 있다.
도 1의 방법(100)은 단계(108)로 진행하고, 이 단계(108)에서 복수의 PMOS-금속 게이트 피처(200p, 300p)(즉, 도 2c에서 PMOS-금속 게이트 영역(200pb) 및 더미 PMOS-금속 게이트 영역(300pb))를 형성하기 위해서 제1 금속 물질(218p)로 제1 세트의 개구부(208p, 308p)를 충진함으로써 도 3d의 구조가 생성된다. 일 실시예에서, 제1 금속 물질(218p)은 P-일 함수(work-function) 금속을 포함할 수 있다. 일부 실시예들에서, P-일 함수 금속은 TiN, WN, TaN, 및 Ru의 그룹으로부터 선택된 금속을 포함한다. P-일 함수 금속은 ALD, CVD, 또는 다른 적합한 기술에 의해 형성될 수 있다. 본 실시예에서, 제1 세트의 개구부(208p, 308p) 및 제3 세트의 개구부(208a, 208b)를 실질적으로 충진하기 위해 제1 금속 물질(218p)이 우선 증착된다. 그리고 나서, 제1 세트의 개구부(208p, 308p) 및 제3 세트의 개구부(208a, 208b)의 바깥쪽의 제1 금속 물질(218p)의 일부를 제거하기 위해 CMP 공정이 수행된다. 따라서, CMP 공정은 절연층(224)에 도달하면 정지하여, 실질적으로 평면 표면을 제공할 수 있다.
또한, 도 3d를 참조하면, 제3 세트의 개구부(208a, 208b)는 복수의 저항 영역(200r)을 포함하는 저항 피처(200r)의 도전성 콘택트(conductive contact)를 형성하기 위해 제1 금속 물질(218p)로 충진된다. 일 실시예에서, 복수의 저항 영역(200r)은 폴리실리콘(216)을 포함한다. 다른 실시예에서, 복수의 저항 영역(200r)은 TiN(214)을 포함한다. 더욱이, 더미 저항 피처(300r)는 복수의 더미 저항 영역(300r)을 포함한다. 일 실시예에서, 복수의 더미 저항 영역(300r)은 폴리실리콘(216)을 포함한다. 다른 실시예에서, 복수의 더미 저항 영역(300r)은 TiN(214)을 포함한다.
도 1의 방법(100)은 단계(110)로 진행하고, 이 단계(110)에서 제2 세트의 개구부(208n, 308n)를 형성하기 위해 복수의 더미 게이트 전극(210)의 제2 서브세트(즉, 210n 및 310n)를 제거함으로써 도 3e의 구조가 생성된다. 도시된 실시예에서, 마스크로서 패턴화된 감광층(500)을 이용하여, 복수의 더미 게이트 전극(210)의 제2 서브세트(즉, 210n 및 310n)는 제2 세트의 개구부(208n, 308n)를 형성하기 위해 제거되는 동안, 더미 게이트 전극(310r) 및 더미 게이트 전극(210r)의 제3 부분(210rc)은 패턴화된 감광층(500)에 의해 커버된다.
일 실시예에서, 복수의 더미 게이트 전극(210)의 제2 서브세트(즉, 210n 및 310n)은 건식 에칭 공정을 이용하여 제거될 수 있다. 일 실시예에서, 건식 에칭 공정은 에칭 기체로서 Cl2, HBr 및 He를 이용하여 대략 650 내지 800W의 소스 전력, 대략 100 내지 120W의 바이어스 전력, 및 대략 60 내지 200 mTorr의 압력 하에서 수행될 수 있다. 패턴화된 감광층(500)은 그 후에 해체될 수 있다.
도 1의 방법(100)은 단계(112)로 진행하고, 이 단계(112)에서 복수의 NMOS-금속 게이트 피처(200n, 300n)(즉, 도 2c에서 NMOS-금속 게이트 영역(200nb) 및 더미 NMOS-금속 게이트 영역(300nb))를 형성하기 위해서 제2 금속 물질(218n)로 제2 세트의 개구부(208n, 308n)를 충진함으로써 도 3f의 구조가 생성된다. 일 실시예에서, 제2 금속 물질(218n)은 N-일 함수 금속을 포함할 수 있다. 일부 실시예들에서, N-일 함수 금속은 Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, 및 Zr의 그룹으로부터 선택된 금속을 포함한다. N-일 함수 금속은 ALD, PVD, 스퍼터링 또는 다른 적합한 기술에 의해 형성될 수 있다. 본 실시예에서, 제2 세트의 개구부(208n, 308n)를 실질적으로 충진하기 위해 제2 금속 물질(218n)이 우선 증착된다. 그리고 나서, 제2 세트의 개구부(208n, 308n)의 바깥쪽의 제2 금속 물질(218n)의 일부를 제거하기 위해 CMP 공정이 수행된다. 따라서, CMP 공정은 절연층(224)에 도달하면 정지하여, 실질적으로 평면 표면을 제공할 수 있다.
도 4a 및 4b는 본 발명개시의 다양한 양태에 따른 도 2a 및 2b의 예시적인 웨이퍼에서 CMOS 반도체 다이들 중 하나의 다이의 일부에 대한 대안적인 평면도를 도시한다. 도시된 실시예에서, 제2 도전성 영역(200b)은 절연층(224) 내에서 복수의 더미 도전성 구조(예컨대, 더미 PMOS-금속 게이트 피처(300p), 더미 NMOS-금속 게이트 피처(300n) 등)를 갖고, 복수의 더미 PMOS-금속 게이트 영역(300p) 각각은 복수의 더미 NMOS-금속 게이트 영역(300n) 각각과 유사한 모양 및 크기를 가지며, 복수의 더미 PMOS-금속 게이트 영역(300p) 및 복수의 더미 NMOS-금속 게이트 영역(300n)의 분포는 변할 수 있다.
도 5a 및 5b는 본 발명개시의 다양한 양태에 따른 도 2a 및 2b의 예시적인 웨이퍼에서 CMOS 반도체 다이들 중 하나의 다이의 일부에 대한 대안적인 평면도를 도시한다. 도시된 실시예에서, 제2 도전성 영역(200b)은 절연층(224) 내에서 복수의 더미 도전성 구조(예컨대, 더미 PMOS-금속 게이트 피처(300p), 더미 NMOS-금속 게이트 피처(300n) 등)를 갖고, 복수의 더미 PMOS-금속 게이트 영역(300p) 각각은 복수의 더미 NMOS-금속 게이트 영역(300n) 각각과 상이한 모양 및 크기를 가지며, 복수의 더미 PMOS-금속 게이트 영역(300p) 및 복수의 더미 NMOS-금속 게이트 영역(300n)의 분포는 변할 수 있다.
CMOS 반도체 다이(200)는 콘택트/비아, 상호접속 금속층, 유전층, 보호층 등과 같은 다양한 피처들을 형성하기 위해 추가의 CMOS 공정들을 겪을 수 있음을 이해한다.
실시예들에 따라, CMOS 반도체 다이는 기판; 기판의 주 표면 위의 절연층; 주 표면의 제1 영역을 총괄하여 커버하는 절연층 내에 형성된 복수의 PMOS-금속 게이트 영역; 주 표면의 제2 영역을 총괄하여 커버하는 절연층 내에 형성된 복수의 NMOS-금속 게이트 영역; 주 표면의 제3 영역을 총괄하여 커버하는 절연층 내에 형성된 복수의 더미 PMOS-금속 게이트 영역; 및 주 표면의 제4 영역을 총괄하여 커버하는 절연층 내에 형성된 복수의 더미 NMOS-금속 게이트 영역을 포함하고, 제1 영역 대 제2 영역의 제1 비율은 1 보다 크거나 같고, 제3 영역 대 제4 영역의 제2 비율은 제1 비율과 실질적으로 동일하다.
다른 실시예들에 따라, CMOS 반도체 다이는 기판; 기판의 주 표면 위의 절연층; 주 표면의 제1 영역을 총괄하여 커버하는 절연층 내에 형성된 복수의 PMOS-금속 게이트 영역; 주 표면의 제2 영역을 총괄하여 커버하는 절연층 내에 형성된 복수의 NMOS-금속 게이트 영역; 주 표면의 제3 영역을 총괄하여 커버하는 절연층 내에 형성된 복수의 더미 PMOS-금속 게이트 영역; 주 표면의 제4 영역을 총괄하여 커버하는 절연층 내에 형성된 복수의 더미 NMOS-금속 게이트 영역; 주 표면의 제5 영역을 총괄하여 커버하는 절연층 내에 형성된 복수의 저항 영역; 및 주 표면의 제6 영역을 총괄하여 커버하는 절연층 내에 형성된 복수의 더미 저항 영역을 포함하고, 제1 영역 대 제2 영역의 제1 비율은 1 보다 크거나 같고, 제3 영역 대 제4 영역의 제2 비율은 제1 비율과 실질적으로 동일하고, 제5 영역 대 제1 영역과 제2 영역의 합의 제3 비율은 0.05보다 작으며, 제6 영역 대 제3 영역과 제4 영역의 합의 제4 비율은 0.05보다 작다.
본 발명은 예시를 통해, 바람직한 실시예 측면에서 설명되었지만, 본 발명은 개시된 실시예들로 한정되지 않는다는 것을 이해하여야 한다. 이와는 달리, 본 발명은 (본 발명분야의 당업자에게 자명할) 다양한 변형들과 유사한 구성들을 커버하도록 의도되었다. 그러므로, 첨부된 청구항들의 범위는 이와 같은 변형들과 유사 구성들을 모두 포함하도록 하는 광범위 해석과 일치되어야 한다.
20: 웨이퍼
200: 반도체 다이
200a, 200b: 도전성 영역
202: 기판
202s: 주 표면
224: 절연층
200p: PMOS-금속 게이트 피처
200n: NMOS-금속 게이트 피처
200r: 저항 피처
300p: 더미 PMOS-금속 게이트 피처
300n: 더미 NMOS-금속 게이트 피처
204a, 204b: STI
210: 더미 게이트 전극
212: 게이트 유전층
214: TiN 층
216: 더미 게이트 전극

Claims (10)

  1. CMOS 반도체 다이(die)에 있어서,
    기판;
    상기 기판의 주 표면 위의 절연층;
    상기 주 표면의 제1 영역(region)을 총괄하여(collectively) 커버하는 상기 절연층 내에 형성된 복수의 PMOS-금속 게이트 영역들;
    상기 주 표면의 제2 영역을 총괄하여 커버하는 상기 절연층 내에 형성된 복수의 NMOS-금속 게이트 영역들;
    상기 주 표면의 제3 영역을 총괄하여 커버하는 상기 절연층 내에 형성된 복수의 더미 PMOS-금속 게이트 영역들; 및
    상기 주 표면의 제4 영역을 총괄하여 커버하는 상기 절연층 내에 형성된 복수의 더미 NMOS-금속 게이트 영역들
    을 포함하고,
    상기 제1 영역 대 상기 제2 영역의 제1 면적비(area ratio)는 1 보다 크거나 같고,
    상기 제3 영역 대 상기 제4 영역의 제2 면적비는 상기 제1 비율과 동일한 것인, CMOS 반도체 다이.
  2. 제1항에 있어서, 상기 제1 면적비 및 상기 제2 면적비 중 적어도 하나는 1 내지 3인 것인, CMOS 반도체 다이.
  3. 제1항에 있어서, 상기 복수의 더미 PMOS-금속 게이트 영역들 각각은 다른 더미 PMOS-금속 게이트 영역들과 동일한 형태를 갖는 것인, CMOS 반도체 다이.
  4. 제1항에 있어서, 상기 복수의 더미 NMOS-금속 게이트 영역들 각각은 다른 더미 NMOS-금속 게이트 영역들과 동일한 형태를 갖는 것인, CMOS 반도체 다이.
  5. 제1항에 있어서, 상기 복수의 더미 PMOS-금속 게이트 영역들 각각은 상기 복수의 더미 NMOS-금속 게이트 영역들 각각과 동일한 형태 및 동일한 크기 중 적어도 하나를 갖는 것인, CMOS 반도체 다이.
  6. 제1항에 있어서, 상기 복수의 더미 PMOS-금속 게이트 영역들 각각은 크기가 동일한 것인, CMOS 반도체 다이.
  7. 제1항에 있어서, 상기 복수의 더미 NMOS-금속 게이트 영역들 각각은 크기가 동일한 것인, CMOS 반도체 다이.
  8. 제1항에 있어서, 상기 복수의 더미 NMOS-금속 게이트 영역들 중 하나의 영역은, 상기 더미 PMOS-금속 게이트 영역들 중 두 개의 영역들 사이, 또는 상기 더미 PMOS-금속 게이트 영역들 중 하나의 영역과 상기 복수의 PMOS-금속 게이트 영역들 중 하나의 영역 사이에 있는 것인, CMOS 반도체 다이.
  9. 제1항에 있어서, 상기 복수의 더미 PMOS-금속 게이트 영역들 중 하나의 영역은, 상기 더미 NMOS-금속 게이트 영역들 중 두 개의 영역들 사이, 또는 상기 더미 NMOS-금속 게이트 영역들 중 하나의 영역과 상기 복수의 NMOS-금속 게이트 영역들 중 하나의 영역 사이에 있는 것인, CMOS 반도체 다이.
  10. 제1항에 있어서,
    상기 주 표면의 제5 영역을 총괄하여 커버하는 상기 절연층 내에 형성된 복수의 저항(resistor) 영역들; 및
    상기 주 표면의 제6 영역을 총괄하여 커버하는 상기 절연층 내에 형성된 복수의 더미 저항 영역들을 더 포함하는 CMOS 반도체 다이.
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