KR20060134010A - 반도체의 제조 방법 및 반도체 장치 - Google Patents

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Abstract

본 발명의 반도체 장치의 제조 방법은, 주면을 갖는 반도체층을 구비한 기판으로서, 주면을 복수의 소자 활성 영역(50, 60)으로 구분하는 분리 영역(70) 내에 형성된 소자 분리 구조(STI)를 갖는 기판을 준비하는 공정(A)과, 반도체층의 주면에 있어서 복수의 소자 활성 영역(50, 60) 중의 선택된 소자 활성 영역(50) 상에 Si 및 Ge를 포함하는 에피택셜층을 성장시키는 공정(B)과, 복수의 소자 활성 영역(50, 60) 중, 에피택셜층이 형성된 소자 활성 영역(50), 및 에피택셜층이 형성되어 있지 않은 소자 활성 영역(A2)의 각각에, 트랜지스터를 형성하는 공정(C)을 포함한다. 공정(A)은, 분리 영역(70) 내에서, 소자 분리 구조(STI)로 둘러싸인 복수의 더미 영역(80)을 형성하는 공정(a1)을 포함하고, 공정(B)은, 복수의 더미 영역(80) 중의 선택된 영역 상에 에피택셜층과 동일한 재료로 이루어지는 층을 성장시키는 공정(b1)을 포함한다.

Description

반도체의 제조 방법 및 반도체 장치{SEMICONDUCTOR MANUFACTURING METHOD AND SEMICONDUCTOR DEVICE}
본 발명은, 기판의 선택된 영역에 SiGe를 포함하는 반도체층을 선택적으로 에피택셜(epitaxial) 성장시킨 반도체 장치, 제조 방법, 및 설계 방법에 관한 것이다.
반도체 장치의 소비 전력을 저감하고, 동작 속도를 향상하는 등의 목적을 위하여, SiGe를 이용한 반도체 소자의 연구가 왕성하게 진행되고 있다. SiGe층을 채널에 이용하면, 종래의 실리콘층에 비해서, 정공 이동도를 약 2배로 향상시킬 수 있다. 또한, 왜곡 Si 기술의 연구도 진행되고 있다. 왜곡 Si층을 채널층에 이용하면, 종래의 실리콘층에 비해서 전자 이동도에서 약 2.2배, 정공 이동도에서 약 1.4배의 향상이 실현 가능해진다. 이러한 왜곡 Si층은, 격자 완화한 SiGe층 위에 Si층을 성장시킴으로써 획득된다. Si에 비하여 SiGe는 결정의 격자 간격이 약간 크기 때문에(Ge 조성 30%의 SiGe층의 격자 정수는 실리콘층의 격자 정수에 비하여 1% 정도 크다), SiGe 상에 성장한 Si에는 인장 왜곡이 발생하게 된다.
본 발명자들은, Si 기판의 특정 영역에 SiGe층을 포함하는 반도체층을 선택적으로 에피택셜 성장시킴으로써, 하나의 Si 기판 상에 통상의 Si의 M0S 트랜지스터(Si 소자)와 SiGe의 MOS 트랜지스터(SiGe 소자)를 혼재시킨 반도체 장치의 개발을 검토하여 왔다.
이와 같이 채널 영역의 반도체 조성이 다른 M0S 트랜지스터를 하나의 Si 기판 상에 혼재하기 위해서는, Si 기판의 선택된 영역 상에 SiGe층을 재현성이 좋도록 균일하게 성장시키는 것이 필요하게 된다.
도 6(a) 및 도 6(b)을 참조하면서, 선택된 영역 상에 SiGe층을 성장시키는 기본적인 방법을 설명한다. 도 6(a)은, Si 기판(1)의 주면의 일부를 나타내는 평면도이며, 소자 활성 영역(50, 60)과 분리 영역(70)이 도시되어 있다. 도 6(b)은 도 6(a)의 B-B선 단면도이다.
도 6(a) 및 도 6(b)에서 알 수 있듯이, Si 기판(1)의 주면에서는, 소자 활성 영역(50)의 표면에 SiGe를 포함하는 층이 에피택셜 성장하고 있지만, 소자 활성 영역(60)의 표면 상에는 아무것도 성장하지 않는다. 또한, 이들 소자 활성 영역(50, 60)은 주위의 분리 영역(70)에 의해 둘러싸여 있다. 소자 활성 영역(50)에는, 그 후의 제조 공정(도시하지 않음)에 의해, SiGe를 포함하는 층을 활성 영역으로서 이용하는 MOS 트랜지스터(SiGe 소자)가 형성되고, 소자 활성 영역(60)에는, Si 기판(1)의 표면 영역을 활성 영역으로서 이용하는 MOS 트랜지스터(Si 소자)가 형성된다.
분리 영역(70)에는, 도 6(b)에 도시하는 바와 같이 내부가 절연물(30)로 매 립된 오목부 또는 홈(트렌치)이 형성되어 있고, 분리 영역(70)에 있어서 기판 주면(Si 표면)의 레벨은 소자 활성 영역(50, 60)에 있어서의 기판 주면(Si 표면)의 레벨보다도 낮다. 이와 같이 Si 기판(1)에 형성된 소자 분리용 홈에 절연물(30)을 매립한 소자 분리 구조는, STI(Shallow Trench Isolation)로 지칭되고 있다. 이 STI에 의해, 각 소자 활성 영역(50, 60)은 서로 전기적으로 분리되어 있다.
도 6(a) 및 도 6(b)에서는, 간단성을 위해서, 2개의 소자 활성 영역(50, 60)만이 도시되어 있지만, 현실의 Si 기판 상에는 다수의 소자 활성 영역(50, 60)이 형성된다.
소자 활성 영역(50) 상에 SiGe를 포함하는 층을 에피택셜 성장시키기 전에, 소자 활성 영역(60)의 표면을 완전히 덮는 선택 성장용 마스크(도시하지 않음)가 형성된다. 선택 성장용 마스크에는 개구부가 마련되고, 소자 활성 영역(50)은, 에피택셜 성장 직전에, 이 개구부를 거쳐서 노출한 상태에 있다. 선택적인 에피택셜 조건을 기초로, SiGe를 포함하는 층은 Si 표면 상에 결정 성장하고, 선택 성장용 마스크의 위에는 성장하지 않는다. 이 때문에, SiGe를 포함하는 층은 도 6(b)에 도시하는 바와 같이 소자 활성 영역(50) 상에 선택적으로 성장한다.
또, STI를 형성하기 위해서는, Si 기판(1)의 표면에 형성한 소자 분리용 홈을 매립하도록 Si02 등의 절연막을 퇴적한 후, 그 절연막의 상면을 CMP(화학적 기계적 연마)에 의해서 평탄화하는 처리가 실행된다. 이러한 CMP를 실행할 때, 분리 영역(70)의 면적이 넓은 부분과 좁은 부분 사이에서 연마량에 차이가 발생하기 때 문에, 균일한 평탄화 처리가 실현될 수 없게 될 가능성이 있다. 이와 같이 패턴의 사이즈나 면적율에 의해서 연마량이 변화하는 현상은, 「디싱」으로 지칭되고 있다. 디싱의 문제를 해결하기 위해서, 도 7(a) 및 도 7(b)에 도시하는 바와 같이 분리 영역(70) 내에 복수의 더미 영역(80)을 형성하는 것이 실행되고 있다(예컨대 특허문헌 1 참조). 더미 영역(80)은, STI의 홈 폭을 웨이퍼 상 또는 칩 내에서 거의 균일화하고, CMP에 의한 연마가 웨이퍼 내에서 균일하게 진행하는 것을 목적으로 하여 제작된다. 이 때문에, 더미 영역(80)은, 본래는 분리 영역(70)으로서 오목부를 형성해야 할 영역의 일부에 위치하지만, 그 부분에는 오목부가 형성되지 않는다. 그 때문에, 더미 영역(80)의 Si 표면은, 소자 활성 영역(50, 60)에서의 Si 표면과 동일한 레벨로 유지되어 있다. 단지, 더미 영역(80)에는 트랜지스터 등의 소자는 형성되지 않는다. STI를 위한 절연막을 CMP로 연마할 때, 더미 영역(80)의 상면은, 소자 활성 영역(50, 60)의 상면과 마찬가지로 SiN 층으로 덮인 상태에 있다. 이 SiN 층은, CMP가 종료한 후에 제거된다.
종래, 상술한 선택 성장용 마스크는, 이 더미 영역(80)을 완전히 덮도록 패터닝되기 때문에, 더미 영역(80) 상에서는 SiGe를 포함하는 층이 에피택셜 성장하지 않는다.
[특허문헌 1] 일본국 특허 공개 평성 제 11-16999 호 공보
SiGe층을 포함하는 층을 소자 활성 영역(50) 상에 선택적으로 성장시킬 때, 상술한 바와 같이 선택 성장용 마스크에 개구부를 마련하고, Si 기판의 하지 Si 표면의 일부를 선택적으로 노출시킬 필요가 있다. 이 선택 성장용 마스크에서의 개구부의 면적이 Si 기판 주면의 전체의 면적에 차지하는 비율을 「개구율」이라고 지칭하기로 한다. 이 개구율은, 선택 에피택셜 성장에 큰 영향을 주는 중요한 파라미터이며, 개구율이 변화되면, 선택 에피택셜 성장의 조건(원료 가스의 유량이나 기판 온도)이 동일하더라도, 에피택셜 성장의 레이트가 변화되어, SiGe를 포함하는 층의 두께가 변화되거나, 선택성을 확보할 수 없게 되는 경우가 있다.
특히 반도체 장치의 품종이 다르면, SiGe 소자의 활성 영역의 사이즈나 개수가 다르기 때문에, 선택 성장용 마스크의 개구율이 크게 변화되는 경우가 있다. 이 때문에, 다른 품종의 반도체 장치를 제작하는 경우에 있어서, 단순히 동일한 조건으로 SiGe의 에피택셜 성장을 실행하면, 획득되는 SiGe층의 두께나 조성이 목표값으로부터 벗어날 가능성이 있고, 품종마다 최적의 에피택셜 성장 조건을 찾아내는 것이 필요하게 된다. 이 때문에, 약간의 설계 변경이 발생한 경우에도 에피택셜 성장 조건의 변경이 필요하게 된다. 또한, 동일한 품종이더라도, 개구율이 기판 상에 균일하지 않고, 개구부의 면적이 칩의 위치에 따라 변화되는 경우가 있다. 이러한 경우, 획득되는 SiGe층의 두께가 칩 내에서 불균일하게 될 가능성도 있다.
본 발명은, 상기의 문제를 해결하기 위해서 실행된 것으로서, 그 주된 목적은, 반도체 장치의 사양이나 설계에 변경이 발생하더라도, 에피택셜 성장층의 두께를 균일화하는 것이 가능한 반도체 장치 및 그 제조 방법 및 설계 방법을 제공하는 것에 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 주면을 갖는 반도체층을 구비한 기판으로서, 상기 주면을 복수의 소자 활성 영역으로 구분하는 분리 영역 내에 형성된 소자 분리 구조를 갖는 기판을 준비하는 공정(A)과, 상기 반도체층의 주면에서 상기 복수의 소자 활성 영역 중의 선택된 소자 활성 영역 상에 Si 및 Ge 또는 Si 및 C를 포함하는 에피택셜층을 성장시키는 공정(B)과, 상기 복수의 소자 활성 영역 중, 상기 에피택셜층이 형성된 소자 활성 영역, 및 상기 에피택셜층이 형성되어 있지 않은 소자 활성 영역의 각각에, 전계 효과형 트랜지스터를 형성하는 공정(C)을 포함하는 반도체 장치의 제조 방법으로서, 상기 공정(A)은, 상기 분리 영역 내에서, 상기 소자 분리 구조에 둘러싸인 복수의 더미 영역을 형성하는 공정(a1)을 포함하고, 상기 공정(B)은, 상기 복수의 더미 영역 중의 선택된 영역 상에, 상기 에피택셜층과 동일한 재료로 이루어지는 층을 성장시키는 공정(b1)을 포함한다.
바람직한 실시예에 있어서, 상기 공정(A)은, 상기 반도체층의 주면에 트렌치를 형성하는 공정(a2)과, 상기 트렌치를 절연물로 매립하는 공정(a3)과, 상기 절연물의 상면을 연마하여, 평탄화하는 공정(a4)을 포함하고, 상기 반도체층의 주면 중 상기 절연물이 존재하지 않는 부분은, 상기 복수의 소자 활성 영역 및 상기 복수의 더미 영역을 포함하고, 상기 복수의 소자 활성 영역 및 상기 복수의 더미 영역의 표면에서는, 상기 반도체층을 구성하는 반도체가 노출되어 있다.
바람직한 실시예에 있어서, 상기 공정(B)은, 상기 공정(b1) 전에, 선택 성장용 마스크를 형성하는 공정(b2)과, 상기 공정(b1) 후에, 상기 선택 성장용 마스크를 제거하는 공정(b3)을 포함하고, 상기 선택 성장용 마스크는, 상기 복수의 소자 활성 영역 중의 선택된 소자 활성 영역 및 상기 복수의 더미 영역 중의 선택된 영역 상에 개구부를 갖고, 상기 복수의 소자 활성 영역의 적어도 일부의 소자 활성 영역을 완전히 덮는다.
바람직한 실시예에 있어서, 상기 공정(b2) 후에, 상기 에피택셜층의 성장을 실행하기 전에, 상기 복수의 소자 활성 영역 및 상기 복수의 더미 영역의 표면에서 상기 반도체층을 구성하는 반도체가 노출되어 있는 부분을 표면으로부터 에치백하는 공정을 포함한다.
바람직한 실시예에 있어서, 상기 에피택셜층의 성장은, 상기 에피택셜층의 표면이 상기 반도체층 중 에치백되지 않은 부분의 표면에 일치할 때까지 실행된다.
바람직한 실시예에 있어서, 상기 공정(B)은, Ge를 포함하지 않는 Si의 에피택셜층을 상기 Si 및 Ge 또는 Si 및 C를 포함하는 에피택셜층의 위에 성장시키는 공정을 포함한다.
바람직한 실시예에 있어서, 상기 전계 효과형 트랜지스터는 M0S 트랜지스터이다.
바람직한 실시예에 있어서, 상기 기판은 단결정 Si 기판 또는 SOI 기판이다.
바람직한 실시예에 있어서, 상기 선택 성장용 마스크로 덮이지 않은 소자 활성 영역의 주위에 복수의 더미 영역을 배치하고, 당해 복수의 더미 영역 중 적어도 하나는 상기 선택 성장용 마스크로 덮지 않도록 한다.
바람직한 실시예에 있어서, 상기 선택 성장용 마스크로 덮이지 않은 소자 활성 영역의 주위에 복수의 더미 영역을 배치하고, 당해 복수의 더미 영역 중 상기 소자 활성 영역에 인접하는 더미 영역을 상기 선택 성장용 마스크로 덮지 않도록 한다.
바람직한 실시예에 있어서, 상기 선택 성장용 마스크로 덮이는 소자 활성 영역과 상기 선택 성장용 마스크로 덮이지 않은 소자 활성 영역이 인접하는 경우, 상기 2개의 소자 활성 영역의 사이에 적어도 하나의 더미 영역을 배치하고, 당해 더미 영역을 상기 선택 성장용 마스크로 덮지 않도록 한다.
바람직한 실시예에 있어서, 상기 선택 성장용 마스크로 덮이지 않은 소자 활성 영역 중, 차동쌍 트랜지스터 회로를 구성하는 전계 효과형 트랜지스터가 형성되는 짝수개의 소자 활성 영역이 존재하는 경우, 상기 짝수개의 소자 활성 영역의 대칭축에 대해서 대칭인 관계를 갖는 위치에 있는 더미 영역을 상기 선택 성장용 마스크로 덮지 않도록 한다.
바람직한 실시예에 있어서, 상기 선택 성장용 마스크로 덮이지 않은 소자 활성 영역의 모서리부의 근방에 L자형의 더미 영역을 배치하고, 당해 L자형 더미 영역을 상기 선택 성장용 마스크로 덮지 않도록 한다.
바람직한 실시예에 있어서, 상기 선택 성장용 마스크로 덮이지 않은 소자 활성 영역의 주위에 적어도 하나의 C자형 더미 영역을 배치하고, 당해 C자형 더미 영역을 상기 선택 성장용 마스크로 덮지 않도록 한다.
바람직한 실시예에 있어서, 상기 선택 성장용 마스크로 덮이지 않은 복수의 소자 활성 영역 사이에 유지된 위치에 H자형 더미 영역을 배치하고, 당해 H자형 더미 영역을 상기 선택 성장용 마스크로 덮지 않도록 한다.
본 발명의 반도체 장치는, 주면을 갖는 반도체층을 구비한 기판으로서, 상기 주면을 복수의 소자 활성 영역으로 구분하는 분리 영역 내에 형성된 소자 분리 구조를 갖는 기판과, 상기 반도체층의 주면에서 상기 복수의 소자 활성 영역 중의 선택된 소자 활성 영역 상에 성장한 Si 및 Ge 또는 Si 및 C를 포함하는 에피택셜층과, 상기 복수의 소자 활성 영역 중, 상기 에피택셜층이 형성된 소자 활성 영역에 형성된 전계 효과형 트랜지스터와, 상기 에피택셜층이 형성되어 있지 않은 소자 활성 영역에 형성된 전계 효과형 트랜지스터와, 상기 분리 영역 내에 형성되어, 상기 소자 분리 구조에 둘러싸인 복수의 더미 영역을 포함하는 반도체 장치로서, 상기 복수의 더미 영역 중의 선택된 영역 상에, 상기 에피택셜층과 동일한 재료로 이루어지는 층이 마련되어 있다.
바람직한 실시예에 있어서, 상기 에피택셜층이 형성되어 있는 소자 활성 영역의 표면의 레벨은, 상기 에피택셜층이 형성되어 있지 않은 소자 활성 영역의 표면의 레벨보다도 낮다.
바람직한 실시예에 있어서, 상기 에피택셜층의 표면의 레벨은, 상기 에피택셜층이 성장하지 않는 소자 활성 영역의 표면의 레벨에 일치하고 있다.
바람직한 실시예에 있어서, 상기 에피택셜층이 성장하고 있는 소자 활성 영역의 주위에 위치하는 복수의 더미 영역에는, 상기 에피택셜층과 동일한 재료로 이루어지는 층이 형성되어 있다.
바람직한 실시예에 있어서, 상기 에피택셜층이 성장하고 있는 소자 활성 영역에 인접하는 복수의 더미 영역의 각각에는, 상기 에피택셜층과 동일한 재료로 이루어지는 층이 형성되어 있다.
바람직한 실시예에 있어서, 상기 에피택셜층이 형성되어 있지 않은 소자 활성 영역과 상기 에피택셜층이 형성되어 있는 소자 활성 영역이 인접하고, 상기 2개의 소자 활성 영역의 사이에 적어도 하나의 더미 영역이 배치되어 있고, 당해 더미 영역 상에는 상기 에피택셜층과 동일한 재료로 이루어지는 층이 형성되어 있다.
바람직한 실시예에 있어서, 상기 에피택셜층이 형성되어 있는 소자 활성 영역 중, 차동쌍 트랜지스터 회로를 구성하는 전계 효과형 트랜지스터가 형성되는 짝수개의 소자 활성 영역이 존재하고, 상기 짝수개의 소자 활성 영역의 대칭축에 대하여 대칭인 관계를 갖는 위치에 있는 더미 영역 상에는 상기 에피택셜층과 동일한 재료로 이루어지는 층이 형성되어 있다.
바람직한 실시예에 있어서, 상기 에피택셜층이 형성되어 있는 소자 활성 영역의 모서리부의 근방에 L자형의 더미 영역이 배치되어 있고, 당해 L자형 더미 영역 상에는 상기 에피택셜층과 동일한 재료로 이루어지는 층이 형성되어 있다.
바람직한 실시예에 있어서, 상기 에피택셜층이 형성되어 있는 소자 활성 영역의 주위에 적어도 하나의 C자형 더미 영역이 배치되어 있고, 당해 C자형 더미 영역 상에는 상기 에피택셜층과 동일한 재료로 이루어지는 층이 형성되어 있다.
바람직한 실시예에 있어서, 상기 에피택셜층이 형성된 복수의 소자 활성 영역 사이에 유지된 위치에 H자형 더미 영역이 배치되어 있고, 당해 H자형 더미 영역 상에는 상기 에피택셜층과 동일한 재료로 이루어지는 층이 형성되어 있다.
본 발명에 의하면, 복수의 더미 영역 중의 선택된 영역 상에, 소자 영역 상에 성장시키는 에피택셜층과 동일한 재료로 이루어지는 층을 성장시키는 공정을 포함하기 때문에, 소자 활성 영역의 배치나 면적이 변화되는 경우에도, 에피택셜층의 선택 성장을 균일화할 수 있다.
도 1은 선택된 영역 상에 SiGe층을 성장시키는 방법을 설명하기 위한 본 발명에 관한 도면으로서, 도 1(a)은 Si 기판의 주면의 일부를 나타내는 평면도이고, 도 1(b)은 도 6(a)의 B-B선 단면도,
도 2(a) 내지 도 2(f)는 본 발명에 따른 반도체 장치의 제조 방법의 실시예를 나타내는 공정 단면도,
도 3(a) 내지 도 3(e)은 본 발명에 따른 반도체 장치의 제조 방법의 실시예를 나타내는 공정 단면도,
도 4(a) 내지 도 4(e)는 본 발명에 따른 반도체 장치의 제조 방법의 실시예를 나타내는 공정 단면도,
도 5는 본 발명에 따른 선택 성장용 마스크의 개구율을 결정하는 순서의 일례를 나타내는 흐름도,
도 6은 선택된 영역 상에 SiGe층을 성장시키는 방법을 설명하기 위한 종래 기술에 관한 도면으로서, 도 6(a)은 Si 기판의 주면의 일부를 나타내는 평면도이고, 도 6(b)은 도 6(a)의 B-B선 단면도,
도 7은 선택된 영역 상에 SiGe층을 성장시키는 방법을 설명하기 위한 다른 종래 기술에 관한 도면으로서, 도 7(a)은 Si 기판의 주면의 일부를 나타내는 평면도이고, 도 7(b)은 도 6(a)의 B-B선 단면도,
도 8(a) 내지 도 8(c)은 실시예 3에 있어서의 제조 방법을 나타내는 공정 단면도,
도 9(a)는 소자 활성 영역(50)에 관한 문제를 설명하기 위한 평면도이고, 도 9(b)는 실시예 4에 있어서의 소자 활성 영역(50) 및 그 주변을 나타내는 평면도,
도 10(a)은, 소자 활성 영역(50)과 소자 활성 영역(60)이 인접하는 경우에 발생할 수 있는 문제를 설명하기 위한 평면도로서, 도 10(b)은 실시예 5에 있어서의 소자 활성 영역(50, 60) 및 그 주변을 나타내는 평면도,
도 11(a)은 크로스 커플형의 차동쌍 트랜지스터(페어 트랜지스터)(120, 140)의 회로도이고, 도 11(b)은 차동쌍 트랜지스터(120, 140)를 SiGe 소자로 형성하는 경우의 레이아웃 예를 나타내는 평면도이고, 도 11(c)은 실시예 6에 있어서의 소자 활성 영역(50) 및 그 주변을 나타내는 주요부 평면도,
도 12(a) 및 도 12(b)는, 모두 실시예 6에 있어서의 차동쌍 트랜지스터를 갖는 회로의 예를 나타내는 도면,
도 13(a) 및 도 13(b)은, 모두 실시예 7에 있어서의 L자형 더미 영역의 배치예를 나타내는 주요부 평면도,
도 14(a) 및 도 14(b)는, 모두 실시예 8에 있어서의 C자형 더미 영역의 배치예를 나타내는 주요부 평면도,
도 15는 실시예 9에 있어서의 H자형 더미 영역의 배치예를 나타내는 주요부 평면도이다.
부호의 설명
1 : Si 기판 2 : 보호 산화층(SiO2 막)
3 : 폴리 실리콘층 4 : SiN 층
5 : 소자 분리홈 6 : 보호 산화층
7 : Si 산화막 8 : 웰
9 : 선택 성장용 마스크 재료층 10 : 선택 성장용 마스크
11 : Si 버퍼층 12 : SiGe 채널층
13 : Si 캡층 14 : 게이트 절연막
15 : 게이트 전극 16 : LDD
17 : 사이드월 18 : 소스·드레인
19 : 실리사이드층 20 : 층간 절연막
21 : 플러그 22 : 알루미늄 배선
30 : 절연물 50 : 소자 활성 영역
60 : 소자 활성 영역 70 : 분리 영역
80 : 더미 영역 80a : L자형 더미 영역
80b : C자형 더미 영역 80c : H자형 더미 영역
90 : SiGe를 포함하는 층(에피택셜층)
본 발명에서는, 품종·사양·설계 등의 변화에 따라 소자 활성 영역의 배치나 총면적이 변화되는 경우에 있어서도, CMP의 디싱 억제를 위해 형성되는 더미 영역을 이용함으로써, SiGe의 선택 성장용 마스크의 개구율을 소정 범위 내로 유지할 수 있다.
우선, 도 1(a) 및 도 1(b)을 참조하면서, 본 발명에 있어서 SiGe를 포함하는 층의 선택 성장의 특징점을 설명한다. 도 1(a)은, Si 기판(1)의 주면의 일부를 나타내는 평면도이고, 소자 활성 영역(50, 60), 분리 영역(70), 및 더미 영역(80)을 나타내고 있다. 도 1(b)은 도 1(a)의 B-B선 단면도이다.
분리 영역(70) 내에서의 더미 영역(80)은, STI의 매립 절연막을 CMP법에 의해서 평탄화할 때의 디싱을 방지하기 위해서 마련되어 있고, 그 형상, 사이즈, 및 배치는 CMP법에 의한 평탄화를 균일하게 실행할 수 있도록 최적화되어 있다. 본 발명에서는, 소자 활성 영역(50)의 위뿐만 아니라, CMP용으로 마련된 더미 영역(80)의 위에도 SiGe를 포함하는 층을 성장시키고 있다. 단, 모든 더미 영역(80) 상에 성장시키는 것은 아니고, 특정 구역 내에 위치하는 더미 영역(80)의 위에 SiGe를 포함하는 층(90)을 성장시키고 있다. 이러한 성장은, 선택 성장용 마스크의 개구부의 크기, 형상, 및 위치 등을 적절히 설계하는 것에 의해, 특정한 더미 영역(80)을 선택 성장용 마스크로 덮지 않고 노출시킨 상태로 선택 성장을 하는 것 에 의해 실현할 수 있다. 선택 성장용 마스크의 개구부의 크기, 형상, 및 위치 등의 설계 방법에 있어서는, 후에 자세히 설명한다.
이하에서, 본 발명의 바람직한 실시예를 설명한다.
(실시예 1)
도 2 내지 도 4를 참조하면서, 본 발명의 실시예 1을 설명한다.
우선, 도 2(a)에 도시하는 바와 같이 Si 기판(1)의 표면을 1000∼1100℃ 정도로 열산화하여, 두께 20∼30nm 정도의 보호 산화층(SiO2 층)(2)을 형성한다. Si 기판(1)은, 전형적으로는, 단결정의 Si 웨이퍼이지만, SOI 기판이더라도 좋다. 다음에, CVD 법에 의해, 두께 50nm 정도의 폴리 실리콘층(3)을 보호 산화층(2) 상에 퇴적한 후, CVD 법에 의해, 두께 150nm 정도의 SiN 층(4)을 폴리 실리콘층(3) 상에 퇴적한다. SiN 층(4)의 퇴적 온도는 700∼800℃ 정도이다. 그 다음, 리소그래피 기술에 의해, 소자 활성 영역 및 더미 영역(80)의 패턴을 규정하는 레지스트 마스크를 SiN 층(4)의 위에 형성한다.
상기 적층 구조 중, 레지스트 마스크에 의해서 덮여 있지 않은 부분을 에칭함으로써, SiN 층(4), 폴리 실리콘층(3), 보호 산화층(2)을 패터닝한다. 이 에칭은, 이방성이 높은 건식 에칭법에 의해서 실행하는 것이 바람직하다. 건식 에칭용의 가스로서, SiN 층(4)이나 보호 산화층(2)의 에칭에서는, CF4 및 CHF3을 이용할 수 있다. 또한, 폴리 실리콘층(3)의 에칭에서는 Cl2나 HBr 등 가스를 이용할 수 있 다. 이 건식 에칭에 의해, Si 기판(1)의 주면이 부분적으로 노출한다. 그 후, Si 기판(1)의 노출 부분을 에칭함으로써, 도 2(b)에 나타내는 소자 분리홈(5)을 Si 기판(1)의 표면에 형성한다. Si의 에칭은, Cl2나 HBr 등의 가스를 이용한 건식 에칭에 의해서 실행할 수 있다. 소자 분리홈(5)의 깊이는, 예컨대 250∼350nm의 범위 내로 설정된다.
다음에, 소자 분리홈(5)의 내부에서 노출하고 있는 Si 표면을 1000∼1100℃ 정도로 열산화하여, 도 2(c)에 나타내는 두께 20∼30nm 정도의 보호 산화층(6)을 형성한다. 이 다음, HDP(high density plasma)법에 의해, 도 2(d)에 도시하는 바와 같이 소자 분리홈(5)의 내부를 Si 산화막(7)으로 매립한다. 퇴적하는 Si 산화막(7)의 두께는 소자 분리홈(5)의 깊이보다도 충분히 큰 값, 예컨대 500∼800nm의 범위 내의 값으로 설정된다.
다음에, CMP 법에 의한 표면 연마를 실행한다. 이 연마는, 도 2(e)에 도시하는 바와 같이 SiN 층(4)이 노출할 때까지 실행한다. 이 연마가 종료한 단계에서는, Si 기판(1) 상에 형성된 절연물의 상면은 평탄화되어 있고, 그 평탄한 상면은 Si 산화막(7)의 연마면으로 형성되어 있는 영역과, SiN 층(4)으로 형성되어 있는 영역으로 구분되어 있다. Si 산화막(7)의 연마면으로 형성되어 있는 영역은 소자 분리홈(5) 상에 위치하고, SiN 층(4)으로 형성되어 있는 영역은 소자 활성 영역(50, 60) 및 더미 영역(80) 상에 위치하고 있다.
다음에, 열 농인산(濃燐酸)을 이용하여 SiN 층(4)의 제거를 한 후, 불초산을 이용하여 폴리 실리콘층(3)의 제거를 행한다. 그 후, 불산을 이용하여 보호 산화층(2)의 제거를 행한다. 이 에칭에 의해, 소자 활성 영역(50, 60) 및 더미 영역(80) 상의 보호 산화층(2)이 에칭되고, 또한, 소자 분리홈(5)을 매립하는 Si 산화막(7)의 상부도 부분적으로 에칭된다. 이 에칭에 의해, 도 2(f)에 도시하는 바와 같이 Si 기판(1)의 주면에 있어서의 소자 활성 영역(50, 60) 및 더미 영역(80)의 상면(Si 면)이 노출한다.
다음에, 이온 주입에 의해, 소자 활성 영역에 웰(8)을 형성한다. 웰(8) 중, n형 웰에는 As(비소) 및 P(인)의 이온이 주입되고, p형 웰에는 B(붕소)의 이온이 주입된다.
그 후, 도 3(a)에 도시하는 바와 같이 두께 10∼30nm 정도의 선택 성장용 마스크 재료층(9)을 퇴적한다. 선택 성장 마스크 재료층(9)은, 예컨대 SiN 또는 SiO2막, 또는 이들 적층막으로 형성된다. 다음에, 도 3(b)에 도시하는 바와 같이 이 선택 성장용 마스크 재료층(9)을 패터닝함으로써, 선택 성장용 마스크(10)를 제작한다. 이 패터닝은, 리소그래피 및 에칭 기술에 의해 실행되지만, 에칭은 약액을 이용한 습식 에칭에 의해서 실행하는 것이 바람직하다. 약액으로서는, 선택 성장용 마스크 재료층(9)이 SiN으로 형성되는 경우, 열 농인산을 이용할 수 있고, 선택 성장용 마스크 재료층(9)이 SiO2로 형성되는 경우는 불산을 이용할 수 있다. 또, 선택 성장용 마스크 재료층(9)을 형성하기 전의 단계에서, 노출하고 있는 Si 표면에 두께 5nm 정도의 열 산화막을 형성해 놓더라도 좋다.
선택 성장용 마스크(10)의 개구부는, 도 3(b)에 도시하는 바와 같이 SiGe를 포함하는 층을 에피택셜 성장시켜야 하는 영역을 규정한다. 즉, 선택 성장용 마스크(10)의 개구부는, 소자 활성 영역(50)뿐만 아니라, 선택된 특정한 더미 영역(80)을 포함하도록 형성되어, Si 소자를 형성하는 소자 활성 영역(60)과 일부의 더미 영역(80)은 선택 성장용 마스크(10)로 덮인다. SiGe를 포함하는 층의 에피택셜 성장은, 선택 성장용 마스크(10)의 위에는 발생하지 않고, 선택 성장용 마스크(10)의 개구부 내에 위치하는 소자 활성 영역(50) 및 더미 영역(80)의 표면에서 선택적으로 발생하게 된다.
또, 더미 영역(80) 상에 성장하는 결정은, 최종적으로는 트랜지스터의 활성 영역으로서는 이용되지 않는다. 더미 영역(80)에 결정을 성장시키는 이유는, 결정의 선택 성장을 실행하는 영역의 면적(구체적으로는, 선택 성장용 마스크(10)의 개구율)을 칩마다 거의 일정하게 하는 것에 있다. 따라서, 더미 영역(80)의 어느 부분을 선택 성장용 마스크(10)로 덮고, 어느 부분을 노출시켜야 될 것인지는, 선택 에피택셜 성장을 균일하게 실행한다고 하는 관점에서 최적화된다. 이 최적화의 방법에 대해서는, 후에 설명한다.
다음에, 도 3(c)에 나타낸 바와 같이 UHV-VCD 법을 이용하여, 선택 성장용 마스크(10)의 개구부 내에만, 두께 2∼5nm 정도의 Si 버퍼층(11), 두께 5∼15nm 정도의 SiGe 채널층(12), 두께 2∼5nm 정도의 Si 캡층(13)을 순차적으로 성장시킨다. 성장 온도는 500∼600℃ 정도로 설정하고, 원료 가스에는 GeH4, Si2H6을 이용한다. 결정 성장 중의 선택성을 높이기 위해서, HCl 가스를 첨가하더라도 좋다. 이와 같이, 본 실시예에서는, SiGe를 포함하는 층으로서, Si층 및 SiGe층으로 이루어지는 적층 구조를 형성한다. SiGe층 중의 Ge의 조성 비율을 조절함으로써, 소망하는 왜곡을 형성할 수 있다. 또, SiGe층에는 탄소를 첨가하더라도 좋다.
본 실시예와 같이, 이동도가 높은 MOS 트랜지스터를 제작하는 경우, SiGe의 Ge 조성은 15∼50% 정도로 설정하는 것이 바람직하다. Ge 조성이 이 범위보다도 낮으면, 정공 이동도의 향상 효과가 작고, 이 범위보다도 크면, 격자 완화가 발생하기 쉽게 되기 때문에, 바람직하지 않기 때문이다. 다음에, 도 3(d)에 도시하는 바와 같이 습식 에칭에 의해 선택 성장용 마스크(10)를 박리한다. 습식 에칭의 약액으로서는, 선택 성장용 마스크(10)의 패터닝에 이용한 약액과 동일한 종류의 약액을 이용할 수 있다. 표면 세정 후, 도 3(e)에 도시하는 바와 같이 게이트 절연막(14)의 형성을 실행한다. 게이트 절연막(14)은, 750∼1050℃에서의 온도 범위로 에피택셜층의 표면을 열산화하거나, 다른 방법으로 절연막을 퇴적하는 것에 의해 형성될 수 있다. 이 때, 비교적 낮은 온도로 게이트 절연막(14)의 형성을 실행하면, Si-SiGe 사이의 격자 부정합에 기인한 격자 완화의 발생을 억제할 수 있기 때문에 바람직하다. 따라서, 750∼900℃의 범위에서 게이트 절연막(14)을 형성하는 것이 바람직하다. 게이트 절연막(14)에는, SiO2막, SiON막, 또는 이들 적층 구조를 이용한다. 고유전체 재료인 ZrO2, HfO2 등을 이용하여도 좋다.
다음에, CVD 법을 이용하여 폴리 실리콘층을 150∼250nm 정도 퇴적한 후, 리 소그래피 및 건식 에칭에 의해, 도 4(a)에 도시하는 바와 같이 게이트 전극(15)을 형성한다. 폴리 실리콘의 패터닝은 염소, 취화수소 등 에칭 가스를 이용하는 건식 에칭에 의해서 실행할 수 있다.
다음에, 게이트 전극(15)을 주입 마스크로 하는 비교적 도우즈가 낮은 불순물 이온 주입을 실행하고, 도 4(b)에 나타내는 LDD(Lightly doped drain)(16)를 형성한다. 다음에, 도 4(c)에 도시하는 바와 같이 게이트 전극(15)의 측벽에 사이드 월(17)을 형성한 후, 활성 영역의 반도체 내에 소스·드레인(18)을 형성한다. 사이드 월(17)은, SiO2막 또는 SiN층, 또는, 이들 적층막을 퇴적한 후, 이방성이 높은 건식 에칭에 의해, 전면을 에칭함으로써 제작된다. 다음에, 폴리 실리콘으로 이루어지는 게이트 전극(15)이나 소스·드레인(18)의 저항을 내리기 위해서, 게이트 전극(15)의 표면 및 소스·드레인(18)의 표면을 실리사이드화하여, 도 4(d)에 도시하는 바와 같이 실리사이드층(19)을 형성한다. 실리사이드층(19)은, 바람직하게는, Co 실리사이드, Ti 실리사이드, Ni 실리사이드 등이다.
그 다음에, 도 4(e)에 도시하는 바와 같이 CVD 법에 의해, 층간 절연막(20)을 퇴적한다. 층간 절연막(20)의 재료에는 SiO2를 이용할 수 있다. 층간 절연막(20)의 유전율을 감소시키기 위해서, SiO2 내에 불소를 첨가하더라도 좋다. 이 다음, 건식 에칭을 이용하여 층간 절연막(20)에 콘택트 홀을 형성하고, 형성한 콘택트 홀을 금속으로 매립한 플러그(21)를 형성한다. 플러그(21)의 재료로서 W(텅스텐)를 이용하는 경우는, CVD 법에 의해서 콘택트 홀 내를 매립하는 것이 용이하 다. 또한, 스퍼터법을 이용하여 두께 500∼700nm 정도의 알루미늄층을 층간 절연막(20) 상에 퇴적한 후, 이 알루미늄층 패터닝함으로써 알루미늄으로 이루어지는 배선(22)을 형성한다.
이상의 방법에 의해, 동일 기판 상에 Si 소자와 SiGe 소자가 혼재한 반도체 장치를 제품비율이 좋게 제작할 수 있다. 본 실시예에서는, CMP의 디싱 방지용으로 형성되는 더미 영역(80)의 위에도 SiGe를 포함하는 층을 성장시키기 때문에, SiGe 소자를 위한 활성 영역의 총면적이나 배치가 변화되는 경우에 있어서도, 선택 성장용 마스크의 개구부를 소정 범위 내로 조정·유지할 수 있다.
또, 도 2∼도 4에 나타낸 공정은 본 발명의 바람직한 실시예의 하나에 불과하고, 다른 여러 가지의 제조 공정에 의해서도 본 발명을 실시할 수 있다.
(실시예 2)
다음에, 도 5를 참조하면서 본 발명에 따른 반도체 장치의 회로 설계 방법의 실시예를 설명한다.
본 실시예에서는, 칩 면적(전체 면적)을 100으로 한 경우에 있어서, SiGe 소자 영역(도 1의 소자 활성 영역(50)에 상당)의 전체면적을 5, Si 소자 영역(도 1의 소자 활성 영역(60)에 상당)의 전체면적을 20으로 설정한다. CMP의 디싱 억제를 위해 마련된 더미 영역의 전체면적은 Sdummy로 표시한다.
우선, 회로 설계를 실행하는 것에 의해 소자 배치(레이아웃)를 설정하고, 더 미 영역의 패턴을 설정한다. 더미 영역의 배치(더미 패턴)의 자동 설계를 용이하게 행할 수 있도록 하기 위해서는, 각각의 더미 영역을, 거의 같은 형상 및 면적을 갖는 단위 구조로 하고, 더미 패턴을 단위 구조가 단순한 배열에 의해서 규정하는 것이 바람직하다. M0S 트랜지스터(전계 효과형 트랜지스터) 등의 소자의 배열을 모두 결정함으로써, 소자 분리 영역이 정해지기 때문에, 더미 영역의 전체면적 Sdummy의 크기도 결정된다.
본 실시예에서는, CMP에 의한 연마량을 적절한 범위 내에서 균일화하기 위해서, SiN 등의 CMP용 패드로 덮은 영역(소자 활성 영역 및 더미 영역)의 목표 면적율(이하, 「Si 표면율 S」로 지칭함)을 0.40 이상 0.55 이하의 범위 내로 설정한다. 또한, 선택 성장의 안정화를 도모하기 위해서, 선택 성장용 마스크의 목표 개구율 R을 0.10 이상 0.20 이하의 범위 내로 설정하는 것으로 한다. 이들 범위의 상한 하한값은 일례이며, 다른 값으로 설정하는 것도 가능하다.
본 실시예의 경우, 더미 영역을 전혀 형성하지 않으면, Si 표면율 S는, 25(=5+20)/100=0.25가 되고, 상기 S의 범위의 상한값(0.55)뿐만 아니라, 하한값(0.40)도 하회하고 있다. 이 때문에, 더미 영역을 부가하고, Si 표면율 S가 0.40 이상 0.55 이하의 범위가 되도록 할 필요가 있다. 또, 더미 영역을 부가적으로 형성하기 전의 단계에서, 이미 Si 표면율 S가 0.55를 초과하고 있는 경우, 소자의 구성이나 칩사이즈를 재검토하고, 소자 배치(레이아웃)를 다시 설정할 필요가 있다.
SiGe 소자 영역의 전체면적이 칩면적에서 차지하는 비율은, 선택 성장용 마스크의 개구율 R의 상한값(0.20) 이하인 것이 필요하고, 또한, Si 소자 영역 이외의 전체면적이 칩면적에서 차지하는 비율은, 선택 성장용 마스크의 개구율 R의 하한값(0.10) 이상인 것이 필요하다. SiGe 소자 영역의 전체면적의 비율이 선택 성장용 마스크의 개구율 R의 상한값(0.20)을 초과하고 있으면, SiGe 소자 영역 상에만 결정의 선택 성장을 실행하는 경우에도, 적절한 조건으로 에피택셜 성장을 실행할 수 없게 되기 때문이다. 또, Si 소자 영역 이외의 전체면적의 비율이 선택 성장용 마스크의 개구율 R의 하한값(0.10)을 하회하는 경우, 선택 성장용 마스크의 개구율 R을 그 이상으로 증가시키기 위해서는, Si 소자 영역 상에도 SiGe를 포함하는 층을 성장시키는 것이 필요하게 된다. 이상으로부터, SiGe 소자 영역의 전체면적의 비율이 선택 성장용 마스크의 개구율 R의 상한값(0.20) 이하인 경우나, Si 소자 영역 이외의 전체면적의 비율이, 선택 성장용 마스크의 개구율 R의 하한값(0.10) 이상인 경우는, 소자의 구성이나 칩사이즈를 재검토하고, 소자 배치(레이아웃)를 다시 설정할 필요가 있다. 도 5의 더미 패턴 발생 전의 체크는, 상기 확인을 실행하는 단계에 상당한 것이다. 본 실시예의 설정에서는, 이들 조건을 만족시키기 위해서(YES), 더미 패턴의 자동 발생의 단계로 진행하게 된다.
더미 패턴의 자동 발생에 의해, 더미 영역의 개수나 배치가 결정되기 때문에, 더미 영역의 전체면적 Sdummy의 크기가 결정되게 된다. Si 소자 영역 및 SiGe 소자 영역의 전체면적(본 실시예에서는 칩면적의 25%)에 더미 영역의 전체면적 Sdummy 를 가산한 값이, 소자 분리홈이 형성되지 않는 영역의 면적에 상당한다. 즉, Si 표면율 S는, (5+20+Sdummy)/100으로 계산되게 된다. 이 Si 표면율 S가 0.40% 이상 0.55 이하의 범위에 있는지 여부가 체크되고, 만약에 이 범위 외에 있으면, 더미 패턴의 사이즈, 간격, 밀도의 수정이 실행된다.
Si 표면율 S가 소정 범위 내에 있는 경우, (5+Sdummy)/100으로 표시되는 값의 경우에 맞는 단계로 진행한다. (5+Sdummy)/100은, SiGe를 포함하는 층의 선택 성장을 실행할 수 있는 영역의 최대의 면적 비율을 의미하고 있다. 즉, (5+Sdummy)/100이 0.10을 하회하는 경우, 적절한 조건으로 선택 성장을 실현할 수 없게 된다. 이 때문에, (5+Sdummy)/100이 0.10을 하회하는 경우는, Sdummy의 값이 커지도록, 더미 패턴의 사이즈, 간격, 밀도를 수정하게 된다.
한편, (5+Sdummy)/100이 0.10 이상 0.20 이하의 범위 내에 있는 경우, 모든 더미 영역 상에 SiGe를 포함하는 층이 성장하도록 선택 성장용 마스크의 개구부를 설정하게 된다. 이것에 대하여, (5+Sdummy)/100이 0.20을 넘는 경우는, 모든 더미 영역 상에 선택 성장을 실행하면, 선택 성장 영역이 넓게 되어 버린다. 이 때문에, (5+Sdummy)/100이 0.20을 넘는 경우는, 선택 성장용 마스크의 개구부 내에 포함되는 더미 영역의 전체면적을 SRdummy로 하고, (5+SRdummy)/100이 0.10% 이상 0.20% 이하가 되도록 선택 성장용 마스크의 레이아웃을 결정한다.
또, 본 실시예에서는, SiGe 소자 영역의 전체면적의 칩 면적에 대한 비율을 5%, Si 소자 영역의 전체면적의 칩 면적에 대한 비율을 20%로 설정하고 있지만, 본 발명은 이러한 경우로 한정되지 않고, 여러 가지의 경우에 적용할 수 있다.
또한, 선택 성장용 마스크의 개구부의 에지는, 더미 영역(80)을 넘지 않도록 형성할 필요는 없고, 하나의 더미 영역의 일부가 선택 성장용 마스크로 덮이고, 나머지의 부분이 개구부에 포함되더라도 좋다.
(실시예 3)
이하, 본 발명에 따른 반도체 장치 및 그 제조 방법의 다른 실시예를 설명한다.
상기 실시예에서, Si 소자의 채널 영역이 Si 기판의 표면에 형성되는 데 비하여, SiGe 소자의 채널 영역은 Si 기판(1)의 표면이 아니라, 그 표면 상에 성장한 에피택셜층에 형성된다. 이 결과, 상기 실시예에서는, SiGe 소자와 Si 소자의 사이에, 에피택셜층의 두께에 상당하는 단차(레벨차)가 존재하게 된다. 특히 본 발명에서는, SiGe 소자를 형성하는 소자 활성 영역(50)뿐만 아니라, 더미 영역(80)에도 에피택셜층을 성장시키기 때문에, 도 5(c)에 나타난 바와 같이 Si 기판(1)의 표면에는 다수의 요철이 형성되게 된다. 이러한 요철의 존재는, 그 자체로는, 상층 배선의 불량(단락 또는 단선)을 초래할 우려가 있다. 또한, 게이트 전극을 형성하기 위한 포토리소그래피 공정 시에, 요철부에서 패턴 이상이 발생할 우려도 있다.
본 실시예에서는, 에피택셜 성장이 실행되는 영역의 표면 레벨을 미리 낮게 해 놓은 것에 의해, 에피택셜층의 상면과 Si 기판의 상면 사이에 발생하는 단차를 저감한다. 바람직하게는, 이 단차를 없애고, 평탄화한다.
우선, 도 8(a)을 참조한다. 도 8(a)은, 도 5(b)에 거의 상당하는 단면도이며, 선택 성장용 마스크(10)를 형성한 단계의 단면을 나타내고 있다.
다음에, Si 기판(1)의 표면 중, 선택 성장용 마스크(10)로 덮이지 않은 부분을 선택적으로 에칭한다. 구체적으로는, HCl 가스 또는 Cl2 가스 분위기 속에서 Si 기판(1)을 750℃에서 1050℃의 온도로 유지한다. 이에 따라, 이들 분위기 가스에 노출된 Si 표면은 우선적으로 에칭되지만, SiO2는 거의 에칭되지 않는다. 이 에칭의 결과, 도 8(b)에 도시하는 바와 같이 소자 활성 영역(50)과, 그 주위의 더미 영역(80)에 오목부가 형성된다. Si의 선택 에칭은, Cl2, Hbr 가스를 이용한 반응성 이온 에칭(RIE)에 의해 실행되어도 좋다.
Si의 에칭에 의해서 형성하는 오목부의 깊이는, 그 후에 성장되는 에피택셜층(90)의 두께와 같게 설정하는 것이 바람직하다. 단, 단차를 저감하는 효과는, Si의 선택 에칭을 실행하는 것에 의해, 어느 정도 얻어지기 때문에, 에칭 깊이는 에피택셜층의 두께와 엄밀히 일치해야 할 필요는 없다. 본 실시예에서는, 표면에서 20nm 정도의 깊이까지 Si의 에칭을 실행한다.
도 8(c)에 도시하는 바와 같이 UHV-VCD법을 이용하여 선택 성장용 마스크(10)의 개구부 내에만 두께 2∼5nm 정도의 Si 버퍼층, 두께 5∼15nm 정도의 SiGe 채널층, 두께 2∼5nm 정도의 Si 캡층을 순차적으로 성장시킨다. 성장 온도는 500 ∼600℃ 정도로 설정하고, 원료 가스에는 GeH4, Si2H6을 이용한다. 결정 성장 중의 선택성을 높이기 위해서, HCl 가스를 첨가하더라도 좋다. SiGe층 중의 Ge의 조성 비율을 조절함으로써, 소망하는 왜곡을 형성할 수 있다. 또, SiGe층에는 탄소를 첨가하더라도 좋다.
본 실시예에서는, 도 8(c)에 도시하는 바와 같이 에피택셜층(90)의 상면과 Si 기판(1)의 상면이 거의 동등하여, 소자 사이의 단차가 저감된다.
(실시예 4)
본 발명에 따른 반도체 장치의 다른 실시예를 설명한다.
우선, 도 9(a)를 참조하면서, 고립된 소자 활성 영역(50)에 에피택셜층(SiGe를 포함하는 층)(90)을 성장시키는 경우에 발생될 수 있는 문제를 설명한다. 여기서는, 선택 성장용 마스크(도시하지 않음)의 개구부에 의해, 도 9(a)에 표시되는 소자 활성 영역(50)만을 노출시키고, 그 주위에 위치하는 더미 영역은 선택 성장용 마스크로 완전히 덮은 경우를 고려한다.
이러한 경우, 에피택셜층(90)의 선택 성장은, 선택 성장용 마스크로 덮이지 않은 소자 활성 영역(50) 상에만 발생한다. 이 소자 활성 영역(50)은, 다른 소자 활성 영역(도시하지 않음)으로부터 떨어져, 고립되어 있기 때문에, 에피택셜 성장에 필요한 원료 가스는 소자 활성 영역(50)의 주위에서 소비되지 않고, 원료 가스의 소자 활성 영역(50)에 대한 공급이 과도하게 행해지게 된다. 그 결과, 복수의 소자 활성 영역(50)이 근접하여 배치되어 있는 경우에 비하여, 최종적으로 얻어지는 에피택셜층(90)이 상대적으로 두껍게 되는 경향이 있다. 즉, 에피택셜 성장이 실행되는 소자 활성 영역(50)이 고립 패턴인지 여부에 따라서, 획득되는 에피택셜층(90)의 두께에 편차가 발생되어 버린다.
본 실시예에서는, 상기 두께 편차를 저감하기 위해서, 도 9(b)에 도시하는 바와 같이 에피택셜 성장이 실행되는 복수의 소자 활성 영역(50)의 거리가 떨어져 있는 경우, 그와 같은 소자 활성 영역(50)의 주위의 더미 영역(80)에도 에피택셜 성장을 실행한다.
본 실시예에 의하면, 소자 활성 영역(50)의 주위에 위치하는 더미 영역(80)에서 원료 가스가 적절히 소비되기 때문에, 소자 활성 영역(50) 상에 성장하는 에피택셜층(90)의 두께가 설계값을 초과하여 커지는 것을 억제할 수 있다.
본 실시예에서는, 소자 활성 영역(50)에 인접하는 더미 영역(80) 전체 위에 에피택셜층을 성장시키기 때문에, 소자 활성 영역(50)과, 이것에 인접하는 더미 영역(80)의 모두를 선택 성장용 마스크의 개구부 내에 위치하도록 선택 성장용 마스크의 형상을 설계하고 있다. 그러나, 원료 가스의 적절한 소비는, 소자 활성 영역(50)에 인접하는 일부의 더미 영역(80) 상에 에피택셜층을 성장시키는 것만으로도 실현할 수 있다.
도 9(b)에서는, 복수의 더미 영역(80) 중, 소자 활성 영역(50)에 인접하는 더미 영역(80)에만 에피택셜층의 성장을 하고 있지만, 더 외측에 위치하는 더미 영역(80)에도 에피택셜층의 성장을 하더라도 좋다.
(실시예 5)
본 발명에 따른 반도체 장치의 또 다른 실시예를 설명한다.
우선, 도 10(a)을 참조하면서, Si 소자가 형성되는 소자 활성 영역(60)과 SiGe 소자가 형성되는 소자 활성 영역(50)이 인접하는 경우에 발생될 수 있는 문제를 설명한다.
도 10(a)은, Si 소자가 형성되는 소자 활성 영역(60)과 SiGe 소자가 형성되는 소자 활성 영역(50) 사이에 더미 영역(80)이 존재하지 않는 배치예를 나타내고 있다. 이들 소자 활성 영역(50, 60)에는, 게이트 전극(15)을 구비한 MOS형 트랜지스터가 형성된다.
이 예에서는, SiGe 소자가 형성되는 소자 활성 영역(50)에 인접하는 몇 개의 더미 영역(80) 상에도 에피택셜층을 성장시키고 있지만, Si 소자가 형성되는 소자 활성 영역(60)은 선택 성장용 마스크(도시하지 않음)로 덮이고, 에피택셜층은 성장하지 않는다.
이러한 배치예에 의하면, 소자 활성 영역(50)의 주위로부터 소자 활성 영역(50)에 흐르는 원료 가스는, 더미 영역(80)이 인접하는 측에서는 더미 영역(80)에서도 소비되지만, 소자 활성 영역(60)에서는 소비되지 않고, 과도하게 소자 활성 영역(50)에 유입할 가능성이 있다. 이 때문에, 도 10(a)의 배치예에서는, 소자 활성 영역(50)에 성장하는 에피택셜층(90) 중, 소자 활성 영역(60)에 가까운 부분이 설계값을 넘어 두껍게 되는 경향이 있다.
상기 문제를 해결하기 위해서, 본 실시예에서는, 도 10(b)에 도시하는 바와 같이 소자 활성 영역(50)과 소자 활성 영역(60) 사이에 더미 영역(80)을 배치하고, 이 더미 영역(80) 상에도 에피택셜층(90)을 성장시킨다. 이와 같이 함으로써, 소자 활성 영역(50)의 주위에 위치하는 더미 영역(80)에서 원료 가스를 적절히 소비하여, 소자 활성 영역(50) 상에 성장하는 에피택셜층(90)의 두께를 균일화할 수 있다.
소자 활성 영역(50)과 소자 활성 영역(60) 사이에 배치하는 더미 영역(80)의 열은 1열로 한정되지 않고, 2열이더라도 좋다. 또한, 소자 활성 영역(50)과 소자 활성 영역(60) 사이에 배치한 복수의 더미 영역(80) 전체의 위에 에피택셜층(90)을 성장시킬 필요는 없다.
(실시예 6)
본 발명에 따른 반도체 장치의 또 다른 실시예를 설명한다.
도 11(a)은 크로스 커플형의 차동쌍 트랜지스터(페어 트랜지스터)(120, 140)의 회로도이다. 일반적으로, 차동쌍 트랜지스터를 이용한 차동 회로에서는, 그 트랜지스터의 성능이 완전히 일치하고 있는 것을 전제로서 회로 설계가 이루어지고 있다. 또한, 기생 성분(기생 저항이나 기생 용량)도 서로 일치할 필요가 있다. 따라서, 차동쌍을 구성하는 트랜지스터의 배치나 배선의 레이아웃은 대칭성을 갖도록 설계되어 있다.
도 11(b)은, 차동쌍 트랜지스터(120, 140)를 SiGe 소자로 형성하는 경우의 레이아웃예를 나타내는 평면도이다. 2개의 소자 활성 영역(50) 상에는 SiGe를 포 함하는 층(에피택셜층)이 성장하고 있고, 이 에피택셜층을 가로지르도록 게이트 전극(15)이 형성되어 있다. 에피택셜층(90)에는 소스·드레인 영역이 형성되어 있고, 소스·드레인 영역은, 에피택셜층(90)에 형성되는 복수의 콘택트 영역을 거쳐서, 제 1 배선층(23)에 접속되어 있다. 제 1 배선층(23)은 제 2 배선층(24)에 의해서 접속되고, 도 11(a)에 나타내는 회로가 형성되어 있다.
이러한 차동쌍 트랜지스터를 SiGe 소자로 형성하는 경우, 에피택셜층(90)의 두께를 한 쌍의 트랜지스터(120, 140) 사이에서 동등하게 하는 것이 바람직하다.
본 실시예에서는, 도 11(c)에 도시하는 바와 같이 차동쌍 트랜지스터(120, 140)가 형성되는 2개의 소자 활성 영역(50)의 형상 및 사이즈를 서로 동등하게 설정하고, 또한, 이들 소자 활성 영역(50)을 대칭선(26)에 대해서 대칭으로 배치하고 있다. 또한, 소자 활성 영역(50)의 주위에서의 더미 영역(80)의 배치도, 대칭선(26)에 대해서 대칭으로 배치하고, 또한, 에피택셜 성장을 하는 더미 영역(80)도, 대칭선(26)에 대해서 대칭성을 갖도록 선택하고 있다.
이와 같이, 본 실시예에서는, 차동쌍 트랜지스터의 형성에 이용되는 한 쌍의 에피택셜층의 성장이, 원료 가스의 유입 및 소비가 대칭으로 행해지도록 실행되기 때문에, 획득되는 에피택셜층의 형상 및 두께의 대칭성도 높아져서, 차동쌍 트랜지스터의 성능이 향상한다.
도 12(a) 및 도 12(b)는, 모두 차동쌍 트랜지스터를 갖는 회로의 예를 나타내고 있다. Vbias, Vbias1, Vbias2, Vbias3은, 회로에 전압을 인가하는 바이어스 전압을 나타내고, Vin 및 Vout는, 각각 입력 전압 및 출력 전압을 의미하고 있다.
이들 회로에 있어서, 화살표로 표시되는 트랜지스터는, 쌍(페어)을 구성하고, 서로 동등한 성능을 가질 필요가 있다. 따라서, 각 쌍을 구성하는 트랜지스터의 채널 영역이 에피택셜층에 형성되는 경우는, 그 에피택셜층의 두께를 대칭으로 할 필요가 있다.
본 실시예에 의하면, 에피택셜층의 성장이 실행되는 소자 활성 영역(50) 중, 차동쌍 트랜지스터가 형성되는 소자 활성 영역(50)의 주위에서, 높은 대칭성을 실현하도록 에피택셜층을 성장시키고 있기 때문에, 차동쌍 트랜지스터의 특성을 동일한 것이 되게 할 수 있다.
(실시예 7)
본 발명에 따른 반도체 장치의 또 다른 실시예를 설명한다.
우선, 도 13(a)을 참조한다. 도 13(a)에 표시되는 예에서는, SiGe 소자가 형성되는 소자 활성 영역(50)의 4개의 모서리에 인접하는 위치에 L자형의 더미 영역(80a)을 배치하고, 그 L자형 더미 영역(80b) 상에 에피택셜층을 성장시키고 있다.
소자 활성 영역(50)의 모서리에 가까운 영역에서는, 외부로부터 원료 가스가 공급되기 쉽고, 다른 부분에 비해서 에피택셜층이 특히 두껍게 되기 쉽다. 원료 가스의 과도한 유입을 억제하기 위해서는, 도 13(a)에 나타낸 바와 같은 L자형 더미 영역(80a)을 소자 활성 영역(50)의 4개의 모서리에 가까운 위치에 배치하고, 이 더미 영역(80) 상에 에피택셜층을 성장시키는 것이 바람직하다.
도 13(b)에 나타내는 예는, 하나의 소자 활성 영역(50)에 성장시킨 에피택셜층(90)을 가로지르도록 복수의 게이트 전극(15)이 형성되어 있다. 이러한 게이트 전극(15)은 「멀티 핑거 게이트 전극」으로 지칭된다. 기생 용량을 저감하기 위해서, 게이트 전극(15)이 형성되는 영역의 아래쪽에는 더미 영역(80)을 형성하지 않는다.
도 13(b)에 나타내는 예에서도, 소자 활성 영역(50)의 4개의 모서리 가까이 L자형 더미 영역(80a)을 배치하고, 이들 더미 영역(80a) 상에 에피택셜층을 성장시킨다.
(실시예 8)
본 발명에 따른 반도체 장치의 또 다른 실시예를 설명한다.
우선, 도 14(a)를 참조한다. 도 14(a)에 나타난 예에서는, SiGe 소자가 형성되는 소자 활성 영역(50)의 주변에, C자형의 더미 영역(80b)을 배치하고, 그 C자형 더미 영역(80b) 상에도 에피택셜층을 성장시키고 있다. 이 C자형 더미 영역(80b)은, 소자 활성 영역(50)이 갖는 복수의 변 중에서, 게이트 전극(15)이 연장하는 방향에 평행한 변에 대향하도록 배치되어 있다. C자형의 더미 영역(80)은, 그 양단에 2개의 굴곡부를 갖고 있고, 각 굴곡부는, 소자 활성 영역(50)의 대응하는 모서리부를 둘러싸고 있다.
도 14(b)는, 멀티 핑거형의 게이트 전극(15)을 갖는 SiGe 트랜지스터가 형성된 소자 활성 영역(50)과, 그 주변부를 나타내고 있다. 도 14(b)에 표시되는 예에 서도, C자형의 더미 영역(80b)을 배치하고, 그 C자형 더미 영역(80b) 상에 에피택셜층을 성장시키고 있다.
(실시예 9)
본 발명에 따른 반도체 장치의 또 다른 실시예를 설명한다.
우선, 도 15는, SiGe 소자가 형성되는 복수의 소자 활성 영역(50a, 50b, 50c)과, Si 소자가 형성되는 소자 활성 영역(60)이 인접하고 있는 예를 나타내고 있다. 인접하는 소자 활성 영역(50a, 50b, 50c)의 사이에는, 더미 영역(80)을 배치해도 좋고, 배치하지 않아도 좋다. 도 15(a)의 예에서는, 소자 활성 영역(50b)과 소자 활성 영역(50c) 사이에, H형의 더미 영역(80c)을 배치하고, 그 H자형 더미 영역(80c) 상에도 에피택셜층을 성장시키고 있다.
한편, SiGe 소자가 형성되는 소자 활성 영역(50)과, Si 소자가 형성되는 소자 활성 영역(60) 사이에는, C자형 더미 영역(80b)을 배치하고, 그 C자형 더미 영역(80b) 상에도 에피택셜층을 성장시키고 있다.
상기 실시예에서는, 소자 분리 구조를 STI로 형성하고 있지만, 본 발명은 이것에 한정되지 않는다. 또한, 더미 영역은, CMP의 디싱 억제를 위해 형성되어 있지만, CMP를 이용하지 않는 소자 분리 구조를 채용하는 경우는, 선택 성장 시의 Si 표면의 비율을 최적화하는 관점에서 더미 영역의 사이즈, 간격, 밀도 등을 설정할 수 있다. 이 경우, 선택 성장용 마스크는, Si 소자를 형성해야 할 소자 활성 영역만을 확실히 덮으면 되기 때문에, 설계가 용이하게 된다.
이상의 각 실시예에서는, 에피택셜층으로서, Si 및 Ge를 포함하는 층을 성장시키고 있지만, Si 및 Ge를 포함하는 층 대신에, Si 및 C(탄소)를 포함하는 층을 에피택셜 성장시키더라도 좋다.
본 발명에 의하면, 선택 성장 시의 마스크 개구율을 적정한 범위 내로 유지하기 때문에, Si 소자와 SiGe 소자(또는 SiC 소자)를 혼재한 반도체층을 제품비율 좋게 공급할 수 있다.
본 발명에 의하면, 선택 성장 시의 마스크 개구율을 적정한 범위 내로 유지하기 때문에, Si 소자와 SiGe 소자를 혼재한 반도체 장치를 제품비율 좋게 공급할 수 있다.

Claims (25)

  1. 주면을 갖는 반도체층을 구비한 기판으로서, 상기 주면을 복수의 소자 활성 영역으로 구분하는 분리 영역 내에 형성된 소자 분리 구조를 갖는 기판을 준비하는 공정(A)과,
    상기 반도체층의 주면에서의 상기 복수의 소자 활성 영역 중의 선택된 소자 활성 영역 상에 Si 및 Ge 또는 Si 및 C를 포함하는 에피택셜층(epitaxial layer)을 성장시키는 공정(B)과,
    상기 복수의 소자 활성 영역 중, 상기 에피택셜층이 형성된 소자 활성 영역, 및 상기 에피택셜층이 형성되어 있지 않은 소자 활성 영역 각각에 대해, 전계 효과형 트랜지스터를 형성하는 공정(C)
    을 포함하는 반도체 장치의 제조 방법으로서,
    상기 공정(A)은, 상기 분리 영역 내에서, 상기 소자 분리 구조로 둘러싸인 복수의 더미 영역을 형성하는 공정(a1)을 포함하고,
    상기 공정(B)은, 상기 복수의 더미 영역 중의 선택된 영역 상에, 상기 에피택셜층과 동일한 재료로 이루어지는 층을 성장시키는 공정(b1)을 포함하는
    반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 공정(A)은,
    상기 반도체층의 주면에 트렌치를 형성하는 공정(a2)과,
    상기 트렌치를 절연물로 매립하는 공정(a3)과,
    상기 절연물의 상면을 연마하여, 평탄화하는 공정(a4)
    을 포함하고,
    상기 반도체층의 주면 중 상기 절연물이 존재하지 않는 부분은 상기 복수의 소자 활성 영역 및 상기 복수의 더미 영역을 포함하고,
    상기 복수의 소자 활성 영역 및 상기 복수의 더미 영역의 표면에서는, 상기 반도체층을 구성하는 반도체가 노출되어 있는
    반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 공정(B)은,
    상기 공정(b1) 전에, 선택 성장용 마스크를 형성하는 공정(b2)과,
    상기 공정(b1) 후에, 상기 선택 성장용 마스크를 제거하는 공정(b3)
    을 포함하고,
    상기 선택 성장용 마스크는, 상기 복수의 소자 활성 영역 중의 선택된 소자 활성 영역 및 상기 복수의 더미 영역 중의 선택된 영역 상에 개구부를 갖고, 상기 복수의 소자 활성 영역 중 적어도 일부의 소자 활성 영역을 완전히 덮는
    반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 공정(b2) 후에, 상기 에피택셜층의 성장을 행하기 전에, 상기 복수의 소자 활성 영역 및 상기 복수의 더미 영역의 표면에서 상기 반도체층을 구성하는 반도체가 노출되어 있는 부분을 표면으로부터 에치백하는 공정을 포함하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 에피택셜층의 성장은, 상기 에피택셜층의 표면이 상기 반도체층 중 에치백되지 않은 부분의 표면에 일치할 때까지 행해지는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 공정(B)은, Ge를 포함하지 않는 Si의 에피택셜층을 상기 Si 및 Ge 또는 Si 및 C를 포함하는 에피택셜층의 위에 성장시키는 공정을 포함하는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 전계 효과형 트랜지스터는 M0S 트랜지스터인 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 기판은 단결정 Si 기판 또는 SOI 기판인 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 선택 성장용 마스크로 덮이지 않은 소자 활성 영역의 주위에 복수의 더미 영역을 배치하고, 상기 복수의 더미 영역 중 적어도 하나는 상기 선택 성장용 마스크로 덮이지 않게 하는 반도체 장치의 제조 방법.
  10. 제 1 항에 있어서,
    상기 선택 성장용 마스크로 덮이지 않은 소자 활성 영역의 주위에 복수의 더미 영역을 배치하고, 상기 복수의 더미 영역 중 상기 소자 활성 영역에 인접하는 더미 영역을 상기 선택 성장용 마스크로 덮이지 않게 하는 반도체 장치의 제조 방법.
  11. 제 1 항에 있어서,
    상기 선택 성장용 마스크로 덮이는 소자 활성 영역과 상기 선택 성장용 마스크로 덮이지 않은 소자 활성 영역이 인접하는 경우, 상기 2개의 소자 활성 영역 사이에 적어도 하나의 더미 영역을 배치하고, 상기 더미 영역을 상기 선택 성장용 마스크로 덮이지 않게 하는 반도체 장치의 제조 방법.
  12. 제 1 항에 있어서,
    상기 선택 성장용 마스크로 덮이지 않은 소자 활성 영역 중, 차동쌍 트랜지스터 회로를 구성하는 전계 효과형 트랜지스터가 형성되는 짝수개의 소자 활성 영역이 존재하는 경우, 상기 짝수개의 소자 활성 영역의 대칭축에 대하여 대칭의 관계를 갖는 위치에 있는 더미 영역을 상기 선택 성장용 마스크로 덮지 않게 하는 반도체 장치의 제조 방법.
  13. 제 1 항에 있어서,
    상기 선택 성장용 마스크로 덮이지 않은 소자 활성 영역의 모서리부의 근방에 L자형의 더미 영역을 배치하고, 상기 L자형 더미 영역을 상기 선택 성장용 마스크로 덮이지 않게 하는 반도체 장치의 제조 방법.
  14. 제 1 항에 있어서,
    상기 선택 성장용 마스크로 덮이지 않은 소자 활성 영역의 주위에 적어도 하나의 C자형 더미 영역을 배치하고, 상기 C자형 더미 영역을 상기 선택 성장용 마스크로 덮이지 않게 하는 반도체 장치의 제조 방법.
  15. 제 1 항에 있어서,
    상기 선택 성장용 마스크로 덮이지 않은 복수의 소자 활성 영역 사이에 유지된 위치에 H자형 더미 영역을 배치하고, 상기 H자형 더미 영역을 상기 선택 성장용 마스크로 덮이지 않게 하는 반도체 장치의 제조 방법.
  16. 주면을 갖는 반도체층을 구비한 기판으로서, 상기 주면을 복수의 소자 활성 영역으로 구분하는 분리 영역 내에 형성된 소자 분리 구조를 갖는 기판과,
    상기 반도체층의 주면에서의 상기 복수의 소자 활성 영역 중의 선택된 소자 활성 영역 상에 성장한 Si 및 Ge 또는 Si 및 C를 포함하는 에피택셜층과,
    상기 복수의 소자 활성 영역 중, 상기 에피택셜층이 형성된 소자 활성 영역에 형성된 전계 효과형 트랜지스터와,
    상기 에피택셜층이 형성되어 있지 않은 소자 활성 영역에 형성된 전계 효과 형 트랜지스터와,
    상기 분리 영역 내에 형성되어, 상기 소자 분리 구조로 둘러싸인 복수의 더미 영역을 포함하는 반도체 장치로서,
    상기 복수의 더미 영역 중의 선택된 영역 상에, 상기 에피택셜층과 동일한 재료로 이루어지는 층이 마련되어 있는
    반도체 장치.
  17. 제 7 항에 있어서,
    상기 에피택셜층이 형성되어 있는 소자 활성 영역의 표면의 레벨은, 상기 에피택셜층이 형성되어 있지 않은 소자 활성 영역의 표면의 레벨보다도 낮은 반도체 장치.
  18. 제 17 항에 있어서,
    상기 에피택셜층 표면의 레벨은, 상기 에피택셜층이 성장하지 않은 소자 활성 영역의 표면의 레벨에 일치하고 있는 반도체 장치.
  19. 제 16 항에 있어서,
    상기 에피택셜층이 성장하고 있는 소자 활성 영역의 주위에 위치하는 복수의 더미 영역에는, 상기 에피택셜층과 동일한 재료로 이루어지는 층이 형성되어 있는 반도체 장치.
  20. 제 16 항에 있어서,
    상기 에피택셜층이 성장하고 있는 소자 활성 영역에 인접하는 복수의 더미 영역의 각각에는, 상기 에피택셜층과 동일한 재료로 이루어지는 층이 형성되어 있는 반도체 장치.
  21. 제 16 항에 있어서,
    상기 에피택셜층이 형성되어 있지 않은 소자 활성 영역과 상기 에피택셜층이 형성되어 있는 소자 활성 영역이 인접하고,
    상기 2개의 소자 활성 영역의 사이에 적어도 하나의 더미 영역이 배치되어 있고, 상기 더미 영역 상에는 상기 에피택셜층과 동일한 재료로 이루어지는 층이 형성되어 있는
    반도체 장치.
  22. 제 16 항에 있어서,
    상기 에피택셜층이 형성되어 있는 소자 활성 영역 중, 차동쌍 트랜지스터 회로를 구성하는 전계 효과형 트랜지스터가 형성되는 짝수개의 소자 활성 영역이 존재하고,
    상기 짝수개의 소자 활성 영역의 대칭축에 대하여 대칭의 관계를 갖는 위치에 있는 더미 영역 상에는 상기 에피택셜층과 동일한 재료로 이루어지는 층이 형성되어 있는
    반도체 장치.
  23. 제 16 항에 있어서,
    상기 에피택셜층이 형성되어 있는 소자 활성 영역의 모서리부의 근방에 L자형의 더미 영역이 배치되어 있고,
    상기 L자형 더미 영역 상에는 상기 에피택셜층과 동일한 재료로 이루어지는 층이 형성되어 있는
    반도체 장치.
  24. 제 16 항에 있어서,
    상기 에피택셜층이 형성되어 있는 소자 활성 영역의 주위에 적어도 하나의 C자형 더미 영역이 배치되어 있고,
    상기 C자형 더미 영역 상에는 상기 에피택셜층과 동일한 재료로 이루어지는 층이 형성되어 있는
    반도체 장치.
  25. 제 16 항에 있어서,
    상기 에피택셜층이 형성된 복수의 소자 활성 영역 사이에 유지된 위치에 H자형 더미 영역이 배치되어 있고,
    상기 H자형 더미 영역 상에는 상기 에피택셜층과 동일한 재료로 이루어지는 층이 형성되어 있는
    반도체 장치.
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