KR20210061434A - 플로팅 게이트, 커플링 게이트 및 소거 게이트를 구비한 메모리 셀 및 그의 제조 방법 - Google Patents
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Abstract
메모리 디바이스는 반도체 기판 내에 형성된 소스 영역 및 드레인 영역을 포함하며, 이때 그들 사이에 기판의 제1 채널 영역이 연장된다. 플로팅 게이트가 채널 영역 위에 배치되면서 그로부터 절연되며, 여기서 채널 영역의 전도율은 오직 플로팅 게이트에 의해서만 제어된다. 제어 게이트가 플로팅 게이트 위에 배치되면서 그로부터 절연된다. 소거 게이트가 소스 영역 위에 배치되면서 그로부터 절연되며, 여기서 소거 게이트는 플로팅 게이트의 에지를 향하면서 그로부터 절연되는 노치를 포함한다. 로직 디바이스들이 동일한 기판 상에 형성된다. 각각의 로직 디바이스는 소스 영역 및 드레인 영역 - 그들 사이에 채널 영역이 연장됨 -, 및 로직 디바이스의 채널 영역 위에 배치되어 그를 제어하는 로직 게이트를 갖는다.
Description
우선권 주장
본 출원은 2018년 12월 3일자로 출원되고 발명의 명칭이 "Memory Cell With Floating Gate, Coupling Gate And Erase Gate, And Method Of Making Same"인 미국 특허 출원 제16/208,297호에 대한 우선권을 주장한다.
기술분야
발명은 비휘발성 플래시 메모리 디바이스들, 및 보다 구체적으로, 코어 및 고전압 로직 디바이스들과 동일한 칩 상에 임베드되는 플래시 메모리의 어레이에 관한 것이다.
분리형 게이트 비휘발성 메모리 디바이스들이 본 기술 분야에 잘 알려져 있다. 예를 들어, 미국 특허 제7,927,994호는 분리형 게이트 비휘발성 메모리 셀을 개시하며, 여기서 채널 영역의 2개의 상이한 부분들이 2개의 상이한 게이트들(플로팅 게이트 및 선택 게이트)에 의해 제어된다. 메모리 셀은 플로팅 게이트 위의 제어 게이트, 및 소스 영역 위의 소거 게이트를 추가적으로 포함한다. 분리형 게이트 메모리 셀은 동작 전압들이 상대적으로 낮기 때문에 유리한데, 이는 온-보드 전력 공급원들이 더 작고 더 효율적일 수 있음을 의미한다. 분리형 게이트 메모리 셀은 채널 영역의 2개의 별개의 부분들을 제어하기 위해 측방향으로 변위된 2개의 별개의 게이트들을 수용하도록 메모리 셀 크기가 확대되기 때문에 불리하다.
단일 게이트(플로팅 게이트)만이 채널 영역을 제어하는 스택형 게이트 비휘발성 메모리 디바이스가 본 기술 분야에 주지되어 있다. 제어 게이트가 플로팅 게이트 위에 형성된다. 스택형 게이트 메모리 셀은, 단일 게이트만이 채널 영역을 제어하는 데 사용된다는 것을 고려하면, 메모리 셀이 더 작은 크기들로 축소될 수 있기 때문에 유리하다. 스택형 게이트 메모리 셀은 동작 전압들이 상대적으로 높기 때문에 불리하다.
더 작은 크기들로 축소될 수 있지만, 상대적으로 낮은 전압들을 사용하여 동작하는 메모리 셀 설계에 대한 필요성이 존재한다. 또한, 저전압 로직 디바이스들(코어 디바이스들) 및 더 높은 고전압 로직 디바이스들(HV 디바이스들)과 같은 다른 로직 디바이스들과 동일한 칩 상에 그러한 메모리 셀들을 제조하는 방법에 대한 필요성이 존재한다.
전술된 문제들 및 필요성들은, 반도체 기판, 기판 내에 형성되는 제1 소스 영역 및 제1 드레인 영역 - 그들 사이에 기판의 제1 채널 영역이 연장됨 -, 제1 채널 영역 위에 배치되면서 그로부터 절연되는 플로팅 게이트 - 제1 채널 영역의 전도율은 오직 플로팅 게이트에 의해서만 제어됨 -, 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트, 및 소스 영역 위에 배치되면서 그로부터 절연되는 소거 게이트 - 소거 게이트는 플로팅 게이트의 에지를 향하면서 그로부터 절연되는 노치를 포함함 - 를 포함하는 메모리 디바이스에 의해 해결된다.
메모리 디바이스는, 반도체 기판, 기판 내에 형성된 제1 소스 영역, 기판 내에 형성되는 제1 및 제2 드레인 영역들 - 기판의 제1 채널 영역이 제1 드레인 영역과 제1 소스 영역 사이에 연장되고, 기판의 제2 채널 영역이 제2 드레인 영역과 제1 소스 영역 사이에 연장됨 -, 제1 채널 영역 위에 배치되면서 그로부터 절연되는 제1 플로팅 게이트 - 제1 채널 영역의 전도율은 오직 제1 플로팅 게이트에 의해서만 제어됨 -, 제2 채널 영역 위에 배치되면서 그로부터 절연되는 제2 플로팅 게이트 - 제2 채널 영역의 전도율은 오직 제2 플로팅 게이트에 의해서만 제어됨 -, 제1 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제1 제어 게이트, 제2 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제2 제어 게이트, 및 제1 소스 영역 위에 배치되면서 그로부터 절연되는 소거 게이트 - 소거 게이트는 제1 플로팅 게이트의 에지를 향하면서 그로부터 절연되는 제1 노치, 및 제2 플로팅 게이트의 에지를 향하면서 그로부터 절연되는 제2 노치를 포함함 - 를 포함한다.
메모리 디바이스를 형성하는 방법은, 반도체 기판 내에 제1 소스 영역 및 제1 드레인 영역을 형성하는 단계 - 그들 사이에 기판의 제1 채널 영역이 연장됨 -, 제1 채널 영역 위에 있으면서 그로부터 절연되는 플로팅 게이트를 형성하는 단계 - 제1 채널 영역의 전도율은 오직 플로팅 게이트에 의해서만 제어됨 -, 플로팅 게이트 위에 있으면서 그로부터 절연되는 제어 게이트를 형성하는 단계, 및 소스 영역 위에 있으면서 그로부터 절연되는 소거 게이트를 형성하는 단계 - 소거 게이트는 플로팅 게이트의 에지를 향하면서 그로부터 절연되는 노치를 포함함 - 를 포함한다.
메모리 디바이스를 형성하는 방법은, 반도체 기판 내에 제1 소스 영역을 형성하는 단계, 기판 내에 제1 및 제2 드레인 영역들을 형성하는 단계 - 기판의 제1 채널 영역이 제1 드레인 영역과 제1 소스 영역 사이에 연장되고, 기판의 제2 채널 영역이 제2 드레인 영역과 제1 소스 영역 사이에 연장됨 -, 제1 채널 영역 위에 있으면서 그로부터 절연되는 제1 플로팅 게이트를 형성하는 단계 - 제1 채널 영역의 전도율은 오직 제1 플로팅 게이트에 의해서만 제어됨 -, 제2 채널 영역 위에 있으면서 그로부터 절연되는 제2 플로팅 게이트를 형성하는 단계 - 제2 채널 영역의 전도율은 오직 제2 플로팅 게이트에 의해서만 제어됨 -, 제1 플로팅 게이트 위에 있으면서 그로부터 절연되는 제1 제어 게이트를 형성하는 단계; 제2 플로팅 게이트 위에 있으면서 그로부터 절연되는 제2 제어 게이트를 형성하는 단계, 및 제1 소스 영역 위에 있으면서 그로부터 절연되는 소거 게이트를 형성하는 단계 - 소거 게이트는 제1 플로팅 게이트의 에지를 향하면서 그로부터 절연되는 제1 노치, 및 제2 플로팅 게이트의 에지를 향하면서 그로부터 절연되는 제2 노치를 포함함 - 를 포함한다.
메모리 셀을 동작시키는 방법이 제공되며, 메모리 셀은, 반도체 기판, 기판 내에 형성되는 소스 영역 및 드레인 영역 - 그들 사이에 기판의 채널 영역이 연장됨 -, 채널 영역 위에 배치되면서 그로부터 절연되는 플로팅 게이트 - 채널 영역의 전도율은 오직 플로팅 게이트에 의해서만 제어됨 -, 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트, 및 소스 영역 위에 배치되면서 그로부터 절연되는 소거 게이트 - 소거 게이트는 플로팅 게이트의 에지를 향하면서 그로부터 절연되는 노치를 포함함 - 를 포함한다. 방법은, 소거 게이트에 포지티브 전압을 인가함으로써 플로팅 게이트로부터 전자들을 제거하는 단계를 포함한다.
본 발명의 다른 목적들 및 특징들이 명세서, 청구범위 및 첨부 도면의 검토에 의해 명백해질 것이다.
도 1은 기판의 메모리 어레이 영역, 코어 디바이스 영역, 및 HV 디바이스 영역의 측단면도이다.
도 2a 내지 도 13a는 (워드 라인(WL) 방향에서의) 기판의 메모리 어레이 영역 부분의 측단면도들로서, 메모리 셀들을 형성하는 단계들을 도시한다.
도 2b 내지 도 13b는 (비트 라인(BL) 방향에서의) 기판의 메모리 어레이 영역 부분의 측단면도들로서, 메모리 셀들을 형성하는 단계들을 도시한다.
도 2c 내지 도 13c는 기판의 코어 디바이스 영역 부분의 단면도들로서, 코어 디바이스들을 형성하는 단계들을 도시한다.
도 2d 내지 도 13d는 기판의 HV 디바이스 영역 부분의 단면도들로서, HV 디바이스들을 형성하는 단계들을 도시한다.
도 14는 기판의 메모리 어레이 영역 내에 형성된 메모리 셀들의 측단면도이다.
도 15는 기판의 코어 디바이스 영역 내에 형성된 로직 디바이스들의 측단면도이다.
도 16은 기판의 HV 디바이스 영역 내에 형성된 로직 디바이스들의 측단면도이다.
도 17 및 도 18은 기판의 메모리 어레이 영역 내에 형성된 메모리 셀들에 대한 예시적인 동작 전압들의 테이블들이다.
도 2a 내지 도 13a는 (워드 라인(WL) 방향에서의) 기판의 메모리 어레이 영역 부분의 측단면도들로서, 메모리 셀들을 형성하는 단계들을 도시한다.
도 2b 내지 도 13b는 (비트 라인(BL) 방향에서의) 기판의 메모리 어레이 영역 부분의 측단면도들로서, 메모리 셀들을 형성하는 단계들을 도시한다.
도 2c 내지 도 13c는 기판의 코어 디바이스 영역 부분의 단면도들로서, 코어 디바이스들을 형성하는 단계들을 도시한다.
도 2d 내지 도 13d는 기판의 HV 디바이스 영역 부분의 단면도들로서, HV 디바이스들을 형성하는 단계들을 도시한다.
도 14는 기판의 메모리 어레이 영역 내에 형성된 메모리 셀들의 측단면도이다.
도 15는 기판의 코어 디바이스 영역 내에 형성된 로직 디바이스들의 측단면도이다.
도 16은 기판의 HV 디바이스 영역 내에 형성된 로직 디바이스들의 측단면도이다.
도 17 및 도 18은 기판의 메모리 어레이 영역 내에 형성된 메모리 셀들에 대한 예시적인 동작 전압들의 테이블들이다.
본 실시예는 개선된 메모리 셀, 및 동일한 칩 상에 개선된 메모리 셀, 저전압 로직 디바이스들(코어 디바이스들) 및 더 높은 고전압 로직 디바이스들(HV 디바이스들)을 갖는 메모리 어레이 디바이스들을 동시에 형성하기 위한 공정이다. 구체적으로, 반도체 기판(10)(예컨대, p형 기판)은 3개의 영역들, 즉, 도 1에 도시된 바와 같은, 메모리 셀들이 형성될 메모리 어레이 영역(메모리 영역)(14), 코어 로직 디바이스들이 형성될 코어 디바이스 영역(코어 영역)(16), 및 HV 로직 디바이스들이 형성될 HV 디바이스 영역(18)(HV 영역)을 포함한다. 기판(10)은 3개의 영역들(14, 16, 18)에 각각 대응하는 3개의 영역들(10a, 10b, 10c)을 포함한다.
메모리 셀들을 형성하는 공정은 도 2a 내지 도 13a(이들은 워드 라인(WL) 방향에서의 기판 영역(10a)의 메모리 영역(14) 부분의 단면도들을 포함함), 및 도 2b 내지 도 13b(이들은 WL 방향에 직교하는 비트 라인(BL) 방향에서의 기판 영역(10a)의 메모리 영역(14) 부분의 단면도들을 포함함)에 도시되어 있다. 코어 디바이스들을 형성하는 공정은 도 2c 내지 도 13c(이들은 기판 영역(10b)의 코어 디바이스 영역(16) 부분의 단면도들을 포함함)에 도시되어 있다. HV 디바이스들을 형성하는 공정은 도 2d 내지 도 13d(이들은 기판 영역(10c)의 HV 디바이스 영역(18) 부분의 단면도들을 포함함)에 도시되어 있다.
공정은 기판 표면 상에 실리콘 이산화물(산화물) 층(20)을 형성함으로써 시작된다. 실리콘 질화물(질화물) 층(22)이 산화물 층(20) 상에 형성된다. 산화물 층(24)과 같은 하드 마스크 절연체가 질화물 층(22) 상에 형성된다. 이들 3개의 층들은, 도 2a 내지 도 2d에 도시된 바와 같이, 3개의 기판 영역들(10a, 10b, 10c) 모두에 형성된다. 포토리소그래피 마스킹 단계(마스킹 단계)가 수행되어, 기판(10) 위에, 특히 산화물 층(24) 위에 포토레지스트를 형성하고, 선택적 포토레지스트 노출, 및 포토레지스트의 부분들의 선택적 제거를 이행하여, 하부의 재료(이 경우에는 산화물(24))의 선택된 부분들을 노출된 상태로 남긴다. 포토레지스트에 의해 노출된 상태로 남겨진 영역들에서 이방성 산화물, 질화물 및 실리콘 에치들이 수행되어, 산화물 층(24), 질화물 층(22) 및 산화물 층(20)을 통과하여 실리콘 기판(10) 내로 연장되는 트렌치들(26)을 형성한다. 이들 트렌치들(26)은 3개의 기판 영역들(10a 내지 10c) 모두에 형성된다. (포토레지스트 제거 후의) 생성된 구조물들이 도 3a 내지 도 3d에 도시되어 있다.
산화물의 라이너 층(28)이 트렌치들(26)의 실리콘 벽들을 따라서 형성된다. 산화물이 구조물 위에 형성되고, 그 뒤에 산화물 화학적-기계적 연마(chemical-mechanical polish, CMP)가 이어지는데, 이는 조합하여 트렌치들(26)을 STI(shallow trench isolation) 산화물 절연부(30)로 충전하고, 질화물(22) 상의 산화물(24)을 제거한다. 질화물 에치를 이용하여 질화물 층(22)을 제거한다. 기판의 상이한 영역들에 대해 일련의 주입들이 수행되어(예컨대, 타깃 영역을 제외한, 기판의 모든 영역들을 포토레지스트로 커버하고, 주입을 수행하고, 다른 영역들에 대해 반복함), HV 영역(18)에 HNWL 웰(well)(HV NMOS 디바이스 웰) 및 HPWL 웰(HV PMOS 디바이스 웰)을 형성한다. 이어서, 산화물 에치를 이용하여 산화물 층(20)을 제거한다. 산화물 층(32)(FG 산화물)이 STI 산화물 스택들(30) 사이의 노출된 실리콘 표면 상에 형성된다. 폴리실리콘 층(34)(FG 폴리, 즉 플로팅 게이트를 형성할 폴리실리콘)이 구조물 위에 침착되고, 그 뒤에 폴리 주입, 또는 (연마 정지부로서 STI 산화물(30)을 사용하는) 인-시튜 도핑된(in-situ doped) 폴리, 주입 어닐링, 및 폴리실리콘 CMP가 이어진다. 생성된 구조물이 도 4a 내지 도 4d에 도시되어 있다. 이 때 (코어 및 HV 디바이스 영역들(16/18)을 포토레지스트로 보호하면서) 메모리 영역(14) 내의 폴리 층(34)의 추가 주입이 수행될 수 있다. STI 산화물(30) 및 FG 폴리(34)가 또한 자가-정렬된 STI 공정을 이용하여 형성될 수 있다는 것에 유의해야 하며, 여기서 FG 폴리(34)는 STI 에치 동안에 정의되는 제1 폴리 층 및 종래의 리소그래피 공정에 의해 정의되는 제2 폴리 층을 포함한다.
STI 산화물 블록들(30)은 산화물 에치에 의해 폴리 층(34)의 상단 표면 아래로 리세스-다운(recess down)된다. 이어서, 게이트 절연체(36)가 구조물 위에 형성된다. 바람직하게는, 게이트 절연체(36)는 산화물, 질화물, 산화물 서브층들(ONO)을 갖는 복합 절연체이다. 폴리실리콘(CG 폴리, 즉, 제어 게이트를 형성할 폴리실리콘)의 층(38)이 구조물 위에 침착된다. 바람직하게는, 주입 및 어닐링 처리되거나, 또는 인-시튜 도핑된 폴리가 이용될 수 있다. 산화물, 질화물, 또는 둘 모두의 복합물과 같은 하드 마스크 절연체(HM)(40)가 CG 폴리 층(38) 위에 형성된다. 버퍼 산화물이 선택적으로 추가될 수 있다. 이러한 단계를 거쳐서, 산화물 층(32), 폴리 층(34), ONO 층(36), 폴리 층(38), 및 HM 절연체 층(40)이 3개의 기판 영역들(10a 내지 10c) 모두의 위에 형성되었다. 이어서, 마스킹 단계를 이용하여, 메모리 영역(14)의 부분들을 포토레지스트로 선택적으로 커버한다(코어 및 HV 디바이스 영역들(16/18) 모두를 노출된 상태로 남김). 이어서, 일련의 산화물, 질화물, 및 폴리 에치들이 이용되어, 메모리 영역(14) 내의 버퍼 산화물(사용되는 경우), HM 절연체(40), 폴리(38), ONO(36), 및 폴리(34)의 상단 부분들의 노출된 부분들을 제거하여, 이들 층들을 통과하여 연장되는 트렌치들(42)을 형성한다. 버퍼 산화물(사용되는 경우), HM 절연체(40), 폴리(38), ONO(36) 및 폴리(34)의 상단 부분들은 코어 및 HV 디바이스 영역들(16/18)로부터 제거된다. (포토레지스트 제거 후의) 생성된 구조물들이 도 5a 내지 도 5d에 도시되어 있다.
질화물 스페이서들(44)이 질화물 침착 및 질화물 에치에 의해 메모리 영역(14) 내의 트렌치들(42)의 측벽들을 따라 형성된다. 산화물 스페이서들(46)은 산화물 침착 및 산화물 에치에 의해 메모리 영역(14) 내의 트렌치들(42) 내의 질화물 스페이서들(44)을 따라 형성된다. 이어서, 폴리 에치를 이용하여, (산화물 스페이서들(46) 사이의) 트렌치들(42)의 저부에 그리고 코어/HV 영역들(16/18) 내에 노출된 폴리 층(34)의 부분들을 제거한다. 산화물 스페이서들(48)은 고온 산화물(high temperature oxide, HTO) 침착, 어닐링, 및 산화물 에치에 의해 폴리 층(34)의 노출된 면들 상에 형성된다. 생성된 구조물들이 도 6a 내지 도 6d에 도시되어 있다.
상이한 영역들에 대해 일련의 주입들이 수행되어(예컨대, 타깃 영역을 제외한 기판의 모든 영역들을 포토레지스트로 커버하고, 주입을 수행하고, 다른 영역들에 대해 반복함), 코어 영역(16) 내에 PWEL 및 NWEL 웰들을 형성한다. 마스킹 단계를 이용하여, 메모리 영역(14) 및 코어 영역(16)을 포토레지스트로 커버하여, HV 영역(18)을 노출된 상태로 남긴다. HV 영역(18) 내의 나머지 산화물(32)이 산화물 에치에 의해 제거된다. 포토레지스트가 제거된 후에, 산화물 층(50)이 기판 위에 (예컨대, RTO/HTO 침착(들)에 의해) 형성된다. 포토레지스트 제거 후에, 마스킹 단계를 이용하여, 메모리 영역(14) 내의 트렌치들(42)을 제외하고서 메모리 영역(14), 코어 영역(16) 및 HV 영역(18)을 포토레지스트(52)로 커버한다. 이어서, 주입을 이용하여, 도 7a 내지 도 7d에 도시된 바와 같이, 메모리 영역(14) 내의 트렌치들(42) 아래의 기판 내에 소스 영역들(54)을 형성한다.
이어서, 산화물 에치(바람직하게는 습식 에치)가 수행되어, 메모리 영역(14) 내의 트렌치들(42) 내의 산화물 스페이서들(46, 48) 및 산화물 층(32)을 제거하여, 폴리 층(34)의 측벽들 및 기판(10a) 표면을 노출시킨다. 이어서, 포토레지스트(52)가 제거되고, 그 후에 산화물(56)이 스페이서들로서 트렌치들(42)의 측벽들을 따라 그리고 산화물 침착 및 에치에 의해 메모리 영역(14) 내의 기판(10a) 표면을 따라 형성된다. 마스킹 단계들 및 산화물 에치/형성 단계들이 수행되어, 코어 영역(16) 내의 기판 상에 제1 게이트 산화물(58)을 그리고 HV 영역(18) 내에 제2 게이트 산화물(60)을 형성한다. 제2 게이트 산화물(60)(이는 산화물 층(50)과 산화물 층(56)과 산화물 층(58)의 조합임)은 제1 게이트 산화물(58)보다 더 두껍다. 소스 영역들(54) 위의 산화물은 산화물 층(56)과 산화물 층(58)의 조합이다. 이어서, 폴리실리콘 층(62)이 구조물들 위에 형성된다. 산화물 층(64)이 폴리 층(62) 위에 형성된다. 마스킹 및 에치 단계들이 이용되어, 메모리 영역(14)으로부터 산화물 층(64)을 제거한다. 이어서, 폴리실리콘 침착이 수행되어, 메모리 영역(14) 내의 폴리 층(62)을 두껍게 하고, 코어 및 HV 영역들(16/18) 내에 더미 폴리 층(66)을 형성한다. 생성된 구조물들이 도 8a 내지 도 8d에 도시되어 있다.
폴리실리콘 CMP가 수행되어, 코어 및 HV 영역들(16/18) 내의 더미 폴리 층(66)을 제거하고, (소스 영역들(54) 위의) 트렌치들(42) 내의 폴리 층(62)의 블록들을 제외하고서 메모리 영역 내의 폴리 층(62)을 제거한다. 산화물 에치를 이용하여, 코어 및 HV 영역들(16/18) 내의 산화물 층(64)을 제거한다. 마스킹 단계를 이용하여, 메모리 영역(14)의 스트랩 영역(70)을 제외하고서, 구조물들 위에 포토레지스트(68)를 형성한다. 폴리 에치를 이용하여, 스트랩 영역(70) 내의 폴리 블록(62)을 제거한다. 생성된 구조물이 도 9a 내지 도 9d에 도시되어 있다.
포토레지스트(68)의 제거 후에, 마스킹 단계가 수행되어, 폴리 블록들(62) 사이의 메모리 영역(14)의 부분들을 제외하고서, 구조물들을 포토레지스트로 커버한다. 일련의 에치들이 수행되어, HM 절연체(40), 폴리 층(38), ONO(36) 및 폴리 층(34)의 노출된 부분들을 제거하여, 메모리 영역(14) 내에 이들 층들의 메모리 스택 구조물들(S1, S2)의 쌍들(폴리 블록(62)의 각각의 측면 상에 하나의 스택) - 이들은 궁극적으로 메모리 셀들의 쌍들을 형성할 것임 - 을, 그리고 제어 게이트 및 소스 라인 스트랩핑에 사용될 수 있는 스트랩 영역(70) 내에 추가적인 구조물(72)을 남긴다. (포토레지스트 제거 후의) 생성된 구조물이 도 10a 내지 도 10d에 도시되어 있다.
마스킹 단계를 사용하여, 코어 및 HV 영역들(16/18) 위에 포토레지스트를 형성하여, 메모리 영역(14)을 노출된 상태로 남긴다. 이어서, 메모리 영역(14)에서 주입이 수행되어, 스택들(S1/S2)의 인접한 쌍들 사이의 기판 내에 드레인 영역들(74)을 형성한다. 포토레지스트 제거 후에, 도 11a 내지 도 11d 도시된 바와 같이, 산화물 스페이서들(76)이 스택들(S1/S2)의 측면들을 따라 (예컨대, HTO 스페이서 침착, 어닐링 및 에치에 의해) 형성된다. 다음으로, 마스킹 단계를 이용하여, 모든 영역들을 포토레지스트(78)로 커버하고, 코어 및 HV 영역들(16/18)의 부분들로부터 포토레지스트(78)를 제거하여 그들 영역들을 노출된 상태로 남긴다. 이어서, 폴리 층(62)의 노출된 부분들은 폴리 에치에 의해 제거되어, 도 12a 내지 도 12d에 도시된 바와 같이, 코어 및 HV 영역들(16/18) 내에 폴리 층(62)의 블록들을 남긴다.
포토레지스트(78)의 제거 후에, 일련의 마스킹 단계들 및 주입들이 수행되어, 기판의 코어 영역(10b) 내의 폴리 블록들(62)에 인접한 기판 내에 소스 영역들(80) 및 드레인 영역들(82)을 형성하고, 기판의 HV 영역(10c) 내의 폴리 블록들(62)에 인접한 기판 내에 소스 영역들(84) 및 드레인 영역들(86)을 형성한다. HV 영역(18) 내의 소스 및 드레인 영역들(84, 86)은 더 높은 고전압 동작을 위해 코어 영역(16) 내의 소스 및 드레인 영역들(80, 82)보다 기판 내로 더 깊게 형성된다. 산화물 스페이서들(88, 90)은 산화물 침착 및 에치에 의해 폴리 블록들(62)의 측벽들을 따라 형성된다. 도 13a 내지 도 13d에 도시된 바와 같이, 절연 재료(예컨대, ILD 산화물)의 두꺼운 층(92)이 구조물 위에 형성된다. 이어서, 절연부(92)를 통과하는 홀(hole)들 또는 트렌치들을 형성하여 로직 디바이스들의 소스, 드레인, 및 게이트들뿐만 아니라 메모리 셀 드레인 영역들을 노출시키는 것, 및 전도성 재료(즉, 임의의 적절한 금속)로 홀들 또는 트렌치들을 충전하여 수직 연장 콘택트들을 형성하는 것을 포함하는 포스트 엔드 프로세싱(post end processing)이 수행되며, 이는 당업계에 주지되어 있다.
도 14는 메모리 영역(14) 내의 메모리 셀들의 최종 구조를 도시한다. 메모리 셀들의 쌍들이 끝에서 끝까지(end to end) 형성되는데, 각각의 메모리 셀은 소스 영역(54) 및 드레인 영역(74)을 포함하며, 이때 기판의 채널 영역(94)이 이들 사이에 연장된다. 플로팅 게이트(34)가 채널 영역(94) 위에 배치되면서 그로부터 절연된다. 플로팅 게이트(34)만이 채널 영역(94)의 전도율을 제어한다(즉, 그것은, 플로팅 게이트가 채널 영역의 제1 부분 위에 배치되면서 그의 전도율을 제어하고 다른 게이트가 채널 영역의 제2 부분 위에 배치되면서 그의 전도율을 제어하는 분리형 게이트 구성과 비교해 채널 영역 바로 위에 있으면서 그로부터 절연되는 유일한 게이트이다). 제어 게이트(38)가 플로팅 게이트(34) 위에 배치되면서 그로부터 절연된다. 소거 게이트(62a)가 소스 영역(54) 위에 배치되면서 그로부터 절연되고, 플로팅 게이트(34)에 인접하면서 그로부터 절연된다. 소거 게이트(62a)는 플로팅 게이트(34)의 에지(34a)를 향하는 노치(63)를 포함한다. 메모리 셀들의 각각의 쌍은 공통 소스 영역(54) 및 소거 게이트(62a)를 공유한다. 메모리 셀들의 인접한 쌍들은 공통 드레인 영역(74)을 공유한다. 메모리 셀들의 어레이는 바람직하게는 동시에 형성되고, 이때 메모리 셀들은 로우(row)들 및 컬럼(column)들로 배열된다. 도 14에 도시된 메모리 셀들의 쌍들은 컬럼 방향으로 연장된다. 메모리 셀들의 각각의 컬럼은 메모리 셀들의 컬럼에 있는 모든 드레인 영역들(74)에 전기적으로 접속하는 비트 라인(BL)을 포함한다. 메모리 셀들의 각각의 로우는 메모리 셀들의 로우에 있는 모든 소거 게이트들(62a)에 전기적으로 접속하는 소거 게이트 라인(EGL)을 포함한다. 메모리 셀들의 각각의 로우는 메모리 셀들의 로우에 있는 모든 제어 게이트들(38)에 전기적으로 접속하는 제어 게이트 라인(CGL)을 포함한다. 메모리 셀들의 각각의 로우는 메모리 셀들의 로우에 있는 모든 소스 영역들(54)에 전기적으로 접속하는 소스 라인(SL)을 포함한다.
도 15는 코어 영역(16) 내의 로직 디바이스들의 최종 구조를 도시한다. 각각의 로직 디바이스는 소스 영역(80) 및 드레인 영역(82)을 포함하며, 이때 기판의 채널 영역(96)이 이들 사이에 연장된다. 로직 게이트(62b)가 (채널 영역(96)의 전도율을 제어하기 위해) 채널 영역(96) 위에 배치되면서 그로부터 절연된다.
도 16은 HV 영역(18) 내의 로직 디바이스들의 최종 구조를 도시한다. 각각의 로직 디바이스는 소스 영역(84) 및 드레인 영역(86)을 포함하며, 이때 기판의 채널 영역(98)이 이들 사이에 연장된다. 로직 게이트(62c)가 (채널 영역(98)의 전도율을 제어하기 위해) 채널 영역(98) 위에 배치되면서 그로부터 절연된다. HV 영역(18) 내의 로직 디바이스들은, 코어 영역(16) 내의 로직 게이트(62b) 아래의 더 얇은 산화물 층(58)에 비해 게이트(62c) 밑의 더 두꺼운 산화물 층(60), 및 코어 영역(14) 내의 소스/드레인 접합부들(80/82)에 비해 HV 영역(18) 내의 더 깊은 소스/드레인 접합부들(84/86) 때문에 더 높은 고전압에서 동작할 수 있다.
도 17은 선택된(선택) 및 선택되지 않은(비선택) 라인들(여기서, "선택된"은 타깃 셀(들)이 지시된 라인에 접속됨을 의미함)에 대해, 소거, 프로그래밍, 및 판독 동작들을 위한, 메모리 영역(14) 내의 메모리 셀들에 대한 비제한적인 예시적 동작 전압들의 제1 세트를 도시한다. 소거 동작은 플로팅 게이트(34)로부터 전자들을 제거하는 것을 수반한다. 소거 동작에 대해, 그것은, (누설 셀들을 회피시키도록 이미 소거된 모든 셀들에 대한) 사전-프로그래밍 단계, 소거 단계(여기서, 소거 게이트(62a) 상의 높은 포지티브 전압은 플로팅 게이트(34) 상의 전자들이 개재 절연부를 통과하여 소거 게이트(62a) 상으로 터널링하게 함), 및 (과도소거된 모든 셀들에 대한) 소프트 프로그래밍 단계를 포함한다. 소거 단계는 바람직하게는, 별개의 펄스들에 소거 전압을 인가함으로써 구현된다. 전체 페이지(로우), 블록, 섹터 또는 칩이 바람직하게는 동시에 소거된다. 소거 펄스들 사이에서, 각각의 비트 라인(BL)에 대해 판독 동작이 수행되어, 메모리 셀들의 컬럼으로부터의 전류를 판독하고 이를 소거 기준 셀로부터의 기준 전류와 비교할 수 있다. 소거 펄스들은, 판독 전류가 소거 기준 셀로부터의 기준 전류를 초과할 때까지 계속된다. 소프트 프로그래밍 단계는 또한, 판독 동작들에 의해 분리된 펄스들에 적용될 수 있다. 소프트 프로그래밍 펄스들은, 메모리 셀들이 소프트 프로그램 기준 셀로부터의 기준 전류보다 낮은 판독 전류를 나타낼 때까지 계속된다.
프로그래밍 동작은 플로팅 게이트(34) 상에 전자들을 주입하는 것을 수반한다. 프로그래밍 동작에 대해, 0 전압이 드레인 영역(74)에 인가되고, 포지티브 전압이 소스 영역(54) 및 소거 게이트(62a)에 인가되고, 더 큰 포지티브 전압이 제어 게이트(38)에 인가된다. 채널 영역(94)을 따라 이동하는 전자들은 가열되고, 주지의 열전자 주입 기법에 의해 플로팅 게이트(34) 상에 주입된다. 판독 동작은 드레인 영역(74), 제어 게이트(38) 및 소거 게이트(62a) 상에 포지티브 전압들을 배치하는 것, 및 채널 영역(94)을 따라 임의의 전류의 레벨을 감지하는 것을 수반한다. 플로팅 게이트(34)에서 전자들이 소거되는 경우, 전류는 채널 영역(94)을 따라 흐를 것이고, 이에 의해 소거된 프로그래밍 상태가 감지된다. 플로팅 게이트(34)가 전자들로 프로그래밍되는 경우, 전류가 채널 영역(94)을 따라 거의 또는 전혀 흐르지 않을 것이고, 이에 의해 프로그래밍된 상태가 감지된다.
도 18은 소거, 프로그래밍 및 판독 동작들을 위한, 메모리 영역 내의 메모리 셀들에 대한 비제한적인 예시적 동작 전압들의 제2 세트를 도시한다. 도 17의 전압들에 대한 도 18의 전압들에서의 하나의 중요한 차이는, 소거 단계 동안 네거티브 전압이 제어 게이트(38) 라인에 인가되고, 이는 그 단계 동안에 소거 게이트(62a) 상에 더 낮은 포지티브 전압을 허용한다는 것이다.
본 실시예는 많은 이점들을 제공한다. 메모리 셀은 단지 3개의 게이트들, 즉 전체 채널 영역 위의 플로팅 게이트, 플로팅 게이트 위의 제어 게이트 및 소스 영역 위의 소거 게이트만을 가지며, 이때 단일 소거 게이트(62a) 및 소스 영역(54)이 2개의 메모리 셀들 사이에서 공유된다. 이러한 구성은 메모리 셀이 분리형 게이트 메모리 셀 구성들에 비해 크기가 효과적으로 축소될 수 있게 한다. 별개의 소거 게이트(62a)의 포함은 전용 소거 게이트가 없는 종래의 스택형 게이트 메모리 셀 구성들에 비해 메모리 셀을 소거하는 데 필요한 전압을 감소시켜, 더 작고 더 낮은 동작 전압 전력 공급원들을 허용한다. 소거 동안 제어 게이트(38) 상에 네거티브 전압을 사용함으로써 더 낮은 소거 전압이 추가로 인에이블된다. 플로팅 게이트(34)의 에지(34a)를 향하는 소거 게이트(62a)의 노치(63)는 그들 사이의 터널링 효율을 향상시킨다. 종래 기술에서 사용되는 것보다 더 얕은 기판 웰 영역이 더 낮은 소거 전압 때문에 실현가능하다. 단일 폴리 층(62)을 사용하여, 메모리 영역(14) 내에 소거 게이트(62a)를 형성하고, 코어 영역(16) 내에 로직 게이트들(62b)을 형성하고, HV 영역(18) 내에 로직 게이트들(62c)을 형성하여, 메모리 디바이스를 제조하는 비용 및 복잡성을 감소시킨다.
본 발명은 본 명세서에 예시되고 전술된 실시예(들)로 제한되지 않는다는 것이 이해되어야 한다. 예를 들어, 본 명세서에서 본 발명 또는 실시예(들)에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하도록 의도되는 것이 아니라, 대신에, 하나 이상의 최종적 청구항들에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적인 것일 뿐이며, 청구항들을 제한하는 것으로 간주되어서는 안 된다. 또한, 모든 방법 단계들이 예시되거나 청구되는 정확한 순서로 수행될 필요가 있는 것이 아니라, 오히려, 본 명세서에 기술되는 바와 같은, 메모리 셀들 및 로직 디바이스들의 적절한 형성을 허용하는 임의의 순서로 수행될 필요가 있다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 반대도 마찬가지이다.
본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)와 "간접적으로~ 상에"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 인접한"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "~에 실장되는"은 "직접적으로 ~에 실장되는"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 ~에 실장되는"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "전기적으로 커플링되는"은 "직접적으로 ~에 전기적으로 커플링되는"(요소들을 함께 전기적으로 접속시키는 어떠한 중간 재료들 또는 요소들도 사이에 없음)과 "간접적으로 ~에 전기적으로 커플링되는"(요소들을 함께 전기적으로 접속시키는 중간 재료들 또는 요소들이 사이에 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간 재료들/요소들도 사이에 갖지 않고서 직접적으로 기판 상에 요소를 형성하는 것뿐만 아니라, 하나 이상의 중간 재료들/요소들을 사이에 갖고서 간접적으로 기판 상에 요소를 형성하는 것을 포함할 수 있다.
Claims (19)
- 메모리 디바이스로서,
반도체 기판;
상기 기판 내에 형성되는 제1 소스 영역 및 제1 드레인 영역 - 그들 사이에 상기 기판의 제1 채널 영역이 연장됨 -;
상기 제1 채널 영역 위에 배치되면서 그로부터 절연되는 플로팅 게이트 - 상기 제1 채널 영역의 전도율은 오직 상기 플로팅 게이트에 의해서만 제어됨 -;
상기 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트; 및
상기 소스 영역 위에 배치되면서 그로부터 절연되는 소거 게이트 - 상기 소거 게이트는 상기 플로팅 게이트의 에지를 향하면서 그로부터 절연되는 노치를 포함함 - 를 포함하는, 메모리 디바이스. - 제1항에 있어서,
상기 기판 내에 형성되는 제2 소스 영역 및 제2 드레인 영역 - 그들 사이에 상기 기판의 제2 채널 영역이 연장됨 -; 및
상기 제2 채널 영역 위에 배치되면서 그로부터 절연되는 제1 로직 게이트 - 상기 제1 로직 게이트는 상기 제2 채널 영역의 전도율을 제어함 - 를 추가로 포함하는, 메모리 디바이스. - 제2항에 있어서,
상기 기판 내에 형성되는 제3 소스 영역 및 제3 드레인 영역 - 그들 사이에 상기 기판의 제3 채널 영역이 연장됨 -; 및
상기 제3 채널 영역 위에 배치되면서 그로부터 절연되는 제2 로직 게이트 - 상기 제2 로직 게이트는 상기 제3 채널 영역의 전도율을 제어함 - 를 추가로 포함하고;
상기 제1 로직 게이트는 제1 두께를 갖는 제1 절연부에 의해 상기 제2 채널 영역으로부터 절연되고,
상기 제2 로직 게이트는 상기 제1 두께보다 더 큰 제2 두께를 갖는 제2 절연부에 의해 상기 제3 채널 영역으로부터 절연되고,
상기 제3 소스 영역은 상기 제2 소스 영역이 연장되는 것보다 상기 기판의 표면에 대해 상기 기판 내로 더 깊게 연장되고,
상기 제3 드레인 영역은 상기 제2 드레인 영역이 연장되는 것보다 상기 기판의 표면에 대해 상기 기판 내로 더 깊게 연장되는, 메모리 디바이스. - 메모리 디바이스로서,
반도체 기판;
상기 기판 내에 형성된 제1 소스 영역;
상기 기판 내에 형성되는 제1 및 제2 드레인 영역들 - 상기 기판의 제1 채널 영역이 상기 제1 드레인 영역과 상기 제1 소스 영역 사이에 연장되고, 상기 기판의 제2 채널 영역이 상기 제2 드레인 영역과 상기 제1 소스 영역 사이에 연장됨 -;
상기 제1 채널 영역 위에 배치되면서 그로부터 절연되는 제1 플로팅 게이트 - 상기 제1 채널 영역의 전도율은 오직 상기 제1 플로팅 게이트에 의해서만 제어됨 -;
상기 제2 채널 영역 위에 배치되면서 그로부터 절연되는 제2 플로팅 게이트 - 상기 제2 채널 영역의 전도율은 오직 상기 제2 플로팅 게이트에 의해서만 제어됨 -;
상기 제1 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제1 제어 게이트;
상기 제2 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제2 제어 게이트; 및
상기 제1 소스 영역 위에 배치되면서 그로부터 절연되는 소거 게이트 - 상기 소거 게이트는 상기 제1 플로팅 게이트의 에지를 향하면서 그로부터 절연되는 제1 노치, 및 상기 제2 플로팅 게이트의 에지를 향하면서 그로부터 절연되는 제2 노치를 포함함 - 를 포함하는, 메모리 디바이스. - 제4항에 있어서,
상기 기판 내에 형성되는 제2 소스 영역 및 제3 드레인 영역 - 그들 사이에 상기 기판의 제3 채널 영역이 연장됨 -; 및
상기 제3 채널 영역 위에 배치되면서 그로부터 절연되는 제1 로직 게이트 - 상기 제1 로직 게이트는 상기 제3 채널 영역의 전도율을 제어함 - 를 추가로 포함하는, 메모리 디바이스. - 제5항에 있어서,
상기 기판 내에 형성되는 제3 소스 영역 및 제4 드레인 영역 - 그들 사이에 상기 기판의 제4 채널 영역이 연장됨 -; 및
상기 제4 채널 영역 위에 배치되면서 그로부터 절연되는 제2 로직 게이트 - 상기 제2 로직 게이트는 상기 제4 채널 영역의 전도율을 제어함 - 를 추가로 포함하고;
상기 제1 로직 게이트는 제1 두께를 갖는 제1 절연부에 의해 상기 제3 채널 영역으로부터 절연되고,
상기 제2 로직 게이트는 상기 제1 두께보다 더 큰 제2 두께를 갖는 제2 절연부에 의해 상기 제4 채널 영역으로부터 절연되고,
상기 제3 소스 영역은 상기 제2 소스 영역이 연장되는 것보다 상기 기판의 표면에 대해 상기 기판 내로 더 깊게 연장되고,
상기 제4 드레인 영역은 상기 제3 드레인 영역이 연장되는 것보다 상기 기판의 표면에 대해 상기 기판 내로 더 깊게 연장되는, 메모리 디바이스. - 메모리 디바이스를 형성하는 방법으로서,
반도체 기판 내에 제1 소스 영역 및 제1 드레인 영역을 형성하는 단계 - 그들 사이에 상기 기판의 제1 채널 영역이 연장됨 -;
상기 제1 채널 영역 위에 있으면서 그로부터 절연되는 플로팅 게이트를 형성하는 단계 - 상기 제1 채널 영역의 전도율은 오직 상기 플로팅 게이트에 의해서만 제어됨 -;
상기 플로팅 게이트 위에 있으면서 그로부터 절연되는 제어 게이트를 형성하는 단계; 및
상기 소스 영역 위에 있으면서 그로부터 절연되는 소거 게이트를 형성하는 단계 - 상기 소거 게이트는 상기 플로팅 게이트의 에지를 향하면서 그로부터 절연되는 노치를 포함함 - 를 포함하는, 방법. - 제7항에 있어서,
상기 기판 내에 제2 소스 영역 및 제2 드레인 영역을 형성하는 단계 - 그들 사이에 상기 기판의 제2 채널 영역이 연장됨 -; 및
상기 제2 채널 영역 위에 있으면서 그로부터 절연되는 제1 로직 게이트를 형성하는 단계 - 상기 제1 로직 게이트는 상기 제2 채널 영역의 전도율을 제어함 - 를 추가로 포함하는, 방법. - 제8항에 있어서,
상기 기판 내에 제3 소스 영역 및 제3 드레인 영역을 형성하는 단계 - 그들 사이에 상기 기판의 제3 채널 영역이 연장됨 -; 및
상기 제3 채널 영역 위에 있으면서 그로부터 절연되는 제2 로직 게이트를 형성하는 단계 - 상기 제2 로직 게이트는 상기 제3 채널 영역의 전도율을 제어함 - 를 추가로 포함하고;
상기 제1 로직 게이트는 제1 두께를 갖는 제1 절연부에 의해 상기 제2 채널 영역으로부터 절연되고,
상기 제2 로직 게이트는 상기 제1 두께보다 더 큰 제2 두께를 갖는 제2 절연부에 의해 상기 제3 채널 영역으로부터 절연되고,
상기 제3 소스 영역은 상기 제2 소스 영역이 연장되는 것보다 상기 기판의 표면에 대해 상기 기판 내로 더 깊게 연장되고,
상기 제3 드레인 영역은 상기 제2 드레인 영역이 연장되는 것보다 상기 기판의 표면에 대해 상기 기판 내로 더 깊게 연장되는, 방법. - 제9항에 있어서, 상기 소거 게이트, 상기 제1 로직 게이트 및 상기 제2 로직 게이트를 형성하는 단계는,
상기 기판 위에 폴리실리콘 층을 형성하는 단계; 및
상기 폴리실리콘 층을 에칭하여 상기 폴리실리콘 층의 별개의 제1 블록, 제2 블록 및 제3 블록을 형성하는 단계를 포함하고, 상기 제1 블록은 상기 소거 게이트이고, 상기 제2 블록은 상기 제1 로직 게이트이고, 상기 제3 블록은 상기 제2 로직 게이트인, 방법. - 메모리 디바이스를 형성하는 방법으로서,
반도체 기판 내에 제1 소스 영역을 형성하는 단계;
상기 기판 내에 제1 및 제2 드레인 영역들을 형성하는 단계 - 상기 기판의 제1 채널 영역이 상기 제1 드레인 영역과 상기 제1 소스 영역 사이에 연장되고, 상기 기판의 제2 채널 영역이 상기 제2 드레인 영역과 상기 제1 소스 영역 사이에 연장됨 -;
상기 제1 채널 영역 위에 있으면서 그로부터 절연되는 제1 플로팅 게이트를 형성하는 단계 - 상기 제1 채널 영역의 전도율은 오직 상기 제1 플로팅 게이트에 의해서만 제어됨 -;
상기 제2 채널 영역 위에 있으면서 그로부터 절연되는 제2 플로팅 게이트를 형성하는 단계 - 상기 제2 채널 영역의 전도율은 오직 상기 제2 플로팅 게이트에 의해서만 제어됨 -;
상기 제1 플로팅 게이트 위에 있으면서 그로부터 절연되는 제1 제어 게이트를 형성하는 단계;
상기 제2 플로팅 게이트 위에 있으면서 그로부터 절연되는 제2 제어 게이트를 형성하는 단계; 및
상기 제1 소스 영역 위에 있으면서 그로부터 절연되는 소거 게이트를 형성하는 단계 - 상기 소거 게이트는 상기 제1 플로팅 게이트의 에지를 향하면서 그로부터 절연되는 제1 노치, 및 상기 제2 플로팅 게이트의 에지를 향하면서 그로부터 절연되는 제2 노치를 포함함 - 를 포함하는, 방법. - 제11항에 있어서,
상기 기판 내에 제2 소스 영역 및 제3 드레인 영역을 형성하는 단계 - 그들 사이에 상기 기판의 제3 채널 영역이 연장됨 -; 및
상기 제3 채널 영역 위에 있으면서 그로부터 절연되는 제1 로직 게이트를 형성하는 단계 - 상기 제1 로직 게이트는 상기 제3 채널 영역의 전도율을 제어함 - 를 추가로 포함하는, 방법. - 제12항에 있어서,
상기 기판 내에 제3 소스 영역 및 제4 드레인 영역을 형성하는 단계 - 그들 사이에 상기 기판의 제4 채널 영역이 연장됨 -; 및
상기 제4 채널 영역 위에 있으면서 그로부터 절연되는 제2 로직 게이트를 형성하는 단계 - 상기 제2 로직 게이트는 상기 제4 채널 영역의 전도율을 제어함 - 를 추가로 포함하고;
상기 제1 로직 게이트는 제1 두께를 갖는 제1 절연부에 의해 상기 제3 채널 영역으로부터 절연되고,
상기 제2 로직 게이트는 상기 제1 두께보다 더 큰 제2 두께를 갖는 제2 절연부에 의해 상기 제4 채널 영역으로부터 절연되고,
상기 제3 소스 영역은 상기 제2 소스 영역이 연장되는 것보다 상기 기판의 표면에 대해 상기 기판 내로 더 깊게 연장되고,
상기 제4 드레인 영역은 상기 제3 드레인 영역이 연장되는 것보다 상기 기판의 표면에 대해 상기 기판 내로 더 깊게 연장되는, 방법. - 제13항에 있어서, 상기 소거 게이트, 상기 제1 로직 게이트 및 상기 제2 로직 게이트를 형성하는 단계는,
상기 기판 위에 폴리실리콘 층을 형성하는 단계; 및
상기 폴리실리콘 층을 에칭하여 상기 폴리실리콘 층의 별개의 제1 블록, 제2 블록 및 제3 블록을 형성하는 단계를 포함하고, 상기 제1 블록은 상기 소거 게이트이고, 상기 제2 블록은 상기 제1 로직 게이트이고, 상기 제3 블록은 상기 제2 로직 게이트인, 방법. - 메모리 셀을 동작시키는 방법으로서, 상기 메모리 셀은,
반도체 기판;
상기 기판 내에 형성되는 소스 영역 및 드레인 영역 - 그들 사이에 상기 기판의 채널 영역이 연장됨 -;
상기 채널 영역 위에 배치되면서 그로부터 절연되는 플로팅 게이트 - 상기 채널 영역의 전도율은 오직 상기 플로팅 게이트에 의해서만 제어됨 -;
상기 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트; 및
상기 소스 영역 위에 배치되면서 그로부터 절연되는 소거 게이트 - 상기 소거 게이트는 상기 플로팅 게이트의 에지를 향하면서 그로부터 절연되는 노치를 포함함 - 를 포함하고;
상기 방법은,
상기 소거 게이트에 포지티브 전압을 인가함으로써 상기 플로팅 게이트로부터 전자들을 제거하는 단계를 포함하는, 방법. - 제15항에 있어서, 상기 플로팅 게이트로부터 전자들을 제거하는 단계는 상기 제어 게이트에 네거티브 전압을 인가하는 단계를 추가로 포함하는, 방법.
- 제15항에 있어서,
상기 제어 게이트 및 상기 소스 영역에 포지티브 전압들을 인가함으로써 상기 플로팅 게이트에 전자들을 추가하는 단계를 추가로 포함하는, 방법. - 제17항에 있어서, 상기 플로팅 게이트에 전자들을 추가하는 단계는 상기 소거 게이트에 포지티브 전압을 인가하는 단계를 추가로 포함하는, 방법.
- 제15항에 있어서,
상기 드레인 영역, 상기 제어 게이트, 및 상기 소거 게이트에 포지티브 전압들을 인가함으로써 상기 플로팅 게이트의 프로그램 상태를 판독하는 단계를 추가로 포함하는, 방법.
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