JP2003218243A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法

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JP2003218243A JP2002015386A JP2002015386A JP2003218243A JP 2003218243 A JP2003218243 A JP 2003218243A JP 2002015386 A JP2002015386 A JP 2002015386A JP 2002015386 A JP2002015386 A JP 2002015386A JP 2003218243 A JP2003218243 A JP 2003218243A
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control gate
insulating film
film
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forming
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Shoji Yadori
章二 宿利
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Abstract

(57)【要約】 【課題】 非導電性の電荷トラップ膜を電荷蓄積領域と
して用いる不揮発性メモリのセル面積を小型化すること
のできる技術を提供する。 【解決手段】 ソース・ビット線を定義する第１のパタ
ーンＰ１は、ピッチを最小加工寸法Ｆの２倍としてスト
ライプ状に配置し、第１制御ゲートを定義する第２のパ
ターンＰ２および第２制御ゲートを定義する第３のパタ
ーンＰ３は、それぞれピッチを最小加工寸法Ｆの２倍と
し、上記第１のパターンＰ１に直交して交互にストライ
プ状に配置し、第２のパターンＰ２と第３のパターンＰ
３とは異なる層で構成し、第３のパターンＰ３はその一
部を第２のパターンＰ２上に重ねる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気的に消去およ
び書き込み可能な不揮発性のメモリセルを有する半導体
記憶装置およびその製造技術に関し、特に、非導電性の
電荷トラップ膜を情報の保持領域として使用する不揮発
性メモリを有する半導体記憶装置に適用して有効な技術
に関する。
【０００２】
【従来の技術】データの書き込みおよび消去を電気的に
行うことが可能な不揮発性メモリは、たとえば配線基板
上に組み込んだままの状態でデータの書き換えが可能で
あり、使いやすいことからメモリを必要とする様々な製
品に幅広く使用されている。
【０００３】特に、電気的一括消去型ＥＥＰＲＯＭ（El
ectric Erasable Programmable Read Only Memory；以
下、フラッシュメモリという）は、メモリアレイの一定
の範囲（メモリアレイの全てのメモリセルまたは所定の
メモリセル群）のデータを一括して電気的に消去する機
能を持っている。さらにフラッシュメモリは、１トラン
ジスタ積層ゲート構造であることからセルの小型化が進
み、高集積化への期待も大きい。
【０００４】上記１トランジスタ積層ゲート構造は、１
個のメモリセルが基本的に１個の２層ゲートＭＩＳＦＥ
Ｔ（Metal Insulator Semiconductor Field Effect Tra
nsistor）で構成されている。その２層ゲートＭＩＳＦ
ＥＴは、半導体基板上にトンネル絶縁膜を介して浮遊ゲ
ートを設け、さらにその上に層間膜を介して制御ゲート
を積み重ねることで形成されている。データの記憶（書
き込みおよび消去動作）は、上記浮遊ゲートに電子を注
入したり、浮遊ゲートから電子を抜き出したりすること
で行われている。
【０００５】しかし、２層ゲートＭＩＳＦＥＴでは、書
き込みおよび消去動作の繰り返しによって、トンネル絶
縁膜の内部に電荷トラップが形成され、また半導体基板
とトンネル絶縁膜との界面における表面準位密度が増加
するため、データ書き換え後のリテンション特性が劣化
するという課題を残している。
【０００６】前記課題を解消する方法として、近年、フ
ラッシュメモリの電荷蓄積に非導電性の電荷トラップ膜
を用いる方法が提案されている。
【０００７】たとえば米国特許第５,７６８,１９２号に
は、シリコン窒化膜をシリコン酸化膜で挟んだ、いわゆ
るＯＮＯ（Oxide/Nitride/Oxide）構造からなる積層膜
によってゲート絶縁膜を構成し、ドレイン近傍で発生し
たホットエレクトロンをシリコン窒化膜中へ注入して、
電子をトラップさせることによりデータの書き込みを行
う方式が開示されている。
【０００８】また、米国特許第６,０１１,７２５号に
は、ホットエレクトロン注入の局在性を利用して、ドレ
イン近傍での電荷蓄積とソース近傍での電荷蓄積とを独
立に制御することにより、２ビットの情報を１セル内で
実現する、いわゆる多値セル技術について述べられてい
る。
【０００９】また、米国特許第５,９６６,６０３号に
は、基板上にＯＮ積層膜を形成した後にシリコン窒化膜
上部を酸化することによりＯＮＯ積層膜を形成する方
法、およびＯＮＯ積層膜を形成した後に酸化工程を追加
することにより、メモリセルのリテンション特性を向上
することのできる技術について記載されている。
【００１０】また、米国特許第６,４８０,５３８号に
は、短時間気相成長法によりＯＮＯ積層膜を形成する方
法、およびシリコン酸化膜の堆積温度が７００〜８００
℃、その膜厚が５〜１５ｎｍであることを開示してい
る。
【００１１】
【発明が解決しようとする課題】ところが、本発明者が
検討したところ、フラッシュメモリの電荷蓄積に非導電
性の電荷トラップ膜を用いたバーチャルグランド型のセ
ル方式において、以下の問題点が明らかとなった。
【００１２】バーチャルグランド型のセル方式では、ド
レインを構成するストライプ状の拡散領域とソースを構
成するストライプ状の拡散領域とが半導体基板に交互に
配置され、その上部に制御ゲートとの絶縁膜を維持する
ための絶縁膜が設けられ、ソースまたはドレインの延在
方向と直交するように制御ゲートが配置される。さらに
ドレインとソースとに挟まれた半導体基板のチャネル領
域と制御ゲートとの間には、シリコン酸化膜、シリコン
窒化膜およびシリコン酸化膜からなる積層膜が配置され
ている。
【００１３】書き込みおよび読み出し動作におけるメモ
リセルのチャネル電流は、隣り合う拡散領域をソースま
たはドレインとして動作させて、制御ゲートに平行な方
向に流れる。ソース、ドレインのピッチを最小加工寸法
Ｆの２倍、制御ゲートのピッチを最小加工寸法Ｆの２倍
とすると、セル面積は２Ｆ×２Ｆ＝４Ｆ2となり、たと
えば最小加工寸法Ｆが０.２５μｍの場合、セル面積は
４Ｆ2＝０.２５μｍ2となる。このため、１ギガビット
以上の不揮発性メモリへの適用を考えた場合、４Ｆ2の
セル面積を有する前記メモリセルでは、半導体チップの
小型化が実現できない。
【００１４】多値セル技術により２ビット／セルを適用
すれば、前記メモリセルを用いてもセル面積を２Ｆ2ま
で縮小することができる。しかし、この方式では、ソー
ス、ドレイン端子を入れ替えた読み出し動作を２回行っ
た後に各々のしきい値電圧を比較する論理処理が必要で
あり、１００ｎｓ以下のアクセス時間を実現することが
難しい。
【００１５】本発明の目的は、非導電性の電荷トラップ
膜を電荷蓄積領域として用いる不揮発性メモリのセル面
積を小型化することのできる技術を提供することにあ
る。
【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１８】本発明は、半導体基板にソース、ドレイ
ン、ソースとドレインとに挟まれたチャネル領域、およ
び制御ゲートからなる不揮発性メモリセルを備えた不揮
発性半導体記憶装置において、ソースおよびドレイン
は、隣接するメモリセル間で共有されるストライプ状に
配置されたソース・ビット線の一部からなり、制御ゲー
トは第１制御ゲートと第２制御ゲートとに分けられ、第
１制御ゲートはソース・ビット線の延在方向に直交して
ストライプ状に配置され、第２制御ゲートは第１制御ゲ
ートの間隙に第１制御ゲートと平行してストライプ状に
配置され、第１制御ゲートとチャネル領域との間に第１
絶縁膜、非導電性の第１電荷トラップ膜および第２絶縁
膜からなる積層膜を有し、第２制御ゲートとチャネル領
域との間に第３絶縁膜、非導電性の第２電荷トラップ膜
および第４絶縁膜からなる積層膜を有するものである。
【００１９】本発明は、第１導電型の半導体基板上にス
トライプ状の絶縁膜領域と、絶縁膜領域の下部に第２導
電型のソース・ビット線とを形成した後、隣接するソー
ス・ビット線間の半導体基板にチャネル領域を形成する
工程と、チャネル領域の上部に第１絶縁膜、第１電荷ト
ラップ膜および第２絶縁膜を下層から順次堆積する工程
と、ソース・ビット線の延在方向に直交してストライプ
状の第１制御ゲートを形成し、第１制御ゲートの下部に
第１絶縁膜、第１電荷トラップ膜および第２絶縁膜を残
す工程と、第１制御ゲートの上部および側壁を絶縁膜で
覆う工程と、隣接する第１制御ゲートの間隙のチャネル
領域の上部に第３絶縁膜、第２電荷トラップ膜および第
４絶縁膜を下層から順次堆積する工程と、隣接する第１
制御ゲートの間隙に第１制御ゲートと平行してストライ
プ状の第２制御ゲートを形成する工程とを有するもので
ある。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００２１】（実施の形態１）本発明の一実施の形態で
ある不揮発性メモリのメモリアレイの部分的な等価回路
の模式図を図１に示す。メモリアレイは、バーチャルグ
ランド型のセル方式によって構成される。
【００２２】メモリセルＭＣの制御ゲートは、第１制御
ゲートＦＧと第２制御ゲートＳＧとに分けられ、これら
は交互に配置されている。各メモリセルＭＣのソースは
共通のソース線ＳＬ、ドレインは共通のビット線ＢＬの
一部を構成しており、ソース線ＳＬおよびビット線ＢＬ
は上記制御ゲートと直交して配置されている。また一つ
のメモリセルＭＣに備わるソース線ＳＬは、隣接するメ
モリセルＭＣではビット線ＢＬとして機能し、同様にビ
ット線ＢＬは、隣接するメモリセルＭＣではソース線Ｓ
Ｌとして機能する。
【００２３】次に、図２〜図４を用いて本発明の一実施
の形態である不揮発性メモリのデータ書き込み動作、デ
ータ読み出し動作およびデータ消去動作を説明する。な
お図には、３列×３行の９ビット分のメモリセルを３本
の制御ゲートおよび４本のソース・ビット線を用いてア
レイ構成としたものを示したが、メモリセルの個数、な
らびに制御ゲートおよびソース・ビット線の本数はこれ
に限定されるものではない。
【００２４】図２は、データ書き込み時の電圧設定を示
す等価回路の模式図である。選択制御ゲートＣＧ0に８
Ｖを印加し、非選択制御ゲートＣＧを接地電位とする。
さらに選択メモリセルＭＣ0のソース・ビット線ＳＢＬ
を境界として、それより下位のソース・ビット線ＳＢＬ
に５Ｖを印加し、それより上位のソース・ビット線ＳＢ
Ｌを接地電位とすることにより、選択メモリセルＭＣ0
へホットエレクトロンを注入する。ソース・ビット線Ｓ
ＢＬへの電圧印加時間は、たとえば２μｓであり、この
書き込み動作によって、しきい値電圧は２Ｖから４Ｖへ
上昇する。
【００２５】図３は、データ読み出し時の電圧設定を示
す等価回路の模式図である。非選択制御ゲートＣＧを接
地電位とし、選択メモリセルＭＣ0のソース・ビット線
ＳＢＬを境界として、それより下位のソース・ビット線
ＳＢＬを接地電位とし、それより上位のソース・ビット
線ＳＢＬに１Ｖを充電した後、選択制御ゲートＣＧ0に
３Ｖを印加して選択メモリセルＭＣ0の電流を検出す
る。選択制御ゲートＣＧ0に３Ｖを印加した直後に、選
択メモリセルＭＣ0のソース・ビット線ＳＢＬの電位と
基準メモリセルのソース・ビット線の電位とを差動増幅
器で比較することによりデータが読み出される。
【００２６】図４は、データ消去時の電圧設定を示す等
価回路の模式図である。単位メモリアレイの全制御ゲー
トＣＧに−１０Ｖ、全ソース・ビット線ＳＢＬに５Ｖを
印加し、ホットエレクトロン注入により電荷トラップ膜
中にトラップされた電子を、トンネル電流によってソー
ス・ビット線ＳＢＬへ引き抜く。消去時の全ソース・ビ
ット線ＳＢＬへの電圧印加時間は、たとえば５０ｍｓで
あり、この消去動作によって、しきい値電圧は４Ｖから
２Ｖへ低下する。
【００２７】次に、本発明の一実施の形態である不揮発
性メモリのメモリアレイを構成するメモリセルの素子配
置を示す要部平面図を図５に示す。なお図中に、メモリ
セルＭＣ1におけるデータ書き込み時の電流経路および
データ読み出し時の電流経路を矢印で示す。
【００２８】ソース・ビット線を定義する第１のパター
ンＰ１は、ピッチを最小加工寸法Ｆの２倍としてストラ
イプ状に配置され、線幅および線間隔は共に最小加工寸
法Ｆで設計される。第１制御ゲートを定義する第２のパ
ターンＰ２および第２制御ゲートを定義する第３のパタ
ーンＰ３は、上記第１のパターンＰ１に直交しており、
各々のピッチを最小加工寸法Ｆの２倍として交互にスト
ライプ状に配置される。
【００２９】また第１制御ゲートを定義する第２のパタ
ーンＰ２と第２制御ゲートを定義する第３のパターンＰ
３とは異なる層で構成され、第２制御ゲートを定義する
第３のパターンＰ３はその一部を第１制御ゲートを定義
する第２のパターンＰ２上に重ねている。第１制御ゲー
トを定義する第２のパターンＰ２の線幅および線間隔は
共に最小加工寸法Ｆで設計され、第２の制御ゲートを定
義する第３のパターンＰ３の線幅は最小加工寸法Ｆより
も大きい（Ｆ＋２ΔＦ）、その線間隔は最小加工寸法Ｆ
よりも小さい（Ｆ−２ΔＦ）で設計される。
【００３０】従って、ソース・ビット線は最小加工寸法
Ｆの２倍のピッチで配置され、制御ゲートは最小加工寸
法Ｆのピッチで配置されることから、単位セルのセル面
積は２Ｆ×Ｆ＝２Ｆ2となる。たとえば最小加工寸法Ｆ
が０.２５μｍで設計された場合、セル面積は０.１２５
μｍ2となる。
【００３１】図６は、前記図５のＡ−Ａ′線における半
導体基板の要部断面図である。
【００３２】半導体基板１の表面領域にストライプ状に
配置されたソース・ビット線とに挟まれたチャネル領域
の上部に第１絶縁膜２、非導電性の第１の電荷トラップ
膜３および第２絶縁膜４からなる積層膜を介在して第１
制御ゲートＦＧが形成されている。この第１制御ゲート
ＦＧの上部および側壁には、キャップ絶縁膜５および絶
縁膜からなるスペーサ６がそれぞれ形成されている。
【００３３】さらに、隣接する第１制御ゲートＦＧの間
隙のチャネル領域の上部に第３絶縁膜７、非導電性の第
２電荷トラップ膜８および第４絶縁膜９からなる積層膜
を介在して第２制御ゲートＳＧが形成されている。上記
積層膜および第２制御ゲートＳＧの一部は、第１制御ゲ
ートＳＧの上方に重なって形成される。
【００３４】図７は、前記図５のＢ−Ｂ′線における半
導体基板の要部断面図である。
【００３５】半導体基板１の表面領域にストライプ状に
配置された拡散領域からなるソース・ビット線ＳＢＬの
ほぼ上部に第５絶縁膜１０が形成され、隣接するソース
・ビット線ＳＢＬに挟まれたチャネル領域の上部に第１
絶縁膜２、非導電性の第１電荷トラップ膜３および第２
絶縁膜４からなる積層膜を介在して第１制御ゲートＦＧ
が形成されている。
【００３６】第１制御ゲートＦＧを備えたメモリセルへ
のデータの書き込みは、ソース線ＳＬを接地電位とし、
ビット線ＢＬおよび第１制御ゲートＦＧへ所定の正電圧
を印加してチャネル領域をオンさせ、ビット線ＢＬの近
傍で発生するホットエレクトロンを第１電荷トラップ膜
３へトラップさせることにより行う。また、第１制御ゲ
ートＦＧを備えたメモリセルでのデータの消去は、第１
制御ゲートＦＧへ所定の負電圧、ビット線ＢＬへ所定の
正電圧を印加して、第１電荷トラップ膜３からトラップ
された電子を第１絶縁膜２中を流れるトンネル電流によ
ってビット線ＢＬへ引き抜くことにより行う。同様にし
て、第２制御ゲートＳＧを備えたメモリセルにおいても
データの書き込みおよび消去が行われる。
【００３７】次に、本発明の一実施の形態である不揮発
性メモリの製造方法の一例を図８〜図１５を用いて工程
順に説明する。これらの図には、前記図５のＣ−Ｃ′線
断面に相当するメモリアレイ領域Ａ１および周辺回路領
域Ａ２の要部断面図を示している。
【００３８】まず、図８に示すように、比抵抗が１０Ω
ｃｍ程度のｐ型のシリコン単結晶からなる半導体基板
（半導体ウエハと称する平面略円形状の薄板）１を用意
し、その主面に、たとえば溝型の分離部１１を形成す
る。すなわち半導体基板１の所定箇所に、たとえば深さ
２５０ｎｍ程度の分離溝を形成した後、半導体基板１上
に、たとえばシリコン酸化膜からなる絶縁膜を堆積し、
さらにその絶縁膜が分離溝内にのみ残されるように絶縁
膜をＣＭＰ（Chemical Mechanical Polishing）法等に
よって研磨することで、分離部１１を形成する。
【００３９】続いて、半導体基板１の表面にシリコン酸
化膜１２を形成した後、半導体基板１の所定部分に所定
の不純物を所定のエネルギーで選択的にイオン注入法等
によって導入することにより、ｎウェル（図示せず）お
よびｐウェル１３を形成する。上記ｎウェルは、たとえ
ばリンイオンを注入エネルギー１ＭｅＶ、ドーズ量１×
１０13ｃｍ-2、注入エネルギー５００ｋｅＶ、ドーズ量
３×１０12ｃｍ-2および注入エネルギー１５０ｋｅＶ、
ドーズ量１×１０12ｃｍ-2で注入することにより形成さ
れる。また上記ｐウェル１３は、たとえばボロンイオン
を注入エネルギー５００ｋｅＶ、ドーズ量１×１０13ｃ
ｍ-2、注入エネルギー１５０ｋｅＶ、ドーズ量３×１０
12ｃｍ-2および注入エネルギー５０ｋｅＶ、ドーズ量１
×１０12ｃｍ-2で注入することにより形成される。
【００４０】次に、半導体基板１上に、たとえば厚さ５
０ｎｍ程度のシリコン窒化膜１４を堆積した後、前記図
５に示したソース・ビット線を定義する第１のパターン
Ｐ１が転写されたレジストパターンをマスクとして、シ
リコン窒化膜１４をドライエッチング法で加工する。続
いて上記レジストパターンをマスクとしてｎ型不純物、
たとえばリンをｐウェル１３にイオン注入する。上記リ
ンは、たとえば注入エネルギー２０ｋｅＶ、ドーズ量５
×１０14ｃｍ-2で注入される。
【００４１】上記レジストパターンを除去した後、半導
体基板１に９５０℃、３０秒程度の熱処理を窒素雰囲気
中で施し、さらに半導体基板１に８５０℃程度のドライ
酸化を施して、半導体基板１の表面に、たとえば厚さ５
０ｎｍ程度のシリコン酸化膜からなる第５絶縁膜１０を
形成し、同時にソース・ビット線を構成する拡散領域１
５を形成する。この拡散領域１５は、前述したように、
一つのメモリセルにおいてはソースまたはドレインとし
て機能し、そのシート抵抗は７０Ω／□程度である。
【００４２】次に、図９に示すように、シリコン窒化膜
１４を除去した後、メモリアレイ領域Ａ１のみを開口し
たレジストパターン１６をマスクとして不純物、たとえ
ばフッ化ボロンをメモリセルのチャネル領域へイオン注
入し、チャネルインプラ領域１７を形成する。上記フッ
化ボロンは、たとえば注入エネルギー５０ｋｅＶ、ドー
ズ量８×１０12ｃｍ-2で注入される。
【００４３】次に、図１０に示すように、上記レジスト
パターン１６を除去した後、半導体基板１の表面を、た
とえばフッ酸系の水溶液で洗浄する。次いで半導体基板
１上にシリコン酸化膜からなる第１絶縁膜２、シリコン
窒化膜からなる第１電荷トラップ膜３およびシリコン酸
化膜からなる第２絶縁膜４を順次形成する。第１絶縁膜
２の厚さは、たとえば４ｎｍ程度、第１電荷トラップ膜
３の厚さは、たとえば１０ｎｍ程度、第２絶縁膜４の厚
さは、たとえば４ｎｍ程度である。
【００４４】さらにｎ型導電性を示す低抵抗なシリコン
多結晶膜およびシリコン酸化膜をＣＶＤ（Chemical Vap
or Deposition）法等により順次堆積する。上記シリコ
ン多結晶膜には、たとえば濃度１×１０20ｃｍ-3程度の
リンが添加されており、その厚さは、たとえば１００ｎ
ｍ程度である。また、上記シリコン酸化膜の厚さは、た
とえば１００ｎｍ程度である。
【００４５】次に、前記図５に示した第１制御ゲートを
定義する第２のパターンＰ２が転写されたレジストパタ
ーンをマスクとして、上記シリコン酸化膜およびシリコ
ン多結晶膜をドライエッチング法で順次加工し、シリコ
ン酸化膜からなるキャップ絶縁膜５およびシリコン多結
晶膜からなる第１制御ゲートＦＧを形成する。
【００４６】上記レジストパターンを除去した後、半導
体基板１上に絶縁膜、たとえば厚さ３０ｎｍ程度のシリ
コン窒化膜を堆積した後、この絶縁膜を、たとえばＲＩ
Ｅ（Reactive Ion Etching）法で加工し、キャップ絶縁
膜５および第１制御ゲートＦＧの側壁に絶縁膜からなる
スペーサ６を形成する。
【００４７】次に、図１１に示すように、半導体基板１
の表面に露出している第１絶縁膜２を、たとえばフッ酸
系の水溶液でエッチングする。次いで半導体基板１上に
シリコン酸化膜からなる第３絶縁膜７およびシリコン窒
化膜からなる第２電荷トラップ膜８を順次形成する。第
３絶縁膜７の厚さは、たとえば４ｎｍ程度、第２電荷ト
ラップ膜８の厚さは、たとえば１０ｎｍ程度である。
【００４８】次に、メモリアレイ領域Ａ１のみを覆うレ
ジストパターン１８をマスクとしたエッチングによっ
て、周辺回路領域Ａ２の第２電荷トラップ膜８および第
３絶縁膜７を除去する。
【００４９】次に、図１２に示すように、上記レジスト
パターン１８を除去した後、周辺回路領域Ａ２の半導体
基板１の表面に、たとえば厚さ１４ｎｍ程度のシリコン
酸化膜からなるゲート絶縁膜１９を熱酸化法等によって
形成し、さらに半導体基板１上にＣＶＤ法等を用いてシ
リコン酸化膜からなる第４絶縁膜９を堆積する。第４絶
縁膜９の厚さは、たとえば５ｎｍ程度である。
【００５０】続いてｎ型導電性を示す低抵抗なシリコン
多結晶膜およびシリコン酸化膜をＣＶＤ法等により順次
堆積する。上記シリコン多結晶膜には、たとえば濃度１
×１０20ｃｍ-3程度のリンが添加されており、その厚さ
は、たとえば１００ｎｍ程度である。また、上記シリコ
ン酸化膜の厚さは、たとえば１５０ｎｍ程度である。
【００５１】次に、前記図５に示した第２制御ゲートを
定義する第３のパターンＰ３および周辺回路用ＭＩＳＦ
ＥＴのゲートを定義するパターンが転写されたレジスト
パターンをマスクとして、上記シリコン酸化膜をドライ
エッチング法で加工し、シリコン酸化膜からなるキャッ
プ絶縁膜２０を形成する。
【００５２】次に、半導体基板１上に絶縁膜、たとえば
厚さ５０ｎｍ程度のシリコン酸化膜を堆積した後、この
絶縁膜を、たとえばＲＩＥ法で加工し、キャップ絶縁膜
２０の側壁にスペーサ２１を形成する。続いてキャップ
絶縁膜２０およびスペーサ２１をハードマスクとして上
記シリコン多結晶膜をエッチングし、メモリアレイ領域
Ａ１にシリコン多結晶膜からなる第２制御ゲートＳＧ、
および周辺回路領域Ａ２に周辺回路用ＭＩＳＦＥＴのゲ
ート２２を形成する。
【００５３】次に、図１３に示すように、周辺回路用Ｍ
ＩＳＦＥＴのゲート２２をマスクとして、周辺回路領域
Ａ２のｐウェル１３にｎ型不純物、たとえばヒ素をイオ
ン注入法等によって導入することにより、周辺回路用Ｍ
ＩＳＦＥＴのソース、ドレインの一部を構成する一対の
第１半導体領域２３を形成する。
【００５４】次に、図１４に示すように、半導体基板１
上に絶縁膜、たとえば厚さ８０ｎｍ程度のシリコン酸化
膜を堆積した後、この絶縁膜を、たとえばＲＩＥ法で加
工し、メモリセルの第２制御ゲートＳＧおよび周辺回路
用ＭＩＳＦＥＴのゲート２２などの側壁にスペーサ２４
を形成する。続いて周辺回路用ＭＩＳＦＥＴのゲート２
２およびスペーサ２４をマスクとして、周辺回路領域Ａ
２のｐウェル１３にｎ型不純物、たとえばヒ素をイオン
注入法等によって導入することにより、周辺回路用ＭＩ
ＳＦＥＴのソース、ドレインの他の一部を構成する一対
の第２半導体領域２５を形成する。
【００５５】その後、半導体基板１上に、たとえば３０
ｎｍ程度の厚さのシリコン酸化膜２６および、たとえば
５０ｎｍ程度の厚さのシリコン窒化膜２７を順次堆積す
る。
【００５６】次に、図１５に示すように、半導体基板１
上にシリコン酸化膜２８を、たとえばＴＥＯＳ（Tetra
Ethyl Ortho Silicate：Ｓｉ（ＯＣ2Ｈ5）4））とオゾ
ン（Ｏ3）とをソースガスに用いたプラズマＣＶＤ法で
堆積した後、このシリコン酸化膜２８をＣＭＰ法で研磨
し、その表面を平坦化する。
【００５７】次に、フォトレジストパターンをマスクと
して、ドライエッチング法等により層間絶縁膜の所定箇
所にコンタクトホール２９を形成する。図では、メモリ
アレイの第２制御ゲートＳＧ、周辺回路用ＭＩＳＦＥＴ
の第２半導体領域２５に達するコンタクトホール２９の
みを示しているが、メモリアレイの第１制御ゲートＦ
Ｇ、周辺回路用ＭＩＳＦＥＴのゲート２２などにもコン
タクトホール２９が形成される。
【００５８】次に、半導体基板１上に、たとえばタング
ステン等のような金属膜を堆積し、たとえばＣＭＰ法で
この金属膜の表面を平坦化することによって、上記コン
タクトホール２９の内部に金属膜を埋め込み、プラグ３
０を形成する。続いて半導体基板１上に、たとえばタン
グステン等のような金属膜をスパッタリング法等によっ
て堆積した後、これをフォトリソグラフィ技術およびド
ライエッチング技術によってパターニングすることによ
り、第１層目の配線３１を形成する。配線３１は、コン
タクトホール２９を通じてメモリアレイの第２制御ゲー
トＳＧ、周辺回路用ＭＩＳＦＥＴの第２半導体領域２５
などと電気的に接続される。
【００５９】その後、半導体基板１上に配線３１よりも
上層の配線を形成し、さらに表面保護膜を形成した後、
その一部に最上層配線の一部が露出するような開口部を
形成してボンディングパッドを形成することにより、フ
ラッシュメモリを製造する。
【００６０】本実施の形態１の不揮発性メモリセルにお
いて、たとえば以下の基本動作を確認することができ
た。
【００６１】ドレインへ５Ｖ、制御ゲートへ８Ｖのパル
ス電圧をパルス幅１μｓで印加する書き込み動作によ
り、しきい値電圧は２Ｖから４Ｖへ上昇する。またソー
ス、ドレインへ６Ｖ、制御ゲートへ−８Ｖのパルス電圧
をパルス幅５０ｍｓで印加する消去動作により、しきい
値電圧は４Ｖから２Ｖへ低下する。この書き込みおよび
消去条件を用いて１０万回の書き換え動作を行った後の
しきい値電圧の変動は０.４Ｖ以内であり、またメモリ
セルの特性変動は、たとえば書き込み時間１.２倍増
加、消去時間３倍増加、読み出し電流０.８倍減少程度
に抑えられた。さらにビット線へ１Ｖ、制御ゲートへ３
Ｖを印加する読み出し動作では、２５μＡ程度の読み出
し電流が得られた。
【００６２】このように、本実施の形態１によれば、セ
ル面積が従来技術の１／２である２Ｆ2（Ｆ：最小加工
寸法）のバーチャルグランド型アレイ構成のメモリセル
を実現することができる。
【００６３】（実施の形態２）図１６は、本発明の他の
実施の形態である不揮発性メモリのメモリアレイを構成
するメモリセルを示す半導体基板の要部断面図であり、
前記図５のＢ−Ｂ′線における半導体基板の要部断面図
である。
【００６４】前記実施の形態１では、ソース・ビット線
ＳＢＬを拡散領域によって構成したが、本実施の形態２
では、ソース・ビット線をｎ型不純物が添加されたシリ
コン多結晶膜３２およびシリサイド層３３を下層から順
次堆積した積層膜、ならびにシリコン多結晶膜３２の下
部の半導体基板１に形成される拡散領域３４よって構成
するものである。
【００６５】上記シリコン多結晶膜３２には、たとえば
濃度４×１０20ｃｍ-3程度のリンが添加されており、そ
の厚さは、たとえば１００ｎｍ程度であり、シリコン多
結晶膜３２からの不純物の拡散によって拡散領域３４が
形成される。上記シリサイド層３３は、たとえば厚さ５
０ｎｍ程度のタングステンシリサイド膜とすることがで
きる。また、上記積層膜の上部には第６絶縁膜３５が形
成されており、この第６絶縁膜３５は、たとえば厚さ１
５０ｎｍ程度のシリコン酸化膜とすることができる。
【００６６】このように、本実施の形態２によれば、ソ
ース・ビット線ＳＢＬのシート抵抗を１５Ω／□程度と
することができ、前記実施の形態１におけるソース・ビ
ット線のシート抵抗の約１／５程度とすることができ
る。
【００６７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００６８】たとえば、前記実施の形態では、電荷トラ
ップ膜をシリコン窒化膜で構成したが、５酸化タンタル
（Ｔａ2Ｏ5）膜、アルミナ（Ａｌ2Ｏ3）膜またはチタン
酸化（ＴｉＯ2）膜などの高誘電率の金属酸化膜で構成
してもよい。たとえば厚さ２０ｎｍ程度の５酸化タンタ
ル膜を電荷トラップ膜に採用した場合、ドレインへ５
Ｖ、制御ゲートへ８Ｖのパルス電圧をパルス幅２μｓで
印加するデータの書き込み動作により、しきい値電圧は
２Ｖから５Ｖへ上昇する。
【００６９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００７０】非導電性の電荷トラップ膜を電荷蓄積領域
として用いる不揮発性メモリにおいて、セル面積が従来
技術の１／２である２Ｆ2のバーチャルグランド型アレ
イ構成のメモリセルを実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である不揮発性メモリの
メモリアレイの部分的な等価回路の模式図である。
【図２】データ書き込み時の電圧設定を示す等価回路の
模式図である。
【図３】データ読み出し時の電圧設定を示す等価回路の
模式図である。
【図４】データ消去時の電圧設定を示す等価回路の模式
図である。
【図５】本発明の一実施の形態である不揮発性メモリの
メモリアレイを構成するメモリセルの素子配置を示す要
部平面図である。
【図６】図５のＡ−Ａ′線における半導体基板の要部断
面図である。
【図７】図５のＢ−Ｂ′線における半導体基板の要部断
面図である。
【図８】本発明の一実施の形態である不揮発性メモリの
製造方法の一例を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態である不揮発性メモリの
製造方法の一例を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態である不揮発性メモリ
の製造方法の一例を示す半導体基板の要部断面図であ
る。
【図１１】本発明の一実施の形態である不揮発性メモリ
の製造方法の一例を示す半導体基板の要部断面図であ
る。
【図１２】本発明の一実施の形態である不揮発性メモリ
の製造方法の一例を示す半導体基板の要部断面図であ
る。
【図１３】本発明の一実施の形態である不揮発性メモリ
の製造方法の一例を示す半導体基板の要部断面図であ
る。
【図１４】本発明の一実施の形態である不揮発性メモリ
の製造方法の一例を示す半導体基板の要部断面図であ
る。
【図１５】本発明の一実施の形態である不揮発性メモリ
の製造方法の一例を示す半導体基板の要部断面図であ
る。
【図１６】本発明の他の実施の形態である不揮発性メモ
リのメモリアレイを構成するメモリセルを示す半導体基
板の要部断面図である。
【符号の説明】
１ 半導体基板 ２ 第１絶縁膜 ３ 第１電荷トラップ膜 ４ 第２絶縁膜 ５ キャップ絶縁膜 ６ スペーサ ７ 第３絶縁膜 ８ 第２電荷トラップ膜 ９ 第４絶縁膜 １０ 第５絶縁膜 １１ 分離部 １２ シリコン酸化膜 １３ ｐウェル １４ シリコン窒化膜 １５ 拡散領域 １６ レジストパターン １７ チャネルインプラ領域 １８ レジストパターン １９ ゲート絶縁膜 ２０ キャップ絶縁膜 ２１ スペーサ ２２ ゲート ２３ 第１半導体領域 ２４ スペーサ ２５ 第２半導体領域 ２６ シリコン酸化膜 ２７ シリコン窒化膜 ２８ シリコン酸化膜 ２９ コンタクトホール ３０ プラグ ３１ 配線 ３２ シリコン多結晶膜 ３３ シリサイド層 ３４ 拡散領域 ３５ 第６絶縁膜 ＭＣ メモリセル ＭＣ0 選択メモリセル ＭＣ1 メモリセル ＦＧ 第１制御ゲート ＳＧ 第２制御ゲート ＣＧ 制御ゲート ＣＧ0 制御ゲート ＳＬ ソース線 ＢＬ ビット線 ＳＢＬ ソース・ビット線 Ｐ１ 第１のパターン Ｐ２ 第２のパターン Ｐ３ 第３のパターン Ａ１ メモリアレイ領域 Ａ２ 周辺回路領域
フロントページの続き Ｆターム(参考） 5F083 EP02 EP17 EP18 EP22 EP43 EP63 EP65 EP68 EP70 EP75 ER02 ER13 ER16 ER22 ER30 GA09 JA03 JA04 JA06 JA35 JA39 JA53 JA56 KA05 KA08 KA13 LA16 MA06 MA16 MA19 NA01 NA08 PR06 PR10 PR22 PR36 PR40 PR43 PR46 PR53 PR56 ZA06 ZA07 ZA21 5F101 BA01 BA42 BA45 BA47 BB02 BC11 BD10 BD27 BD33 BD35 BD36 BE02 BE05 BE07 BF05 BH02 BH04 BH05 BH08 BH21

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板にソース、ドレイン、前記ソ
    ースと前記ドレインとに挟まれたチャネル領域、および
    制御ゲートからなる不揮発性メモリセルを備えた不揮発
    性半導体記憶装置において、 前記ソースおよび前記ドレインは、隣接する前記不揮発
    性メモリセル間で共有されるストライプ状に配置された
    ソース・ビット線の一部からなり、前記制御ゲートは第
    １制御ゲートと第２制御ゲートとに分けられ、前記第１
    制御ゲートは前記ソース・ビット線の延在方向に直交し
    てストライプ状に配置され、前記第２制御ゲートは前記
    第１制御ゲートの間隙に前記第１制御ゲートと平行して
    ストライプ状に配置され、 前記第１制御ゲートと前記チャネル領域との間に第１絶
    縁膜、非導電性の第１電荷トラップ膜および第２絶縁膜
    からなる積層膜を有し、前記第２制御ゲートと前記チャ
    ネル領域との間に第３絶縁膜、非導電性の第２電荷トラ
    ップ膜および第４絶縁膜からなる積層膜を有することを
    特徴とする不揮発性半導体記憶装置。
  2. 【請求項２】 半導体基板にソース、ドレイン、前記ソ
    ースと前記ドレインとに挟まれたチャネル領域、および
    制御ゲートからなる不揮発性メモリセルを備えた不揮発
    性半導体記憶装置において、 前記ソースおよび前記ドレインは、隣接する前記不揮発
    性メモリセル間で共有されるストライプ状に配置された
    ソース・ビット線の一部からなり、前記制御ゲートは第
    １制御ゲートと第２制御ゲートとに分けられ、前記第１
    制御ゲートは前記ソース・ビット線の延在方向に直交し
    てストライプ状に配置され、前記第２制御ゲートは前記
    第１制御ゲートの間隙に前記第１制御ゲートと平行して
    ストライプ状に配置され、 前記第１制御ゲートと前記チャネル領域との間に第１絶
    縁膜、非導電性の第１電荷トラップ膜および第２絶縁膜
    からなる積層膜を有し、前記第２制御ゲートと前記チャ
    ネル領域との間に第３絶縁膜、非導電性の第２電荷トラ
    ップ膜および第４絶縁膜からなる積層膜を有し、 前記不揮発性メモリセルへのデータの書き込みは、前記
    ソースを接地電位とし、前記ドレインおよび前記第１制
    御ゲート、または前記ドレインおよび前記第２制御ゲー
    トへ所定の正電圧を印加することにより行い、前記不揮
    発性メモリセルのデータの消去は、前記第１または第２
    制御ゲートへ所定の負電圧を印加し、前記ソースおよび
    前記ドレインへ所定の正電圧を印加することにより行う
    ことを特徴とする不揮発性半導体記憶装置。
  3. 【請求項３】 半導体基板にソース、ドレイン、前記ソ
    ースと前記ドレインとに挟まれたチャネル領域、および
    制御ゲートからなる不揮発性メモリセルを備えた不揮発
    性半導体記憶装置において、 前記ソースおよび前記ドレインは、隣接する前記不揮発
    性メモリセル間で共有されるストライプ状に配置された
    ソース・ビット線の一部からなり、前記制御ゲートは第
    １制御ゲートと第２制御ゲートとに分けられ、前記第１
    制御ゲートは前記ソース・ビット線の延在方向に直交し
    てストライプ状に配置され、前記第２制御ゲートは前記
    第１制御ゲートの間隙に前記第１制御ゲートと平行して
    ストライプ状に配置され、 前記第１制御ゲートと前記チャネル領域との間に第１絶
    縁膜、非導電性の第１電荷トラップ膜および第２絶縁膜
    からなる積層膜を有し、前記第２制御ゲートと前記チャ
    ネル領域との間に第３絶縁膜、非導電性の第２電荷トラ
    ップ膜および第４絶縁膜からなる積層膜を有し、 前記第１、第２、第３および第４絶縁膜はシリコン酸化
    膜、前記第１および第２電荷トラップ膜はシリコン窒化
    膜または金属酸化膜からなることを特徴とする不揮発性
    半導体記憶装置。
  4. 【請求項４】 （ａ）第１導電型の半導体基板上にスト
    ライプ状の絶縁膜領域と、前記絶縁膜領域の下部に第２
    導電型のソース・ビット線とを形成した後、隣接する前
    記ソース・ビット線間の前記半導体基板にチャネル領域
    を形成する工程と、（ｂ）前記チャネル領域の上部に第
    １絶縁膜、第１電荷トラップ膜および第２絶縁膜を下層
    から順次堆積する工程と、（ｃ）前記ソース・ビット線
    の延在方向に直交してストライプ状の第１制御ゲートを
    形成し、前記第１制御ゲートの下部に前記第１絶縁膜、
    前記第１電荷トラップ膜および前記第２絶縁膜を残す工
    程と、（ｄ）前記第１制御ゲートの上部および側壁を覆
    う絶縁膜を形成する工程と、（ｅ）隣接する前記第１制
    御ゲートの間隙のチャネル領域の上部に第３絶縁膜、第
    ２電荷トラップ膜および第４絶縁膜を下層から順次堆積
    する工程と、（ｆ）隣接する前記第１制御ゲートの間隙
    に前記第１制御ゲートと平行してストライプ状の第２制
    御ゲートを形成する工程とを有することを特徴とする不
    揮発性半導体記憶装置の製造方法。
  5. 【請求項５】 （ａ）第１導電型の半導体基板上にスト
    ライプ状の絶縁膜領域と、前記絶縁膜領域の下部に第２
    導電型のソース・ビット線とを形成した後、隣接する前
    記ソース・ビット線間の前記半導体基板にチャネル領域
    を形成する工程と、（ｂ）前記チャネル領域の上部に第
    １絶縁膜、第１電荷トラップ膜および第２絶縁膜を下層
    から順次堆積する工程と、（ｃ）前記ソース・ビット線
    の延在方向に直交してストライプ状の第１制御ゲートを
    形成し、前記第１制御ゲートの下部に前記第１絶縁膜、
    前記第１電荷トラップ膜および前記第２絶縁膜を残す工
    程と、（ｄ）前記第１制御ゲートの上部および側壁を覆
    う絶縁膜を形成する工程と、（ｅ）隣接する前記第１制
    御ゲートの間隙のチャネル領域の上部に第３絶縁膜、第
    ２電荷トラップ膜および第４絶縁膜を下層から順次堆積
    する工程と、（ｆ）隣接する前記第１制御ゲートの間隙
    に前記第１制御ゲートと平行してストライプ状の第２制
    御ゲートを形成する工程とを有し、 前記（ａ）工程において、前記ソース・ビット線を前記
    半導体基板に形成された第２導電型の拡散領域、あるい
    は第２導電型のシリコン多結晶膜およびシリサイド層を
    下層から順次堆積した積層膜と前記積層膜の下部の前記
    半導体基板に形成された第２導電型の拡散領域とで構成
    することを特徴とする不揮発性半導体記憶装置の製造方
    法。
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* Cited by examiner, † Cited by third party
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JP2007534157A (ja) * 2003-11-04 2007-11-22 マイクロン テクノロジー、インコーポレイテッド 自己整合型電荷分離構造ｎｒｏｍフラッシュメモリ

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