CN1971918A - 非易失性半导体存储器及其制造方法 - Google Patents

非易失性半导体存储器及其制造方法 Download PDF

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Abstract

一种非易失性半导体存储器，包括多个存储单元，每个存储单元包括：漏极，形成在衬底上；源极，形成在衬底中的凹槽底部；浮置栅极，形成在漏极与凹槽侧面之间的衬底的上面；以及控制栅极，形成在浮置栅极的上面相邻存储单元共享凹槽；凹槽的侧面实质上与浮置栅极的侧端部对准，并且凹槽中填充有绝缘膜。

Description

非易失性半导体存储器及其制造方法
技术领域
本发明涉及一种非易失性半导体存储器及其制造方法，具体地，涉及一种从源极侧向诸如浮置栅极或阱(trap)绝缘膜之类的存储节点注入电子的非易失性半导体存储器及其制造方法。
背景技术
通过在浮置栅极等存储节点中累积电子来存储信息的非易失性半导体存储器是已知的。在这种非易失性半导体存储器中，在漏极侧产生热电子，然后将其注入浮置栅极，从而写入数据。这种注入机制称作沟道热电子注入(CHEI)。但是，在漏极侧，热电子的产生要求大量电流流入存储单元，较大的写电流和较长的写时间是近来高容量存储器中亟待解决的问题。
针对这些问题，提出了从沟道区的源极侧注入热电子的源极侧注入(SSI)。在采用这种机制的非易失性半导体存储器中，在源极附近沉积高阻区，从而可以用相对低的电压，在沟道区的源极侧产生强电场。电子被强电场加速，变为热电子，并被注入浮置栅极。这种非易失性半导体存储器显示了较高的注入效率，能够以更小的写电流，写入存储单元。这减小了整体的写电流。如果写入时的电流消耗相等，则从源极侧注入热电子能够一次写入更多的存储单元。例如，在日本待审专利申请公开No.7-94609(Hisamune等)和2000-188344(Kitade)中公开了这种机制。
图4描绘了Hisamune等说明的非易失性半导体存储器的结构。如图4所示，在这种相关技术的非易失性半导体存储器10中，漏极2和源极3形成在半导体衬底1的表面上。浮置栅极4与源极3相分离，其间插入了偏移区6。在浮置栅极4的上面，第二栅极绝缘膜7和控制栅极8层叠在一起。
在非易失性半导体存储器10中，偏移区6等同于以上描述的高阻区。如果向漏极2和控制栅极8施加电压，因为偏移区6是高阻的，所以强电场集中发生在接近源极3的沟道中。强电场产生热电子，然后将热电子注入浮置栅极4，以写入存储单元。为擦除数据，由Fowler-Nordheim(FN)隧道电流将电子从浮置栅极4中排出。
日本专利No.2798990(Yoshikawa)公开了一种非易失性半导体存储器，其中半导体衬底具有凹槽，在凹槽底部形成有源极。在Yoshikawa公开的非易失性半导体存储器中，控制栅极从浮置栅极上面沿凹槽的侧面延伸。
在Hisamune等和Kitade描述的非易失性半导体存储器中，偏移区6应该是预定尺寸或更大尺寸，从而使电场集中发生在源极侧，以产生热电子。例如，偏移区6应该使源极3与浮置栅极4下面的位置之间的距离为100nm到200nm。在浮置栅极4下面的位置与源极3之间的半导体衬底1的表面上，水平地形成偏移区6。这增大了存储单元的尺寸，阻止了存储单元面积的减小。
在Yoshikawa描述的非易失性半导体存储器中，控制栅极从凹槽外部延伸到凹槽内部。这妨碍了使控制栅形成稳定的形状。此外，因为控制栅极形成在凹槽内部，所以妨碍了凹槽尺寸的减小，导致增大了存储单元面积。
发明内容
根据本发明的方案，提供了一种包括多个存储单元的非易失性半导体存储器，每个存储单元包括：漏极，形成在衬底上；源极，形成在衬底中的凹槽底部；存储节点，形成在漏极与凹槽侧面之间的衬底的上面；以及控制栅极，形成在存储节点的上面，其中相邻存储单元共享凹槽，凹槽的侧面实质上与存储节点的侧端部对准，并且凹槽中填充有绝缘膜。这种结构允许沿衬底凹槽的深度方向(垂直方向)形成偏移区，从而能够形成精细的存储单元。此外，因为凹槽中填充了氧化层，所以控制栅极未在凹槽内部形成，从而能够形成狭窄的凹槽。
根据本发明另一方案，提供了一种包括多个存储单元的非易失性半导体存储器，每个存储单元包括：漏极，形成在衬底上；源极，形成在衬底中的凹槽底部；存储节点，形成在漏极与凹槽侧面之间的衬底的上面；以及控制栅极，形成在存储节点的上面，其中相邻存储单元共享凹槽，凹槽的侧面实质上与存储节点的侧端部对准，并且沿凹槽的深度方向，漏极与存储节点之间的距离比源极与控制栅极之间的距离更短。这种结构允许沿衬底凹槽的深度方向(垂直方向)形成偏移区，从而能够形成精细的存储单元。此外，因为沿凹槽的深度方向，源极与存储节点之间的距离比源极与控制栅极之间的距离更短，所以控制栅极未在凹槽内部形成，从而能够形成狭窄的凹槽。
根据本发明的另一方案，提供一种制造非易失性半导体存储器的方法，其中相邻存储单元共享衬底中的凹槽，所述方法包括：通过在衬底上面层叠第一绝缘膜、多晶硅膜、氧化膜和氮化膜，并使这些膜形成图案，以规则间隔形成存储节点阵列；使用存储节点阵列作为掩膜，在衬底中形成凹槽；分别在凹槽底部形成源极和在存储节点阵列的行之间的衬底上面形成漏极；去除存储节点阵列上的氧化膜和氮化膜；以及层叠存储节点和控制栅极。这种方法允许使用存储节点阵列上的氮化膜作为掩膜，以在衬底中容易地形成凹槽。此外，可以沿衬底凹槽的深度方向(垂直方向)形成偏移区，从而能够容易地制造非易失性半导体存储器，并能够形成精细的存储单元。
本发明提供一种能够减小存储单元面积的非易失性半导体存储器及其制造方法。
附图说明
本发明的上述和其它目的、优点和特征将从以下结合附图的描述中明显可见，其中：
图1是示出根据本发明第一实施例的非易失性半导体存储器的结构的剖面图；
图2A是描述根据本发明第一实施例的非易失性半导体存储器的制造过程的图；
图2B是描述根据本发明第一实施例的非易失性半导体存储器的制造过程的图；
图2C是描述根据本发明第一实施例的非易失性半导体存储器的制造过程的图；
图2D是描述根据本发明第一实施例的非易失性半导体存储器的制造过程的图；
图2E是描述根据本发明第一实施例的非易失性半导体存储器的制造过程的图；
图2F是描述根据本发明第一实施例的非易失性半导体存储器的制造过程的图；
图3是示出根据本发明第二实施例的非易失性半导体存储器的结构的剖面图；以及
图4是示出根据相关技术的非易失性半导体存储器的结构的剖面图。
具体实施方式
现在将参考示例实施例，对本发明进行描述。本领域技术人员将理解，使用本发明的阐释，可以实现多种可选实施例，并且本发明不限于为解释目的而示出的实施例。
第一实施例
以下参考图1和2F，描述本发明的第一范例实施例。图1示出了本实施例的非易失性半导体存储器中的一个存储单元的结构。图2F示出了本实施例的非易失性半导体存储器的结构。如图1所示，在本实施例的非易失性半导体存储器中的存储单元100包括半导体衬底101、漏极102、凹槽(称作沟槽)103、源极104、第一栅极绝缘膜105、浮置栅极106、第二栅极绝缘膜107、控制栅极108和偏移区109。本实施例使用浮置栅极，作为权利要求中所述的存储节点的示例，以作示范之用。
漏极102形成在半导体衬底101的表面上。半导体衬底101具有凹槽103，在凹槽内部，源极104形成在底部表面上。第一栅极绝缘膜105形成在漏极102的侧端部与凹槽103的侧面之间的半导体衬底101上。浮置栅极106形成在第一栅极绝缘膜105上。浮置栅极106的侧端部实质上与凹槽103的侧面对准。
第二栅极绝缘膜107形成在浮置栅极106上。控制栅极108形成在第二栅极绝缘膜107上。控制栅极108的侧端部实质上与凹槽103的侧面和浮置栅极106的侧端部对准。控制栅极108未形成在凹槽103内部。因此，控制栅极108具有稳定的形状。此外，控制栅极108未形成在凹槽内部，这允许凹槽变窄，能够减小存储单元面积。在这种非易失性半导体存储器中，源极104与漏极102之间的区用作沟道区。因此，沟道区包括浮置栅极106下面的区和沿凹槽103侧面的区。沿凹槽103侧面垂直延伸的沟道区之内的区用作高阻偏移区109。因此，偏移区109存在于凹槽103的深度方向上。
在相关技术中，在浮置栅极下面的区域与源极之间的半导体衬底的表面上，水平地形成偏移区，这导致存储单元面积的增大。在本发明中，垂直地形成偏移区109，从而能够确定偏移区109，而无需考虑存储单元面积(元件面积)。因此，虽然形成了具有足够大尺寸的偏移区109，但是存储单元的面积没有增大，从而实现了精细存储单元的形成。
如图2F所示，虽然图1中未示出，但是在源极104和漏极102上沉积了绝缘膜110，以填充凹槽103。在绝缘膜110上，第二栅极绝缘膜107和控制栅极108彼此层叠。
此外，如图2F所示，相邻存储单元100共享凹槽103。换言之，相邻晶体管共享在共用凹槽103的底部沉积的源极104。这实现了高密度存储单元结构，从而能够实现高容量存储，而不会增大半导体存储器的尺寸。
以下描述非易失性半导体存储器的操作。在写操作中，性半导体衬底101和源极104施加接地电压(0V)。然后，例如，向控制栅极108施加14V的电压，并向漏极102施加4.5V的电压。由此，在半导体衬底102中沿凹槽103的侧面形成的偏移区109中，产生1MV/cm或更高的强电场。强电场对通过沟道区的电子加速，从而产生热电子。接着，热电子越过栅极绝缘膜105的势垒，注入浮置栅极106，从而向存储单元写入数据。
另一方面，在擦除操作中，向控制栅极108施加-9V的负电压，并向半导体衬底101施加9V的正电压。因此，由于FN隧道电流，通过第一栅极绝缘膜105，向半导体衬底101排出在浮置栅极106中累积的电子，从而将数据从存储单元擦除。在读操作中，例如，向控制栅极108施加5V的电压，向源极104施加2V的电压，向漏极102施加0V的电压。这使电流沿与写操作中的方向相反的方向，流经沟道区。检测该电流，从而读出数据。
现在参考图2A到2F，以下将描述根据本实施例的非易失性半导体存储器的制造方法。图2A到2F是描述根据本实施例的非易失性半导体存储器的制造方法的剖面图。
在1.8Mev、2*1012cm-2的条件下，向半导体衬底101的表面上注入磷，从而选择性地形成深N阱(未示出)。接着，在30Kev、3*1013cm-2和100Kev、2*1013cm-2的条件下，将硼相继注入深N阱中，从而形成P阱。通过向半导体衬底101注入离子，形成高阻偏移区109。也可以在形成稍后所述的凹槽103之后，通过离子注入来形成偏移区109。
接着，如图2A所示，例如，在半导体衬底101上沉积厚度为8nm的栅极绝缘膜105。在第一绝缘膜105上，沉积用作浮置栅极106的第一多晶硅层。例如，第一多晶硅层的厚度可以是80nm。接着，通过离子注入，向第一多晶硅层注入磷(P)。在第一多晶硅层上，相继地层叠厚度为10nm的氧化膜111和厚度为120nm的氮化膜112。接着，使第一多晶硅层、氧化膜111和氮化膜112形成条状，从而产生浮置栅极阵列。浮置栅极阵列用作权利要求里所述的存储节点。
以下，如图2B所示，形成抗蚀图案113，以便交替覆盖浮置栅极阵列的形成图案的行之间的区域。接着，使用浮置栅极阵列上的抗蚀图案113和氮化膜112，作为掩膜，蚀刻第一栅极绝缘膜105和半导体衬底101。由于存在氮化膜112，所以放松了针对抗蚀图案113的加工精度。利用氮化膜112，通过自对准，在半导体衬底101中形成大约40nm深的凹槽103。因为可以使用氮化膜112，通过自对准形成凹槽103，所以可以在半导体衬底101中容易地形成凹槽103。通过这个步骤，沿凹槽103的侧面垂直地形成在上述步骤中形成的偏移区109。之后，去除抗蚀图案113。然后，在用作浮置栅极106的第一多晶体层的侧面上、以及凹槽103内部，执行氧化处理。
如图2C所示，在凹槽103内部形成源极104。同时，在未形成凹槽103的浮置栅极阵列的行之间的半导体衬底101的部分表面中，形成漏极102。由此，在浮置栅极阵列的行之间，交替形成源极104和漏极102。例如，可以在2Mev、5*1014cm-2的条件下，通过向半导体衬底101注入砷，形成源极104和漏极102。因此，相邻存储单元100共享凹槽103。换言之，相邻晶体管共享在凹槽103底部沉积的源极104。
然后，在源极104和漏极102上沉积绝缘膜110。形成绝缘膜110，以填充浮置栅极阵列的行之间的区域。因此，凹槽103中填充了绝缘膜110。还在氮化膜112上沉积绝缘膜110。然后，通过化学机械抛光(CMP)，将沉积的绝缘膜110平面化，从而将氮化膜112暴露给表面。由此，产生了图2D中所示的结构。
此外，通过湿法蚀刻，去除图2D中所示的氧化膜111和氮化膜112，以便露出第一多晶硅层的上表面。由此，在半导体衬底101的上面形成浮置栅极106，其间插入有第一栅极绝缘膜105。因为使用浮置栅极阵列作为掩膜形成凹槽103，所以在这个步骤中形成的浮置栅极106的侧端部实质上与凹槽103的侧面对准。接着，在浮置栅极106和绝缘膜110上沉积第二栅极绝缘膜107。第二栅极绝缘膜107可以包括5nm厚的氧化膜、6nm厚的氮化膜和5nm厚的氧化膜的层叠。由此产生如图2E所示的结构。接着，如图2F所示，沉积用作控制栅极108的第二多晶硅层。之后，使第二多晶硅层形成图案，成为控制栅极108。执行图案形成过程，使得控制栅极108的侧端部与凹槽103的侧面实质上彼此对准。不在凹槽103内部形成控制栅极108。这能够形成具有稳定形状的控制栅极108。在上述过程中，生成了根据本实施例的非易失性半导体存储器。
第二实施例
以下，参考图3，描述本发明的第二范例实施例。图3是示出在根据本实施例的非易失性半导体存储器中、一个存储单元的结构的剖面图。在图3中，用相同的参考数字表示与图1中相同的元件。如图3所示，在本实施例的非易失性半导体存储器中，一个存储单元中的存储单元100包括半导体衬底101、漏极102、凹槽103、源极104、第一栅极绝缘膜105、浮置栅极106、第二栅极绝缘膜107、控制栅极108、偏移区109、第一绝缘膜110a、第一绝缘膜110b和半导体膜114。在第一实施例中，凹槽103直接形成在半导体衬底101中，而在本实施例中，凹槽103形成在第一绝缘膜110a中。因此，其上形成有第一绝缘膜110a的半导体衬底101用作根据本实施例的权利要求中所述的衬底。本实施例还使用浮置栅极，作为权利要求中所述的存储节点的示例，以作示范之用。
如图3所示，在半导体衬底101的表面上形成源极104。此外，在源极104的一部分的上面形成第一绝缘膜110a。在第一绝缘膜110a中形成凹槽103。因此，在形成于第一绝缘膜110a中的凹槽103的底部沉积源极104。
在第一绝缘膜110a上形成漏极102。沉积半导体膜114，使其从漏极102的侧端部延伸到凹槽103的顶端部。还在凹槽103的侧面上沉积半导体膜114，使其延伸到未形成第一绝缘膜110a的源极104上。此外，在凹槽103内部形成的半导体膜114上，沉积第二绝缘膜110b。因此，在第一绝缘膜110a和第二绝缘膜110b中，半导体膜114从漏极102的侧端部延伸到源极104上。
在位于漏极102的侧端部到凹槽103的顶端部的部分半导体膜114上，沉积第一栅极绝缘膜105。在第一栅极绝缘膜105上形成浮置栅极106。形成浮置栅极106，其侧端部实质上与凹槽103的侧面对准。
在浮置栅极106上沉积第二栅极绝缘膜107，并在第二栅极绝缘膜107上形成控制栅极108。形成控制栅极108，使其侧端部实质上与凹槽103的侧面对准。控制栅极108未形成在凹槽103内部。如第一实施例所述，这防止控制栅极108的形状不稳定。这样也允许凹槽更窄，避免了存储单元面积增大的问题。
在本实施例中，放置在源极104与漏极102之间的半导体膜114用作沟道区。因此，沟道区是在浮置栅极106的下面、相对于半导体衬底101的表面水平放置的区域，以及沿凹槽103的侧面、相对于半导体衬底101的表面垂直放置的区域。沿凹槽103的侧面垂直存在的半导体膜114的区域用作高阻偏移区109。因此，偏移区109沿凹槽103的深度方向放置。因为偏移区109垂直放置，所以可以确定偏移区109，而无需考虑存储单元面积(元件面积)。因此，虽然形成了具有足够大尺寸的偏移区109，但是存储单元的面积未增加，从而实现了微小存储单元的形成。
虽然这里未示出，但是凹槽103由相邻存储单元100共享。这进一步减小了一个存储单元的面积。由此实现了高密度存储单元结构，从而能够实现高容量存储，而不会增加半导体存储器的尺寸。
在第一和第二实施例中，通过示例，描述了具有作为存储节点的浮置栅极的非易失性半导体存储器；但是，本发明不限于此。例如，可以不用浮置栅极106，而使用阱绝缘膜，作为存储节点。当使用由氮化膜形成的阱绝缘膜时，可以用由氧化膜形成的隧道绝缘膜取代第一栅极绝缘膜105，并可以用由氧化膜形成的阻挡绝缘膜取代第二栅极绝缘膜107。换言之，在半导体衬底101与控制栅极108之间的沟道区上，沉积具有层压的ONO结构的阱层，其中层压的ONO结构由氧化膜、氮化膜和氧化膜构成。在这种情况下，在写操作时注入的电荷被捕获在隧道绝缘膜与阱绝缘膜之间的界面中。
在制造具有这种结构的非易失性半导体存储器时，可以使用阱绝缘膜阵列作为掩膜，形成凹槽103，阱绝缘膜是通过在具有ONO结构的三个层的绝缘膜的层叠上形成图案而生成的，ONO结构包括隧道绝缘膜、阱绝缘膜和阻挡绝缘膜，控制栅极108由多晶硅膜、氧化膜和氮化膜形成。
可选地，可以使用形成为存储节点的硅点(dot)(半导体晶粒)，这些硅点像岛屿一样彼此分离。例如，这种结构通过在第一栅极绝缘膜105上沉积包含硅点的绝缘膜，并在绝缘膜上沉积第二栅极绝缘膜107而形成。在这种情况下，在写操作时注入的电荷被捕获在硅点中。还可以不使用硅点，而使用金属点(金属晶粒)。
如上所述，本发明能够减小存储单元的面积，同时保持足够大尺寸的偏移区109。因此，本发明提供了通过源极注入热电子的源极注入非易失性半导体存储器，以实现高密度存储单元结构，从而能够实现高容量存储，而不会增加半导体存储器的尺寸。
显然，本发明不限于以上实施例，在不背离本发明的范围和精神的前提下，可以进行修改和改变。

Claims (19)

1.一种非易失性半导体存储器，包括多个存储单元，每个存储单元包括：
漏极，形成在衬底上；
源极，形成在衬底中的凹槽底部；
存储节点，形成在漏极与凹槽侧面之间的衬底的上面；以及
控制栅极，形成在存储节点的上面，其中
相邻存储单元共享凹槽，
凹槽的侧面实质上与存储节点的侧端部对准，以及
凹槽中填充有绝缘膜。
2.根据权利要求1所述的非易失性半导体存储器，其中存储节点是浮置栅极。
3.根据权利要求1所述的非易失性半导体存储器，其中存储节点是阱绝缘膜。
4.根据权利要求1所述的非易失性半导体存储器，其中存储节点是导电点。
5.根据权利要求1所述的非易失性半导体存储器，其中沿凹槽侧面的区用作高阻偏移区。
6.根据权利要求1所述的非易失性半导体存储器，其中沟道区是紧邻凹槽侧面形成的。
7.根据权利要求1所述的非易失性半导体存储器，还包括：
半导体膜，形成在凹槽侧面上、以及漏极的侧端部与源极之间的区中的衬底表面上，其中沟道区形成在所述半导体膜中。
8.一种非易失性半导体存储器，包括多个存储单元，每个存储单元包括：
漏极，形成在衬底上；
源极，形成在衬底中的凹槽底部；
存储节点，形成在漏极与凹槽侧面之间的衬底的上面；以及
控制栅极，形成在存储节点的上面，其中
相邻存储单元共享凹槽，
凹槽的侧面实质上与存储节点的侧端部对准，以及
沿凹槽的深度方向，漏极与存储节点之间的距离比源极与控制栅极之间的距离更短。
9.根据权利要求8所述的非易失性半导体存储器，其中存储节点是浮置栅极。
10.根据权利要求8所述的非易失性半导体存储器，其中存储节点是阱绝缘膜。
11.根据权利要求8所述的非易失性半导体存储器，其中存储节点是导电点。
12.根据权利要求8所述的非易失性半导体存储器，其中沿凹槽侧面的区用作高阻偏移区。
13.根据权利要求8所述的非易失性半导体存储器，其中沟道区是紧邻凹槽侧面形成的。
14.根据权利要求8所述的非易失性半导体存储器，还包括：
半导体膜，形成在凹槽侧面上、以及漏极的侧端部与源极之间的区中的衬底表面上，其中沟道区形成在半导体膜中。
15.一种制造非易失性半导体存储器的方法，其中相邻存储单元共享衬底中的凹槽，所述方法包括：
通过在衬底上面层叠第一绝缘膜、多晶硅膜、氧化膜和氮化膜，并使这些膜形成图案，以规则间隔形成存储节点阵列；
使用存储节点阵列作为掩膜，在衬底中形成凹槽；
分别在凹槽底部形成源极，和在存储节点阵列的行之间的衬底上面形成漏极；以及
去除存储节点阵列上的氧化膜和氮化膜，并层叠存储节点和控制栅极。
16.根据权利要求15所述的制造非易失性半导体存储器的方法，还包括：
在存储节点上面沉积第二绝缘膜，其中
在第二绝缘膜上面形成控制栅极。
17.根据权利要求15所述的制造非易失性半导体存储器的方法，其中在第一绝缘膜中形成存储节点。
18.根据权利要求15所述的制造非易失性半导体存储器的方法，其中形成氧化膜，以在具有凹槽的衬底上面的存储节点阵列之间进行填充。
19.根据权利要求15所述的制造非易失性半导体存储器的方法，还包括：
在凹槽侧面上、以及漏极的侧端部与源极之间的区中的衬底表面上，沉积半导体膜。
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