CN101752385B - 具有埋置的选择栅的非易失性存储器单元及其制造方法 - Google Patents

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Abstract

一种存储器装置及其制造方法，其中在半导体衬底的表面中形成沟槽。源极和漏极区域限定其间的沟道区域。漏极在沟槽下面形成。沟道区域包括沿着沟槽的底部壁延伸的第一部分、沿着沟槽的侧壁延伸的第二部分和沿着衬底表面延伸的第三部分。浮栅布置在沟道区域第三部分上面。控制栅布置在该浮栅上面。选择栅至少部分布置在沟槽中并且相邻于沟道区域第一部分和第二部分。擦除栅布置为相邻于该浮栅并与之绝缘。

Description

具有埋置的选择栅的非易失性存储器单元及其制造方法
技术领域
本发明涉及一种形成浮栅存储器单元的半导体存储器阵列的自对准方法。本发明还涉及前述类型的浮栅存储器单元的半导体存储器阵列。
背景技术
使用浮栅来在其上保存电荷的非易失性半导体存储器单元和在半导体衬底中形成的这样的非易失性存储器单元的存储器阵列，这在本领域内是公知的。典型地，这样的浮栅存储器单元是分裂栅类型，或者层叠栅类型。
半导体浮栅存储器单元阵列的可制造性所面对的一个问题是诸如源极、漏极、控制栅和浮栅的多种部件的对准。随着半导体处理的集成度设计规则降低，使最小光刻功件减小，则精确对准的需求变得更加重要。多种部件的对准还决定了制造半导体产品的产量。
自对准在本领域内是公知的。自对准是指处理包括一个或者多个材料的一个或者多个步骤的过程，使得该功件在该处理步骤中彼此之间相对被自动对准。因此，本发明使用自对准技术来实现浮栅存储器单元类型的半导体存储器阵列的制造。
长久以来一直需要缩小存储器单元阵列的尺寸来最大化在单个晶片上的存储器单元的数量，同时不需要牺牲性能(即，编程、擦除和读出效率和可靠性)。成对地形成存储器单元，每一对共享单个源极区域，并且相邻的单元对共享公共漏极区域，这降低了存储器单元阵列的尺寸，这些都是公知的。将沟槽形成在衬底中，并且将一个或者多个存储器单元元件定位在沟槽中来增加装配在给定单元表面面积中的存储器单元的数量，这也是公知的(例如参见美国专利5780341号和6891220号)。然而，这样的存储器单元使用控制栅来控制沟道区域(在低电压操作中)和来擦除浮栅(在高电压操作中)。这就意味着控制栅既是低电压元件又是高电压元件，使得其很难对于高电压操作以充分绝缘来将其包围，而对于低电压操作又没有过于电隔离。此外，对于擦除操作所需的控制栅和浮栅的接近程度能够导致控制栅和浮栅之间不期望的电容性耦合水平。
美国专利6747310披露了还包括擦除栅和选择栅的闪速存储器单元设计(及以自对准方式制造它们的方法)，为所有目的其通过引用被包含于此。在这个设计中，沿着衬底表面运行的沟道区域被部分通过选择栅并且部分通过浮栅来控制。控制栅被用来电容性耦合到浮栅用于编程，并且擦除栅被用来将电子从浮栅移除。然而，随着存储器单元的尺寸越来越小，使得越来越不容易对存储器单元进行有效编程。特别地，用来产生热电子的选择栅下面的沟道区域部分对于有效的热电子注入编程而言变得太短。
因此，本发明的目的是建立一种存储器单元配置和制造方法，其中存储器单元元件互相自对准，并且在不牺牲(并且实际上改进)编程效率的情况下可以实现更小的几何结构。
发明内容
通过提供电可编程和可擦除的存储器装置来解决前述的问题和需求，该可编程和可擦除的存储器装置包括：具有第一导电类型和表面的半导体材料的衬底，形成到该衬底表面中的沟槽，形成在衬底中的并且具有第二导电类型的第一和第二间隔开的区域，沟道区域在第一和第二区域之间的衬底中，其中所述第二区域在沟槽下方形成，并且沟道区域包括基本沿着沟槽的底部壁延伸的第一部分、基本沿着沟槽的侧壁延伸的第二部分和基本沿着衬底的表面延伸的第三部分，布置在沟道区域第三部分上并与之绝缘的用于控制沟道区域第三部分的导电性的电传导浮栅，与该浮栅相邻并且与之绝缘布置的电传导控制栅，至少部分布置在沟槽中并且相邻于沟道区域第一部分和第二部分并与之绝缘的用于控制沟道区域第一部分和第二部分的导电性的电传导选择栅，以及相邻于该浮栅并与之绝缘布置的电传导擦除栅。
电可编程和可擦除的存储器装置的阵列包括具有第一导电类型和表面的半导体材料的衬底、在衬底上形成的基本互相平行并且以第一方向延伸的分隔开的隔离区域，有源区域在每一对相邻的隔离区域之间，并且每一个有源区域包括多个存储器单元对。存储器单元对的每一个包括在衬底的表面中形成的一对沟槽，每一个形成在一对沟槽中的一个下面的衬底中的一对第二区域，在衬底中形成的第一区域，其中一对沟道区域的每一个位于第二区域的其中一个和第一区域之间的衬底中，其中第一区域和第二区域具有第二导电类型，并且其中每个沟道区域包括基本沿着沟槽的其中一个的底部壁延伸的第一部分、基本沿着该一个沟槽的侧壁延伸的第二部分和基本沿着衬底表面延伸的第三部分，每一个布置在沟道区域第三部分的其中一个上并与之绝缘的用于控制沟道区域第三部分的导电性的一对电传导浮栅，与该浮栅的其中一个相邻并且与之绝缘布置的一对电传导控制栅，每一个至少部分布置在沟槽的其中一个中并且与沟道区域第一和第二部分的其中一个相邻并与之绝缘的一对电传导选择栅，用于控制那些沟道区域的第一和第二部分的导电性，以及相邻于该对浮栅并与之绝缘布置的电传导擦除栅。
一种形成半导体存储器单元的方法包括：在具有第一导电类型的半导体材料的衬底表面中形成沟槽，在具有第二导电类型的衬底中形成第一和第二间隔开的区域，沟道区域在第一和第二区域之间的衬底中，其中所述第二区域在沟槽下形成，并且沟道区域包括基本沿着沟槽的底部壁延伸的第一部分、基本沿着沟槽的侧壁延伸的第二部分和基本沿着衬底的表面延伸的第三部分，形成布置在沟道区域第三部分上并与之绝缘的用于控制沟道区域第三部分的导电性的电传导浮栅，形成与该浮栅相邻并且与之绝缘布置的电传导控制栅，形成至少部分布置在沟槽中并且相邻于沟道区域第一部分和第二部分并与之绝缘的用于控制沟道区域第一部分和第二部分的导电性的电传导选择栅，以及形成相邻于该浮栅并与之绝缘布置的电传导擦除栅。
一种形成电可编程和可擦除的存储器装置的阵列的方法包括：在半导体衬底上形成基本互相平行并且以第一方向延伸的分隔开的隔离区域，有源区域在每一对相邻的隔离区域之间，其中该衬底具有表面和第一导电类型，并且在每一个有源区域中形成多个存储器单元对。存储器单元对的每一个的形成包括：在衬底表面中形成一对沟槽，在衬底中形成每一个布置在该对沟槽的其中一个下面的一对第二区域，在衬底中形成第一区域，其中一对沟道区域的每一个位于第二区域的其中一个和第一区域之间的衬底中，其中第一区域和第二区域具有第二导电类型，并且其中每个沟道区域包括基本沿着沟槽的其中一个的底部壁延伸的第一部分、基本沿着该一个沟槽的侧壁延伸的第二部分和基本沿着衬底表面延伸的第三部分，形成每一个布置在沟道区域第三部分的其中一个上并与之绝缘的用于控制沟道区域第三部分的导电性的一对电传导浮栅，形成与该浮栅的其中一个相邻并且与之绝缘布置的一对电传导控制栅，形成每一个至少部分布置在沟槽的其中一个中并且相邻于沟道区域第一部分和第二部分的其中一个并与之绝缘的用于控制那些沟道区域第一部分和第二部分的导电性的一对电传导选择栅，以及形成相邻于该对浮栅并与之绝缘布置的电传导擦除栅。
通过参考说明书、权利要求书和附图，本发明的其他目的和特征将变得明显。
附图说明
图1A是用在本发明的方法的第一步骤中来形成隔离区域的半导体衬底的顶视图；
图1B是该结构沿着线1B-1B的横截面视图，示出本发明的初始处理步骤；
图1C是示出图1B的结构的工艺中的下一个步骤的结构的顶视图，其中限定了隔离区域；
图1D是图1C中的结构沿着线1D-1D的横截面视图，示出该结构中形成的隔离沟槽；
图1E是图1D中的结构的横截面视图，示出隔离沟槽中的材料的隔离块的形成；
图1F是图1E中的结构的横截面视图，示出隔离区域的最终结构；
图2A-2E是图1F中的半导体结构沿着线2A-2A的横截面视图，顺序示出在形成本发明的浮栅存储器单元的非易失性存储器阵列中的半导体结构的工艺步骤。
具体实施方式
图1A到1F和图2A到图2E中示出本发明的方法，其中图2A-2E示出制造本发明的存储器单元阵列的工艺步骤。该方法使用半导体衬底10开始，优选地是P型并且这在本领域内是公知的。以下描述的层的厚度将依据于设计规则和工艺技术形成。此处所描述的是0.09μm的微米工艺。然而，本领域内的普通技术人员应该理解本发明不限于任一特定工艺技术形成，并且不限于在下文中所描述的任一工艺参数中的任一特定值。隔离区域形成
图1A到图1F示出在衬底上形成隔离区域的公知的STI方法。参考图1A，示出半导体衬底10(或者半导体阱)的顶视图，其优选地是P型并且是本领域内公知的。在衬底上形成(例如生长或者沉积)材料12和14的第一和第二层。例如，第一层12可以是二氧化硅(以下称为“氧化物”)，其在衬底10上通过诸如氧化或者氧化物沉积(例如化学气相沉积或者CVD)的任一公知技术形成为大约50-150埃的厚度。也可以使用氮掺杂氧化物或者其他绝缘电介质。第二层14可以是氮化硅(以下称为“氮化物”)，其在氧化物层12上优选地通过CVD或者PECVD形成为大约1000-5000埃的厚度。图1B示出所产生的结构的横截面图。
一旦已经形成第一层12和第二层14，就将合适的光致抗蚀剂材料16应用到氮化物层14上并且执行掩蔽步骤来选择性地从以Y或者列方向延伸的特定区域(带18)移除光致抗蚀剂材料，如图1C所示。在移除光致抗蚀剂材料16的地方，使用标准的蚀刻技术(即，各向异性的氮化物和氧化物/电介质蚀刻工艺)在带18中蚀刻掉暴露的氮化物层14和氧化物层12，以在该结构中形成沟槽20。相邻的带18之间的距离W可以和所使用工艺的最小光刻功件一样小。随后使用硅蚀刻工艺来将沟槽20向下延伸到硅衬底10中(例如，到大约500埃至几微米的深度)，如图1D所示。在光致抗蚀剂16没有被移除的地方，保持氮化物层14和氧化物层12。图1D中示出的所产生的结构当前限定了与隔离区域24交错的有源区域22。
进一步处理该结构来移除剩余的光致抗蚀剂16。随后通过沉积厚的氧化物层，接着通过化学机械抛光或者CMP蚀刻(使用氮化物层14作为蚀刻停止)来移除沟槽20中氧化物块26之外的氧化物层，来在沟槽20中形成诸如二氧化硅的隔离材料，如图1E中所示。随后使用氮化物/氧化物蚀刻工艺来移除剩余的氮化物层14和氧化物层12，留下沿着隔离区域24延伸的STI氧化物块26，如图1F中所示。
以上描述的STI隔离方法是形成隔离区域24的优选方法。然而，也可以替代地使用公知的LOCOS隔离方法(例如凹陷的LOCOS、带聚合物缓冲的LOCOS(poly buffered LOCOS)等等)，其中沟槽20可以不延伸到衬底中，并且可以在带状区域18中的衬底表面上形成隔离材料。图1A到1F示出衬底的存储器单元阵列区域，其中在通过隔离区域24分离的有源区域22中形成存储器单元列。应该注意到，衬底10还包括至少一个外围区域(未示出)，在其中形成控制电路用于操作在存储器单元阵列区域中形成的存储器单元。优选地，在上述相同的STI或者LOCOS处理期间，还在外围区域中形成隔离块26。存储器单元形成
如下所述进一步处理图1F中所示的结构。图2A到2E以从垂直于图1F中有源区域22(沿着图1C和1F所示的线2A-2A)的视野来示出有源区域22中的结构的横截面，而在两个区域中同时执行本发明工艺中的其次步骤。
首先在衬底10上形成绝缘层30(优选地是氧化物或者氮化物掺杂氧化物)。在此时衬底10的有源区域部分可以被掺杂，用于相对于外围区域而言可以更好地独立控制存储器装置的单元阵列部分。这样的掺杂经常被称为Vt注入或者单元阱注入，并且这是本领域内公知的。在此注入期间，外围区域通过光致抗蚀剂层被保护，光致抗蚀剂层沉积在整个结构上并且仅从衬底的存储器单元阵列区域中移除。接下来，在氧化物层30上形成具有大约1000-2000埃厚度的多晶硅的层(之后称为多晶硅)32。此时，使用或者不使用光刻掩蔽步骤，执行聚合物CMP和回蚀刻的组合来限制多晶硅层32的宽度方向(即，移除隔离区域24中的多晶硅层32的部分)。随后，在多晶硅层32上形成另一个绝缘层34(优选地是氧化物，但可以替代为氧化物、氮化物、氧化物子层的复合层)，之后在氧化物层34上形成另一个多晶硅层36。图2A中示出所产生的结构。
通过将光致抗蚀剂(掩蔽)材料应用到多晶硅层36上并且随后执行掩蔽步骤来从所选择的平行带状区域中移除光致抗蚀剂材料，在多晶硅层36、氧化物层34和多晶硅层32中形成多个平行的第二沟槽38。使用各向异性的多晶硅和氧化物(或者氧化物/氮化物/氧化物的组合)蚀刻来移除带状区域中多晶硅层36和氧化物层34的暴露的部分，留下向下延伸到并且暴露多晶硅层32的第二沟槽38。随后使用高温氧化物(HTO)沉积、氮化物沉积和氧化的组合来在多晶硅层36的暴露部分上建立绝缘层40。随后以与层40自对准方式蚀刻多晶硅层32来在存储器单元的长度方向上建立多晶硅层32的块(其将构成浮栅)。使用掩蔽步骤，随后跨越该结构的表面进行适合的离子注入来在第二沟槽36的底部处的衬底部分形成第一(源极)区域42，该离子注入根据衬底是P型还是N型可以包括砷、磷、硼和/或锑(和可能的退火)。源极区域42和第二沟槽38自对准，并且具有不同于衬底的第一导电类型(例如P型)的第二导电类型(例如N型)。图2B中示出所产生的结构，其中通过源极区域42分隔开多晶硅块36/32对。
使用掩蔽步骤来用光致抗蚀剂44填充第二沟槽38，其还可以覆盖层40的一部分。随后使用各向异性氧化物蚀刻来移除氧化物层30的暴露部分，暴露衬底10。随后使用硅各向异性蚀刻工艺来形成向下到有源区域22的每一个中的衬底10内的第三沟槽46(例如，向下到大约一个功件尺寸深的深度，例如使用0.09μm工艺技术的大约500埃到几个微米)。此时，可以使用P型注入来调整选择(WL)晶体管的阈值电压。这可以结合外围逻辑晶体管形成来实现。图2C中示出所产生的结构。
在光致抗蚀剂44被移除之后，执行热氧化工艺来在衬底10的暴露部分上沿着第三沟槽46的侧壁和底部形成氧化物层48。该氧化工艺在第二沟槽38的底部还加厚氧化物层30。随后在该结构上形成多晶硅的厚层，接着是使用多晶硅块50填充第二沟槽38并且在第三沟槽46中形成多晶硅隔离层52的多晶硅回蚀刻工艺。还可以使用该多晶硅层以在外围区域装置中形成栅极。在图2D中示出所产生的结构。
使用氧化物沉积和各向异性蚀刻来在多晶硅隔离层52的外侧上形成氧化物隔离层54。使用适合的离子注入(以及退火)来形成衬底10中的第二(漏极)区域56。随后在整个结构上形成诸如BPSG或者氧化物的绝缘材料58。执行掩蔽步骤来在漏极区域56上限定蚀刻区域。在所掩蔽的区域中选择性地蚀刻绝缘材料58以建立向下延伸到漏极区域56的接触开口。随后使用导体金属(例如钨)来填充接触开口以形成电连接到漏极区域56的金属接触部60。图2E中示出最终的有源区域存储器单元结构。
如图2E中所示，本发明的工艺形成互相镜像的存储器单元对，具有在(共享的)多晶硅块50的每一侧上形成的存储器单元。对于每个存储器单元，第一区域42和第二区域56分别形成源极和漏极区域(尽管本领域内的普通技术人员知道在操作期间源极和漏极可以被切换)。多晶硅块32构成浮栅，多晶硅块36构成控制栅，多晶硅隔离层52构成选择栅，并且多晶硅块50构成擦除栅。在源极42和漏极56之间的衬底的表面部分中限定用于每一个存储器单元的沟道区域62。每个沟道区域62包括三个部分：第三沟槽46下面(并且在选择栅52下面)的第一(水平)部分62a，沿着所填充的第三沟槽46的垂直壁(并且沿着选择栅52)延伸的第二(垂直)部分62b，以及沿着所填充的第三沟槽46的侧壁和源极区域42之间的衬底10的表面延伸的第三(水平)部分62c。每对存储器单元共享布置在所填充的第二沟槽38和公共擦除栅50下面的一个公共源极区域42，。同样，每一个漏极区域56在来自于存储器单元的不同镜像组的相邻存储器单元之间被共享。存储器单元操作
现在描述存储器单元的操作。在美国专利5572054号中也描述了这样的存储器单元的操作的一些特征和操作理论，该专利的所披露的关于非易失性存储器单元的操作和操作理论的内容通过引用包括进来，该非易失性存储器单元具有浮栅、栅极到栅极隧穿和由此形成的存储器单元的阵列。
为了在任一给定有源区域22中擦除所选择的存储器单元，将接地电势施加到其源极42和其选择栅52以及控制栅36。将高的正电压(例如+10-12V)施加到其擦除栅50。浮栅32上的电子通过Fowler-Nordheim隧穿机制被引导以从浮栅32通过层40隧穿并且到达擦除栅50上，使得浮栅32带正电荷。应该注意到，由于每个擦除栅50对着一对浮栅32，所以每对中的浮栅32被同时擦除。
当期望编程所选择的存储器单元时，将小电流(例如～1μA)施加到其漏极区域56。MOS结构的阈值电压的附近范围中的正电压电平(相当于高于漏极56大约为+0.2到1伏特)施加到其选择栅52，并且8-10V的电压施加到其控制栅36。正的高电压(例如，大约5-10伏特)施加到其源极区域42。因为浮栅32被很好地电容性耦合到控制栅36，所以浮栅32“观察到”大约+4到+8伏特的电压电势。通过漏极区域56产生的电子将通过沟道区域62的深度耗尽的水平和垂直部分62a/62b从该区域流向源极区域42。当电子到达沟道区域62的垂直部分62b的上端部时，其中由于跨越沟道区域部分62a和62b之间的间隙区域存在大的电压降(由于浮栅32极强地电压耦合到正电荷充电的控制栅36)，所以它们将加速。电子将加速并且变热，而大部分电子注入并通过氧化层30并且到浮栅32上，因此对浮栅32进行负电荷充电。对于不包含选择的存储器单元的存储器单元行/列，低或者地电势被施加到源极区域42/漏极区域56以及控制栅36/选择栅52。因此，仅编程所选择的行和列中的存储器单元。
电子注入到浮栅32上将持续进行，直到浮栅32上的电荷下降到不能再支持沟道区域62c的近端处的间隙区域中的高表面电势。此时，浮栅32中的电子或者负电荷将降低从漏极区域56到浮栅32上的电子流。
最后，为了读出所选择的存储器单元，地电势被施加到其源极区域42。读出偏置电压(例如～0.6到1伏特)被施加到其漏极区域56，偏置电压(例如0-3伏特)施加到其控制栅36，并且大约1到4伏特的偏置电压(依据装置的电源电压)施加到其选择栅52。如果浮栅32被正电荷充电(即浮栅释放电子)，则开启(浮栅32下的)水平的沟道区域部分62c。当选择栅52被提升到读出电势时，还开启(相邻选择栅52的)水平和垂直的沟道区域部分62a/62b。因此，整个沟道区域62将开启，使得电子从源极区域42流到漏极区域56。该读取的电流将是“1”状态。
另一方面，如果浮栅32被负电荷充电，则水平沟道区域部分62c被弱开启或者整个关断。甚至当选择栅52和漏极区域56被提升到它们的读出电势时，很少的或者没有电流流经水平的沟道区域部分62c。在此情况中，相比于“1”状态的电流，该电流很小，或者完全不存在电流。以此方式，读取存储器单元以在“0”状态被编程。对于未选择的列和行，地电势被施加到源极区域42/漏极区域56以及选择栅52，使得仅有所选择的存储器单元被读出。
存储器单元阵列包括外围电路，该外围电路包括传统的行地址译码电路、列地址译码电路、读取放大器电路、输出缓冲器电路和输入缓冲器电路，这些是本领域内公知的。
本发明提供对于任一给定尺寸的存储器单元具有较高编程效率的存储器单元阵列。以两种方式提高编程效率。第一种，通过在延伸到衬底中的沟槽中形成选择栅，可以增加选择栅所控制的沟道区域部分的长度，而不需要增加存储器单元的横向尺寸。沟道区域的该部分所增加的长度允许电子在到达浮栅之前更好地加速。第二种，将选择栅埋入衬底中会产生直接对着浮栅32的沟道区域62的垂直部分62b。这意味着加速的电子直接移向浮栅32，这和并行移向电子隧穿经过的绝缘层的电子相比较会产生更大的热电子隧穿。对于正不断地减小整个存储器单元几何结构的尺寸的技术中，所改进的编程效率是重要的。尽管大部分功件尺寸可以并且正在被减小时，但用于编程的沟道区域部分的长度以较低程度被减小，被保持，或者甚至被增加，用于更好的编程效率。本发明与通常的技术趋势不同，通常的技术趋势中降低存储器单元尺寸意味着所有重要的维度在尺寸和长度方面都降低。最后，具有垂直和水平分离开的源极区域42和漏极区域56允许更容易地优化可靠性参数，而不会影响单元尺寸。
应该理解，本发明不限于以上描述的和此处说明的实施例，而是涵盖了落入所附权利要求的保护范围中的任何以及所有变化。例如，沟槽46可以以延伸到衬底中的任何形状终结，并且侧壁是或者不是处于垂直方向，并非只是图中所示的伸长的矩形。尽管之前的方法描述了适当掺杂多晶硅用作形成存储器单元的导电材料，但是对于本领域内普通技术人员而言应该清楚的是在所披露内容和所述权利要求书的上下文中，“多晶硅”涉及可以用来形成非易失性存储器单元的元件的任何适合的导电材料。此外，任何适合的绝缘体可以被用来替换二氧化硅或者氮化硅。更进一步，可以使用具有不同于二氧化硅(或者任一绝缘体)和多晶硅(或者任一导体)的蚀刻特性的任何合适材料。进一步，根据权利要求明显的是，不是所有的方法步骤必须按照所说明的和所要求保护的完全一致的顺序来执行，而是以允许本发明的存储器单元的正确形成的任何顺序来执行。此外，上述本发明被示出在衬底中形成，其被示出均匀掺杂，但这是公知的并且本发明所涵盖的是存储器单元元件可以在衬底的阱区域中形成，其是被掺杂以具有和衬底的其他部分不同导电类型的区域。绝缘或者导电材料的单个层可以形成为这样的材料的多个层，反之亦然。最后，示出选择栅52，其上部部分延伸到第三沟槽46的外部，但这并非是必需的。
此处对本发明的描述并不意图限制任一权利要求或者权利要求术语的范围，而仅用于对于一个或者多个权利要求所覆盖的一个或者多个特征进行说明。以上描述的材料、过程和数值的例子仅用于示例并且不应该被认为来限制权利要求。应该注意到，正如此处所使用的，术语“之上”和“在...上面”都是开放性地包括“直接在上面”(其间没有布置中间材料、元件或者空间)和“间接在上面”(在其间布置中间材料、元件或者空间)。同样，术语“相邻”包括“直接相邻”(其间没有布置中间材料、元件或者空间)和“间接相邻”(在其间布置中间材料、元件或者空间)。例如，“在衬底上”形成元件可以包括直接在衬底上形成该元件，二者之间不存在中间材料/元件，以及在衬底上间接形成该元件，二者之间存在一个或者多个中间材料/元件。

Claims (18)

1.一种电可编程和可擦除的存储器装置，包括：
具有第一导电类型和表面的半导体材料的衬底；
形成到该衬底的表面中的沟槽；
形成在衬底中的并且具有第二导电类型的第一和第二间隔开的区域，沟道区域在第一和第二区域之间的衬底中，其中所述第二区域在所述沟槽下面形成，并且所述沟道区域包括沿着所述沟槽的底部壁延伸的第一部分、沿着所述沟槽的侧壁延伸的第二部分、和沿着所述衬底的表面延伸的第三部分；
布置在所述沟道区域第三部分上面并与之绝缘的电传导浮栅，用于控制所述沟道区域第三部分的导电性；
布置在该电传导浮栅上面并且与之绝缘的电传导控制栅；
至少部分布置在所述沟槽中并且横向相邻于所述沟道区域第二部分并与之绝缘、且位于所述沟道区域第一部分的上面并与之绝缘的电传导选择栅，其用于控制所述沟道区域第一部分和第二部分的导电性；以及
横向相邻于该电传导浮栅并与之绝缘布置的电传导擦除栅。
2.权利要求1的装置，其中所述电传导擦除栅布置在所述第一区域上面并与之绝缘。
3.权利要求1的装置，其中所述电传导选择栅包括延伸到所述沟槽的外部的上部部分。
4.权利要求1的装置，其中所述电传导控制栅布置在所述电传导浮栅上面并与之绝缘。
5.权利要求1的装置，还包括：
形成到该衬底的表面中的第二沟槽；
形成在该衬底中的并且具有第二导电类型的第三区域，第二沟道区域在第一区域和第三区域之间的衬底中，其中所述第三区域在所述第二沟槽下面形成，并且所述第二沟道区域包括沿着所述第二沟槽的底部壁延伸的第一部分、沿着所述第二沟槽的侧壁延伸的第二部分、和沿着所述衬底的表面延伸的第三部分；
布置在第二沟道区域第三部分上面并与之绝缘的电传导第二浮栅，用于控制所述第二沟道区域第三部分的导电性；
布置在该电传导第二浮栅上面并且与之绝缘的电传导第二控制栅；
至少部分布置在所述第二沟槽中并且横向相邻于所述第二沟道区域第二部分并与之绝缘、且位于所述第二沟道区域第一部分的上面并与之绝缘的电传导第二选择栅，用于控制所述第二沟道区域第一部分和第二部分的导电性；
其中所述电传导擦除栅被布置为横向相邻于该电传导第二浮栅并与之绝缘。
6.一种电可编程和可擦除的存储器装置的阵列，包括：
具有第一导电类型和表面的半导体材料的衬底；
在衬底上形成的互相平行并且以第一方向延伸的间隔开的隔离区域，有源区域在每一对相邻的隔离区域之间；并且
每一个有源区域包括多个存储器单元对，其中所述每一存储器单元对包括：
在衬底的表面中形成的一对沟槽，
每一个在所述一对沟槽的其中一个下面的衬底中形成的一对第二区域，
在所述衬底中形成的第一区域，其中一对沟道区域的每一个位于第二区域的其中一个和第一区域之间的衬底中，其中第一区域和第二区域具有第二导电类型，并且其中每个沟道区域包括沿着沟槽的其中一个的底部壁延伸的第一部分、沿着该一个沟槽的侧壁延伸的第二部分、和沿着衬底表面延伸的第三部分，
每一个布置在沟道区域第三部分的其中一个上面并与之绝缘的一对电传导浮栅，用于控制所述沟道区域第三部分的导电性，
每一个布置在该电传导浮栅的其中一个上面并且与之绝缘的一对电传导控制栅，
每一个至少部分布置在其中一个沟槽中并且横向相邻于该沟道区域第二部分的其中一个并与之绝缘、且位于该沟道区域第一部分的上面且与之绝缘的一对电传导选择栅，用于控制那些沟道区域的第一和第二部分的导电性，以及
布置成横向相邻于该对电传导浮栅并与之绝缘的电传导擦除栅。
7.权利要求6的阵列，其中对于存储器单元对的每一个，所述电传导擦除栅布置在所述第一区域上面并与之绝缘。
8.权利要求6的阵列，其中对于存储器单元对的每一个，所述电传导选择栅的每一个包括延伸到所述沟槽的其中一个的外部的上部部分。
9.权利要求6的阵列，其中对于存储器单元对的每一个，所述电传导控制栅的每一个布置在所述电传导浮栅的其中一个上面并与之绝缘。
10.一种形成半导体存储器单元的方法，包括：
在具有第一导电类型的半导体材料的衬底的表面中形成沟槽；
在具有第二导电类型的衬底中形成第一和第二间隔开的区域，沟道区域在第一和第二区域之间的衬底中，其中所述第二区域在沟槽下面形成，并且所述沟道区域包括沿着沟槽的底部壁延伸的第一部分、沿着沟槽的侧壁延伸的第二部分、和沿着所述衬底的表面延伸的第三部分；
形成布置在所述沟道区域第三部分上面并与之绝缘的电传导浮栅，用于控制所述沟道区域第三部分的导电性；
形成布置在该电传导浮栅上面并且与之绝缘的电传导控制栅；
形成至少部分布置在沟槽中并且横向相邻于所述沟道区域第二部分并与之绝缘、且位于所述沟道区域第一部分的上面并与之绝缘的电传导选择栅，用于控制所述沟道区域第一部分和第二部分的导电性；以及
形成横向相邻于该电传导浮栅并与之绝缘布置的电传导擦除栅。
11.权利要求10的方法，其中所述电传导擦除栅布置在所述第一区域上面并与之绝缘。
12.权利要求10的方法，其中所述电传导选择栅包括延伸到所述沟槽外部的上部部分。
13.权利要求10的方法，其中所述电传导控制栅布置在所述电传导浮栅上面并与之绝缘。
14.权利要求10的方法，还包括：
将第二沟槽形成到该衬底的表面中；
在具有第二导电类型的衬底中形成第三区域，第二沟道区域在第一区域和第三区域之间的衬底中，其中所述第三区域在所述第二沟槽下面形成，并且所述第二沟道区域包括沿着所述第二沟槽的底部壁延伸的第一部分、沿着所述第二沟槽的侧壁延伸的第二部分、和沿着所述衬底的表面延伸的第三部分；
形成布置在所述第二沟道区域第三部分上面并与之绝缘的电传导第二浮栅，用于控制所述第二沟道区域第三部分的导电性；
形成布置在该电传导第二浮栅上面并且与之绝缘的电传导第二控制栅；
形成至少部分布置在所述第二沟槽中并且横向相邻于所述第二沟道区域第二部分并与之绝缘、且位于所述第二沟道第一部分上面并与之绝缘的电传导第二选择栅，用于控制所述第二沟道区域第一部分和第二部分的导电性；
其中所述电传导擦除栅被布置为横向相邻于所述电传导第二浮栅并与之绝缘。
15.一种形成电可编程和可擦除的存储器装置的阵列的方法，包括：
在半导体衬底上形成互相平行的并且以第一方向延伸的间隔开的隔离区域，有源区域在每一对相邻的隔离区域之间，其中该衬底具有表面和第一导电类型，并且
在每一个有源区域中形成多个存储器单元对；其中所述每一存储器单元对的形成包括：
在衬底的表面中形成一对沟槽，
在衬底中形成每一个布置在所述一对沟槽的其中一个下面的一对第二区域，
在所述衬底中形成第一区域，其中一对沟道区域的每一个位于第二区域的其中一个和第一区域之间的衬底中，其中第一区域和第二区域具有第二导电类型，并且其中每个沟道区域包括沿着沟槽的其中一个的底部壁延伸的第一部分、沿着该一个沟槽的侧壁延伸的第二部分、和沿着衬底表面延伸的第三部分，
形成每一个布置在沟道区域第三部分的其中一个上面并与之绝缘的一对电传导浮栅，用于控制沟道区域第三部分的导电性，
形成每一个布置在该电传导浮栅的其中一个上面并且与之绝缘的一对电传导控制栅，
形成每一个至少部分布置在沟槽的其中一个中并且横向相邻于沟道区域第二部分的其中一个并与之绝缘、且位于所述沟道区域第一部分的其中一个的上面并与之绝缘的一对电传导选择栅，用于控制那些沟道区域第一和第二部分的导电性，以及
形成布置成横向相邻于该对电传导浮栅并与之绝缘的电传导擦除栅。
16.权利要求15的方法，其中对于所述存储器单元对的每一个，所述电传导擦除栅布置在所述第一区域上面并与之绝缘。
17.权利要求15的方法，其中对于所述存储器单元对的每一个，所述电传导选择栅的每一个包括延伸到所述沟槽的其中一个的外部的上部部分。
18.权利要求15的方法，其中对于所述存储器单元对的每一个，所述电传导控制栅的每一个布置在所述电传导浮栅的其中一个上面并与之绝缘。
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