JP2003124357A

JP2003124357A - 半導体メモリ

Info

Publication number: JP2003124357A
Application number: JP2001316132A
Authority: JP
Inventors: Hideaki Fujiwara; 英明藤原
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-10-15
Filing date: 2001-10-15
Publication date: 2003-04-25

Abstract

(57)【要約】【課題】ベリファイ書き込みを行うことなく、簡単な制
御で、かつ、高速に多値書き込みを行うことが可能な半
導体メモリを提供する。【解決手段】この半導体メモリは、浮遊ゲート５と、浮
遊ゲート５と容量結合され、浮遊ゲート５の電位を制御
するためのソース拡散層２とを備え、データの書き込み
時に、ソース拡散層２に印加する電圧を３つの異なる正
電圧に設定することにより、浮遊ゲート５に注入される
電子の量を制御して３つの書き込みレベルを得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体メモリに
関し、より特定的には、不揮発性の半導体メモリに関す
る。

【０００２】

【従来の技術】近年、磁気メモリであるハードディスク
およびフロッピー（登録商標）ディスクに代替可能な半
導体メモリとして、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅａ
ｎｄＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙ
Ｍｅｍｏｒｙ）やＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａ
ｌｌｙＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍｍ
ａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）などの
不揮発性の半導体メモリが注目されている。

【０００３】ＥＰＲＯＭやＥＥＰＲＯＭのメモリセルで
は、浮遊ゲート電極にキャリアを蓄積し、キャリアの有
無によりデータの記憶を行うとともに、キャリアの有無
によるしきい値電圧の変化を検出することによりデータ
の読み出しを行っている。特に、ＥＥＰＲＯＭには、メ
モリセルアレイ全体でデータの消去を行うか、または、
メモリセルアレイを任意のブロックに分けて各ブロック
単位でデータの消去を行うフラッシュＥＥＰＲＯＭがあ
る。このフラッシュＥＥＰＲＯＭは、フラッシュメモリ
とも呼ばれ、大容量化、低消費電力化および高速化が可
能で耐衝撃性に優れるという特長を有する。このため、
フラッシュＥＥＰＲＯＭは、種々の携帯機器で使用され
ている。また、フラッシュＥＥＰＲＯＭのメモリセル
は、１つのトランジスタから構成されるとともに、ＥＥ
ＰＲＯＭと比べて高集積化が容易であるという利点を有
する。

【０００４】従来、フラッシュＥＥＰＲＯＭを構成する
メモリセルとして、スタックトゲート型およびスプリッ
トゲート型が提案されている。

【０００５】スタックトゲート型メモリセルにおいて、
浮遊ゲート電極に電子を蓄積させる書き込み動作では、
半導体基板のチャネル中の電子をホットエレクトロンに
して浮遊ゲートに注入する。その際、制御ゲート電極に
１０数Ｖの電圧を印加する必要がある。また、スタック
トゲート型メモリセルにおいて、浮遊ゲート電極に蓄積
した電子を引き抜く消去動作では、ソース領域から浮遊
ゲート電極にファウラーノルドハイム・トンネル電流
（Ｆｏｗｌｅｒ−ＮｏｒｄｈｅｉｍＴｕｎｎｅｌＣ
ｕｒｒｅｎｔ、以下、ＦＮトンネル電流という）を流
す。その際、ソース領域に１０数Ｖの電圧を印加する必
要がある。

【０００６】スプリットゲート型メモリセルにおいて、
浮遊ゲート電極に電子を蓄積させる書き込み動作では、
半導体基板のチャネル中の電子をホットエレクトロンに
して浮遊ゲート電極に注入する。その際、ソース領域に
１０数Ｖの電圧を印加する必要がある。また、スプリッ
トゲート型メモリセルにおいて、浮遊ゲート電極から電
子を引き抜く消去動作では、制御ゲート電極から浮遊ゲ
ート電極にＦＮトンネル電流を流す。その際、制御ゲー
ト電極に１０数Ｖの電圧を印加する必要がある。

【０００７】このように、従来のスタックトゲート型お
よびスプリットゲート型のメモリセルでは、書き込み動
作において浮遊ゲート電極に電子を注入するのにホット
エレクトロンを利用し、消去動作において浮遊ゲート電
極に蓄積された電子を引き抜くのにＦＮトンネル電流を
利用している。

【０００８】ところで、浮遊ゲート電極に蓄積されたキ
ャリアを長期間にわたって保持するには、浮遊ゲート電
極を取り囲む絶縁膜の膜厚を厚くする必要がある。しか
し、浮遊ゲート電極に電子を注入または引き抜く際に、
ホットエレクトロンまたはＦＮトンネル電流を利用して
いる。このため、浮遊ゲート電極を取り囲む絶縁膜の膜
厚を厚くするほど、書き込み動作または消去動作におい
て制御ゲート電極やソース領域に印加する電圧（以下、
メモリセルの動作電圧）を高くする必要がある。

【０００９】また、メモリセルの動作電圧は昇圧回路で
生成される。この場合、実用上生成可能な電圧は１０数
Ｖまでである。一方、浮遊ゲート電極を取り囲む絶縁膜
としてシリコン酸化膜を用いた場合、メモリセルの動作
電圧を１０数Ｖとすると、そのシリコン酸化膜の膜厚
を、１０数ｎｍ以上にするのは困難である。したがっ
て、従来は、メモリセルの動作電圧を１０数Ｖに抑える
ために、浮遊ゲート電極を取り囲む絶縁膜としてシリコ
ン酸化膜を用いる場合、シリコン酸化膜の膜厚を１０数
ｎｍ以下としている。そのシリコン酸化膜の膜厚が、８
ｎｍ以上であれば、浮遊ゲート電極に蓄積された電子を
実用上ある程度満足できる期間保持することができるこ
とが知られている。

【００１０】なお、浮遊ゲート電極に正孔を蓄積させる
場合も、上記した電子を蓄積させる場合と同様、浮遊ゲ
ート電極を取り囲む絶縁膜としてのシリコン酸化膜の膜
厚を８ｎｍ以上にすることによって、浮遊ゲート電極に
蓄積された正孔を実用上ある程度満足できる期間保持す
るようにしている。

【００１１】また、近年、高集積化技術の一種として、
セル面積を変えずに集積度を向上させることが可能なセ
ルの多値化が注目を集め始めている。そして、４値／セ
ル（２ビット／セル）程度が実用化されている。多値記
録には、４値それぞれのばらつきと中央値とを精密に制
御する必要がある。このため、従来では、書き込みおよ
び読み出しを繰り返しながら、徐々に設定された書き込
みレベルにまで到達させるベリファイ書き込みが行われ
ていた。

【００１２】

【発明が解決しようとする課題】しかしながら、従来の
ベリファイ書き込みでは、上記のように、書き込みおよ
び読み出しを繰り返しながら、徐々に設定された書き込
みレベルにまで到達させるため、制御が複雑化する。こ
のため、制御回路が複雑になるとともに、高速な書き込
みを行うのが困難であるという問題点があった。

【００１３】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の１つの目的は、
ベリファイ書き込みを行うことなく、簡単な制御で、か
つ、高速に多値書き込みを行うことが可能な半導体メモ
リを提供することである。

【００１４】

【課題を解決するための手段】請求項１による半導体メ
モリは、浮遊ゲートと、浮遊ゲートと容量結合され、浮
遊ゲートの電位を制御するための拡散層および制御ゲー
トのいずれか一方からなる電位制御部とを備え、データ
の書き込み時に、電位制御部に印加する電圧を複数の異
なる電圧に設定することにより、浮遊ゲートに注入され
るキャリアの量を制御して複数の書き込みレベルを得
る。

【００１５】請求項１では、上記のように、データの書
き込み時に、電位制御部に印加する電圧を複数の異なる
電圧に設定することにより、浮遊ゲートに注入されるキ
ャリアの量を制御して複数の書き込みレベルを得るよう
に構成することによって、電位制御部に印加する複数の
異なる電圧を決めて書き込むだけで、自動的に異なった
書き込みレベルに制御される。これにより、書き込みお
よび読み出しを繰り返しながら、徐々に設定された書き
込みレベルにまで到達させるベリファイ書き込みを行う
必要がなくなるので、ベリファイ書き込みを行うための
複雑な制御回路が不要になるとともに、書き込み動作の
高速化を図ることができる。その結果、ベリファイ書き
込みを行うことなく、簡単な制御で、かつ、高速に多値
書き込みを行うことができる。

【００１６】請求項２による半導体メモリは、請求項１
の構成において、電位制御部は、拡散層であり、拡散層
に印加する電圧が高いほど、浮遊ゲートに蓄積される電
子の量が少なくなる電圧範囲を有する。このように構成
すれば、拡散層に印加する電圧を複数の異なる正電圧に
設定することにより、容易に、複数の異なる書き込みレ
ベルを得ることができる。

【００１７】請求項３による半導体メモリは、請求項１
の構成において、電位制御部は、制御ゲートであり、制
御ゲートに印加する電圧が高いほど、浮遊ゲートに蓄積
される電子の量が多くなる。このように構成すれば、制
御ゲートに印加する電圧を複数の異なる正電圧に設定す
ることにより、容易に、複数の異なる書き込みレベルを
得ることができる。

【００１８】請求項４による半導体メモリは、請求項１
〜３のいずれかの構成において、データの書き込み時
に、電子が流れ込む拡散層とは反対側の浮遊ゲートの端
部近傍に、ホットエレクトロンが注入されるとともに、
電子が流れ込む拡散層の近傍で、ホットエレクトロンに
よってたたき出されたホットホールが浮遊ゲートに注入
される。このように構成すれば、電位制御部に印加する
電圧を複数の異なる正電圧に設定することにより、その
正電圧値に応じて浮遊ゲートに注入されるホットエレク
トロンおよびホットホールの注入量が自動的に決まるの
で、容易に、複数の異なる書き込みレベルを得ることが
できる。

【００１９】請求項５による半導体メモリは、請求項１
〜４のいずれかの構成において、拡散層の浮遊ゲート下
に位置する部分は、拡散層の中央部よりも低い不純物濃
度を有する。このように構成すれば、浮遊ゲートにホッ
トエレクトロンが注入されて浮遊ゲートの電位が負電位
方向に変化するにしたがって、その拡散層の不純物濃度
の低い部分の表面が空乏化する。これにより、拡散層と
浮遊ゲートとの電位差を生じやすくすることができるの
で、低い拡散層電位で書き込みレベル差を取ることがで
きる。

【００２０】請求項６による半導体メモリは、請求項１
〜５のいずれかの構成において、電位制御部は、拡散層
であり、データの書き込み時に、拡散層に印加する複数
の電圧を発生させるための拡散層電圧発生手段をさらに
備える。このように構成すれば、容易に、拡散層に印加
する複数の電圧を発生させることができる。

【００２１】請求項７による半導体メモリは、請求項１
〜５のいずれかの構成において、電位制御部は、制御ゲ
ートであり、データの書き込み時に、制御ゲートに印加
する複数の電圧を発生させるためのゲート電圧発生手段
をさらに備える。このように構成すれば、容易に、制御
ゲートに印加する複数の電圧を発生させることができ
る。

【００２２】請求項８による半導体メモリは、浮遊ゲー
トと、浮遊ゲートと容量結合され、浮遊ゲートの電位を
制御するための拡散層および制御ゲートのいずれか一方
からなる電位制御部とを備え、データの書き込み時に、
電位制御部に印加する電圧を設定することにより、浮遊
ゲートに注入されるキャリアの量を制御する。

【００２３】請求項８では、上記のように、データの書
き込み時に、電位制御部に印加する電圧を設定すること
により、浮遊ゲートに注入されるキャリアの量を制御す
ることによって、電位制御部に印加する複数の異なる電
圧を決めて書き込むだけで、自動的に異なった書き込み
レベルに制御される。これにより、書き込みおよび読み
出しを繰り返しながら、徐々に設定された書き込みレベ
ルにまで到達させるベリファイ書き込みを行う必要がな
くなるので、ベリファイ書き込みを行うための複雑な制
御回路が不要になるとともに、書き込み動作の高速化を
図ることができる。その結果、ベリファイ書き込みを行
うことなく、簡単な制御で、かつ、高速に多値書き込み
を行うことができる。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。

【００２５】（第１実施形態）図１は、本発明の第１実
施形態による半導体メモリのメモリセルを示した断面図
である。まず、図１を参照して、本発明の第１実施形態
による半導体メモリのメモリセル１００の構造について
説明する。

【００２６】第１実施形態による半導体メモリのメモリ
セル１００は、スプリットゲート型である。このメモリ
セル１００では、シリコン基板１の表面に、ソース拡散
層２とドレイン拡散層３とが所定の間隔を隔てて形成さ
れている。ソース拡散層２の浮遊ゲート５下に位置する
部分には、低不純物濃度領域２ａが形成されている。ま
た、ソース拡散層２とドレイン拡散層３との間のドレイ
ン拡散層３側のシリコン基板１上には、シリコン酸化膜
からなるゲート絶縁膜６を介して、ポリシリコン膜から
なる制御ゲート（コントロールゲート；ＣＧ）７が形成
されている。

【００２７】また、ソース拡散層２とドレイン拡散層３
との間のソース拡散層２側のシリコン基板１上には、シ
リコン酸化膜からなるゲート絶縁膜４を介して、浮遊ゲ
ート（フローティングゲート；ＦＧ）５が形成されてい
る。また、制御ゲート７と浮遊ゲート５との間には、シ
リコン酸化膜からなるトンネル絶縁膜８が形成されてい
る。

【００２８】図２は、図１に示した第１実施形態のスプ
リットゲート型のメモリセルを含む半導体メモリの全体
構成を示したブロック図である。図２を参照して、以下
に、第１実施形態の半導体メモリ１５０の全体構成につ
いて説明する。メモリセルアレイ１５１は、複数のメモ
リセル１００がマトリックス状に配置されて構成されて
いる（図２では図面を簡略化するために、４個のメモリ
セル１００のみを示している）。

【００２９】行（ロウ）方向に配列された各メモリセル
１００において、各制御ゲート７は、共通のワード線Ｗ
Ｌ₁〜ＷＬ_nに接続されている。列（カラム）方向に配列
された各メモリセル１００において、ドレイン拡散層３
は、共通のビット線ＢＬ₁〜ＢＬ_nに接続され、ソース電
極１０は、共通のソース線ＳＬに接続されている。

【００３０】各ワード線ＷＬ₁〜ＷＬ_nは、ロウデコーダ
１５２に接続され、各ビット線ＢＬ ₁〜ＢＬ_nは、カラム
デコーダ１５３に接続されている。

【００３１】外部から指定されたロウアドレスおよびカ
ラムアドレスは、アドレスピン１５４に入力される。そ
のロウアドレスおよびカラムアドレスは、アドレスピン
１５４からアドレスラッチ１５５へ転送される。アドレ
スラッチ１５５でラッチされた各アドレスのうち、ロウ
アドレスはアドレスバッファ１５６を介してロウデコー
ダ１５２へ転送され、カラムアドレスは、アドレスバッ
ファ１５６を介してカラムデコーダ１５３へ転送され
る。

【００３２】ロウデコーダ１５２は、各ワード線ＷＬ₁
〜ＷＬ_nのうち、アドレスラッチ１５５でラッチされた
ロウアドレスに対応したワード線を選択するとともに、
ゲート電圧制御回路１５７からの信号に基づいて、各ワ
ード線ＷＬ₁〜ＷＬ_nの電位を後述する各動作モードに対
応して制御する。

【００３３】カラムデコーダ１５３は、各ビット線ＢＬ
₁〜ＢＬ_nのうち、アドレスラッチ１５５でラッチされた
カラムアドレスに対応したビット線を選択し、ドレイン
電圧制御回路１５８からの信号に基づいて、各ビット線
ＢＬ₁〜ＢＬ_nの電位を後述する各動作モードに対応して
制御する。

【００３４】外部から指定されたデータは、データピン
１５９に入力される。そのデータは、データピン１５９
から入力バッファ１６０を介してカラムデコーダ１５３
へ転送される。カラムデコーダ１５３は、各ビット線Ｂ
Ｌ₁〜ＢＬ_nの電位を、そのデータに対応して後述するよ
うに制御する。

【００３５】任意のメモリセル１００から読み出された
データは、各ビット線ＢＬ₁〜ＢＬ_nからカラムデコーダ
１５３を介してセンスアンプ群１６１へ転送される。セ
ンスアンプ群１６１は、複数の電流センスアンプからな
る。センスアンプ群１６１で判別されたデータは、出力
バッファ１６２からデータピン１５９を介して外部へ出
力される。

【００３６】ここで、第１実施形態によるソース電圧制
御回路１０は、ソース線ＳＬの電位を後述する各動作モ
ードに対応して制御する。具体的には、書き込み動作に
おいては、ソース線ＳＬの電位を３つの異なる電位に制
御する。このため、ソース電圧制御回路１０は、ソース
拡散層２に印加される３つの異なる電圧を発生させるた
めの回路（図示せず）を含んでいる。なお、このような
３つの異なる電圧を発生させるための回路は、従来から
広く知られた抵抗分割などの手法を用いて容易に形成す
ることができるので、その回路の詳細は省略する。この
ソース電圧制御回路１０は、本発明の「拡散層電圧発生
手段」の一例である。

【００３７】なお、上記した各回路（１０、１５２〜１
６２）の動作は、制御コア回路１６４によって制御され
る。

【００３８】次に、上記のように構成された第１実施形
態の半導体メモリ１５０の各動作（書き込み動作、消去
動作、読み出し動作）について説明する。ソース拡散層
２には、ソース線ＳＬを介してソース電圧Ｖｓが印加さ
れる。ドレイン拡散層３には、ビット線ＢＬ₁〜ＢＬ_nを
介して、ドレイン電圧Ｖｄが印加される。制御ゲート７
には、ワード線ＷＬ₁〜ＷＬ_nを介して、制御ゲート電圧
Ｖｃｇが印加される。

【００３９】（書き込み動作）書き込み動作を行う前に
は、浮遊ゲート５は、消去状態（電子が引き抜かれてい
る状態）にあり、正の電位を保っている。また、第１実
施形態では、浮遊ゲート５をゲートとするトランジスタ
および制御ゲート７をゲートとするトランジスタのそれ
ぞれのしきい値電圧Ｖｔは、共に０．５Ｖとする。

【００４０】ここで、図１に示した第１実施形態のメモ
リセル１００では、多値書き込みの動作に特長点があ
る。すなわち、本願発明者は、図１に示したような、ソ
ース拡散層２が浮遊ゲート５に強くカップリングしてい
る構造を有するメモリセル１００において、書き込み動
作時に、ソース拡散層２に印加する電圧を上げれば上げ
るほど、書き込みレベルが下がる現象を見いだした。こ
の現象は、以下のような動作原理に起因するものと考え
られる。

【００４１】すなわち、図１に示すように、書き込み時
には、浮遊ゲート５と制御ゲート７との間で加速された
ホットエレクトロン（電子）の一部が浮遊ゲート５に注
入される。そして、浮遊ゲート５に注入されなかったホ
ットエレクトロンは、ソース拡散層２の近傍でホットホ
ール（正孔）を叩き出す。そして、この叩き出されたホ
ットホールが浮遊ゲート５に注入される。この場合、ソ
ース拡散層２に印加される電圧が高いほど、ソース拡散
層２と浮遊ゲート５との電位差が大きくなるので、書き
込み動作の早い段階からホットホールが浮遊ゲート５に
注入される。このため、ソース拡散層２に印加される電
圧が高いほど、浮遊ゲート５の電子の量（電荷量）が少
なくなるので、ソース拡散層２に印加する電圧を上げる
ほど、書き込みレベルが下がると考えられる。

【００４２】本願発明者は、上記のような現象を多値書
き込みに利用することを考え出した。図３は、本発明の
第１実施形態による半導体メモリの多値書き込み動作を
説明するための特性図である。図３に示した特性図で
は、横軸に書き込み時間、縦軸に浮遊ゲート５の電荷量
が取られている。この場合、メモリセル１００の動作電
圧を、ドレイン電圧Ｖｄ：０．５Ｖ、制御ゲート電圧Ｖ
ｃｇ：１．５Ｖにするとともに、ソース電圧Ｖｓを６．
５Ｖ、９．０Ｖ、１１．０Ｖの３種類の異なる電圧値に
設定する。

【００４３】上記のような３種類の異なる電圧をソース
拡散層２に印加することによって、図３に示すように、
所定の書き込み時間経過後に、自動的に３つの異なる書
き込みレベルに制御される。このように３つの異なる書
き込みレベルと、何も書き込まない場合とを併せて、４
値／セル（２ビット／セル）の多値書き込みを行うこと
ができる。

【００４４】第１実施形態では、上記のように、ソース
拡散層２に印加する３つの異なる電圧（６．５Ｖ、９．
０Ｖ、１１．０Ｖ）を決めて書き込むだけで、自動的に
異なった３つの書き込みレベルに制御されるので、容易
に多値書き込みを行うことができる。また、書き込みお
よび読み出しを繰り返しながら、徐々に設定された書き
込みレベルにまで到達させる従来のベリファイ書き込み
を行う必要がなくなるので、ベリファイ書き込みを行う
ための複雑な制御回路が不要になるとともに、書き込み
動作の高速化を図ることができる。その結果、ベリファ
イ書き込みを行うことなく、簡単な制御で、かつ、高速
に多値書き込みを行うことができる。

【００４５】また、第１実施形態では、図１に示すよう
に、ソース拡散層２の浮遊ゲート５下に位置する部分
に、低不純物濃度領域２ａを設けることによって、浮遊
ゲート５にホットエレクトロンが注入されて浮遊ゲート
５の電位が負電位方向に変化するにしたがって、そのソ
ース拡散層２の低不純物濃度領域２ａの表面が空乏化す
る。これにより、ソース拡散層２と浮遊ゲート５との電
位差を生じやすくすることができるので、低いソース拡
散層２の電位で書き込みレベル差を容易にとることがで
きる。

【００４６】また、第１実施形態では、図２に示したよ
うな、ソース拡散層２に印加される３つの異なる電圧を
発生させるための回路を含むソース電圧制御回路１０を
設けることによって、容易に、ソース拡散層２に印加す
る３つの異なる電圧を発生させることができる。

【００４７】（消去動作）消去動作においては、メモリ
セル１００の動作電圧を、ソース電圧Ｖｓ：０Ｖ、ドレ
イン電圧Ｖｄ：０Ｖ、制御ゲート電圧Ｖｃｇ：１２Ｖに
設定する。この場合、ソース拡散層２は、浮遊ゲート５
と静電容量的に強くカップリングしているので、浮遊ゲ
ート５の電位はほぼ０Ｖとなる。

【００４８】一方、制御ゲート７の電位は１２Ｖである
ので、制御ゲート７と浮遊ゲート５との間に位置するト
ンネル絶縁膜８には、高電界が発生する。その結果、Ｆ
Ｎトンネル電流が流れ、浮遊ゲート５の先端部５ａから
制御ゲート７に電子が引き抜かれて、データの消去が行
われる。

【００４９】（読み出し動作）読み出し動作において
は、メモリセル１００の動作電圧を、ソース電圧Ｖｓ：
０Ｖ、ドレイン電圧Ｖｄ：２．５Ｖ、制御ゲート電圧Ｖ
ｃｇ：２．５Ｖとする。

【００５０】浮遊ゲート５に電子が蓄積されていない状
態（消去状態）では、浮遊ゲート５が正に帯電するた
め、浮遊ゲート５下のチャネル領域は、オンの状態とな
る。また、浮遊ゲート５に電子が蓄積されている状態
（書き込み状態）では、浮遊ゲート５が負に帯電するた
め、浮遊ゲート５下のチャネル領域は、オフの状態とな
る。

【００５１】チャネル領域がオンの状態では、オフの状
態よりもソース拡散層２とドレイン拡散層３との間に電
流が流れやすい。また、オフの状態でも、書き込みレベ
ルによってソース拡散層２とドレイン拡散層３との間に
流れる電流量が異なる。したがって、ソース拡散層２と
ドレイン拡散層３との間に流れる電流（セル電流）の量
を検出することによって、浮遊ゲート５に電子が蓄積さ
れているか否か、および、電子が蓄積されている場合の
３つの書き込みレベルを判別することが可能となる。こ
れにより、メモリセル１００に記憶された多値データを
読み出すことができる。

【００５２】（第２実施形態）図４は、本発明の第２実
施形態による半導体メモリのメモリセルを示した断面図
である。この第２実施形態では、スタックゲート型のメ
モリセル構造について本発明を適用した例について説明
する。

【００５３】まず、図４を参照して、第２実施形態によ
る半導体メモリのメモリセル２００の構造について説明
する。この第２実施形態によるメモリセル２００では、
シリコン基板１１の表面に、ソース拡散層１２とドレイ
ン拡散層１３とが所定の間隔を隔てて形成されている。
また、ソース拡散層１２とドレイン拡散層１３との間の
チャネル領域上には、約８ｎｍの厚みを有するＳｉＯ₂
膜からなるゲート絶縁膜１４を介して、約５０ｎｍの厚
みを有するポリシリコン膜からなる浮遊ゲート（フロー
ティングゲート；ＦＧ）１５が形成されている。

【００５４】浮遊ゲート１５上には、約８ｎｍの厚みを
有するＳｉＯ₂膜からなる絶縁膜１６を介して、約１５
０ｎｍの厚みを有するポリシリコン膜からなる制御ゲー
ト（コントロールゲート；ＣＧ）１７が形成されてい
る。制御ゲート１７上には、約５０ｎｍの厚みを有する
ＳｉＮ膜１８が形成されている。浮遊ゲート１５、制御
ゲート１７およびＳｉＮ膜１８の側面には、約１５ｎｍ
の厚みを有するＳｉＯ₂膜からなるサイドウォール絶縁
膜１９が形成されている。また、サイドウォール絶縁膜
１９に隣接するシリコン基板１１の表面の領域には、約
５ｎｍの厚みを有する熱酸化膜２０が形成されている。

【００５５】ソース拡散層１２の浮遊ゲート１５下に位
置する部分には、低不純物濃度領域１２ａが形成されて
いる。ドレイン拡散層１３の端部は、浮遊ゲート１５の
端部から所定の間隔を隔ててオフセット状態になるよう
に形成されている。

【００５６】図５は、図４に示した第２実施形態のスタ
ックゲート型のメモリセルを含む半導体メモリの全体構
成を示したブロック図である。図５を参照して、この第
２実施形態の半導体メモリ２５０が、図２に示した第１
実施形態の半導体メモリ１５０と異なるのは、メモリセ
ルアレイ２５１を構成するメモリセル２００の構造と、
ゲート電圧制御回路３０と、ソース電圧制御回路１６３
とである。

【００５７】具体的には、メモリセルアレイ２５１は、
複数のスタックゲート型のメモリセル２００がマトリク
ス状に配置されて構成されている（図５では図面を簡略
化するために、４個のメモリセル２００のみを示してい
る）。

【００５８】また、図５に示した第２実施形態の半導体
メモリでは、ゲート電圧制御回路３０は、制御ゲート１
７に印加する３つの異なる電圧を発生させるための回路
（図示せず）を含んでいる。なお、このような制御ゲー
ト１７に印加する３つの異なる電圧を発生させるための
回路は、従来から広く知られた抵抗分割などの手法を用
いて容易に形成することができるので、その回路の詳細
は省略する。このゲート電圧制御回路３０は、本発明の
「ゲート電圧発生手段」の一例である。

【００５９】なお、図５に示したソース電圧制御回路１
６３は、従来のソース電圧制御回路と同様、ソース線Ｓ
Ｌの電位を後述する各動作モードに対応して制御するも
のである。

【００６０】図５に示した第２実施形態の半導体メモリ
のその他の回路（１５３〜１５６、１５８〜１６２およ
び１６４）の構成および機能は、図２に示した第１実施
形態の半導体メモリと同様である。

【００６１】次に、上記のように構成された第２実施形
態の半導体メモリ２５０の各動作（書き込み動作、消去
動作、読み出し動作）について説明する。ソース拡散層
１２には、ソース線ＳＬ₁〜ＳＬ_nを介してソース電圧Ｖ
ｓが印加される。ドレイン拡散層１３には、ビット線Ｂ
Ｌ₁〜ＢＬ_nを介して、ドレイン電圧Ｖｄが印加される。
制御ゲート１７には、ワード線ＷＬ₁〜ＷＬ_nを介して、
制御ゲート電圧Ｖｃｇが印加される。

【００６２】（書き込み動作）ここで、図４および図５
に示した第２実施形態の半導体メモリでは、上記した第
１実施形態と同様、多値書き込みの動作に特長点があ
る。ただし、この第２実施形態では、上記第１実施形態
と異なり、制御ゲート１７に印加する制御ゲート電圧Ｖ
ｃｇを３つの異なる電圧に設定する。

【００６３】すなわち、本願発明者は、図４に示したよ
うな、制御ゲート１７が浮遊ゲート１５に強くカップリ
ングしている構造を有するメモリセル２００において、
書き込み動作時に、制御ゲート１７に印加する電圧を上
げれば上げるほど、書き込みレベルが上昇する現象を見
いだした。この現象は、以下のような動作原理に起因す
るものと考えられる。

【００６４】図４に示すように、書き込み時には、浮遊
ゲート１５とドレイン拡散層１３との間で加速されたホ
ットエレクトロン（電子）の一部が浮遊ゲート１５に注
入される。そして、浮遊ゲート１５に注入されなかった
ホットエレクトロンは、ソース拡散層１２の近傍でホッ
トホール（正孔）を叩き出す。そして、この叩き出され
たホットホールが浮遊ゲート１５に注入される。この場
合、制御ゲート１７に印加される電圧が高いほど、浮遊
ゲート１５の電位が負電位方向に下がりにくいため、ソ
ース拡散層１２と浮遊ゲート１５との電位差が大きくな
りにくい。このため、制御ゲート１７に印加する電圧が
高いほど、ホットホールが浮遊ゲート１５に注入される
のが遅くなるので、制御ゲート１７に印加される電圧が
高いほど、浮遊ゲート１５の電子の量（電荷量）が多く
なる。このため、制御ゲート１５に印加する電圧を上げ
るほど、書き込みレベルが上昇すると考えられる。

【００６５】本願発明者は、この現象を多値書き込みに
利用することを考え出した。図６は、本発明の第２実施
形態による半導体メモリの多値書き込み動作を説明する
ための特性図である。図６に示した特性図では、横軸に
書き込み時間、縦軸に浮遊ゲート５の電荷量が取られて
いる。この場合、メモリセル２００の動作電圧を、ドレ
イン電圧Ｖｄ：０Ｖ、ソース電圧Ｖｓ：５．０Ｖにする
とともに、制御ゲート電圧Ｖｃｇを、４．０Ｖ、４．５
Ｖおよび５．０Ｖの３種類の異なる電圧値に設定する。

【００６６】このように３種類の異なる電圧値を書き込
み動作時に制御ゲート１７に印加することによって、図
６に示すように、所定の書き込み時間経過後に、自動的
に３つの異なる書き込みレベルを得ることができる。こ
の３つの書き込みレベルと、何も書き込まないレベルと
を併せて、４値／セル（２ビット／セル）の多値書き込
みを行うことができる。

【００６７】第２実施形態では、上記にように、データ
の書き込み時に、制御ゲート１７に印加する電圧を３つ
の異なる正電圧に設定することにより、自動的に異なっ
た３つの書き込みレベルを得ることができる。これによ
り、書き込みおよび読み出しを繰り返しながら、徐々に
設定された書き込みレベルにまで到達させるベリファイ
書き込みを行う必要がないので、ベリファイ書き込みを
行うための複雑な制御回路が不要になるとともに、書き
込み動作の高速化を図ることができる。その結果、ベリ
ファイ書き込みを行うことなく、簡単な制御で、かつ、
高速に多値書き込みを行うことができる。

【００６８】また、第２実施形態では、図４に示したよ
うに、ソース拡散層１２の浮遊ゲート１５下に位置する
部分に低不純物濃度領域１２ａを設けることによって、
浮遊ゲート１５にホットエレクトロンが注入されて浮遊
ゲート１５の電位が負電位方向に変化するにしたがっ
て、その低不純物濃度領域１２ａの表面が空乏化する。
これにより、ソース拡散層１２と浮遊ゲート１５との電
位差を生じやすくすることができるので、低いソース拡
散層１２の電位で書き込みレベル差をとることができ
る。

【００６９】また、第２実施形態では、図５に示したよ
うに、制御ゲート１７に印加するための３つの異なる電
圧を発生させるための回路を含むゲート電圧制御回路３
０を設けることによって、容易に、制御ゲート１７に印
加する３つの異なる電圧を発生させることができる。

【００７０】（消去動作）消去動作においては、メモリ
セル２００の動作電圧を、制御ゲート電圧Ｖｃｇ：−１
０Ｖ、ドレイン電圧Ｖｄ：０Ｖ、ソース電圧Ｖｓ：５Ｖ
に設定する。このように電圧を印加することによって、
浮遊ゲート１５とソース拡散層１２との間に位置するゲ
ート絶縁膜１４に高電界が発生する。その結果、ＦＮト
ンネル電流が流れ、浮遊ゲート１５からソース拡散層１
２に電子が引き抜かれて、データの消去が行われる。

【００７１】（読み出し動作）読み出し動作において
は、メモリセル２００の動作電圧を、ソース電圧Ｖｓ：
０Ｖ、ドレイン電圧Ｖｄ：１．５Ｖ、制御ゲート電圧Ｖ
ｃｇ：２Ｖとする。

【００７２】浮遊ゲート１５に電子が蓄積されていない
状態（消去状態）では、浮遊ゲート１５が正に帯電する
ため、浮遊ゲート１５下のチャネル領域はオンの状態に
なる。また、浮遊ゲート１５に電子が蓄積されている状
態（書き込み状態）では、浮遊ゲート１５が負に帯電す
るため、浮遊ゲート１５下のチャネル領域はオフの状態
となる。

【００７３】チャネル領域がオンの状態では、オフの状
態よりもソース拡散層１２とドレイン拡散層１３との間
に電流が流れやすい。また、オフの状態でも、書き込み
レベルによってソース拡散層１２とドレイン拡散層１３
との間に流れる電流量が異なる。したがって、ソース拡
散層１２とドレイン拡散層１３との間に流れる電流（セ
ル電流）の量を検出することによって、浮遊ゲート１５
に電子が蓄積されているか否か、および、電子が蓄積さ
れている場合の３つの書き込みレベルを判別することが
可能となる。これにより、メモリセル２００に記憶され
た多値データを読み出すことができる。

【００７４】（第３実施形態）図７は、本発明の第３実
施形態による半導体メモリの全体構成を示したブロック
図である。図８は、図７に示した第３実施形態の半導体
メモリの書き込み動作を説明するための特性図である。
図７および図８を参照して、この第３実施形態では、図
４に示した第２実施形態のスタックゲート型のメモリセ
ル構造と同じ構造を用いて、異なる電圧印加方法によっ
て多値書き込みを行う例を示している。

【００７５】具体的には、上記した第２実施形態では、
制御ゲート１７に印加する制御ゲート電圧Ｖｃｇを３つ
の異なる電圧値に設定することにより、多値書き込みを
行う例を示したが、この第３実施形態では、ソース拡散
層１２に印加するソース電圧Ｖｓを３つの異なる電圧値
に設定することにより、多値書き込みを行う例を示す。

【００７６】この第３実施形態では、図７に示すよう
に、ソース拡散層１２に印加する３つの異なる電圧値を
発生させるための回路を含むソース電圧制御回路４０が
設けられている。なお、ソース電圧制御回路４０は、本
発明の「拡散層電圧発生手段」の一例である。また、ゲ
ート電圧制御回路１５７は、従来と同様、制御ゲート１
７に印加する電圧を各動作モードにおいて制御するもの
である。ソース電圧制御回路４０およびゲート電圧制御
回路１５７以外の構成は、図５に示した第２実施形態の
半導体メモリの構成と同様である。

【００７７】この第３実施形態では、図８に示すよう
に、メモリセルの動作電圧を、ドレイン電圧Ｖｄ：０
Ｖ、制御ゲート電圧Ｖｃｇ：５Ｖに設定するとともに、
ソース電圧Ｖｓを、５．０Ｖ、５．５Ｖ、６．０Ｖの３
つの異なる電圧値に設定する。これにより、第１実施形
態と同様の原理により、自動的に３つの異なる書き込み
レベルを得ることができる。これにより、容易に多値書
き込みを行うことができる。

【００７８】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。

【００７９】例えば、上記実施形態では、４値／セル
（２ビット／セル）の多値書き込みを行う例を示した
が、本発明はこれに限らず、４値以外の多値書き込みに
も同様に適用可能である。

【００８０】

【発明の効果】以上のように、本発明によれば、ベリフ
ァイ書き込みを行うことなく、簡単な制御で、かつ、高
速に多値書き込みを行うことが可能な半導体メモリを提
供することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態による半導体メモリのメ
モリセルを示した断面図である。

【図２】本発明の第１実施形態による半導体メモリの全
体構成を示したブロック図である。

【図３】本発明の第１実施形態による半導体メモリの多
値書き込み動作を説明するための特性図である。

【図４】本発明の第２実施形態による半導体メモリのメ
モリセルを示した断面図である。

【図５】本発明の第２実施形態による半導体メモリの全
体構成を示したブロック図である。

【図６】本発明の第２実施形態による半導体メモリの多
値書き込み動作を説明するための特性図である。

【図７】本発明の第３実施形態による半導体メモリの全
体構成を示したブロック図である。

【図８】本発明の第３実施形態による半導体メモリの多
値書き込み動作を説明するための特性図である。

【符号の説明】

２、１２ソース拡散層（拡散層）３、１３ドレイン拡散層４、１４ゲート絶縁膜５、１５浮遊ゲート７、１７制御ゲート１０、４０ソース電圧制御回路（拡散層電圧発生手
段）３０ゲート電圧制御回路（ゲート電圧発生手段）

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/788 Ｇ１１Ｃ 17/00 ６３３Ｄ 29/792 Ｆターム(参考） 5B025 AA01 AA03 AB01 AC01 AD03 AD04 AD09 AE05 5F083 EP23 EP24 EP62 EP68 ER03 ER06 ER07 ER09 ER22 ER30 GA01 JA32 LA03 LA04 LA05 LA10 LA27 ZA21 5F101 BA03 BA04 BA07 BA15 BB04 BB05 BC02 BD05 BD22 BE05 BE07 BE14 BF02 BF05

Claims

【特許請求の範囲】

【請求項１】浮遊ゲートと、前記浮遊ゲートと容量結合され、前記浮遊ゲートの電位
を制御するための拡散層および制御ゲートのいずれか一
方からなる電位制御部とを備え、前記データの書き込み時に、前記電位制御部に印加する
電圧を複数の異なる電圧に設定することにより、前記浮
遊ゲートに注入されるキャリアの量を制御して複数の書
き込みレベルを得る、半導体メモリ。
【請求項２】前記電位制御部は、前記拡散層であり、前記拡散層に印加する電圧が高いほど、前記浮遊ゲート
に蓄積される電子の量が少なくなる電圧範囲を有する、
請求項１に記載の半導体メモリ。
【請求項３】前記電位制御部は、前記制御ゲートであ
り、前記制御ゲートに印加する電圧が高いほど、前記浮遊ゲ
ートに蓄積される電子の量が多くなる、請求項１に記載
の半導体メモリ。
【請求項４】前記データの書き込み時に、電子が流れ
込む前記拡散層とは反対側の前記浮遊ゲートの端部近傍
に、ホットエレクトロンが注入されるとともに、前記電
子が流れ込む拡散層の近傍で、前記ホットエレクトロン
によってたたき出されたホットホールが前記浮遊ゲート
に注入される、請求項１〜３のいずれか１項に記載の半
導体メモリ。
【請求項５】前記拡散層の前記浮遊ゲート下に位置す
る部分は、前記拡散層の中央部よりも低い不純物濃度を
有する、請求項１〜４のいずれか１項に記載の半導体メ
モリ。
【請求項６】前記電位制御部は、前記拡散層であり、前記データの書き込み時に、前記拡散層に印加する複数
の電圧を発生させるための拡散層電圧発生手段をさらに
備える、請求項１〜５のいずれか１項に記載の半導体メ
モリ。
【請求項７】前記電位制御部は、前記制御ゲートであ
り、前記データの書き込み時に、前記制御ゲートに印加する
複数の電圧を発生させるためのゲート電圧発生手段をさ
らに備える、請求項１〜５のいずれか１項に記載の半導
体メモリ。
【請求項８】浮遊ゲートと、前記浮遊ゲートと容量結合され、前記浮遊ゲートの電位
を制御するための拡散層および制御ゲートのいずれか一
方からなる電位制御部とを備え、前記データの書き込み時に、前記電位制御部に印加する
電圧を設定することにより、前記浮遊ゲートに注入され
るキャリアの量を制御する、半導体メモリ。