TWI811960B - 具有改善的控制閘電容耦合的分離閘快閃記憶體單元及其製造方法 - Google Patents
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Abstract
一種形成記憶體裝置的方法，該方法包括：在半導體基板上形成第一絕緣層、第一導電層和第二絕緣層；在第二絕緣層中形成溝槽以暴露第一導電層的上表面；執行氧化處理和傾斜蝕刻處理以使上表面再成形為凹形形狀；於再成形上表面上形成第三絕緣層；在第三絕緣層上形成導電間隔物；去除第一導電層的部分，留下浮閘，浮閘位於導電間隔物下方，其中再成形上表面在尖銳邊緣處終止於側表面處；以及形成與浮閘橫向相鄰並絕緣的字線閘。導電間隔物包括下表面，下表面面向再成形上表面並且與再成形上表面的形狀匹配。
Description
[優先權主張]本申請案請求 2021 年 3 月 11 日提申的中國專利申請案第 202110266241.0 號、標題為「具有改善的控制閘電容耦合的分離閘快閃記憶體單元及其製造方法」以及 2021 年 6 月 14 日提申美國專利申請案第17/346,524 號、標題為「具有改善的控制閘電容耦合的分離閘快閃記憶體單元及其製造方法」的優先權。
本發明係有關於非揮發性記憶體陣列。
分離閘非揮發性記憶體單元及此類單元陣列是熟知的。例如，美國專利5,029,130(「所述’130專利」)公開了一種分離閘非揮發性記憶體單元陣列，並且出於所有目的將該專利通過引用併入本文。記憶體單元在圖1中顯示。每個記憶體單元10包括形成於半導體基板12中的源極區14和汲極區16，其間具有通道區18。浮閘20形成在通道區18的第一部分上方並與其絕緣(並控制其電導率)，並且形成在汲極區16的一部分上方。控制閘22具有第一部分22a和第二部分22b，該第一部分設置在通道區18的第二部分上方並與其絕緣(並且控制其電導率)，該第二部分沿著浮閘20向上並且在浮閘上方延伸。浮閘20和控制閘22通過閘極氧化物26與基板12絕緣。
通過將高的正電壓置於控制閘22上，抹除記憶體單元(其中從浮閘20去除電子)，導致浮閘20上的電子經由福勒-諾德海姆隧穿效應從浮閘20通過中間絕緣體24遂穿到控制閘22。
通過將正電壓置於控制閘22上以及將正電壓置於汲極區16上來程式化記憶體單元(其中將電子置於浮閘20上)。電子電流從源極區14流向汲極區16。電子在到達控制閘22與浮閘20之間的間隙時加速並且被加熱。由於來自浮閘20的靜電引力，一些加熱的電子通過閘極氧化物26被注入到浮閘20上。
通過將正的讀取電壓置於汲極區16和控制閘22上(這接通通道區18的在控制閘22下方的部分)來讀取記憶體單元。如果浮閘20帶正電(即，電子被抹除並且經受來自汲極區16的正電壓電容耦合)，則通道區18的在浮閘20下方的部分也被接通，並且電流將流過通道區18，該通道區被感測為抹除狀態或「1」狀態。如果浮閘20帶負電(即，通過電子進行了程式化)，則通道區18的在浮閘20下方的部分被大部分或完全關斷，並且電流將不會(或者有很少的電流)流過通道區18，該通道區被感測為程式化狀態或「0」狀態。本領域的技術人員理解，源極和汲極可以是可互換的，其中浮閘可部分地延伸到源極區14而不是汲極區16上方，如圖2所示。圖2中還顯示了形成有凹形上表面的浮閘20，該凹形上表面在面向控制閘22的尖銳邊緣中終止於浮閘20的側表面處，以實現更好的抹除隧穿效率。
具有多於兩個閘極的分離閘記憶體單元也是已知的。例如，美國專利8,711,636(「所述’636專利」)(出於所有目的通過引用併入本文)揭露一種具有設置在源極區上方並與其絕緣的附加耦合閘的記憶體單元，以更好地電容耦合到浮閘。參見例如圖3，其顯示了設置在源極區14上方的耦合閘24。
四閘極記憶體在美國專利6,747,310(「所述’310專利」)中揭露，該專利出於所有目的通過引用併入本文。例如，如圖4所示，記憶體單元10各自具有通過通道區18分開的源極區14和汲極區16，其中浮閘20設置在通道區18的第一部分上方並與該第一部分絕緣，選擇閘28設置在通道區18的第二部分上方並與該第二部分絕緣，控制閘22設置在浮閘20上方並與該浮閘絕緣，並且抹除閘30設置在源極區14上方並與該源極區絕緣。程式化由來自通道區18的受熱電子顯示，電子將自身注入浮閘20上。抹除通過從浮閘20隧穿到抹除閘30的電子來顯示。
圖1和圖2的記憶體單元已被成功地用作數個技術節點的快閃記憶體。它憑藉低成本處理和良好的性能相對容易實現。圖4的記憶體單元已被成功地用作數個高級技術節點的嵌入式快閃記憶體。它具有非常好的品質和有競爭力的單元尺寸。圖3的記憶體單元不如圖4的記憶體單元複雜，因為其每個單元少一個閘極。
隨著記憶體單元10的尺寸按比例縮小，實現浮閘和控制閘之間的期望的電容耦合變得更加困難，但避免了在浮閘和其他閘之間出現不需要的電容耦合，這可能會不利地影響性能。需要以合理的成本改善性能。
前述需求通過一種形成記憶體裝置的方法來解決，該方法包括：在半導體基板的上表面上形成第一絕緣層；在第一絕緣層上形成第一導電層；在第一導電層上形成第二絕緣層；在第二絕緣層中形成溝槽，該溝槽暴露第一導電層的上表面部分；執行氧化處理和傾斜蝕刻處理以在溝槽的底部處將第一導電層的上表面部分從平面形狀再成形為凹形形狀；在溝槽的底部處在第一導電層的再成形上表面部分上形成第三絕緣層；在溝槽中和第三絕緣層上形成導電間隔物；以及去除第一導電層的部分，留下第一導電層的浮閘，該浮閘位於導電間隔物下方並且包括上表面部分，該上表面部分具有在尖銳邊緣處終止於浮閘的側表面處的凹形形狀，其中導電間隔物包括下表面，該下表面面向浮閘的上表面部分，具有與浮閘的上表面部分的凹形形狀匹配的形狀，並且通過第三絕緣層的具有均勻厚度的一部分與浮閘的上表面部分絕緣；形成與浮閘橫向相鄰並且絕緣的字線閘；以及在半導體基板中形成間隔開的源極區和汲極區，其中半導體基板的通道區在源極區和汲極區之間延伸，其中浮閘設置在通道區的第一部分上方並與該第一部分絕緣，以用於控制通道區的第一部分的電導率，並且其中字線閘設置在通道區的第二部分上方並與該第二部分絕緣，以用於控制通道區的第二部分的電導率。
記憶體單元包括：間隔開的源極區和汲極區，該間隔開的源極區和汲極區位於半導體基板中，其中半導體基板的通道區在源極區和汲極區之間延伸；浮閘，該浮閘設置在通道區的第一部分上方並與該第一部分絕緣，以用於控制通道區的第一部分的電導率，其中浮閘包括上表面，該上表面具有在尖銳邊緣處終止於浮閘的側表面處的凹形形狀；字線閘，該字線閘包括第一部分、第二部分和凹口，該第一部分設置在通道區的第二部分上方並與該第二部分絕緣以用於控制通道區的第二部分的電導率，該第二部分至少部分地設置在浮閘上方，該凹口面向浮閘的尖銳邊緣；和耦合閘，該耦合閘設置在浮閘上方並與該浮閘絕緣，並且包括下表面，該下表面面向浮閘的上表面，具有與浮閘的上表面的凹形形狀匹配的形狀，並且通過均勻厚度的絕緣層與浮閘的上表面絕緣。
記憶體單元包括：間隔開的源極區和汲極區，該間隔開的源極區和汲極區位於半導體基板中，其中半導體基板的通道區在源極區和汲極區之間延伸；浮閘，該浮閘設置在通道區的第一部分上方並與該第一部分絕緣，以用於控制通道區的第一部分的電導率，其中浮閘包括上表面，該上表面具有在尖銳邊緣處終止於浮閘的側表面處的凹形形狀；字線閘，該字線閘設置在通道區的第二部分上方並與該第二部分絕緣，以用於控制通道區的第二部分的電導率；耦合閘，該耦合閘設置在浮閘上方並與該浮閘絕緣，並且包括下表面，該下表面面向浮閘的上表面，具有與浮閘的上表面的凹形形狀匹配的形狀，並且通過均勻厚度的絕緣層與浮閘的上表面絕緣；和抹除閘，該抹除閘設置在浮閘和耦合閘上方並與該浮閘和該耦合閘絕緣，並且包括面向浮閘的尖銳邊緣的凹口。
通過檢查說明書、申請專利範圍和圖式，本發明的其他目的與特徵將變得顯而易見。
本發明的具體例提供了一種新的記憶體單元設計及其製造方法。圖5至圖15顯示了在半導體基板上形成記憶體單元。應當理解，雖然在附圖中顯示並且在下面描述了一對記憶體單元的形成，但也可執行多對此類記憶體單元的同時形成。該過程首先在諸如矽的半導體基板40的上表面40a上形成諸如二氧化矽(在本文稱為「氧化物」)的(第一)絕緣層42。在絕緣層42上形成諸如多晶矽的(第一)導電層44。在導電層44上形成諸如氮化矽(在本文也稱為「氮化物」)的(第二)絕緣層46，如圖5所示。
執行光罩步驟(即，沉積光阻劑48，選擇性地曝光並去除光阻劑48的部分)，之後進行蝕刻，用以在絕緣層46中形成溝槽50，從而在溝槽50的底部處暴露導電層44的上表面部分45，如圖6所示。導電層44的上表面部分45是平面的。此時可執行到導電層44中的適當植入。在去除光阻劑48之後，執行多個處理以在溝槽50的底部處將導電層44的上表面部分45從平面形狀再成形為彎曲的凹形形狀，如圖7所示。具體地，執行氧化處理(例如，熱氧化)以在溝槽50的底部處氧化導電層44的上表面部分45，其中該氧化在溝槽50的中心比在溝槽50的側面附近消耗導電層44的更多部分。然後使用氧化物蝕刻去除導電層44的氧化部分。然後，執行傾斜蝕刻處理，該傾斜蝕刻處理在溝槽50的中心比在溝槽50的側面附近以更大的速率從導電層44去除材料。氧化處理和傾斜蝕刻處理的組合在溝槽50的底部處在導電層44的上表面部分45中實現了顯著的曲率。應當理解，處理的順序可顛倒，由此首先執行傾斜蝕刻處理，然後執行氧化處理。
通過絕緣沉積和絕緣蝕刻在溝槽50的側面上形成絕緣間隔物52，也被描述為第一絕緣間隔物52，諸如氧化物。間隔物的形成涉及在結構的輪廓上方的材料沉積，之後進行非等向性蝕刻處理，由此將該材料從該結構的水平表面去除，同時該材料在該結構的垂直取向的表面上在很大程度上保持完整(常常具有圓化的上表面)。通過沉積絕緣材料在該結構上形成諸如氧化物的(第三)絕緣層54，這還使間隔物52增厚。導電層44的上表面部分45上的絕緣層54的至少一部分具有均勻的厚度。通過沉積和蝕刻在溝槽50中形成諸如多晶矽的導電間隔物56，如圖8所示。然後執行一次或多次蝕刻以從溝槽50的底部(即，在導電間隔物56之間)去除絕緣層54、導電層44和絕緣層42的暴露部分，從而暴露半導體基板40的上表面40a。導電間隔物56的高度也通過這些蝕刻而減小，在一個示例中，導電間隔物56減小，使得導電間隔物56的上表面與絕緣層46下方的導電層44的部分的上表面實質上齊平。可在半導體基板40的暴露的上表面40a上形成任選的絕緣層。然後執行植入以在溝槽50下方的半導體基板40中形成源極區58，如圖9所示。
然後，通過沉積，用諸如氧化物的絕緣材料60填充溝槽50，之後進行回蝕刻或CMP(化學機械拋光)，使得絕緣層46暴露。任選地，使用進一步回蝕刻來將絕緣材料60的上表面降低到由絕緣層46限定的準位以下。然後執行蝕刻以去除絕緣層46，如圖10所示。然後執行非等向性蝕刻來去除導電層44的暴露部分。任選地，使用非選擇性蝕刻來去除絕緣材料60和導電層44兩者，在這種情況下，絕緣材料60的高度減小。然後可執行植入穿過絕緣層42的暴露部分並進入半導體基板40中以形成字線溝道植入物。然後執行蝕刻以去除絕緣層42的暴露部分並降低絕緣材料60的上表面(在一個非限制性示例中，以暴露導電間隔物56，即，使得絕緣材料60的上表面與導電間隔物56的上表面實質上平齊)，如圖11所示。
通過沉積和蝕刻在該結構的側面上形成絕緣間隔物62(也被描述為第二絕緣間隔物62，諸如氧化物)。在該結構上形成諸如氧化物的(第四)絕緣層64(例如，通過沉積絕緣材料)，這也使絕緣間隔物62增厚。在絕緣層64和絕緣間隔物62上形成諸如多晶矽的(第二)導電層66，如圖12所示。在導電層66上方形成光阻劑68，並且去除該光阻劑，光阻劑68的多個塊除外，這些塊各自垂直地定位在導電層44的側壁中的一個側壁上方。然後使用蝕刻去除導電層66的部分，與導電層44橫向和間接相鄰並且位於光阻劑68下方的部分除外，如圖13所示。在去除光阻劑68之後，執行植入以在半導體基板40中與導電層66的剩餘部分相鄰處形成汲極區70。以諸如層間電介質(ILD)氧化物的絕緣材料72覆蓋該結構，並且通過光罩步驟形成延伸穿過絕緣材料72並到達汲極區70的接點74，該光罩步驟蝕穿絕緣材料72以形成暴露汲極區70的接觸孔，並且用導電材料填充接觸孔，如圖14所示。在一個具體例中，在形成接點74的同時，每一導電層66和導電間隔物56類似地形成接點。
最終記憶體單元結構示於圖15中。形成記憶體單元76對，其中每個記憶體單元76包括：共用的源極區58和各自的汲極區70，其中半導體基板40的通道區78在該源極區和汲極區之間延伸；浮閘44a(導電層44的剩餘部分)，設置在通道區78的第一部分上方並控制該第一部分的電導率(並且設置在源極區58的一部分上方)；字線閘66a(導電層66的剩餘部分)，設置在通道區78的第二部分上方並控制該第二部分的電導率；以及耦合閘56a(導電間隔物56的剩餘部分)，設置在浮閘44a上方。浮閘44a具有傾斜的凹形上表面44b(上表面部分45的剩餘部分)，該凹形上表面在尖銳邊緣44d中終止於側表面44c處。耦合閘56a具有下表面56b，該下表面與浮閘44a的上表面44b的凹形形狀匹配，並且通過絕緣層54的剩餘部分與該上表面分開。字線閘66a具有：第一部分66b，該第一部分與浮閘44a橫向且間接地相鄰(並且位於通道區78的第二部分上方並控制該第二部分的電導率)；第二部分66c，該第二部分至少部分地位於浮閘44a上方(即，在第二部分66c與浮閘44a之間存在至少一些垂直重疊)並且至少部分地位於耦合閘56a上方(即，在第二部分66c與耦合閘56a之間存在至少一些豎直重疊)；及凹口66d，該凹口面向浮閘44a的尖銳邊緣44d(用於在抹除期間增強隧穿)。
圖16中示意性地顯示了由記憶體單元76形成的記憶體陣列的架構。記憶體單元76對按行和列佈置，其中記憶體單元76對端對端地成形以形成列。對於每行記憶體單元76，字線閘66a形成為將整行記憶體單元76的所有字線閘66a連接在一起的連續線，並且耦合閘56a形成為將整行記憶體單元76的所有耦合閘56a連接在一起的連續線。對於每行記憶體單元對，源極區58形成為將整行記憶體單元76對的所有源極區58連接在一起的連續擴散區(或連接到連續線)。每列記憶體單元76包括位元線80，該位元線電連接到列中的所有記憶體單元76的所有接點74(並且因此電連接到所有汲極區70)。
圖17顯示了分別用於圖16中包括(即，標記為「已選」)或不包括(即，標記為「未選」)用於操作所選擇的記憶體單元76的各種線的讀取、抹除和程式化操作的電壓和電流的示例性的非限制性示例。通過將正電壓置於字線閘66a上，同時在位元線80、源極區58和耦合閘56a中的每一者上保持零電壓來抹除所選擇的記憶體單元76(其中從浮閘44a去除電子)，導致浮閘44a上的電子經由福勒-諾德海姆隧穿效應通過中間絕緣體隧穿到字線閘66a。同時抹除整行記憶體單元76。通過將正電壓置於字線閘66a、耦合閘56a和源極區58上來程式化所選擇的記憶體單元76(其中電子被置於浮閘44a上)。電子電流將從源極區58流向汲極區70，其中一些電子將通過由絕緣層64提供的中間絕緣體注入到浮閘44a上。通過將正讀取電壓置於汲極區70(連接到位元線80)、字線閘66a(其接通字線閘66a下方的通道區)和耦合閘56a上並且將零電壓置於源極區58上來讀取所選擇的記憶體單元76。如果浮閘44a帶正電(被抹除)，則電流將流過通道區78，該通道區被感測為抹除或「1」狀態。如果浮閘44a帶負電(被程式化)，則電流將不會(或者有很少的電流)流過通道區78，該通道區被感測為程式化狀態或「0」狀態。
記憶體單元76及其形成具有許多優點。使耦合閘56a的下表面56b與浮閘44a的上表面44b的形狀匹配(借助於其間具有均勻厚度的絕緣層54)增強了耦合閘56a與浮閘44a之間的電容耦合，以實現更好的讀取和程式化操作性能。為了更好的讀取、程式化和抹除操作性能，絕緣間隔物62可被製成足夠厚以減少浮閘44a與字線閘66a之間的電容耦合。在源極區58上方的區域中的浮閘44a和耦合閘56a之間不存在導電閘，這可能導致在不同記憶體單元76的閘極和/或共同的源極區58之間存在不需要的電容耦合。為了更好的抹除性能，使用氧化處理和傾斜蝕刻處理兩者來形成浮閘44a導致浮閘44a的上表面44b具有更明顯的彎曲形狀或凹形形狀(以及因此更鋒利的邊緣44d)。浮閘44a和耦合閘56a的側表面(背向字線閘66a並且在源極區58上方)彼此自對準(即，耦合閘56a的側表面決定導電層44的蝕刻的位置，該蝕刻在源極區58上方的浮閘44a的側表面上產生，參見圖8至圖9)。
圖18至圖21顯示用於形成記憶體單元76的另選具體例。該具體例從圖12所示的結構開始(在形成導電層66之後)。如圖18所示，使用蝕刻來去除導電層66，導電層66的(第三)導電間隔物66e除外。執行蝕刻，使得導電間隔物66e的上表面在導電間隔物56上的絕緣層64的部分下方凹進一個凹陷量「R」。該凹陷量R將導致抹除閘凹口，如下面進一步解釋的。在導電間隔物66e上形成諸如氧化物的(第五)絕緣層82(例如，通過沉積或通過熱氧化)。然後，在該結構上方形成諸如多晶矽的(第三)導電層。在導電層上方形成光阻劑86，並且去除該光阻劑，垂直定位在導電間隔物56上方並且部分地位於導電間隔物66e上方的光阻劑86的塊除外。然後使用蝕刻來去除導電層的部分，位於光阻劑86塊下方的導電材料88的塊除外，如圖19所示。在去除光阻劑86之後，執行植入以在基板40中與導電間隔物66e上的導電層82相鄰處形成汲極區70。以諸如ILD氧化物的絕緣材料72覆蓋該結構，並且通過光罩步驟形成延伸穿過絕緣材料72並到達汲極區70的接點74，該光罩步驟蝕穿絕緣材料以形成暴露汲極區70的接觸孔，並且用導電材料填充接觸孔，如圖20所示。在一個具體例中，在形成接點74的同時，每一導電間隔物66e和導電間隔物56類似地形成接點。
另選具體例的最終記憶體單元結構在圖21中顯示，並且類似於圖15所示的記憶體單元結構，除了作為字線閘的導電間隔物66e以外，該導電間隔物66e橫向地且間接地鄰近浮閘44a設置(即，沒有任何部分是部分地位於浮閘44a上方)。相反，導電材料88的塊是在兩個浮閘44a上方、兩個耦合閘56a上方以及至少部分地在由記憶體單元76對的導電間隔物66e形成的兩個字線閘上方延伸的抹除閘(即，在由導電材料88塊形成的抹除閘和由導電間隔物66e形成的字線閘之間存在至少一些垂直重疊)。由導電材料88的塊形成的抹除閘包括面向浮閘44a的尖銳邊緣44d的凹口88a(用於在抹除期間增強隧穿)。該另選具體例是有利的，因為其減少了浮閘44a與由導電間隔物66e形成的字線閘之間的電容耦合(由於由導電間隔物66e形成的字線閘不具有沿著浮閘44a向上並且在浮閘上方延伸的部分)，並且由於插進耦合閘56a而限制浮閘44a與由導電材料88的塊形成的抹除閘之間的電容耦合，同時因凹口88a面向尖銳邊緣44d而仍然提供有效的抹除，並且保留浮閘44a與耦合閘56a之間的增加的電容耦合，如上所述。
圖22中顯示了由另選具體例的記憶體單元76形成的記憶體陣列的架構，其類似于上文相對於圖16所述的架構，除了對於每行記憶體單元對以外，由導電材料88的塊形成的抹除閘形成為將整行記憶體單元對的由導電材料88的塊形成的所有抹除閘連接在一起的連續線。圖23顯示了分別用於圖22中包括(即，標記為「已選」)或不包括(即，標記為「未選」)用於操作所選擇的記憶體單元76的各種線的讀取、抹除和程式化操作的電壓和電流的示例性的非限制性示例。另選具體例的一個操作差異在於，用於抹除記憶體單元76的正電壓被施加到由導電材料88塊形成的抹除閘，而不是由導電間隔物66e形成的字閘線閘。
應當理解，請求項不限於上述的和在本文中顯示的具體例，而是涵蓋在任何請求項的範圍內的任何和所有變型形式。例如，本文中對本發明的具體例和實施例的提及並不意在限制任何請求項或請求項的範圍，而是僅參考可由這些請求項中的一項或多項請求項涵蓋的一個或多個特徵。上文所述的材料、處理和數值的示例僅為示例，而不應視為限制申請專利範圍。另外，根據申請專利範圍和說明書顯而易見的是，並非所有方法步驟都需要以所顯示或所聲稱的精確循序執行，而是需要以允許本發明的記憶體裝置的適當形成的任意順序來執行。最後，單個材料層可被形成為多個此類或類似材料層，反之亦然。
應當指出的是，如本文所用，術語「在…上方」和「在…上」均包括性地包括「直接在…上」(之間沒有設置中間材料、元件或空間)和「間接在…上」(之間設置有中間材料、元件或空間)。類似地，術語「相鄰」包括「直接相鄰」(之間沒有設置中間材料、元件或空間)和「間接相鄰」(之間設置有中間材料、元件或空間)，「被安裝到」包括「被直接安裝到」(之間沒有設置中間材料、元件或空間)和「被間接安裝到」(之間設置有中間材料、元件或空間)，並且「被電耦接到」包括「被直接電耦接到」(之間沒有將元件電連接在一起的中間材料或元件)和「被間接電耦接到」(之間有將元件電連接在一起的中間材料或元件)。例如，「在基板上方」形成元件可包括在兩者間無中間材料/元件的情況下直接在基板上形成該元件，以及在兩者間有一種或多種中間材料/元件的情況下間接在基板上形成該元件。
10:記憶體單元
12:半導體基板
14:源極區
16:汲極區
18:通道區
20:浮閘
22:控制閘
22a:第一部分
22b:第二部分
24:中間絕緣體
26:閘極氧化物
28:選擇閘
30:抹除閘
40:半導體基板
40a:上表面
42:第一絕緣層
44:第一導電層
44a:浮閘
44b:上表面
44c:側表面
44d:尖銳邊緣
45:上表面部分
46:第二絕緣層
48:光阻劑
50:溝槽
54:第三絕緣層
56:導電間隔物
56a:耦合閘
56b:下表面
58:源極區
60:絕緣材料
62:第二絕緣間隔物
64:第四絕緣層
66:第二導電層
66a:字線閘
66b:第一部分
66c:第二部分
66d:凹口
66e:第三導電間隔物
68:光阻劑
70:汲極區
72:絕緣材料
74:接點
76:記憶體單元
78:通道區
80:位元線
82:第五絕緣層
86:光阻劑
88:導電材料
88a:凹口
圖1為習知的雙閘極記憶體單元的剖視圖。
圖2為習知的雙閘極記憶體單元的剖視圖。
圖3為習知的三閘極記憶體單元的剖視圖。
圖4為習知的四閘極記憶體單元的剖視圖。
圖5至圖15為顯示形成記憶體單元對的步驟的剖視圖。
圖16為顯示記憶體單元對陣列的配置的示意圖。
圖17為記憶體單元對的示例性的非限制性操作電壓和電流的表。
圖18至圖21為根據另選具體例的顯示形成記憶體單元對的步驟的剖視圖。
圖22為根據另選具體例的顯示記憶體單元對陣列的配置的示意圖。
圖23為根據另選具體例的記憶體單元對的示例性的非限制性操作電壓和電流的表。
40:半導體基板
44a:浮閘
44b:上表面
44c:側表面
44d:尖銳邊緣
54:第三絕緣層
56a:耦合閘
56b:下表面
58:源極區
66a:字線閘
66b:第一部分
66c:第二部分
66d:凹口
70:汲極區
72:絕緣材料
74:接點
76:記憶體單元
78:通道區
Claims (5)
- 一種形成一記憶體裝置的方法，包括：在一半導體基板的一上表面上形成一第一絕緣層；在該第一絕緣層上形成一第一導電層；在該第一導電層上形成一第二絕緣層；在該第二絕緣層中形成一溝槽，該溝槽暴露該第一導電層的一上表面部分；執行一氧化處理和一傾斜蝕刻處理以在該溝槽的一底部處將該第一導電層的該上表面部分從一平面形狀再成形為一凹形形狀；在該溝槽的該底部處在該第一導電層的該再成形上表面部分上形成一第三絕緣層；在該溝槽中和該第三絕緣層上形成一導電間隔物；去除該第一導電層的部分，留下該第一導電層的一浮閘，該浮閘位於該導電間隔物下方並且包括該上表面部分，該上表面部分具有在一尖銳邊緣處終止於該浮閘的一側表面處的該凹形形狀，其中，該導電間隔物包括一下表面，該下表面：面向該浮閘的該上表面部分，具有與該浮閘的該上表面部分的該凹形形狀匹配的形狀，並且通過具有均勻厚度的該第三絕緣層的一部分與該浮閘的該上表面部分絕緣；形成與該浮閘橫向相鄰並且絕緣的一字線閘，其中： 該字線閘包括至少部分地設置在該浮閘上方及至少部分地設置在該導電間隔物上方的一部分，並且該字線閘包括面向該浮閘的該尖銳邊緣的一凹口；並且在該半導體基板中形成間隔開的源極區和汲極區，其中該半導體基板的通道區在該源極區和該汲極區之間延伸，其中，該浮閘設置在該通道區的一第一部分上方並與該第一部分絕緣，以用於控制該通道區的該第一部分的電導率，並且其中，該字線閘設置在該通道區的一第二部分上方並與該第二部分絕緣，以用於控制該通道區的該第二部分的電導率。
- 如請求項1之方法，其中，該執行該氧化處理和該傾斜蝕刻處理還包括在執行該傾斜蝕刻處理之前執行該氧化處理。
- 如請求項1之方法，其中，該執行該氧化處理和該傾斜蝕刻處理還包括在執行該傾斜蝕刻處理之後執行該氧化處理。
- 如請求項1之方法，其中，該字線閘的該形成包括：在該半導體基板、該浮閘和該導電間隔物上方形成第二導電層並使該第二導電層與該半導體基板、該浮閘和該導電間隔物絕緣；在該第二導電層上和該尖銳邊緣上方形成一光阻劑塊；並且執行蝕刻以去除該第二導電層的部分，留下該第二導電層的第一部分與該浮閘橫向相鄰並與其絕緣，以及該第二導電層的第二部分至少部分地位於該浮閘上方及該導電間隔物上方。
- 一種記憶體單元，包括：間隔開的源極區和汲極區，該間隔開的源極區和汲極區位於半導體基板中，其中該半導體基板的通道區在該源極區和該汲極區之間延伸； 一浮閘，該浮閘設置在該通道區的第一部分上方並與該第一部分絕緣，以用於控制該通道區的該第一部分的電導率，其中該浮閘包括一上表面，該上表面具有在一尖銳邊緣處終止於該浮閘的一側表面處的一凹形形狀；一字線閘，該字線閘包括：一第一部分，該第一部分設置在該通道區的一第二部分上方並與該第二部分絕緣，以用於控制該通道區的該第二部分的電導率，一第二部分，該第二部分至少部分地設置在該浮閘上方，以及一凹口，該凹口面向該浮閘的該尖銳邊緣；和一耦合閘，該耦合閘設置在該浮閘上方並與該浮閘絕緣，其中該耦合閘包括一下表面，該下表面：面向該浮閘的該上表面，具有與該浮閘的該上表面的該凹形形狀匹配的形狀，並且通過厚度均勻的絕緣層與該浮閘的該上表面絕緣；其中該字線閘的該第二部分還至少部分地設置在該耦合閘上方。
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