JP2005268804A - スプリットゲート型の不揮発性の半導体メモリ素子及びその製造方法 - Google Patents
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Abstract
【解決手段】 半導体基板上にゲート絶縁層とフローティングゲート用導電層を形成し、マスク層パターンを形成し、その両側壁上に第1犠牲スペーサを形成し、フローティングゲート用導電層上にゲート間絶縁層を形成し、第1犠牲スペーサを除去し、マスク層パターンとゲート間絶縁層をマスクとしてフローティングゲート用導電層をエッチングし、露出された部分上にトンネリング絶縁層を形成し、半導体基板の全体表面にコントロールゲート用導電層を形成し、その上に第2犠牲スペーサを形成し、それをマスクとしてコントロールゲート用導電層をエッチングしてコントロールゲートを形成し、残留するマスク層パターン及びゲート間絶縁層、及び露出したフローティングゲート用導電層をエッチングし、フローティングゲートを形成する。
【選択図】 図1A
Description
図2ないし図12は、本発明の第1実施例に関する工程断面図であり、図1AのA−A’線に対応する部分をカットしたものを示す。第1実施例は、コントロールゲートがフローティングゲートの全体をオーバーラップする構造についての実施例である。
図13ないし図20は、本発明の第2実施例に関する工程断面図であり、図1BのA−A’線をカットしたものを示す。第2実施例では、第1実施例で説明した図2ないし図5の過程は同一であるので、その詳細な説明は省略する。第2実施例は、コントロールゲートがフローティングゲートを部分的にオーバーラップする構造についてのものである。
101 素子分離領域
104b フローティングゲート
118a コントロールゲート
132 ビットラインコンタクト
134 ビットライン
Claims (32)
- 半導体基板上に、ゲート絶縁層とフローティングゲート用の導電層とを形成する段階と、
前記フローティングゲート用の導電層上に、第1方向に延びる第1開口部を限定するマスク層パターンを形成する段階と、
前記マスク層パターンの対応する両側壁上に、所定の幅を有する第1犠牲スペーサを形成する段階と、
前記対応する第1犠牲スペーサの間の露出された前記フローティングゲート用の導電層上に、ゲート間の絶縁層を形成する段階と、
前記第1犠牲スペーサを除去する段階と、
前記マスク層パターンと前記ゲート間の絶縁層とをエッチングマスクとして、前記ゲート絶縁層が露出されるまで、前記フローティングゲート用の導電層をエッチングする段階と、
前記フローティングゲート用の導電層の露出された部分上に、トンネリング絶縁層を形成する段階と、
前記トンネリング絶縁層及び前記ゲート間の絶縁層が形成された前記半導体基板の全体表面上に、コントロールゲート用の導電層を形成する段階と、
前記第1開口部内の前記マスク層パターンの両側壁上に形成された前記コントロールゲート用の導電層上に、所定の幅を有する第2犠牲スペーサを形成する段階と、
前記第2犠牲スペーサをエッチングマスクとして、前記マスク層パターンと前記ゲート間の絶縁層の表面が露出されるように、露出された前記コントロールゲート用の導電層をエッチングして、前記第1開口部内で互いに分離されたコントロールゲートを形成する段階と、
前記第2犠牲スペーサ及び分離されたコントロールゲートをエッチングマスクとして、前記フローティングゲート用の導電層が露出されるまで、残留する前記マスク層パターン及び前記ゲート間の絶縁層をエッチングする段階と、
前記第2犠牲スペーサ、コントロールゲート及びゲート間の絶縁層をエッチングマスクとして、前記露出されたフローティングゲート用の導電層をエッチングして、前記第1開口部内で互いに分離されたフローティングゲートを形成する段階と、を含むことを特徴とするスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。 - 前記マスク層パターンを形成する段階以前に、前記第1方向と直交する第2方向に沿って、前記フローティングゲート用の導電層の少なくとも一部を切断する段階をさらに含むことを特徴とする請求項1に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
- 前記マスク層パターンは、第1マスク層及び第2マスク層からなることを特徴とする請求項1に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
- 前記第1マスク層及び前記ゲート間の絶縁層は、酸化物層であり、前記第2マスク層及び前記第1犠牲スペーサは、窒化物層であることを特徴とする請求項3に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
- 前記トンネリング絶縁層は、熱成長された酸化物層を含むことを特徴とする請求項1に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
- 前記トンネリング絶縁層は、前記熱成長された酸化物層上に化学気相蒸着された酸化物層をさらに含むことを特徴とする請求項5に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
- 前記分離されたフローティングゲートを形成する段階以後に、
前記分離されたフローティングゲートの間の前記半導体基板に、不純物イオンを注入してソース領域を形成する段階をさらに含むことを特徴とする請求項1に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。 - 前記フローティングゲートを形成する段階以後に、
前記半導体基板の全面に不純物イオンを注入して、前記コントロールゲートの側壁の下側の前記半導体基板に低濃度のドレイン領域を形成する段階と、
前記コントロールゲートの側壁に絶縁スペーサを形成する段階と、
前記絶縁スペーサの側壁の下側の前記半導体基板に不純物イオンを注入して、高濃度のドレイン領域を形成する段階と、をさらに含むことを特徴とする請求項1に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。 - 前記第1マスク層及び前記ゲート間の絶縁層は、酸化物層であり、前記第2マスク層、前記第1犠牲スペーサ、第2犠牲スペーサ及び第3犠牲スペーサは、窒化物層であることを特徴とする請求項3に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
- 前記第3犠牲スペーサは、前記第2犠牲スペーサを除去した後に別途に形成した窒化物層であることを特徴とする請求項9に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
- 前記第3犠牲スペーサは、前記第2犠牲スペーサを除去せずに、その上にさらに形成した窒化物層であることを特徴とする請求項10に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
- 半導体基板上に、ゲート絶縁層とフローティングゲート用の導電層とを形成する段階と、
前記フローティングゲート用の導電層上に、第1方向に延びる第1開口部を限定するマスク層パターンを形成する段階と、
前記マスク層パターンの対応する両側壁上に、所定の幅を有する第1犠牲スペーサを形成する段階と、
前記対応する第1犠牲スペーサの間の露出された前記フローティングゲート用の導電層上に、ゲート間の絶縁層を形成する段階と、
前記第1犠牲スペーサを除去する段階と、
前記マスク層パターンと前記ゲート間の絶縁層とをエッチングマスクとして、前記ゲート絶縁層が露出されるまで、前記フローティングゲート用の導電層をエッチングする段階と、
前記フローティングゲート用の導電層の露出された部分上に、トンネリング絶縁層を形成する段階と、
前記トンネリング絶縁層及び前記ゲート間の絶縁層が形成された前記半導体基板の全体表面上に、コントロールゲート用の導電層を形成する段階と、
前記第1開口部内の前記マスク層パターンの両側壁上に形成された前記コントロールゲート用の導電層上に、第1幅を有する第2犠牲スペーサを形成する段階と、
前記第2犠牲スペーサをエッチングマスクとして、前記マスク層パターンと前記ゲート間の絶縁層の表面が露出されるように、前記コントロールゲート用の導電層をエッチングして、前記第1開口部内で互いに分離されたコントロールゲートを形成する段階と、
前記第1開口部内の前記マスク層パターンの両側壁上に形成された前記コントロールゲート上に、前記第1幅より大きい幅を有する第3犠牲スペーサを形成する段階と、
前記第3犠牲スペーサをエッチングマスクとして、前記フローティングゲート用の導電層が露出されるまで、残留する前記マスク層パターン及び前記ゲート間の絶縁層をエッチングする段階と、
前記第3犠牲スペーサ、コントロールゲート及びゲート間の絶縁層をエッチングマスクとして、前記露出されたフローティングゲート用の導電層をエッチングして、前記第1開口部内で互いに分離されたフローティングゲートを形成する段階と、を含むことを特徴とするスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。 - 前記マスク層パターンを形成する段階以前に、前記第1方向と直交する第2方向に沿って、前記フローティングゲート用の導電層の少なくとも一部を切断する段階をさらに含むことを特徴とする請求項12に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
- 前記マスク層パターンは、第1マスク層及び第2マスク層からなることを特徴とする請求項12に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
- 前記第1マスク層及び前記ゲート間の絶縁層は、酸化物層であり、前記第2マスク層及び前記第1犠牲スペーサは、窒化物層であることを特徴とする請求項14に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
- 前記トンネリング絶縁層は、熱成長された酸化物層を含むことを特徴とする請求項12に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
- 前記トンネリング絶縁層は、前記熱成長された酸化物層上に化学気相蒸着された酸化物層をさらに含むことを特徴とする請求項16に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
- 前記分離されたフローティングゲートを形成する段階以後に、
前記分離されたフローティングゲートの間の前記半導体基板に、不純物イオンを注入してソース領域を形成する段階をさらに含むことを特徴とする請求項12に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。 - 前記フローティングゲートを形成する段階以後に、
前記半導体基板の全面に不純物イオンを注入して、前記コントロールゲートの側壁の下側の前記半導体基板に低濃度のドレイン領域を形成する段階と、
前記コントロールゲートの側壁に絶縁スペーサを形成する段階と、
前記絶縁スペーサの側壁の下側の前記半導体基板に不純物イオンを注入して、高濃度のドレイン領域を形成する段階と、をさらに含むことを特徴とする請求項12に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。 - 前記第1マスク層及び前記ゲート間の絶縁層は、酸化物層であり、前記第2マスク層、前記第1犠牲スペーサ、第2犠牲スペーサ及び第3犠牲スペーサは、窒化物層であることを特徴とする請求項14に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
- 前記第3犠牲スペーサは、前記第2犠牲スペーサを除去した後に、別途に形成した窒化物層であることを特徴とする請求項20に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
- 前記第3犠牲スペーサは、前記第2犠牲スペーサを除去せずに、その上にさらに形成した窒化物層であることを特徴とする請求項20に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
- 半導体基板の表面領域に素子分離領域アレイを形成する段階と、
前記半導体基板の全体表面上に、ゲート絶縁層とフローティングゲート用の導電層とを形成する段階と、
隣接するセルの間のフローティングゲートがワードライン方向に対して互いに分離されうるように、前記フローティングゲート用の導電層の一部を切断する段階と、
前記フローティングゲート用の導電層上に、ワードライン方向に延びる複数個の第1開口部を限定するマスク層パターンを形成する段階と、
前記マスク層パターンの前記各第1開口部内の対応する両側壁から同一な幅を有する第1犠牲スペーサ対を形成する段階と、
前記対応する第1犠牲スペーサ対の間の露出された前記フローティングゲート用の導電層上に、ゲート間の絶縁層を形成する段階と、
前記第1犠牲スペーサ対を除去する段階と、
前記マスク層パターンと前記ゲート間の絶縁層とをエッチングマスクとして、前記ゲート絶縁層が露出されるまで、前記フローティングゲート用の導電層をエッチングする段階と、
前記フローティングゲート用の導電層の露出された部分上に、トンネリング絶縁層を形成する段階と、
前記トンネリング絶縁層及び前記ゲート間の絶縁層が形成された前記半導体基板の全体表面上に、コントロールゲート用の導電層を形成する段階と、
前記各第1開口部内の前記マスク層パターンの両側壁上に形成された前記コントロールゲート用の導電層上に、同一な幅を有する第2犠牲スペーサ対を形成する段階と、
前記第2犠牲スペーサ対をエッチングマスクとして、前記マスク層パターンと前記ゲート間の絶縁層の表面が露出されるように、露出された前記コントロールゲート用の導電層をエッチングして、前記各第1開口部内で互いに分離されたコントロールゲート対を形成する段階と、
前記第2犠牲スペーサ対及び分離されたコントロールゲート対をエッチングマスクとして、前記フローティングゲート用の導電層が露出されるまで、残留する前記マスク層パターン及び前記ゲート間の絶縁層をエッチングする段階と、
前記第2犠牲スペーサ対、コントロールゲート対及びゲート間の絶縁層をエッチングマスクとして、前記露出されたフローティングゲート用の導電層をエッチングして、前記各第1開口部内で互いに分離されたフローティングゲート対を形成する段階と、を含むことを特徴とするスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。 - 前記マスク層パターンを形成する段階以前に、前記フローティングゲート用の導電層の一部を切断する段階では、切断部分がビットライン方向に沿ってストライプ状に切断されることを特徴とする請求項23に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
- 前記マスク層パターンを形成する段階以前に、前記フローティングゲート用の導電層の一部を切断する段階では、切断部分が前記素子分離領域上から島状に切断されることを特徴とする請求項23に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
- 半導体基板の表面領域に素子分離領域アレイを形成する段階と、
前記半導体基板の全体表面上に、ゲート絶縁層とフローティングゲート用の導電層とを形成する段階と、
隣接するセルの間のフローティングゲートがワードライン方向に対して互いに分離されうるように、前記フローティングゲート用の導電層の一部を切断する段階と、
前記フローティングゲート用の導電層上に、ワードライン方向に延びる複数個の第1開口部を限定するマスク層パターンを形成する段階と、
前記マスク層パターンの前記各第1開口部内の対応する両側壁から同一な幅を有する第1犠牲スペーサ対を形成する段階と、
前記対応する第1犠牲スペーサ対の間の露出された前記フローティングゲート用の導電層上に、ゲート間の絶縁層を形成する段階と、
前記第1犠牲スペーサ対を除去する段階と、
前記マスク層パターンと前記ゲート間の絶縁層とをエッチングマスクとして、前記ゲート絶縁層が露出されるまで、前記フローティングゲート用の導電層をエッチングする段階と、
前記フローティングゲート用の導電層の露出された部分上に、トンネリング絶縁層を形成する段階と、
前記トンネリング絶縁層及び前記ゲート間の絶縁層が形成された前記半導体基板の全体表面上に、コントロールゲート用の導電層を形成する段階と、
前記各第1開口部内の前記マスク層パターンの両側壁上に形成された前記コントロールゲート用の導電層上に、同一な第1幅を有する第2犠牲スペーサ対を形成する段階と、
前記第2犠牲スペーサ対をエッチングマスクとして、前記マスク層パターンと前記ゲート間の絶縁層の表面が露出されるように、露出された前記コントロールゲート用の導電層をエッチングして、前記各第1開口部内で互いに分離されたコントロールゲート対を形成する段階と、
前記第1開口部内の前記マスク層パターンの両側壁上に形成された前記コントロールゲート上に、前記第1幅より大きい幅を有する第3犠牲スペーサ対を形成する段階と、
前記第3犠牲スペーサ対をエッチングマスクとして、前記フローティングゲート用の導電層が露出されるまで、残留する前記マスク層パターン及び前記ゲート間の絶縁層をエッチングする段階と、
前記第3犠牲スペーサ対、コントロールゲート対及びゲート間の絶縁層をエッチングマスクとして、前記露出されたフローティングゲート用の導電層をエッチングして、前記各第1開口部内で互いに分離されたフローティングゲート対を形成する段階と、を含むことを特徴とするスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。 - 前記マスク層パターンを形成する段階以前に、前記フローティングゲート用の導電層の一部を切断する段階では、切断部分がビットライン方向に沿ってストライプ状に切断されることを特徴とする請求項26に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
- 前記マスク層パターンを形成する段階以前に、前記フローティングゲート用の導電層の一部を切断する段階では、切断部分が前記素子分離領域上から島状に切断されることを特徴とする請求項26に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
- ワードライン方向に沿って複数個のソース領域が形成された半導体基板と、
前記半導体基板上にゲート絶縁層を介在して形成されており、隣接したメモリセルと前記ソース領域を共有しつつ互いに向き合っている複数個のフローティングゲート対と、
前記フローティングゲート対の各上部の表面上に形成されたゲート間の絶縁層と、
前記各フローティングゲートの向き合う反対側の側壁に沿って形成されたトンネリング絶縁層と、
前記トンネリング絶縁層の表面と接触しつつ、前記フローティングゲートの側壁から所定距離ほど離れた位置で垂直方向に延びた突出部形態を有し、前記突出部と前記フローティングゲートの側壁及び上部面との間に、前記フローティングゲートを取り囲むカバー部状に延在する複数個のコントロールゲート対と、を含むことを特徴とするスプリットゲート型の不揮発性の半導体メモリ素子。 - 前記コントロールゲートは、前記フローティングゲートを完全にオーバーラップすることを特徴とする請求項29に記載のスプリットゲート型の不揮発性の半導体メモリ素子。
- 前記コントロールゲートは、前記フローティングゲートを部分的にオーバーラップすることを特徴とする請求項29に記載のスプリットゲート型の不揮発性の半導体メモリ素子。
- 前記トンネリング絶縁層は、前記コントロールゲートの前記突出部の側壁部分から垂直方向に所定距離だけ延びるように形成されたことを特徴とする請求項29に記載のスプリットゲート型の不揮発性の半導体メモリ素子。
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