KR101976846B1 - 반도체 메모리 소자 및 이의 제조방법 - Google Patents

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Abstract

본 기술은 활성영역들 및 소자분리영역들이 일 방향으로 정의되고, 지지층 영역이 타방향으로 정의된 반도체 기판; 상기 소자분리영역들에 형성된 제1 트랜치들; 상기 지지층 영역을 제외한 상기 제1 트랜치들의 하부에서 상기 일방향으로 서로 연결된 제2 트랜치들; 및 상기 지지층 영역에 형성되어 상기 제2 트랜치들을 상기 타방향으로 서로 차단시키고, 상기 제1 트랜치들 사이의 상기 반도체 기판에 연결된 지지층을 포함한다.

Description

반도체 메모리 소자 및 이의 제조방법{Semiconductor memory device and manufacturing method thereof}
본 발명은 반도체 메모리 소자 및 이의 제조방법에 관한 것으로, 보다 구체적으로는 반도체 메모리 소자의 소자분리영역에 관한 것이다.
반도체 메모리 소자는 다수의 활성영역들과 소자분리영역들을 포함한다.
활성영역들의 반도체 기판 상에는 메모리 셀이나 트랜지스터 등이 형성되며, 소자분리영역들의 반도체 기판에는 활성영역들을 전기적으로 서로 차단하기 위한 트렌치들이 형성된다. 트렌치들의 내부에는 절연물질이 채워지거나 에어갭(air gap)이 형성된다.
한편, 반도체 메모리 소자의 집적도가 증가함에 따라 활성영역들 및 소자분리영역들의 폭 및 간격이 좁아지게 되면서, 소자분리영역의 반도체 기판에 트렌치들이 형성되어 있음에도 불구하고 활성영역들 간 누설전류가 발생할 수 있다.
예들 들어, 낸드(NAND) 플래시 메모리 소자의 경우, 각각의 워드라인에는 다수의 메모리 셀들이 연결되어 있으며, 메모리 셀들이 형성된 활성영역들의 반도체 기판 사이에는 소자분리영역들로 정의된 소자 분리막들이 형성된다. 프로그램 동작 시, 프로그램 전압이 인가되는 선택된 워드라인에는 프로그램할 메모리 셀들과 프로그램하지 않을 메모리 셀들이 연결되어 있을 수 있다. 프로그램할 메모리 셀들의 경우, 채널(channel)에 프로그램 허용전압(예컨대, 0V)이 인가되므로 채널과 워드라인 간의 전압 차에 의해 채널에서 플로팅 게이트로 전자가 터널링(tunneling)되어 해당 메모리 셀들이 프로그램된다. 프로그램하지 않을 메모리 셀들의 경우, 채널에 프로그램 금지전압(예컨대, 전원전압)이 인가되고 채널 부스팅(channel boosting)으로 인해 채널의 전위는 프로그램 금지전압보다 더 높아진다. 이로 인해, 채널과 워드라인 간의 전위 차가 매우 낮아지므로 해당 메모리 셀들의 플로팅 게이트에는 전자가 터널링되지 않는다.
하지만, 프로그램하지 않을 메모리 셀들이 형성된 활성영역들과 프로그램할 메모리 셀들이 형성된 활성영역들 간 누설전류가 발생하게 되면, 프로그램하지 않을 메모리 셀들이 형성된 활성영역들의 채널 전위가 낮아질 수 있다. 이로 인해, 채널과 워드라인 간의 전위 차이가 높아지면 프로그램하지 않을 메모리 셀들도 프로그램될 수 있다. 이처럼, 원하지 않는 동작이 수행되는 것을 디스터번스(disturbance)라고 한다. 특히, 하나의 메모리 셀을 다수의 프로그램 상태로 프로그램할 수 있는 MLC(multi level cell)의 경우, 서로 다른 상태의 문턱전압 분포 간 전압 차이가 매우 낮기 때문에, 디스터번스가 발생하면 신뢰도가 급격히 저하될 수 있다.
본 발명의 실시예는 소자분리영역들에 의해 구분된 활성영역들 간의 누설을 방지할 수 있는 반도체 메모리 소자 및 이의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 소자는, 활성영역들 및 소자분리영역들이 일 방향으로 정의되고, 지지층 영역이 타방향으로 정의된 반도체 기판; 상기 소자분리영역들에 형성된 제1 트랜치들; 상기 지지층 영역을 제외한 상기 제1 트랜치들의 하부에서 상기 일방향으로 서로 연결된 제2 트랜치들; 및 상기 지지층 영역에 형성되어 상기 제2 트랜치들을 상기 타방향으로 서로 차단시키고, 상기 제1 트랜치들 사이의 상기 반도체 기판에 연결된 지지층을 포함한다.
본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법은, 활성영역 및 소자분리영역이 일방향으로 정의되고, 지지층 영역이 타방향으로 정의된 반도체 기판 내에 이온주입 공정을 실시하여 채널영역을 형성하는 단계; 상기 소자분리영역 내에 제1 트랜치들을 형성하는 단계; 및 상기 지지층 영역을 제외한 상기 제1 트랜치들의 하부에 상기 일방향으로 서로 연결된 제2 트랜치들을 형성하는 단계를 포함한다.
본 기술은 서로 다른 활성영역들 간의 누설전류 발생을 방지할 수 있으므로, 반도체 메모리 소자의 신뢰도를 개선할 수 있다.
도 1은 반도체 기판에서 발생할 수 있는 누설을 설명하기 위한 입체도이다.
도 2a 내지 도 2j는 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 입체도들이다.
도 3a는 본 발명의 제1 실시예에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
도 3b는 본 발명의 제2 실시예에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
도 3c는 본 발명의 제3 실시예에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 반도체 기판에서 발생할 수 있는 누설전류를 설명하기 위한 입체도이다.
도 1을 참조하면, 낸드(NAND) 플래시 메모리 소자의 경우, 활성영역(ACT)으로 정의된 반도체 기판(110)에는 이온이 주입된 채널영역(CH)이 형성되고, 소자분리영역(ISO)으로 정의된 반도체 기판(110)에는 소자분리용 트렌치(TC)가 형성된다. 트랜치(TC)는 서로 다른 활성영역들(ACT)에 형성된 채널영역들(CH)이 전기적으로 서로 격리될 수 있도록 채널영역들(CH)보다 더 깊게 형성된다. 활성영역들(ACT)과 소자분리영역들(ISO)이 일방향으로 배열되었다고 가정하면, 반도체 기판(110)의 상부에는 타방향으로 배열되는 드레인 셀렉트 영역(DSL 영역), 워드라인 영역(WL 영역) 및 소오스 셀렉트 영역(SSL 영역)이 정의된다. 도 1에 도시되지는 않았으나, 드레인 셀렉트 영역(DSL 영역)의 반도체 기판(110) 상에는 드레인 셀렉트 트랜지스터가 형성되고, 워드라인 영역(WL 영역)의 반도체 기판(110) 상에는 다수의 워드라인들이 형성되며, 소오스 셀렉트 영역(SSL 영역)의 반도체 기판(110) 상에는 소오스 셀렉트 트랜지스터가 형성된다. 서로 다른 드레인 셀렉트 영역(DSL 영역)의 채널영역들(CH)은 트랜치들(TC)로 인해 서로 격리되어 있고, 워드라인 영역(WL 영역)의 채널영역들(CH)도 트랜치들(TC)로 인해 서로 격리되어 있으며, 소오스 셀렉트 영역(SSL 영역)의 채널영역들(CH)도 트랜치들(TC)로 인해 서로 격리되어 있다. 하지만, 트랜치들(TC)의 하부와 채널영역들(CH)의 하부가 반도체 기판(110)으로 서로 연결되어 있기 때문에, 반도체 메모리 소자의 동작시 서로 인접한 채널영역들(CH)의 하부 반도체 기판(110)을 통해 전자들(EL)이 이동하여 누설전류가 발생할 수 있다.
이에, 본 발명에서는 누설전류가 발생할 수 있는 전자(EL)의 이동경로를 차단하기 위하여, 트랜치들(TC)의 하부에 벌브(bulb) 형태의 트랜치들을 더 형성한다. 특히, 벌브 형태의 트랜치들이 서로 중첩되도록 함으로써 채널영역들(CH)의 하부를 통한 전자들(EL)의 이동 경로를 차단한다. 구체적인 제조방법 및 구조를 설명하면 다음과 같다.
도 2a 내지 도 2j는 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 입체도들이다.
도 2a를 참조하면, 이온주입 공정을 실시하여 반도체 기판(210) 내에 채널영역(CH)을 형성한다. 채널영역(CH)이 형성된 반도체 기판(210) 상에 제1 하드 마스크 패턴들(212)을 형성한다. 구체적으로, 제1 하드 마스크 패턴들(212)은 소자분리영역들(ISO)의 반도체 기판(210) 내에 제1 트랜치들을 형성하기 위하여, 활성영역들(ACT)의 반도체 기판(210) 상에 형성한다. 즉, 제1 하드 마스크 패턴들(212)은 소자분리영역들(ISO)의 반도체 기판(210)을 노출하는 패턴들로 이루어진다. 제1 하드 마스크 패턴들(212)은 산화막, 질화막 또는 도전막으로 형성할 수 있으며, 이 중에서 2개 이상의 막들을 적층하여 형성할 수도 있다.
도 2b를 참조하면, 제1 식각 공정을 실시하여 소자분리영역들(ISO)에 제1 트랜치들(T1)을 형성한다. 제1 식각 공정은 건식식각 공정으로 실시하되, 제1 트렌치들(T1)을 수직으로 형성하기 위하여 이방성 건식 식각 공정으로 실시한다. 또한, 제1 식각 공정은 제1 트렌치들(T1)의 깊이(H1)가 채널영역(CH)보다 더 깊어지도록 실시한다.
도 2c를 참조하면, 제1 트랜치들(T1)이 형성된 전체구조의 표면을 따라 제2 하드 마스크막(214)을 형성한다. 제2 하드 마스크 패턴막(214)은 산화막, 질화막 또는 도전막으로 형성할 수 있으며, 이 중에서 2개 이상의 막들을 적층하여 형성할 수도 있다.
도 2d를 참조하면, 제2 하드 마스크막(214)이 형성된 전체구조 중, 채널영역들(CH)의 반도체 기판(210)을 지탱하기 위해 정의된 지지층 영역(PP 영역)에 제3 하드 마스크 패턴(216)을 형성한다. 구체적으로, 제3 하드 마스크 패턴(216)은 지지층 영역(PP 영역)과 소자분리영역(ISO)이 서로 중첩하는 일부 영역에 형성한다. 제3 하드 마스크 패턴(216)은 제2 하드 마스크막(214)과 식각 선택비가 다른 물질로 형성한다.
제3 하드 마스크 패턴(216)을 지지층 영역(PP 영역)의 제2 하드 마스크막(214) 상에 형성한 후, 제2 식각 공정을 실시하여 소자분리영역들(ISO) 중에서 지지층 영역(PP 영역)을 제외한 반도체 기판(210)의 평면상에 형성된 제2 하드 마스크막(214)을 제거한다. 이로 인해, 제2 하드 마스크막(214)은 제2 하드 마스크 패턴들(214a)이 된다. 제2 식각 공정은 소자분리영역들(ISO)의 내측벽과 지지층 영역(PP 영역) 내에 형성된 제2 하드 마스크막(214)이 잔류되도록 실시한다. 이를 위해, 제2 식각 공정은 이방성 건식 식각 공정으로 실시한다.
도 2e를 참조하면, 제3 하드 마스크 패턴(216)을 제거한 후, 잔류된 제2 하드 마스크 패턴들(214a)을 식각 마스크로 하여 제3 식각 공정을 실시한다. 제3 식각 공정은 제1 트랜치들(T1)의 저면에 벌브(bulb) 형태의 제2 트랜치들(T2)을 형성하기 위하여 등방성 건식 식각 공정으로 실시한다. 특히, 제3 식각 공정은 서로 인접한 벌브 형태의 제2 트랜치들(T2)이 서로 중첩되도록 실시한다. 즉, 제3 식각 공정은 제2 트랜치들(T2)이 서로 연결되도록 실시한다. 단, 지지층 영역(PP 영역)에 제2 하드 마스크 패턴들(214a)이 잔류되어 있으므로, 지지층 영역(PP 영역)에서는 제2 트랜치들(T2)이 서로 연결되지 않는다. 즉, 지지층 영역(PP 영역)에는 제2 트랜치들(T2)이 형성되지 않고 반도체 기판(210)이 잔류되므로, 지지층 영역(PP 영역)에 잔류된 반도체 기판(210)은 제1 트랜치들(T1)로 구획된 채널영역(CH)을 포함한 반도체 기판(210)을 지탱하는 지지층(PP) 기능을 한다. 따라서, 지지층 영역(PP 영역)의 폭이 너무 좁으면 제3 식각 공정시 형성되는 제2 트랜치들(T2)이 서로 연결되어 지지층(PP)을 형성할 수 없으므로, 도 2d에서 지지층 영역(PP 영역)을 정의하기 위해 형성하는 제3 하드 마스크 패턴(216)은 제2 트랜치들(T2)이 서로 연결되지 않도록 충분한 폭을 갖도록 형성한다.
도 2f를 참조하면, 제1 및 제2 트랜치들(T1 및 T2)의 내부를 소자분리막(218)으로 채운다. 구체적으로, 제1 및 제2 트랜치들(T1 및 T2)의 내부를 채우되 제1 하드 마스크 패턴들(212)이 완전히 덮일 때까지 소자분리막(218)을 형성한다. 예를 들면, 소자분리막(218)은 산화막 또는 유동성 절연물질로 형성한다. 유동성 절연물질을 형성할 경우, 유동성 절연물질은 SOG막으로 형성할 수 있다. 또한, 스텝 커버리지(step coverage)가 낮은 절연물질을 이용하여 제2 트랜치들(T2) 또는 제2 트랜치들(T2)과 제1 트랜치들(T1) 내부에 에어갭을 형성할 수도 있다.
도 2g를 참조하면, 소자분리막(218)의 상부를 제거하기 위한 평탄화 공정(CMP)을 실시한다. 평탄화 공정은 제1 하드 마스크 패턴들(212) 및 제2 하드 마스크 패턴들(214a)이 노출될 때까지 실시한다.
도 2h를 참조하면, 채널영역(CH)의 상부에 형성된 제1 하드 마스크 패턴들(212) 및 제2 하드 마스크 패턴들(214a)을 제거하여 채널영역(CH)의 반도체 기판(210) 및 제2 하드 마스크 패턴들(214a)의 상면을 노출시킨다. 이에 따라, 소자분리막(218)의 상부 일부가 채널영역(CH)의 상부로 돌출된 형상을 갖게 된다.
도 2i를 참조하면, 노출된 채널영역(CH) 및 제2 하드 마스크 패턴들(214a)의 상부에 게이트 절연막(220) 및 플로팅 게이트(floating gate)용 제1 도전막(222)을 형성한다. 예를 들면, 게이트 절연막(220)은 산화막으로 형성하거나, 산화막, 질화막 및 산화막을 적층하여 형성할 수 있다. 제1 도전막(222)은 폴리실리콘막으로 형성한다. 예를 들면, 제1 도전막(222)은 도프트(doped) 폴리실리콘막으로 형성하거나, 언도프트(undoped) 폴리실리콘막과 도프트 폴리실리콘막을 적층하여 형성할 수 있으며, 메모리 소자의 특성에 따라 P타입 또는 N타입의 불순물을 주입하여 형성할 수 있다.
도 2j를 참조하면, 소자분리영역(ISO)에 형성된 소자분리막(218)의 상면과 채널영역(CH)의 상면 간의 EFH(effective field height)를 조절하기 위하여, 소자분리막(218)의 상부를 일부 식각한다. 이어서, 전체구조의 표면을 따라 유전체막(224)을 형성하고, 유전체막(224)의 상부에 콘트롤 게이트(control gate)용 제2 도전막(226)을 형성한다. 예를 들면, 유전체막(224)은 산화막, 질화막 및 산화막을 적층하여 형성하거나, 고유전체물질로 형성할 수 있다. 제2 도전막(226)은 도프트 폴리실리콘막으로 형성할 수 있다. 또한, 제2 도전막(226)의 저항을 낮추기 위하여 폴리실리콘막의 상부에 금속막을 더 형성할 수도 있다. 이어서, 게이트 패터닝(gate patterning)공정을 실시하여 드레인 셀렉트 영역(DSL)에는 드레인 셀렉트 라인(DSL)을 형성하고, 워드라인 영역(WL 영역)에는 다수의 워드라인들(WL0~WLn)을 형성하고, 소오스 셀렉트 영역(SSL 영역)에는 소오스 셀렉트 라인(SSL)을 형성한다. 이로써, 벌브 형태를 가지며 서로 연결된 제2 트랜치들(T2)이 형성된 반도체 메모리 소자를 형성할 수 있으며, 반도체 기판(210)의 일부를 사용하여 지지층(PP)을 형성함으로써 채널영역(CH)을 지탱시키면서 채널영역(CH)들 간의 누설전류 발생을 방지할 수 있다.
특히, 지지층(PP)은 누설전류가 발생하기 쉬운 드레인 셀렉트 영역(DSL 영역)보다는 워드라인 영역(WL) 또는 소오스 셀렉트 영역(SSL)에 형성한다. 다음의 단면도를 이용하여 구체적으로 설명하도록 한다.
도 3a는 본 발명의 제1 실시예에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
도 3a를 참조하면, 도 2j에 도시된 입체도에서 A-A' 방향의 단면도가 도시되어 있다. 제1 실시예에서는 지지층(PP)이 워드라인 영역(WL 영역)의 반도체 기판(210) 내에 형성되고, 드레인 셀렉트 영역(DSL 영역)과 소오스 셀렉트 영역(SSL 영역)에서는 제2 트랜치들(T2)이 서로 연결된다. 지지층(PP)은 워드라인 영역(WL 영역) 내에서 하나 또는 다수개 형성할 수 있다. 예를 들어, 활성영역들(도 2a의 ACT 참조) 및 소자분리영역들(도 2a의 ISO 참조)이 일방향으로 서로 교호적으로 정의되었다고 가정하면, 지지층 영역(PP 영역)은 이에 직교하는 타방향으로 정의된다. 워드라인 영역(WL 영역)에 하나 또는 다수의 지지층들(PP)을 형성하더라도, 드레인 셀렉트 영역(DSL 영역)과 소오스 셀렉트 영역(SSL 영역)에서 채널영역(CH)의 하부에 서로 연결된 제2 트랜치들(T2)이 형성되어 있으므로, 드레인 및 소오스 셀렉트 영역들(DSL 영역 및 SSL 영역)에서의 누설전류 경로를 차단할 수 있다. 따라서, 드레인 및 소오스 셀렉트 영역들(DSL 영역 및 SSL 영역)에서 채널영역(CH)의 하부를 통한 누설전류 발생을 방지할 수 있다.
도 3b는 본 발명의 제2 실시예에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
도 3b를 참조하면, 제2 실시예에서는 지지층(PP)이 소오스 셀렉트 영역(SSL 영역)의 반도체 기판(210) 내에 형성되고, 드레인 셀렉트 영역(DSL 영역)과 워드라인 영역(WL 영역)에서는 제2 트랜치들(T2)이 서로 연결된다. 소오스 셀렉트 영역(SSL 영역)에 하나 또는 다수의 지지층들(PP)을 형성하더라도, 드레인 셀렉트 영역(DSL 영역)과 워드라인 영역(WL 영역)에서 채널영역(CH)의 하부에 서로 연결된 제2 트랜치들(T2)이 형성되어 있으므로, 드레인 및 워드라인 영역들(DSL 영역 및 WL 영역)에서의 누설전류 경로를 차단할 수 있다. 따라서, 드레인 및 워드라인 영역들(DSL 영역 및 WL 영역)에서 채널영역(CH)의 하부를 통한 누설전류 발생을 방지할 수 있다.
도 3c는 본 발명의 제3 실시예에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다.
도 3c를 참조하면, 제3 실시예에서는 지지층(PP)이 워드라인 영역(WL 영역) 및 소오스 셀렉트 영역(SSL 영역)의 반도체 기판(210) 내에 형성되고, 드레인 셀렉트 영역(DSL 영역)에는 지지층(PP)을 형성하지 않는다. 워드라인 영역(WL 영역) 및 소오스 셀렉트 영역(SSL 영역)에 하나 또는 다수의 지지층들(PP)을 형성하더라도, 드레인 셀렉트 영역(DSL 영역)에서는 채널영역(CH)의 하부로 서로 연결된 제2 트랜치들(T2)이 형성되어 있으므로, 드레인 셀렉트 영역(DSL 영역)에서의 누설전류 경로를 차단할 수 있다. 따라서, 드레인 셀렉트 영역(DSL 영역)에서 채널영역(CH)의 하부를 통한 누설전류 발생을 방지할 수 있다.
상술한 실시예에서는 워드라인 영역(WL 영역), 드레인 셀렉트 영역(DSL 영역) 및 소오스 셀렉트 영역(SSL) 내의 반도체 기판(210)에 서로 연결된 벌브 형태의 제2 트랜치들(T2)을 형성하고, 워드라인 영역(WL 영역) 또는 소오스 셀렉트 영역(SSL) 또는 워드라인 및 소오스 셀렉트 영역들(WL 영역 및 SSL)에 지지층(PP)을 형성하는 방법을 설명하였다. 하지만, 서로 연결된 제2 트랜치들(T2)은 상술한 워드라인 영역(WL 영역), 드레인 셀렉트 영역(DSL 영역) 및 소오스 셀렉트 영역(SSL) 이외의 다른 영역에도 형성할 수 있다. 예를 들면, 주변회로 영역에도 서로 연결된 벌브 형태의 트랜치들을 형성하여 서로 인접한 트랜지스터들 간의 누설을 방지할 수 있다. 이때, 누설이 발생하지 않거나, 다른 영역에 비해 상대적으로 누설이 적게 발생하는 영역의 반도체 기판(210)에 지지층(PP)을 형성함으로써, 채널영역(CH)들을 지탱할 수 있다.
또한, 상술한 실시예는 낸드 플래시 메모리 소자를 예를 들어 설명하였으나, SONOS 구조의 메모리 소자에도 적용할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
ACT: 활성영역 ISO: 소자분리영역
CH: 채널영역 T1: 제1 트랜치들
T2: 제2 트랜치들 PP: 지지층
210: 반도체 기판 212: 제1 하드 마스크 패턴들
214: 제2 하드 마스크막 214a: 제2 하드 마스크 패턴들
216: 제3 하드 마스크 패턴 218: 소자분리막
220: 게이트 절연막 222: 제1 도전막
224: 유전체막 226: 제2 도전막

Claims (17)

  1. 활성영역들 및 소자분리영역들이 일 방향으로 정의되고, 지지층 영역이 타방향으로 정의된 반도체 기판;
    상기 소자분리영역들에 형성된 제1 트랜치들;
    상기 지지층 영역을 제외한 상기 제1 트랜치들의 하부에서 상기 일방향으로 서로 연결된 제2 트랜치들; 및
    상기 지지층 영역에 형성되어 상기 제2 트랜치들을 상기 타방향으로 서로 차단시키고, 상기 제1 트랜치들 사이의 상기 반도체 기판에 연결된 지지층을 포함하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 지지층은 상기 반도체 기판으로 형성된 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 지지층은 하나 또는 다수개 포함된 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 제2 트랜치들은 벌브(bulb) 형태로 형성된 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 제1 트랜치들 사이의 상기 반도체 기판 내에 이온이 주입되어 형성된 채널영역을 포함하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 채널영역의 깊이는 상기 제1 트랜치들보다 얕은 반도체 메모리 소자.
  7. 제1항에 있어서,
    상기 반도체 기판 상에 상기 타방향으로 형성된 드레인 셀렉트 라인, 워드라인들 및 소오스 셀렉트 라인들을 포함하는 반도체 메모리 소자.
  8. 제7항에 있어서, 상기 지지층 영역은
    상기 워드라인들이 형성된 영역 내에서 정의되거나,
    상기 소오스 셀렉트 라인이 형성된 영역 내에서 정의되거나,
    상기 워드라인들 및 상기 소오스 셀렉트 라인이 형성된 영역 내에서 각각 정의되는 반도체 메모리 소자.
  9. 활성영역 및 소자분리영역이 일방향으로 정의되고, 지지층 영역이 타방향으로 정의된 반도체 기판 내에 이온주입 공정을 실시하여 채널영역을 형성하는 단계;
    상기 소자분리영역 내에 제1 트랜치들을 형성하는 단계; 및
    상기 지지층 영역을 제외한 상기 제1 트랜치들의 하부에 상기 일방향으로 서로 연결된 제2 트랜치들을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  10. 제9항에 있어서, 상기 제1 트랜치들을 형성하는 단계는,
    상기 채널영역이 형성된 상기 반도체 기판 상에 상기 일방향으로 배열되며, 상기 소자분리영역의 상기 반도체 기판을 노출시키는 제1 하드 마스크 패턴들을 형성하는 단계; 및
    상기 소자분리영역으로 노출된 상기 반도체 기판을 식각하여 상기 제1 트랜치들을 형성하기 위한 제1 식각 공정을 실시하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  11. 제10항에 있어서,
    상기 제1 식각 공정은 이방성 건식 식각 공정으로 실시하는 반도체 메모리 소자의 제조방법.
  12. 제10항에 있어서,
    상기 제1 트랜치들은 상기 채널영역보다 더 깊게 형성된 반도체 메모리 소자의 제조방법.
  13. 제10항에 있어서, 상기 제2 트랜치들을 형성하는 단계는,
    상기 제1 트랜치들이 형성된 전체구조의 표면을 따라 제2 하드 마스크막을 형성하는 단계;
    상기 지지층 영역 내의 상기 제2 하드 마스크막 상부에 제3 하드 마스크 패턴을 형성하는 단계;
    상기 제3 하드 마스크 패턴 사이로 노출된 상기 제2 하드 마스크막 중에서 상기 소자분리영역의 저면에 형성된 상기 제2 하드 마스크막을 제거하여 상기 반도체 기판을 노출시키되, 상기 제1 트랜치들의 내측벽을 따라 형성된 상기 제2 하드 마스크막은 잔류시키기 위한 제2 식각 공정을 실시하는 단계;
    상기 제3 하드 마스크 패턴을 제거하는 단계; 및
    상기 잔류된 제2 하드 마스크막을 식각 마스크로 이용하여 상기 소자분리영역 내에 노출된 상기 반도체 기판을 식각하여 상기 제2 트랜치들을 형성하기 위한 제3 식각 공정을 실시하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  14. 제13항에 있어서,
    상기 제2 식각 공정은 이방성 건식 식각 공정으로 실시하는 반도체 메모리 소자의 제조방법.
  15. 제13항에 있어서,
    상기 제3 식각 공정은 상기 제2 트랜치들을 벌브(bulb) 형태로 형성하기 위하여 등방성 건식 식각 공정으로 실시하는 반도체 메모리 소자의 제조방법.
  16. 제13항에 있어서,
    상기 제1 하드 마스크 패턴들 및 상기 제2 하드 마스크막 각각은 산화막, 질화막 또는 도전막으로 형성하거나, 상기 산화막, 질화막 및 도전막 중에서 2개 이상의 막들을 적층하여 형성하는 반도체 메모리 소자의 제조방법.
  17. 제13항에 있어서, 상기 제2 트랜치들을 형성하는 단계 이후에,
    상기 제1 하드 마스크 패턴들이 형성된 상태에서, 상기 제1 트랜치들 및 상기 제2 트랜치들의 내부에 소자분리막을 형성하는 단계;
    상기 제1 하드 마스크 패턴들을 제거하여 상기 활성영역의 상기 반도체 기판과 상기 반도체 기판의 상부로 돌출된 상기 소자 분리막들을 노출시키는 단계;
    상기 돌출된 소자 분리막들 사이로 노출된 상기 반도체 기판 상에 게이트 절연막 및 제1 도전막을 형성하는 단계;
    상기 제1 도전막 및 상기 소자 분리막들의 표면을 따라 유전체막 및 제2 도전막을 형성하는 단계; 및
    상기 제2 도전막, 상기 유전체막 및 상기 제1 도전막을 패터닝하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
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