KR100673230B1 - 플래시 메모리소자 - Google Patents

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Abstract

본 발명은 낸드 플래시 메모리소자에 관한 것으로, 본 발명의 사상은 비트라인에 접속되는 드레인 셀렉트 트랜지스터, 소오스 라인에 접속되는 소오스 셀렉트 트랜지스터 및 상기 드레인 셀렉트 트랜지스터 및 상기 소오스 셀렉트 트랜지스터 사이에 직렬로 접속되는 다수의 메모리 셀을 포함하며, 상기 소오스 셀렉트 트랜지스터와, 상기 소오스 셀렉트 트랜지스터와 인접한 메모리 셀간에 형성된 트렌치를 형성하여, 상기 셀렉트 트랜지스터와 메모리 셀간의 유효채널길이를 길어지게 함으로써, 메모리 셀의 플로팅 게이트로 주입(injection)되는 전자의 수가 감소하므로 핫 일렉트론 인잭션(hot electron injection)을 줄일 수 있게 되어 프로그램 디스터브 현상을 줄일 수 있다.
프로그램 디스터브

Description

플래시 메모리소자{flash memory device}
도 1은 본 발명의 바람직한 제1 실시 예인 낸드 플래시 메모리소자의 스트링 구조를 설명한 단면도이고,
도 2는 본 발명의 바람직한 제2 실시 예인 낸드 플래시 메모리소자의 스트링 구조를 설명한 단면도이고,
도 3은 본 발명의 바람직한 제3 실시 예인 낸드 플래시 메모리소자의 스트링 구조를 설명한 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
DST: 드레인 셀렉트 트랜지스터 SST: 소스 셀렉트 트랜지스터
MC: 메모리 셀
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 플래시 메모리소자 에 관한 것이다.
낸드 플래시 메모리소자에 있어서, 낸드 플래시 메모리소자의 프로그램 동작시 프로그램을 하지 않는 셀이 일정부분 프로그램되는 프로그램 디스터브 현상이 발생되는 데, 이는 낸드 플래시 메모리소자의 속도(speed)를 저하시키는 주요한 문제점으로써 이를 해결하기 위한 기술들이 요구되고 있다.
낸드 플래시 메모리소자의 프로그램 동작시 발생되는 프로그램 디스터브 현상은 부스팅 레벨(boosting level)이 저하되어 발생(이하는 '노멀 프로그램 디스터브(normal program disturb)' 이라 칭함.)하거나 혹은 부스팅 레벨이 높아지게 되어 메모리 셀(소스 셀렉트 트랜지스터에 인접한 메모리 셀)의 소스 셀렉트 트랜지스터의 에지(edge)에서 핫 캐리어(hot carrier)가 생성되어 메모리 셀(소스 셀렉트 트랜지스터에 인접한 메모리 셀)에 발생(이하는 '드라마틱 프로그램 디스터브(dramatic program disturb)' 이라 칭함.)될 수 있다.
따라서 낸드 플래시 메모리소자의 프로그램 동작시 발생되는 프로그램 디스터브 현상을 방지하기 위한 기술들이 요구되고 있다.
상술한 문제점을 해결하기 위한 낸드 플래시 메모리소자의 프로그램 동작시 발생되는 프로그램 디스터브 현상을 방지하는 플래시 메모리소자를 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 비트라인에 접속되는 드레인 셀렉트 트랜지스터, 소오스 라인에 접속되는 소오스 셀렉트 트랜지스터 및 상기 드레인 셀렉트 트랜지스터 및 상기 소오스 셀렉트 트랜지스터 사이에 직렬로 접속되는 다수의 메모리 셀을 포함하며, 상기 소오스 셀렉트 트랜지스터와, 상기 다수의 메모리 셀 중에서 상기 소오스 셀렉트 트랜지스터와 인접한 메모리 셀간에 형성된 트렌치가 구비된다.
상기 트렌치는 상기 소오스 셀렉트 트랜지스터와 상기 다수의 메모리 셀 중에서 상기 소오스 셀렉트 트랜지스터와 인접한 메모리 셀간의 반도체 기판이 소정깊이 제거되어 형성되되, 상기 트렌치의 표면을 따라 상기 소오스 셀렉트 트랜지스터와 상기 다수의 메모리 셀 중에서 상기 소오스 셀렉트 트랜지스터와 인접한 메모리 셀의 채널길이가 된다.
본 발명의 또 다른 사상은 비트라인에 접속되는 드레인 셀렉트 트랜지스터, 소오스 라인에 접속되는 소오스 셀렉트 트랜지스터 및 상기 드레인 셀렉트 트랜지스터 및 상기 소오스 셀렉트 트랜지스터 사이에 직렬로 접속되는 다수의 메모리 셀을 포함하며, 상기 드레인 셀렉트 트랜지스터와, 상기 다수의 메모리 셀 중에서 상기 드레인 셀렉트 트랜지스터와 인접한 메모리 셀간에 형성된 트렌치가 구비된다.
상기 트렌치는 상기 드레인 셀렉트 트랜지스터와 상기 다수의 메모리 셀 중에서 상기 드레인 셀렉트 트랜지스터와 인접한 메모리 셀간의 반도체 기판이 소정깊이 제거되어 형성되되, 상기 트렌치의 표면을 따라 상기 드레인 셀렉트 트랜지스 터와 상기 다수의 메모리 셀 중에서 상기 드레인 셀렉트 트랜지스터와 인접한 메모리 셀의 채널길이가 된다.
본 발명의 또 다른 사상은 비트라인에 접속되는 드레인 셀렉트 트랜지스터, 소오스 라인에 접속되는 소오스 셀렉트 트랜지스터 및 상기 드레인 셀렉트 트랜지스터 및 상기 소오스 셀렉트 트랜지스터 사이에 직렬로 접속되는 다수의 메모리 셀을 포함하며, 상기 드레인 셀렉트 트랜지스터와, 상기 다수의 메모리 셀 중에서 상기 드레인 셀렉트 트랜지스터와 인접한 메모리 셀간에 형성된 제1 트렌치와, 상기 소오스 셀렉트 트랜지스터와, 상기 다수의 메모리 셀 중에서 상기 소오스 셀렉트 트랜지스터와 인접한 메모리 셀간에 형성된 제2 트렌치가 구비된다.
상기 제1 트렌치는 상기 드레인 셀렉트 트랜지스터와 상기 다수의 메모리 셀 중에서 상기 드레인 셀렉트 트랜지스터와 인접한 메모리 셀간의 반도체 기판이 소정깊이 제거되어 형성되되, 상기 트렌치의 표면을 따라 상기 드레인 셀렉트 트랜지스터와 상기 다수의 메모리 셀 중에서 상기 드레인 셀렉트 트랜지스터와 인접한 메모리 셀의 채널길이가 된다.
상기 제2 트렌치는 상기 소오스 셀렉트 트랜지스터와 상기 다수의 메모리 셀 중에서 상기 소오스 셀렉트 트랜지스터와 인접한 메모리 셀간의 반도체 기판이 소정깊이 제거되어 형성되되, 상기 트렌치의 표면을 따라 상기 소오스 셀렉트 트랜지스터와 상기 다수의 메모리 셀 중에서 상기 소오스 셀렉트 트랜지스터와 인접한 메모리 셀의 채널길이가 된다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1은 본 발명의 바람직한 제1 실시 예인 낸드 플래시의 스트링 구조를 설명한 단면도이고, 도 2는 본 발명의 바람직한 제2 실시 예인 낸드 플래시의 스트링 구조를 설명한 단면도이고, 도 3은 본 발명의 바람직한 제3 실시 예인 낸드 플래시의 스트링 구조를 설명한 단면도이다.
도 1을 참조하면, 본 발명에서 제시하는 낸드 플래시 메모리의 스트링은 공통 소오스를 갖는 소오스 셀렉트 트랜지스터(SST), 비트라인과 연결되는 드레인을 갖는 드레인 셀렉트 트랜지스터(DST)와, 소오스 셀렉트 트랜지스터(SST) 및 드레인 셀렉트 트랜지스터(DST) 사이에 직렬로 형성된 플래시 메모리 셀들(C1 내지 Cn)로 이루어진다. 여기서, 소오스 셀렉트 트랜지스터(SST) 및 드레인 셀렉트 트랜지스터(DST) 사이에는 16개 또는 32개의 플래시 메모리 셀들(MC0 내지 MC31)이 직렬로 형성되며, 각각의 플래시 메모리 셀들 (MC0 내지 MC31)은 접합부(11)를 공유한다.
여기서, 드레인 셀렉트 트랜지스터(DST)의 게이트 라인은 드레인 셀렉트 라인이 되고, 소오스 셀렉트 트랜지스터(SST)의 게이트 라인은 소오스 셀렉트 라인이 되며, 제1 내지 제32 메모리 셀 (MC0 내지 MC31)의 게이트 라인은 각각 제1 내지 제n 워드라인이 된다. 여기서, 셀들의 접합부(11)를 공유하기 위해서는 드레인 셀렉트 라인, 소오스 셀렉트 라인 및 워드 라인이 형성된 후 이온 주입 공정을 실시하여 접합부(11)를 형성한다.
한편, 소오스 셀렉트 트랜지스터(SST)와 소스 셀렉트 트랜지스터(SST)와 인접한 제1 메모리 셀(MC0) 간에 제1 트렌치(T1)가 형성되는 데, 상기 제1 트렌치(T1)로 인해 소오스 셀렉트 트랜지스터(SST)와 제1 메모리 셀(MC0)간에는 A의 채널 사이의 거리를 갖게 된다.
상기 제1 트렌치(T1)를 형성하는 공정은 다음과 같다.
반도체 기판(10)상에 스크린 산화막(미도시)을 형성하고, 상기 스크린 산화막(미도시)이 형성된 반도체 기판 내부에 웰영역(미도시)을 형성한다.
이어서, 상기 반도체 기판(10) 상부에 소자 분리막(미도시)이 정의될 영역에 트렌치 정의용 마스크 패턴(미도시)을 형성하면서 동시에 상기 소오스 셀렉트 트랜지스터(SST)와 메모리 셀(MC0) 사이의 제1 트렌치(T1)가 형성될 영역을 노출시키는 마스크 패턴(미도시)을 형성한다. 이어서, 상기 마스크 패턴(미도시)을 식각 마스크로 하여 상기 반도체 기판(10)을 식각하여 소자 분리막(미도시) 및 제1 트렌치(T1)형성한다.
이어서, 상기 소자분리영역 정의용 트렌치 내부에는 트렌치 매립용 절연막을 증착시키고, 상기 소오스 셀렉트 트랜지스터(SST)와 제1 메모리 셀(MC0)간에 형성 된 상기 제1 트렌치(T1)에는 트렌치 매립용 절연막이 매립되지 않도록 한다. 여기서 상기 트렌치 매립용 절연막은 HDP(high density plasma)산화막을 이용하는 것이 바람직하다.
이어서, 상기 결과물 상에 터널 산화막(12)을 포함한 도전막 및 절연막을 적층 형성한 후 패터닝하여, 다수의 메모리 셀(MC), 소오스 셀렉트 트랜지스터(SST), 드레인 셀렉트 트랜지스터(DST)들을 각각 형성한다.
한편, 상기 소자분리영역 정의용 트렌치의 표면에는 트렌치 매립용 절연막이 증착되어 있지만, 상기 제1 트렌치의 표면에는 터널 산화막(12)이 증착 형성되어 있다.
본 발명의 상기 제1 트렌치(T1)의 형상은 도 1에는 V자 형으로 도시되어 있지만, 반도체 기판이 소정 깊이 파여 형성된 트렌치 형상이면, 어떤 형상을 갖더라도 무관하다.
상기 제1 트렌치(T1)의 형성으로 인해 형성된 소오스 셀렉트 트랜지스터(SST)와 제1 메모리 셀(MC0)의 채널 사이의 거리는 종래 기술에 따른, 트렌치가 형성되지 않은 소오스 셀렉트 트랜지스터(SST)와 제1 메모리 셀(MC0)의 채널 사이의 거리보다 길어진다. 이 채널 사이의 거리가 길어지면, 전자의 이동거리가 증가하게 되고 이는 전자의 재결합률(recombination) 및 이동도(mobility) 감소로 이어져 제1 메모리 셀(MC0)에 도달하는 전자의 수를 감소시킨다. 따라서 제1 메모리 셀(MC0)의 플로팅 게이트로 주입(injection)되는 전자의 수가 감소하므로 핫 일렉트론 인잭션(hot electron injection)을 줄일 수 있게 되어 프로그램 디스터브 현상을 줄일 수 있게 된다.
도 1에는 소오스 셀렉트 트랜지스터(SST)와 제1 메모리 셀(MC0)간에 제1 트렌치가 형성되어 소오스 셀렉트 트랜지스터(SST)와 메모리 셀(MC0)간에는 A의 채널 사이의 거리를 갖게 되고 또한, 본 발명의 바람직한 제2 실시예가 도시된 도 2에는 드레인 셀렉트 트랜지스터(DST)와 제32 메모리 셀(MC31)간에 제2 트렌치(T2)가 형성되어 드레인 셀렉트 트랜지스터(DST)와 제32 메모리 셀(MC31)간에는 A의 채널 사이의 거리를 갖게 된다.
상기 제2 트렌치(T2)는 상기 제1 트렌치(T1)와의 위치만 상이할 뿐 제1 트렌치의 형성공정과 동일하다.
또한, 본 발명의 바람직한 제2 실시예가 도시된 도 3에는 도 1 및 도 2 각각에 형성된 제1 및 제2 트렌치(T1, T2)가 모두 형성되어 있다.
도 4는 본 발명의 바람직한 제1 실시예인 소오스 셀렉트 트랜지스터와 제1 메모리 셀간의 채널 사이의 거리가 길어지게 됨으로써 얻을 수 있는 누적확률을 도시된 그래프인데, 이를 참조하면, 종래의 채널 사이의 거리에서는 프로그램 디스터브에 의해서 셀 문턱전압이 -1V까지 상승하였지만, 본 발명의 실시예에서 얻은 채널 사이의 거리에서는 프로그램 디스터브에 의해서 셀 문턱전압이 -3V이하로 떨어지게 되어, 디스터브 마진 (disturb margin)을 확보할 수 있게 되었다. 이와 같은 방법을 통해서 스트링의 사이즈 변화없이도 디스터브 마진을 확보할 수 있게 되었다.
본 발명에 의하면, 상기 셀렉트 트랜지스터와 메모리 셀간에 트렌치를 형성하여 셀렉트 트랜지스터와 메모리 셀간의 채널 사이의 거리를 길어지게 함으로써, 메모리 셀의 플로팅 게이트로 주입(injection)되는 전자의 수가 감소하므로 핫 일렉트론 인잭션(hot electron injection)을 줄일 수 있게 되어 프로그램 디스터브 현상을 줄일 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 다음과 같은 효과가 있다.
첫째, 소스 셀렉트 트랜지스터와 상기 소스 셀렉트 트랜지스터와 인접한 메모리 셀간에 트렌치를 형성하여 채널 사이의 거리를 길어지게 함으로써, 메모리 셀의 플로팅 게이트로 주입(injection)되는 전자의 수가 감소하므로 핫 일렉트론 인잭션(hot electron injection)을 줄일 수 있게 되어 프로그램 디스터브 현상을 줄일 수 있다.
둘째, 드레인 셀렉트 트랜지스터와 상기 드레인 셀렉트 트랜지스터와 인접한 메모리 셀간에 트렌치를 형성하여 채널 사이의 거리를 길어지게 함으로써, 메모리 셀의 플로팅 게이트로 주입(injection)되는 전자의 수가 감소하므로 핫 일렉트론 인잭션(hot electron injection)을 줄일 수 있게 되어 프로그램 디스터브 현상을 줄일 수 있다.
셋째, 소스 셀렉트 트랜지스터와 상기 소스 트랜지스터와 인접한 메모리 셀간에 제1 트랜치를 형성하고, 또한 드레인 셀렉트 트랜지스터와 상기 드레인 셀렉트 트랜지스터와 인접한 메모리 셀간에 제2 트렌치를 형성하여 각각의 채널 사이의 거리를 길어지게 함으로써, 메모리 셀의 플로팅 게이트로 주입(injection)되는 전자의 수가 감소하므로 핫 일렉트론 인잭션(hot electron injection)을 줄일 수 있게 되어 프로그램 디스터브 현상을 줄일 수 있다.
넷째, 셀렉트 트랜지스터와 메모리 셀간의 프로그램 디스터브 현상을 줄여 프로그램 속도(speed)를 증가시킬 수 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (7)

  1. 비트라인에 접속되는 드레인 셀렉트 트랜지스터;
    소오스 라인에 접속되는 소오스 셀렉트 트랜지스터;
    상기 드레인 셀렉트 트랜지스터 및 상기 소오스 셀렉트 트랜지스터 간에 직렬로 접속되는 다수의 메모리 셀들; 및
    상기 소오스 셀렉트 트랜지스터와 상기 소오스 셀렉트 트랜지스터와 인접한 메모리 셀간에 형성된 트렌치를 포함하는 플래시 메모리소자.
  2. 제1 항에 있어서,
    상기 트렌치의 표면을 따라 상기 소오스 셀렉트 트랜지스터와 상기 소오스 셀렉트 트랜지스터와 인접한 메모리 셀간의 채널 사이의 거리가 되는 플래시 메모리소자.
  3. 비트라인에 접속되는 드레인 셀렉트 트랜지스터;
    소오스 라인에 접속되는 소오스 셀렉트 트랜지스터;
    상기 드레인 셀렉트 트랜지스터 및 상기 소오스 셀렉트 트랜지스터 간에 직렬로 접속되는 다수의 메모리 셀들; 및
    상기 드레인 셀렉트 트랜지스터와 상기 드레인 셀렉트 트랜지스터와 인접한 메모리 셀간에 형성된 트렌치를 포함하는 낸드 플래시 메모리소자.
  4. 제3 항에 있어서,
    상기 트렌치의 표면을 따라 상기 드레인 셀렉트 트랜지스터와 상기 드레인 셀렉트 트랜지스터와 인접한 메모리 셀간의 채널 사이의 거리가 되는 플래시 메모리소자.
  5. 비트라인에 접속되는 드레인 셀렉트 트랜지스터;
    소오스 라인에 접속되는 소오스 셀렉트 트랜지스터;
    상기 드레인 셀렉트 트랜지스터 및 상기 소오스 셀렉트 트랜지스터 간에 직렬로 접속되는 다수의 메모리 셀들;
    상기 드레인 셀렉트 트랜지스터와, 상기 드레인 셀렉트 트랜지스터와 인접한 메모리 셀간에 형성된 제1 트렌치; 및
    상기 소오스 셀렉트 트랜지스터와 상기 소오스 셀렉트 트랜지스터와 인접한 메모리 셀간에 형성된 제2 트렌치를 포함하는 낸드 플래시 메모리소자.
  6. 제5 항에 있어서,
    상기 제1 트렌치의 표면을 따라 상기 드레인 셀렉트 트랜지스터와, 상기 드레인 셀렉트 트랜지스터와 인접한 메모리 셀간의 채널 사이의 거리가 되는 플래시 메모리소자.
  7. 제5 항에 있어서,
    상기 제2 트렌치의 표면을 따라 상기 소오스 셀렉트 트랜지스터와, 상기 소오스 셀렉트 트랜지스터와 인접한 메모리 셀간의 채널 사이의 거리가 되는 플래시 메모리 소자.
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