KR100632652B1 - 플래쉬 메모리소자의 셀 스트링 및 이의 제조방법 - Google Patents

플래쉬 메모리소자의 셀 스트링 및 이의 제조방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리소자의 셀 스트링 및 그의 제조방법에 관한 것으로, 본 발명의 사상은 낸드형 플래시 메모리 소자에 있어서, 하나의 비트라인에 접속되어 동일한 간격들로 배치되는 복수 개의 메모리 셀들과, 공통 소스영역과 연결되고, 상기 복수 개의 메모리 셀 중 최외각에 위치한 제1 메모리 셀과 인접하는 소스 셀렉트 트랜지스터를 구비하되, 상기 소스 셀렉트 트랜지스터는 상기 제1 메모리 셀의 폭보다 1.5~ 2.5 배 넓은 간격으로 상기 제1 메모리 셀과 위치된다.
따라서, 종래 기술에서의 소스 셀렉트 트랜지스터와 제1 메모리 셀간의 폭보다 본 발명에서의 소스 셀렉트 트랜지스터와 제1 메모리 셀간의 폭이 넓게 형성됨으로써, 낸드 플래시 메모리소자의 프로그램 동작시 드라마틱 프로그램 디스터브(dramatic program disturb)의 발생을 방지하게 된다.
소스셀렉트 트랜지스터

Description

플래쉬 메모리소자의 셀 스트링 및 이의 제조방법{Cell string of flash memory device and manufacturing of the same}
도 1은 종래 기술에 따른 플래쉬 메모리소자의 셀 스트링 구조를 설명하기 위한 단면도이고,
도 2 내지 도 6은 본 발명에 따른 플래쉬 메모리소자의 셀 스트링 제조방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
SSL: 소스 셀렉트 트랜지스터 MC0: 제1 메모리셀
22: 스페이서막 24: 소스 콘택
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 더욱 상세하게는 플래쉬 메모리소자의 셀 스트링 및 그의 제조방법에 관한 것이다.
낸드 플래시 메모리소자에 있어서, 낸드 플래시 메모리소자의 프로그램 동작시 프로그램을 하지 않는 셀이 일정부분 프로그램되는 프로그램 디스터브 현상이 발생되는 데, 이는 낸드 플래시 메모리소자의 속도(speed)를 저하시키는 주요한 문제점으로써 이를 해결하기 위한 기술들이 요구되고 있다.
도 1에 도시된 바와 같이, 종래 기술에서의 낸드 플래시 메모리의 셀 스트링은 공통 소오스(CS)를 갖는 소오스 셀렉트 트랜지스터(SSL), 비트라인과 연결되는 드레인을 갖는 드레인 셀렉트 트랜지스터(미도시)와, 소오스 셀렉트 트랜지스터(SSL) 및 드레인 셀렉트 트랜지스터(미도시) 사이에 직렬로 형성된 플래시 메모리 셀들(MC0 내지 MCn-1)로 이루어진다. 여기서, 소오스 셀렉트 트랜지스터(SSL) 및 드레인 셀렉트 트랜지스터(미도시) 사이에는 16개 또는 32개의 플래시 메모리 셀들(MC0 내지 MC31)이 직렬로 형성되며, 각각의 플래시 메모리 셀들 (MC0 내지 MC31)은 접합부를 공유한다.
그러나, 소자의 고집적화 등으로 인해, 상기 스트링 구조에서 제1 메모리 셀(MC0)와 소오스 셀렉트 트랜지스터(SSL)간의 거리(도 1의 A의 거리를 갖는다.)가 점차적으로 좁아지게 되는 데, 이는 낸드 플래시 메모리소자의 프로그램 동작시 드라마틱 프로그램 디스터브(dramatic program disturb)를 발생시키게 된다.
이 드라마틱 프로그램 디스터브 현상은 부스팅 레벨이 높아지게 되어 메모리 셀(소스 셀렉트 트랜지스터에 인접한 메모리 셀)의 소스 셀렉트 트랜지스터의 에지(edge)에서 핫 캐리어(hot carrier)가 생성되어 메모리 셀(소스 셀렉트 트랜지스터에 인접한 메모리 셀)에 발생되는 현상이다.
따라서 낸드 플래시 메모리소자의 프로그램 동작시 발생되는 프로그램 디스터브 현상을 방지하기 위한 기술들이 요구되고 있다.
상술한 문제점을 해결하기 위한 낸드 플래시 메모리소자의 프로그램 동작시 발생되는 프로그램 디스터브 현상을 방지하는 플래시 메모리소자의 셀 스트링 및 그의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 낸드형 플래시 메모리 소자에 있어서, 하나의 비트라인에 접속되어 동일한 간격들로 배치되는 복수 개의 메모리 셀들과, 공통 소스영역과 연결되고, 상기 복수 개의 메모리 셀 중 최외각에 위치한 제1 메모리 셀과 인접하는 소스 셀렉트 트랜지스터를 구비하되, 상기 소스 셀렉트 트랜지스터는 상기 제1 메모리 셀의 폭보다 1.5~ 2.5 배 넓은 간격으로 상기 제1 메모리 셀과 위치된다.
상기 소스 셀렉트 트랜지스터는 상기 메모리 셀 들간의 간격보다 넓은 간격으로 상기 제1 메모리 셀과 위치된다.
상기 소스 셀렉트 트랜지스터의 폭은 상기 메모리 셀의 폭보다 1~ 2배의 폭을 갖도록 한다.
본 발명의 또 다른 사상은 게이트 전극용 막들이 적층 형성된 반도체 기판을 제공하는 단계, 상기 게이트 전극용 막질을 패터닝하여, 복수 개의 메모리 셀을 형성하고, 소스 셀렉트 트랜지스터가 정의될 패턴을 형성하는 단계, 상기 결과물 상에 층간 절연막을 형성하는 단계, 상기 층간 절연막이 형성된 상기 결과물 상에 상기 소스 셀렉트 트랜지스터가 정의될 패턴을 패터닝하여, 상기 패턴의 중심부가 노출되어 소스 콘택홀을 형성하면서 동시에 패턴의 양쪽 측부들이 제1 및 제2 소스 셀렉트 트랜지스터로 정의되는 단계, 상기 소스 콘택홀의 측벽에 스페이서막을 형성하는 단계 및 상기 스페이서막이 형성된 소스 콘택홀 내부에만 도전막을 형성하여, 소스 콘택플러그를 형성하는 단계를 포함한다.
상기 메모리 셀 중 최외각에 위치한 제1 메모리 셀과 상기 소스 셀렉트 트랜지스터가 정의될 패턴간의 간격은 상기 제1 메모리셀의 폭보다 1.5~ 2.5 배 정도 넓게 위치되도록 형성한다.
상기 소스 셀렉트 트랜지스터의 폭은 상기 메모리 셀들의 폭보다 1~ 2배의 넓은 폭을 갖도록 형성한다.
상기 소스 셀렉트 트랜지스터는 상기 메모리 셀 들간의 간격보다 넓은 간격으로 상기 제1 메모리 셀과 위치되도록 형성한다.
상기 게이트 전극용 막들은 터널 산화막, 플로팅 게이트용 도전막 및 유전막, 콘트롤 게이트용 도전막으로 적층 형성되어 있다.
상기 복수 개의 메모리 셀을 형성하고, 소스 셀렉트 트랜지스터가 정의될 패턴을 형성한 후, 이온주입공정을 수행하여, 상기 메모리 셀들 사이의 반도체 기판 및 상기 메모리 셀과 상기 소스 셀렉트 트랜지스터가 형성될 패턴 사이의 반도체 기판에 제1 접합영역을 형성하는 단계를 더 포함한다.
상기 소스 콘택홀을 형성한 후, 이온주입공정을 수행하여, 상기 제1 및 제2 소스 셀렉트 트랜지스터 사이의 반도체 기판에 제2 접합영역을 형성한다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 2 내지 도 6은 본 발명에 따른 플래쉬 메모리소자의 셀 스트링 제조방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 반도체 기판(10)상에 터널 산화막(12), 플로팅 게이트용 제1 도전막(14), 유전막인 ONO막(16), 콘트롤 게이트용 제2 도전막(18) 및 하드마스크(미도시)를 순차적으로 형성한다. 이어서, 상기 하드 마스크의 소정 영역들에 포토레지스트 패턴(미도시)을 형성한 후, 상기 포토레지스트 패턴(미도시)을 식각 마스크로 식각하여, 드레인 셀렉트 트랜지스터(미도시), 소스 셀렉트 트랜지스터가 형성될 패턴(SST), 상기 드레인 셀렉트 트랜지스터(미도시)와 소스 셀렉트 트랜지스터(미도시)가 형성될 패턴(SST) 사이에 직렬로 형성된 플래시 메모리 셀들(MC0 내지 MCn-1)로 이루어진다.
이어서, 상기 결과물 상에 이온주입공정을 수행하여, 플래쉬 메모리 셀들과 소스 셀렉트 트랜지스터가 형성될 패턴(SST) 사이 및 플래쉬 메모리 셀들과 드레인 셀렉트 트랜지스터(미도시) 사이에 제1 접합영역(S1)을 형성한다.
상기 소스 셀렉트 트랜지스터(미도시)가 형성될 패턴(SST)에는 이후 공정들을 통해 제1 및 제2 소스 셀렉트 트랜지스터(도 4의 SSL1, SSL2) 및 소스 콘택홀(도 4의 SCH)이 정의된다.
한편, 상기 소스 셀렉트 트랜지스터가 형성될 패턴(SST)은 상기 제1 메모리 셀(MC0)과의 소정 간격(A+B)을 갖게 된다. 이때, 상기 소스 셀렉트 트랜지스터가 형성될 패턴(SST)은 이후 공정을 통해 제1 및 제2 소스 셀렉트 트랜지스터가 되기 때문에, 이 소정 간격(A+B)은 소스 셀렉트 트랜지스터(도 4의 공정이 완료된 후 형성됨)와 제1 메모리 셀(MC0)의 간격이 된다.
도 3을 참조하면, 상기 드레인 셀렉트 트랜지스터(미도시), 소스 셀렉트 트랜지스터(미도시)가 형성될 패턴(SST), 플래시 메모리 셀들(MC0 내지 MCn-1)들이 구비된 결과물 전면에 층간 절연막(20)을 형성한다.
도 4를 참조하면, 상기 소스 셀렉트 트랜지스터가 형성될 패턴(SST)의 중심부를 노출하기 위해 층간 절연막(20)의 소정영역에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴(미도시)을 식각 마스크로 식각하여, 소스 셀렉 트 트랜지스터가 형성될 패턴의 중심부 즉, 공통 소스가 형성될 영역을 노출한다. 이로써, 상기 공통 소스가 형성될 영역은 공통 소스 콘택홀(SCH)이 정의되면서 동시에 제1 및 제2 소스 셀렉트 트랜지스터(SSL1, SSL2)를 형성한다.
이어서, 상기 결과물 상에 이온주입공정을 수행하여, 제1 소스 셀렉트 트랜지스터(SSL1) 및 제2 소스 셀렉트 트랜지스터(SSL2) 사이에 제2 접합영역(S2)을 형성한다.
한편, 상기 제2 접합영역(S2)은 상기 소스 셀렉트 트랜지스터의 공통 소스영역이다.
상기 소스 셀렉트 트랜지스터가 형성될 패턴(SST)이 상기 식각 공정을 통해 제1 및 제2 소스 셀렉트 트랜지스터(SSL1, SSL2) 및 공통 소스 콘택홀(SCH)이 정의되는 데, 상기 형성된 제1 또는 제2 소스 셀렉트 트랜지스터(SSL)의 폭(D)은 종래 기술의 도면인 도 1에 도시된 소스 셀렉트 트랜지스터(도 1의 SSL)의 폭(C)보다 좁게 형성된다. 이로써, 제한된 면적에 좁아진 소스 셀렉트 트랜지스터의 폭으로 인해, 소스 셀렉트 트랜지스터(SSL1 또는 SSL2)와 제1 메모리 셀(MC0)간의 간격(A+B)을 종래 기술보다 더 넓게 확보할 수 있게 된다. 즉, 본 발명에서의 소스 셀렉트 트랜지스터(SSL1 또는 SSL2)와 제1 메모리 셀(MC0)간의 간격(도 4의 A+B)은 종래 기술에서의 소스 셀렉트 트랜지스터(SSL)와 제1 메모리 셀(MC0)간의 간격(도 1의 A)보다 넓게 형성된다.
도 5를 참조하면, 상기 공통 소스 콘택홀(SCH)이 형성된 결과물 전면에 스페이서용 막을 형성한 후 에치백 공정을 수행하여, 상기 공통 소스 콘택홀(SCH)의 측 벽에 스페이서(22)를 형성한다.
상기 스페이서(22)는 상기 소스 선택 트랜지스터(SSL1 또는 SSL2)와 이후 형성될 공통 소스 콘택(도 6의 SC)간의 단락을 방지하기 위해 형성한다.
도 6을 참조하면, 상기 스페이서(22)가 형성된 결과물 상에 도전물질을 형성하고, 상기 층간 절연막에 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행하여, 공통 소스 콘택(24)을 형성함으로써, 본 공정을 완료한다.
한편, 상기 소스 셀렉트 트랜지스터(SSL1 또는 SSL2)와 제1 메모리 셀(MC0)간의 간격(도 4의 A+B)은 메모리 셀 들간의 거리 예를 들어, 제1 메모리 셀(MC0)과 제2 메모리 셀(MC1)간의 간격(도 4의 F)보다 길게 형성되도록 한다.
또한, 상기 소스 셀렉트 트랜지스터(SSL1 또는 SSL2)의 폭(D)이 메모리 셀(MC0 내지 MC31)의 폭(E)과 같거나 또는 2배 이하의 폭을 갖도록 한다.
또한, 상기 소스 셀렉트 트랜지스터(SSL1 또는 SSL2)와 제1 메모리 셀(MC0)간의 간격(도 4의 A+B)은 상기 메모리 셀의 폭(도 4의 E)보다 1.5~ 2.5배 정도 길게 형성된다.
상기 공정들이 완료되어 형성된 플래쉬 메모리소자의 셀 스트링 구조는, 하나의 비트라인(미도시)에 접속되어 동일한 간격들로 배치되는 복수 개의 메모리 셀(MC0 내지 MC31)들과, 공통 소스영역(S2)과 연결되고, 상기 복수 개의 메모리 셀 중 최외각에 위치한 제1 메모리 셀(MC0)과 인접하는 소스 셀렉트 트랜지스터(SSL1 또는 SSL2)를 구비하되, 상기 소스 셀렉트 트랜지스터(SSL1 또는 SSL2)는 상기 제1 메모리 셀의 폭보다 1.5~ 2.5 배 넓은 간격으로 상기 제1 메모리 셀(MC0)과 위치된 다.
또한, 상기 소스 셀렉트 트랜지스터(SSL1 또는 SSL2)과 상기 제1 메모리셀(M0)와의 간격(A+B)은 상기 메모리 셀 들간의 간격(F)보다 넓은 간격으로 위치되고, 상기 소스 셀렉트 트랜지스터의 폭(D)은 상기 메모리 셀의 폭(E)보다 1~ 2배의 폭을 갖는다.
본 발명에 의하면, 종래 기술에서의 소스 셀렉트 트랜지스터(SSL)와 제1 메모리 셀(MC0)간의 폭(도 1의 A)보다 본 발명에서의 소스 셀렉트 트랜지스터(SSL1 또는 SSL2)와 제1 메모리 셀(MC0)간의 폭(도 4의 A+B)이 넓게 형성됨으로써, 낸드 플래시 메모리소자의 프로그램 동작시 드라마틱 프로그램 디스터브(dramatic program disturb)의 발생을 방지하게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 종래 기술에서의 소스 셀렉트 트랜지스터(SSL)와 제1 메모리 셀(MC0)간의 폭(도 1의 A)보다 본 발명에서의 소스 셀렉트 트랜지스터(SSL1 또는 SSL2)와 제1 메모리 셀(MC0)간의 폭(도 4의 A+B)이 넓게 형성됨으로써, 낸드 플래시 메모리소자의 프로그램 동작시 드라마틱 프로그램 디스터브(dramatic program disturb)의 발생을 방지하게 되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속 한다 할 것이다.

Claims (10)

  1. 낸드형 플래시 메모리 소자에 있어서,
    하나의 비트라인에 접속되어 동일한 간격들로 배치되는 복수 개의 메모리 셀들과,
    공통 소스영역과 연결되고, 상기 복수 개의 메모리 셀 중 최외각에 위치한 제1 메모리 셀과 인접하는 소스 셀렉트 트랜지스터를 구비하되, 상기 소스 셀렉트 트랜지스터는 상기 제1 메모리 셀의 폭보다 1.5~ 2.5 배 넓은 간격으로 상기 제1 메모리 셀과 위치되는 플래시 메모리소자의 셀 스트링.
  2. 제1 항에 있어서, 상기 소스 셀렉트 트랜지스터는
    상기 메모리 셀 들간의 간격보다 넓은 간격으로 상기 제1 메모리 셀과 위치되는 플래시 메모리소자의 셀 스트링.
  3. 제1 항에 있어서, 상기 소스 셀렉트 트랜지스터의 폭은
    상기 메모리 셀의 폭보다 1~ 2배의 폭을 갖는 플래시 메모리 소자의 셀스트링.
  4. 게이트 전극용 막들이 적층 형성된 반도체 기판을 제공하는 단계;
    상기 게이트 전극용 막질을 패터닝하여, 복수 개의 메모리 셀을 형성하고, 소스 셀렉트 트랜지스터가 정의될 패턴을 형성하는 단계;
    상기 결과물 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막이 형성된 상기 결과물 상에 상기 소스 셀렉트 트랜지스터가 정의될 패턴을 패터닝하여, 상기 패턴의 중심부가 노출되어 소스 콘택홀을 형성하면서 동시에 패턴의 양쪽 측부들이 제1 및 제2 소스 셀렉트 트랜지스터로 정의되는 단계;
    상기 소스 콘택홀의 측벽에 스페이서막을 형성하는 단계; 및
    상기 스페이서막이 형성된 소스 콘택홀 내부에만 도전막을 형성하여, 소스 콘택플러그를 형성하는 단계를 포함하는 플래시 메모리소자의 셀 스트링 제조방법.
  5. 제4 항에 있어서, 상기 메모리 셀 중 최외각에 위치한 제1 메모리 셀과 상기 소스 셀렉트 트랜지스터가 정의될 패턴간의 간격은
    상기 제1 메모리셀의 폭보다 1.5~ 2.5 배 정도 넓게 위치되도록 형성하는 플래시 메모리소자의 셀 스트링 제조방법.
  6. 제4 항에 있어서, 상기 소스 셀렉트 트랜지스터의 폭은
    상기 메모리 셀들의 폭보다 1~ 2배의 넓은 폭을 갖도록 형성하는 플래쉬 메모리 소자의 셀 스트링 제조방법.
  7. 제4 항에 있어서, 상기 소스 셀렉트 트랜지스터는
    상기 메모리 셀 들간의 간격보다 넓은 간격으로 상기 제1 메모리 셀과 위치되도록 형성하는 플래시 메모리소자의 셀 스트링 제조방법.
  8. 제4 항에 있어서, 상기 게이트 전극용 막들은
    터널 산화막, 플로팅 게이트용 도전막 및 유전막, 콘트롤 게이트용 도전막으로 적층 형성되어 있는 플래쉬 메모리소자의 셀 스트링 제조방법.
  9. 제4 항에 있어서, 상기 복수 개의 메모리 셀을 형성하고, 소스 셀렉트 트랜지스터가 정의될 패턴을 형성한 후,
    이온주입공정을 수행하여, 상기 메모리 셀들 사이의 반도체 기판 및 상기 메모리 셀과 상기 소스 셀렉트 트랜지스터가 형성될 패턴 사이의 반도체 기판에 제1 접합영역을 형성하는 단계를 더 포함하는 플래쉬 메모리소자의 셀 스트링 제조방 법.
  10. 제4 항에 있어서, 상기 소스 콘택홀을 형성한 후,
    이온주입공정을 수행하여, 상기 제1 및 제2 소스 셀렉트 트랜지스터 사이의 반도체 기판에 제2 접합영역을 형성하는 단계를 더 포함하는 플래쉬 메모리 소자의 셀 스트링 제조방법.
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